JP4771607B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、配線層間に微細なコンタクトホールを開口する場合に好適な配線層の側壁絶縁膜を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）は、１個のメモリセルが１個の転送トランジスタと１個のキャパシタとにより構成され、小さい面積ですむため、大容量化に適した半導体メモリである。近年の電子機器等の情報処理量の増大に伴い、電子機器等に用いられるＤＲＡＭは急速に微細化、大容量化が進行している。
【０００３】
従来のＤＲＡＭの製造方法におけるビットコンタクト形成までの工程について図１２乃至図１４を用いて説明する。図１２乃至図１４は、従来のＤＲＡＭの製造方法を示す工程断面図である。図１２乃至図１４の各図は、ＤＲＡＭのビット線方向に沿った断面図である。
【０００４】
まず、シリコン基板１００上に、例えば熱酸化法により、例えば膜厚５ｎｍのシリコン酸化膜よりなるゲート絶縁膜１０２を形成する。
【０００５】
次いで、全面に、例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚７０ｎｍのアモルファスシリコン膜１１４と、例えば膜厚４５ｎｍのタングステン膜１０６と、例えば膜厚２００ｎｍのシリコン窒化膜１０８とを順次堆積する。
【０００６】
次いで、リソグラフィー技術及びエッチング技術により、これらの膜を同一の形状にパターニングする。こうして、上面がシリコン窒化膜１０８で覆われ、アモルファスシリコン膜１０４及びタングステン膜１０６が積層されてなるゲート電極１１２を形成する。
【０００７】
次いで、ゲート電極１１２をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１００中にソース／ドレイン拡散層１１４ａ、１１４ｂを形成する（図１２（ａ））。
【０００８】
こうして、シリコン基板上１００上に、ゲート電極１１２と、ソース／ドレイン拡散層１１４ａ、１１４ｂとを有するメモリセルトランジスタを形成する。
【０００９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜１１６を形成する（図１２（ｂ））。
【００１０】
次いで、シリコン基板１００が露出するまで異方性エッチングを行い、ゲート電極１１２の側壁に、シリコン窒化膜よりなるスペーサ絶縁膜１１８を形成する（図１２（ｃ））。
【００１１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１５ｎｍのシリコン窒化膜よりなるバリア絶縁膜１２０を形成する（図１３（ａ））。
【００１２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚約３５０ｎｍのＢＰＳＧ（Boro-Phospho-Silicate Glass）膜よりなる層間絶縁膜１２２を形成する（図２（ｂ））。
【００１３】
次いで、例えばリフロー法より層間絶縁膜１２２の表面段差を緩和した後、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法によりシリコン窒化膜１０８が露出するまで表面を研磨し、層間絶縁膜１２２の表面を平坦化する（図１３（ｃ））。
【００１４】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜１２２及びゲート絶縁膜１０２に、ソース／ドレイン拡散層１１４ａに達するコンタクトホール１２４をゲート電極１１２及びバリア絶縁膜１２０に自己整合で形成する（図１４（ａ））。
【００１５】
次いで、層間絶縁膜１２２に開口されたコンタクトホール１２４内に、アモルファスシリコンよりなるプラグ１２６を埋め込む（図１４（ｂ））。例えば、ＣＶＤ法によりアモルファスシリコン膜を堆積した後、シリコン窒化膜１０８が露出するまでこのアモルファスシリコン膜をエッチバックし、コンタクトホール１２４内にアモルファスシリコン膜を選択的に残存させる。こうして、コンタクトホール１２４内にプラグ１２６を形成する。
【００１６】
次いで、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜等よりなる層間絶縁膜１２８ａ、１２８ｂを順次形成する。
【００１７】
次いで、リソグラフィー技術及びエッチング技術により、プラグ１２６に達するコンタクトホール１３０を層間絶縁膜１２８ａ、１２８ｂに形成する。
【００１８】
次いで、層間絶縁膜１２８ｂ上に、コンタクトホール１３０を介してプラグ１２６に接続されたビット線１３２を形成する（図１４（ｃ））。
【００１９】
このように、従来のＤＲＡＭの製造方法では、コンタクトホール１３０を開口するために、ゲート電極１１２上に形成されたシリコン窒化膜１０８と、ゲート電極１１２の側面部に形成されたスペーサ絶縁膜１１８及びバリア絶縁膜１２０とをストッパとして用いる、いわゆる自己整合コンタクト技術が広く用いられていた。また、ＤＲＡＭに限らず、ＳＲＡＭその他のメモリデバイスやロジックデバイス等においても、このような自己整合コンタクト技術が広く利用されている。
【００２０】
【発明が解決しようとする課題】
しかしながら、近年の半導体装置の高集積化に伴う微細化によって、ゲート電極の側面部に形成されたスペーサ絶縁膜１１８及びバリア絶縁膜１２０よりなる側壁絶縁膜の膜厚も薄くなっている。側壁絶縁膜の薄膜化は、配線間容量や配線と電極プラグとの間の容量の増大を引き起こす。このため、ゲート電極を構成する材料として比抵抗の低いメタル材料を採用した場合であっても、これら寄生容量に起因する信号遅延により、メタル材料のメリットを十分に生かすことはできなかった。
【００２１】
上述した課題を解決する方法としては、側壁絶縁膜を形成する際に、その膜厚をできるだけ厚くすることが考えられる。しかしながら、単純に側壁絶縁膜の膜厚を厚くしたのでは隣接する側壁絶縁膜間の間隙が狭くなってしまい、配線間にコンタクトホールを形成することが困難となる。すなわち、側壁絶縁膜の厚膜化を図ると、例えば図１５に示すように、バリア絶縁膜１２０間の間隙１３４が狭くなる。このため、このような微細な間隙１３４では、間隙１３４底部のバリア絶縁膜１２０を除去してコンタクトホールを形成する際、エッチングのための反応性ガスが間隙１３４の側部まで到達しにくくなる。この結果、コンタクトホールの形成が困難となる。
【００２２】
また、間隙１３４が狭くなるとプラグ１２６とビット線１３０とのコンタクト面積が減少することとなり、コンタクト抵抗の上昇を招来することにもなる。
【００２３】
さらには、実際の製造現場においては、製造ばらつきを考慮したマージンを確保する必要がある。したがって、間隙１３４が更に狭くなることも想定される。
【００２４】
本発明の目的は、配線層間の寄生容量を低減し、また、コンタクトホールの形成が容易な配線層の側壁絶縁膜を有する半導体装置及びその製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
上記目的は、基板上に形成された配線層と、前記配線層の上面上に形成されたキャップ絶縁膜と、前記配線層及び前記キャップ絶縁膜の側面部に形成され、少なくとも３層以上の絶縁膜を有し、前記配線層の前記側面部を覆う絶縁膜の層数が、前記キャップ絶縁膜の前記側面部を覆う絶縁膜の層数よりも多い側壁絶縁膜とを有し、前記３層以上の絶縁膜は、前記配線層及び前記キャップ絶縁膜の側面に形成された第１絶縁膜と、前記第１絶縁膜の側面に形成された第２絶縁膜と、前記第２絶縁膜の側面に形成された第３絶縁膜とを含み、前記キャップ絶縁膜の上面と、前記第１絶縁膜の上面と、前記第３絶縁膜の上面の高さが同一であることを特徴とする半導体装置によって達成される。
【００２６】
また、上記目的は、基板上に形成された配線層と、前記配線層の上面上に形成されたキャップ絶縁膜と、前記配線層及び前記キャップ絶縁膜の側面部に形成され、誘電率が互いに異なる絶縁膜を含む少なくとも３層以上の絶縁膜を有し、前記配線層の前記側面部を覆う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚よりも厚い側壁絶縁膜とを有し、前記３層以上の絶縁膜は、前記配線層及び前記キャップ絶縁膜の側面に形成された第１絶縁膜と、前記第１絶縁膜の側面に形成された第２絶縁膜と、前記第２絶縁膜の側面に形成された第３絶縁膜とを含み、前記第１の絶縁膜の側面部の上部領域における前記第２の絶縁膜の膜厚は選択的に薄くされていることを特徴とする半導体装置によっても達成される。
【００２７】
また、上記目的は、基板上に形成された配線層と、前記配線層の上面上に形成されたキャップ絶縁膜と、前記配線層及び前記キャップ絶縁膜の側面に形成され、少なくとも前記配線層と同じ高さを有し、かつ、前記キャップ絶縁膜の側面の少なくとも一部を露出するような高さを有する第１の絶縁膜と、前記第１の絶縁膜の側面及び前記キャップ絶縁膜の側面に形成され、前記キャップ絶縁膜とほぼ等しい高さを有する第２の絶縁膜とを有し、前記配線層の前記側面部を覆う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚よりも厚い側壁絶縁膜とを有することを特徴とする半導体装置によっても達成される。
【００２８】
また、上記目的は、基板上に、上面がキャップ絶縁膜により覆われた配線層を形成する工程と、前記キャップ絶縁膜及び前記配線層が形成された前記基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜よりもエッチングレートの速い第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチングすることにより、前記配線層及び前記キャップ絶縁膜の側面部に前記第１の絶縁膜を選択的に残存し、前記第１の絶縁膜の側面部の下部領域に前記第２の絶縁膜を選択的に残存する工程と、前記第１の絶縁膜の前記側面部の上部領域及び前記第２の絶縁膜の側面部に接するように第３の絶縁膜を形成する工程と、前記第３の絶縁膜を覆う第４の絶縁膜を形成する工程と、前記キャップ膜をストッパとして、前記キャップ膜上の前記第３の絶縁膜及び前記第４の絶縁膜を研磨により除去する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００２９】
また、上記目的は、基板上に、上面がキャップ絶縁膜により覆われた配線層を形成する工程と、前記キャップ絶縁膜及び前記配線層が形成された前記基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜よりもエッチングレートの速い第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチングすることにより、前記配線層及び前記キャップ絶縁膜の側面部に前記第１の絶縁膜を選択的に残存し、前記第１絶縁膜の側面に前記第２絶縁膜を選択的に残存し、かつ、前記第１の絶縁膜の側面部の上部領域における前記第２の絶縁膜の膜厚を選択的に薄くする工程と、前記第２の絶縁膜の側面部に接するように第３の絶縁膜を形成する工程と、前記第３の絶縁膜を覆う第４の絶縁膜を形成する工程と、前記キャップ膜をストッパとして、前記キャップ膜上の前記第３の絶縁膜及び前記第４の絶縁膜を研磨により除去する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００３０】
また、上記目的は、基板上に、上面がキャップ絶縁膜により覆われた配線層を形成する工程と、前記キャップ絶縁膜及び前記配線層が形成された前記基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜を異方性エッチングし、前記第１の絶縁膜を前記配線層の側面部に残存させるとともに、前記キャップ絶縁膜の側面部の少なくとも一部を露出する工程と、前記第１の絶縁膜の側面部及び前記キャップ絶縁膜の側面部に接する第２の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００３１】
なお、本明細書にいう「基板」とは、シリコン基板などの半導体基板そのもののみならず、トランジスタ、配線層、絶縁膜等が形成された半導体基板をも含むものである。
【００３２】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図４を用いて説明する。図１は、本実施形態による半導体装置の構造を示す概略断面図、図２乃至図４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００３３】
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。
【００３４】
シリコン基板１０上には、シリコン酸化膜よりなるゲート絶縁膜１２が形成されている。ゲート絶縁膜１２上には、上面がシリコン窒化膜よりなるキャップ絶縁膜２２により覆われたゲート電極１４が形成されている。ゲート電極１４は、アモルファスシリコン膜１６及びタングステン膜１８よりなる積層構造を有している。ゲート電極１４両側のシリコン基板１０中には、ソース／ドレイン拡散層２０ａ、２０ｂが形成されている。こうして、ゲート電極１４と、ソース／ドレイン拡散層２０ａ、２０ｂとを有するメモリセルトランジスタが構成されている。
【００３５】
ゲート電極１４及びキャップ絶縁膜２２の側面部には、シリコン窒化膜よりなるスペーサ絶縁膜２４が形成されている。スペーサ絶縁膜２４の側壁には、その側面部の下部領域を選択的に覆う下部スペーサ絶縁膜２６が形成されている。下部スペーサ絶縁膜２６の側面部及び下部スペーサ絶縁膜２６により覆われていない領域のスペーサ絶縁膜２４の側面部には、シリコン窒化膜よりなるバリア絶縁膜２８が形成されている。
【００３６】
ゲート電極１４の周りは、キャップ絶縁膜２２とほぼ等しい高さのＢＰＳＧよりなる層間絶縁膜３０が埋め込まれ、表面が平坦化されている。層間絶縁膜３０には、ソース／ドレイン拡散層２０ａに達するコンタクトホール４２が形成されている。コンタクトホール４２には、ソース／ドレイン拡散層２０ａに電気的に接続されたプラグ３２が埋め込まれている。キャップ絶縁膜２２及び層間絶縁膜３０上には、シリコン酸化膜等よりなる層間絶縁膜３４ａ、３４ｂが形成されている。層間絶縁膜３４ｂ上には、層間絶縁膜３０に埋め込まれたプラグ３２を介してソース／ドレイン拡散層２０ａに電気的に接続されたビット線３６が形成されている。
【００３７】
このように、本実施形態による半導体装置は、ゲート電極１４の側面部を覆う側壁絶縁膜が、スペーサ絶縁膜２４、下部スペーサ絶縁膜２６及びバリア絶縁膜２８とにより構成されていることに主たる特徴がある。このようにして側壁絶縁膜を構成することにより、ゲート電極１４近傍の側壁絶縁膜の膜厚を選択的に厚くできるので、ゲート電極１４とプラグ３２との間の寄生容量を低減することができる。また、下部スペーサ絶縁膜２６は、シリコン窒化膜よりも誘電率の小さいシリコン窒化酸化膜により構成されているので、寄生容量を更に低減することができる。また、エッチングガスがゲート電極１４間に入り込みやすくなるので、コンタクトホール４２を形成する際のエッチングを容易にすることができる。また、プラグ上面の面積を大きくすることができるので、ビット線３６等の上部配線との接続マージンを大きくとることもできる。
【００３８】
なお、下部スペーサ絶縁膜２６は、少なくともゲート電極１４程度の高さを有することが望ましい。下部スペーサ絶縁膜２６を形成する意味は、ゲート電極１４とプラグ３２との間の寄生容量を低減することと、コンタクトホールを形成したときにコンタクトホール内にゲート電極１４が露出するのを防止することにある。したがって、下部スペーサ絶縁膜２６の高さは、これらの点を考慮したうえで、コンタクトホール４２開口の際の層間絶縁膜のエッチング条件やデザインルールに応じて適宜制御することが望ましい。
【００３９】
次に、本実施形態による半導体装置の製造方法について図２乃至図４を用いて説明する。図２乃至図４の各図は、ＤＲＡＭのビット線方向に沿った断面図である。
【００４０】
まず、シリコン基板１０上に、例えば熱酸化法により、例えば膜厚５ｎｍのシリコン酸化膜よりなるゲート絶縁膜１２を形成する。
【００４１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚７０ｎｍのアモルファスシリコン膜１６と、例えば膜厚４５ｎｍのタングステン膜１８と、例えば膜厚２００ｎｍのシリコン窒化膜よりなるキャップ絶縁膜２２とを順次堆積する。
【００４２】
次いで、リソグラフィー技術及びエッチング技術により、これらの膜を同一の形状にパターニングする。こうして、上面がキャップ絶縁膜２２で覆われアモルファスシリコン膜１６及びタングステン膜１８が積層されてなるゲート電極１４を形成する。この際、例えば０．１３μｍルールを想定し、０．１３μｍ幅のゲート電極１４を、例えば０．１３μｍ間隔で複数形成する。
【００４３】
なお、ゲート電極１４を構成するアモルファスシリコン膜１６は、厳密には後の熱工程において結晶化して多結晶シリコン膜となる。但し、本明細書では説明を簡便にするため、以降の説明においてもアモルファスシリコン膜１６と表すものとする。
【００４４】
次いで、ゲート電極１４をマスクとしてイオン注入を行い、ゲート電極１４の両側のシリコン基板１０中にソース／ドレイン拡散層２０ａ、２０ｂを形成する（図２（ａ））。
【００４５】
こうして、シリコン基板上１０上に、ゲート電極１４、ソース／ドレイン拡散層２０ａ、２０ｂを有するメモリセルトランジスタを形成する。
【００４６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜３８と、例えば膜厚１０ｎｍのシリコン窒化酸化膜４０とを順次形成する（図２（ｂ））。
【００４７】
なお、シリコン窒化膜３８及びシリコン窒化酸化膜４０は、それぞれスペーサ絶縁膜２４及び下部スペーサ絶縁膜２６となる膜である。これら絶縁膜は、シリコン窒化膜及びシリコン窒化酸化膜に限らず、上層の絶縁膜が下層の絶縁膜よりもエッチングレートの速い膜となる組み合わせであれば、他の絶縁材料を適用してもよい。例えば、シリコン窒化酸化膜の代わりに、シリコン酸化膜を適用することができる。
【００４８】
また、シリコン窒化膜３８とシリコン窒化酸化膜４０とは、別々の炉内で成膜してもよいし、シリコン窒化膜３８とシリコン窒化酸化膜４０とを同一の炉内で連続成長するようにしてもよい。連続成長することにより、シリコン窒化膜３８とシリコン窒化酸化膜４０との界面が清浄となり、また、製造工程数を削減する効果もある。
【００４９】
次いで、シリコン窒化酸化膜４０を、例えばＲＩＥ（Reactive Ion Etching）法により、シリコン窒化膜３８に対して選択的に異方性エッチングする。こうして、シリコン窒化酸化膜４０を、シリコン窒化膜３８の側壁部分のみに選択的に残存させる（図２（ｃ））。
【００５０】
なお、ＲＩＥ法によりシリコン窒化酸化膜４０を異方性エッチングすることにより、シリコン窒化酸化膜４０の上面部は、ゲート電極１４から離間するほどにその高さが低くなるように傾斜する。
【００５１】
次いで、シリコン窒化膜３８を、例えばＲＩＥ法により、キャップ絶縁膜２２の表面が露出するまで異方性エッチングする。このとき、シリコン窒化膜３８をエッチングする条件として、シリコン窒化酸化膜４０をもエッチングし、且つ、シリコン窒化酸化膜４０のエッチングレートがシリコン窒化膜３８のエッチングレートよりも速くなる条件を適用することにより、キャップ絶縁膜２２上及びゲート絶縁膜１２上のシリコン窒化膜３８がエッチングされるとともに、シリコン窒化酸化膜４０の上端部もエッチングされる。
【００５２】
なお、シリコン窒化酸化膜４０及びシリコン窒化膜３８のエッチングは、別々の条件でそれぞれ個別に行ってもよいし、同一の条件で連続して行ってもよい。
【００５３】
こうして、ゲート電極１４及びキャップ絶縁膜２２の側面部に、シリコン窒化膜３８よりなるスペーサ絶縁膜２４と、シリコン窒化酸化膜４０よりなる下部スペーサ絶縁膜２６とを形成する（図３（ａ））。なお、残存する下部スペーサ絶縁膜２６は、前述のように、少なくともゲート電極１４の高さと同程度の高さを有することが望ましい。
【００５４】
上述のようにエッチングレートの違いを利用してゲート電極１４近傍の側壁を覆う下部スペーサ絶縁膜２６を形成して側壁絶縁膜の厚膜化を行うことにより、隣接する側壁絶縁膜間の間隙上部の幅を狭めることなくゲート電極１４の近傍の側壁絶縁膜を選択的に厚膜化することができる。したがって、コンタクトホール４２の形成が困難になることなく、ゲート電極１４とプラグ３２との間に生じる寄生容量の低減を図ることができる。また、下部スペーサ絶縁膜２６の材質を、スペーサ絶縁膜２４やバリア絶縁膜２８の材質よりも小さな誘電率を有するものとすることができ、ゲート電極１４とプラグ３２との間の寄生容量をさらに低減することができる。
【００５５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１５ｎｍのシリコン窒化膜を堆積し、シリコン窒化膜よりなるバリア絶縁膜２８を形成する（図３（ｂ））。バリア絶縁膜２８を構成する材料は、キャップ絶縁膜２２及びスペーサ絶縁膜２４と同じ材料又はエッチングレートがほぼ等しい材料にすることが望ましい。こうすることで、後の工程でソース／ドレイン拡散層２０ａに接続するプラグ３２を埋め込むためのコンタクトホール４２を自己整合的に形成することが可能となる。
【００５６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚約３５０ｎｍのＢＰＳＧ膜よりなる層間絶縁膜３０を形成する（図３（ｃ））。次いで、例えばリフロー法により層間絶縁膜３０の表面段差を緩和した後、例えばＣＭＰ法によりキャップ絶縁膜２２が露出するまで表面を研磨し、層間絶縁膜３０の表面を平坦化する（図４（ａ））。
【００５７】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜３０中に、ソース／ドレイン拡散層２０ａに達するコンタクトホール４２をゲート電極１４及びバリア絶縁膜２８に自己整合で形成する（図４（ｂ））。このとき、側壁絶縁膜の上端部の間隙は底部の間隙よりも広くなっているので、側壁絶縁膜の間隙にエッチングガスが入り込みやすく、容易にコンタクトホール４２を開口することができる。
【００５８】
次いで、層間絶縁膜３０に開口されたコンタクトホール４２内に、例えばアモルファスシリコンよりなるプラグ３２を埋め込む（図４（ｃ））。例えば、ＣＶＤ法によりアモルファスシリコン膜を堆積した後、キャップ絶縁膜２２が露出するまでこのアモルファスシリコン膜をエッチバックし、コンタクトホール４２内にアモルファスシリコン膜を選択的に残存させる。こうして、コンタクトホール４２内にプラグ３２を形成する。
【００５９】
次いで、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３４ａ、３４ｂを形成する。
【００６０】
次いで、リソグラフィー技術及びエッチング技術により、プラグ３２に達するコンタクトホールを層間絶縁膜３４ａ、３４ｂに形成する。
【００６１】
次いで、層間絶縁膜３４ｂ上に、コンタクトホールを介してプラグ３２に電気的に接続する配線（例えばビット線３６）を形成する。こうして、図１に示す構造を有する本実施形態による半導体装置を得る。
【００６２】
このように、本実施形態によれば、ゲート電極１４及びキャップ絶縁膜２２の側面部を覆う側壁絶縁膜の下部領域の膜厚を、下部スペーサ絶縁膜２６によって選択的に厚くするので、ゲート電極１４とプラグ３２との間に生じる寄生容量を低減することができる。また、下部スペーサ絶縁膜２６はスペーサ絶縁膜２４及びバリア絶縁膜２８を構成するシリコン窒化膜よりも誘電率の低いシリコン窒化酸化膜により構成されているので、寄生容量を更に低減することができる。
【００６３】
また、隣接する側壁絶縁膜間の幅は、ゲート電極１４側よりもキャップ絶縁膜２２側の方が広くなっている。したがって、プラグ３２を埋め込むためのコンタクトホール４２を容易に形成することができ、また、ビット線３６等の上部配線との接続マージンを大きくとることもできる。また、キャップ絶縁膜２２側の側壁絶縁膜の膜厚を厚くしていないので、コンタクト抵抗が上昇することもない。
【００６４】
なお、本実施形態では、下部スペーサ絶縁膜２６は、スペーサ絶縁膜２４の側壁の下部領域のみを選択的に覆うように形成しているが、例えば図５に示すように、下部スペーサ絶縁膜２６をスペーサ絶縁膜２４の上端部分まで延在するように形成してもよい。この場合、下部スペーサ絶縁膜２６のキャップ絶縁膜２２の上方の側壁を覆う部分の膜厚が、ゲート電極１４の側壁を覆う部分の膜厚よりも薄くなっていることが必要である。
【００６５】
下部スペーサ絶縁膜２６のキャップ絶縁膜２２の上方の側壁を覆う部分の膜厚ゲート電極１４の側壁を覆う部分の膜厚に対する比は、コンタクトホール４２のアスペクト比に応じ、コンタクトホール４２を開口することができる範囲で適宜設定することが望ましい。なお、本願発明者が使用したＲＩＥ装置では、下部スペーサ絶縁膜２６のキャップ絶縁膜２２の上方の側壁を覆う部分の膜厚をゲート電極１４の側壁を覆う部分の膜厚の７５％以下とすることで、コンタクトホール４２を開口することができた。
【００６６】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図６乃至図９を用いて説明する。図６は、本実施形態による半導体装置の構造を示す断面図、図７乃至図９は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置と同一の構成要素にには同一の符号を付し、説明を省略し或いは簡略にする。
【００６７】
はじめに、本実施形態による半導体装置の構造について図６を用いて説明する。
【００６８】
本実施形態による半導体装置は、第１実施形態による半導体装置において、スペーサ絶縁膜を設けず、下部スペーサ絶縁膜及びバリア絶縁膜のみによって側壁絶縁膜を形成していることに主たる特徴がある。
【００６９】
すなわち、図６に示すように、ゲート電極１４及びキャップ絶縁膜２２の側壁には、その側面部の下部領域を選択的に覆うシリコン窒化酸化膜よりなる下部スペーサ絶縁膜４４が形成されている。下部スペーサ絶縁膜４４の側面部及び下部スペーサ絶縁膜４４により覆われていない領域のキャップ絶縁膜２２の側面部には、シリコン窒化膜よりなるバリア絶縁膜２８が形成されている。
【００７０】
このように、本実施形態による半導体装置においても、ゲート電極１４近傍の側壁絶縁膜の膜厚を選択的に厚くできるので、ゲート電極１４とプラグ３２との間の寄生容量を低減することができる。また、下部スペーサ絶縁膜４４は、シリコン窒化膜よりも誘電率の小さいシリコン酸化膜により構成されているので、寄生容量を更に低減することができる。また、エッチングガスがゲート電極１４間に入り込みやすくなるので、コンタクトホール４２を形成する際のエッチングを容易にすることができる。また、プラグ上面の面積を大きくすることができるので、ビット線３６等の上部配線との接続マージンを大きくとることもできる。
【００７１】
なお、下部スペーサ絶縁膜４４は、下部スペーサ絶縁膜２６の場合と同様に、少なくともゲート電極１４程度の高さを有することが望ましい。
【００７２】
次に、本実施形態による半導体装置の製造方法について図７乃至図９を用いて説明する。図７乃至図９の各図は、ＤＲＡＭのビット線方向に沿った工程断面図である。
【００７３】
まず、例えば第１実施形態と同様にして、シリコン基板１０上に、ゲート電極１４と、ソース／ドレイン拡散層２０ａ、２０ｂとを有するメモリセルトランジスタを形成する（図７（ａ））。
【００７４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０ｎｍのシリコン窒化酸化膜４６を形成する（図７（ｂ））。シリコン窒化酸化膜４６は、下部スペーサ絶縁膜４４となる膜である。下部スペーサ絶縁膜４４を構成する材料は、キャップ絶縁膜２２よりもエッチングレートが速い絶縁膜であればよく、シリコン窒化酸化膜のほか、例えばシリコン酸化膜を適用することができる。
【００７５】
次いで、シリコン窒化酸化膜４６を、例えばＲＩＥ法により、ゲート電極１４及びキャップ絶縁膜２２に対して選択的に異方性エッチングする。こうして、シリコン窒化酸化膜４６を、ゲート電極１４及びキャップ絶縁膜２２の側壁部分のみに選択的に残存させる（図７（ｃ））。
【００７６】
なお、ＲＩＥ法によりシリコン窒化酸化膜４６を異方性エッチングすることにより、シリコン窒化酸化膜４６の上面部は、ゲート電極１４から離間するほどにその高さが低くなるように傾斜する。
【００７７】
次いで、ゲート電極１４及びキャップ絶縁膜２２の側壁部分に残存したシリコン窒化酸化膜４６を、例えばＲＩＥ法によりさらに異方性エッチングする。このとき、シリコン窒化酸化膜４６をエッチングする条件としては、キャップ絶縁膜２２に対して選択性の高いエッチング条件を適用する。これにより、キャップ絶縁膜２２の上端部が僅かにエッチングされることもあるが、シリコン窒化酸化膜４６の上端部を選択的にエッチングすることができる。こうして、ゲート電極１４及びキャップ絶縁膜２２の側面部に、シリコン窒化酸化膜４６よりなる下部スペーサ絶縁膜４４を形成する（図８（ａ））。
【００７８】
なお、残存する下部スペーサ絶縁膜４４は、第１実施形態と同様に、少なくともゲート電極１４の高さと同程度の高さを有することが望ましい。
【００７９】
上述のようにエッチングレートの違いを利用してゲート電極１４近傍の側壁を覆う下部スペーサ絶縁膜４４を形成して側壁絶縁膜の厚膜化を行うことにより、隣接する側壁絶縁膜間の間隙上部の幅を狭めることなくゲート電極１４の近傍の側壁絶縁膜を選択的に厚膜化することができる。したがって、コンタクトホール４２の形成が困難になることなく、ゲート電極１４とプラグ３２との間に生じる寄生容量の低減を図ることができる。また、下部スペーサ絶縁膜４４の材質は、バリア絶縁膜２８の材質よりも小さな誘電率を有するものとすることができ、ゲート電極１４とプラグ３２との間の寄生容量をさらに低減することができる。
【００８０】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１５ｎｍのシリコン窒化膜よりなるバリア絶縁膜２８を形成する（図８（ｂ））。
【００８１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚約３５０ｎｍのＢＰＳＧ膜よりなる層間絶縁膜３０を形成する（図８（ｃ））。次いで、例えばリフロー法により層間絶縁膜３０の表面段差を緩和した後、例えばＣＭＰ法によりキャップ絶縁膜２２が露出するまで表面を研磨し、層間絶縁膜３０の表面を平坦化する（図９（ａ））。
【００８２】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜３０中に、ソース／ドレイン拡散層２０ａに達するコンタクトホール４２を、ゲート電極１４及びバリア絶縁膜２８に自己整合で形成する（図９（ｂ））。このとき、側壁絶縁膜の上端部の間隙は底部の間隙よりも広くなっているので、側壁絶縁膜の間隙にエッチングガスが入り込みやすく、容易にコンタクトホール４２を開口することができる。
【００８３】
この後、第１実施形態と同様にして、アモルファスシリコンよりなるプラグ３２を埋め込む（図９（ｃ））。次いで、層間絶縁膜３４ａ、３４ｂ及びプラグ３２に電気的に接続するビット線３６等の配線を形成する。こうして、図６に示す構造を有する本実施形態による半導体装置を得る。
【００８４】
このように、本実施形態によれば、ゲート電極１４及びキャップ絶縁膜２２の側面部を覆う側壁絶縁膜の下部領域の膜厚を、下部スペーサ絶縁膜４４によって選択的に厚くするので、ゲート電極１４とプラグ３２との間に生じる寄生容量を低減することができる。また、下部スペーサ絶縁膜４４はバリア絶縁膜２８を構成するシリコン窒化膜よりも誘電率の低いシリコン窒化酸化膜により構成されているので、寄生容量を更に低減することができる。
【００８５】
また、隣接する側壁絶縁膜間の幅は、ゲート電極１４側よりもキャップ絶縁膜２２側の方が広くなっている。したがって、プラグ３２を埋め込むためのコンタクトホール４２を容易に形成することができ、また、ビット線３６等の上部配線との接続マージンを大きくとることもできる。また、キャップ絶縁膜２２側の側壁絶縁膜の膜厚を厚くしていないので、コンタクト抵抗が上昇することもない。このとき、隣接するゲート電極１４及びキャップ絶縁膜２２の側壁絶縁膜間の幅は、ゲート電極１４側よりもキャップ絶縁膜２２側の方が広くなっている。したがって、プラグ３２を埋め込むコンタクトホール４２を容易に形成することができ、また、ビット線３６等の上部配線との接続マージンを大きくとることもできる。また、キャップ絶縁膜２２側の側壁絶縁膜の膜厚を厚くしていないので、コンタクト抵抗が上昇することもない。
【００８６】
［変形実施形態］
本発明の上記実施形態に限らず種々の変形が可能である。
【００８７】
例えば、上記実施形態では、下部スペーサ絶縁膜２６又は下部スペーサ絶縁膜４４の形成後、バリア絶縁膜２８を形成しているが、コンタクトホール４２の開口後、プラグ３２の形成前に、コンタクトホール４２内のバリア絶縁膜２８を選択的に除去するようにしてもよい。バリア絶縁膜２８は、コンタクトホール４２の開口の際にストッパとして用いる膜であり、製造工程上においては、コンタクトホール４２の開口後は除去しても差し支えない。
【００８８】
第１実施形態による半導体装置においてコンタクトホール４２内のバリア絶縁膜２８を除去すると、例えば図１０に示すような断面構造となる。図示するように、バリア絶縁膜２８を除去することによりコンタクトホール４２の径を広げることができるので、プラグ３２自身の抵抗値及びビット線３６やソース／ドレイン拡散層２０ａに対するコンタクト抵抗を大幅に低減することができる。
【００８９】
また、上記実施形態では、ゲート電極１４として、アモルファスシリコン膜１６とタングステン膜１８との積層膜よりなる、いわゆるポリメタル構造を適用した場合について示したが、ゲート電極１４のパターニングの際のダメージを除去する等の観点から、アモルファスシリコン膜１６の側壁部分に選択酸化膜を形成することがある。このような構造のゲート電極を有する半導体装置においても、本発明を適用することができる。
【００９０】
例えば、図１１に示すように、アモルファスシリコン膜１６と、バリアメタル層としての窒化タングステン膜１７と、タングステン膜１８との積層膜よりなり、アモルファスシリコン膜１６の側壁部分に選択的に形成されたシリコン酸化膜４８を有するゲート電極１４において、側壁絶縁膜を、スペーサ絶縁膜２４、下部スペーサ絶縁膜２６及びバリア絶縁膜２８により構成するようにしてもよい。側壁絶縁膜は、他の実施形態に示した構造を適用することもできる。
【００９１】
また、ポリメタル構造のゲート電極に限らず、多結晶シリコン膜の単層構造からなるゲート電極や、多結晶シリコン膜とシリサイド膜との積層膜よりなるポリサイド構造のゲート電極を有する半導体装置に適用するようにしてもよい。
【００９２】
また、上記実施形態では、ゲート電極に自己整合でコンタクトホールを形成する場合を例にして、本発明による側壁絶縁膜の構造及び製造方法を示したが、本発明は配線層の上面及び側壁に形成された絶縁膜をストッパとして自己整合的にコンタクトホールを開口する場合に広く適用することができる。したがって、ゲート電極のみならず、ビット線や他の配線層に対して自己整合でコンタクトホールを形成する場合にこれら配線の側壁に形成する側壁絶縁膜の構造及び製造方法においても、本発明を同様に適用することができる。
【００９３】
以上詳述したように、本発明による半導体装置及びその製造方法の特徴をまとめると以下の通りとなる。
【００９４】
（付記１） 基板上に形成された配線層と、前記配線層の上面上に形成されたキャップ絶縁膜と、前記配線層及び前記キャップ絶縁膜の側面部に形成され、少なくとも３層以上の絶縁膜を有し、前記配線層の前記側面部を覆う絶縁膜の層数が、前記キャップ絶縁膜の前記側面部を覆う絶縁膜の層数よりも多い側壁絶縁膜とを有することを特徴とする半導体装置。
【００９５】
（付記２） 基板上に形成された配線層と、前記配線層の上面上に形成されたキャップ絶縁膜と、前記配線層及び前記キャップ絶縁膜の側面部に形成され、誘電率が互いに異なる絶縁膜を含む少なくとも３層以上の絶縁膜を有し、前記配線層の前記側面部を覆う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚よりも厚い側壁絶縁膜とを有することを特徴とする半導体装置。
【００９６】
（付記３） 基板上に形成された配線層と、前記配線層の上面上に形成されたキャップ絶縁膜と、前記配線層及び前記キャップ絶縁膜の側面部に形成され、前記キャップ絶縁膜とほぼ等しい高さを有する第１の絶縁膜と、少なくとも前記配線層と同じ高さを有する第２の絶縁膜とを有し、前記配線層の前記側面部を覆う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚よりも厚い側壁絶縁膜とを有することを特徴とする半導体装置。
【００９７】
（付記４） 付記１又は２記載の半導体装置において、前記側壁絶縁膜は、前記配線層及び前記キャップ絶縁膜の前記側面部に接して設けられた第１の絶縁膜と、前記第１の絶縁膜の側面部の下部領域に接して設けられた第２の絶縁膜と、前記第１の絶縁膜の前記側面部の上部領域及び前記第２の絶縁膜の側面部に接して設けられた第３の絶縁膜とを有する
ことを特徴とする半導体装置。
【００９８】
（付記５） 付記２記載の半導体装置において、前記側壁絶縁膜は、前記配線層及び前記キャップ絶縁膜の前記側面部に接して設けられた第１の絶縁膜と、前記第１の絶縁膜の側面部に接して設けられ、下部領域の膜厚が上部領域の膜厚よりも厚い第２の絶縁膜と、前記第２の絶縁膜の側面部に接して設けられた第３の絶縁膜とを有することを特徴とする半導体装置。
【００９９】
（付記６） 付記３記載の半導体装置において、前記第１の絶縁膜は、前記配線層及び前記キャップ絶縁膜の前記側面部に接して設けられ、前記第２の絶縁膜は、前記第１の絶縁膜の側面部の下部領域に接して設けられていることを特徴とする半導体装置。
【０１００】
（付記７） 付記３記載の半導体装置において、前記第２の絶縁膜は、前記配線層の前記側面部に接して設けられ、前記第１の絶縁膜は、前記第２の絶縁膜の側面部及び前記キャップ絶縁膜の前記側面部に接して設けられていることを特徴とする半導体装置。
【０１０１】
（付記８） 付記３，４，６又は７記載の半導体装置において、前記第２の絶縁膜は、前記配線層から離間するほどに高さが低くなるように上面部が傾斜していることを特徴とする半導体装置。
【０１０２】
（付記９） 付記４乃至８のいずれかに記載の半導体装置において、前記側壁絶縁膜は、前記配線層の前記側面部の一部に形成された第４の絶縁膜を更に有することを特徴とする半導体装置。
【０１０３】
（付記１０） 基板上に、上面がキャップ絶縁膜により覆われた配線層を形成する工程と、前記キャップ絶縁膜及び前記配線層が形成された前記基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜よりもエッチングレートの速い第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチングすることにより、前記配線層及び前記キャップ絶縁膜の側面部に前記第１の絶縁膜を選択的に残存し、前記第１の絶縁膜の側面部の下部領域に前記第２の絶縁膜を選択的に残存する工程と、前記第１の絶縁膜の前記側面部の上部領域及び前記第２の絶縁膜の側面部に接するように第３の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１０４】
（付記１１） 基板上に、上面がキャップ絶縁膜により覆われた配線層を形成する工程と、前記キャップ絶縁膜及び前記配線層が形成された前記基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜よりもエッチングレートの速い第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチングすることにより、前記配線層及び前記キャップ絶縁膜の側面部に前記第１の絶縁膜を選択的に残存し、前記第１の絶縁膜の側面部の上部領域における前記第２の絶縁膜の膜厚を選択的に薄くする工程と、前記第１の絶縁膜の前記側面部の上部領域及び前記第２の絶縁膜の側面部に接するように第３の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１０５】
（付記１２） 付記１０又は１１記載の半導体装置の製造方法において、第４の絶縁膜を形成する工程と、前記キャップ絶縁膜及び前記第１乃至前記第３の絶縁膜をストッパとして、前記第４の絶縁膜及び前記第３の絶縁膜を異方性エッチングし、前記第４の絶縁膜及び前記第３の絶縁膜に、前記基板に達するコンタクトホールを形成する工程とを更に有することを特徴とする半導体装置の製造方法。
【０１０６】
（付記１３） 付記１２記載の半導体装置の製造方法において、前記コンタクトホールを形成する工程の後に、前記コンタクトホール内の前記第３の絶縁膜を除去する工程を更に有することを特徴とする半導体装置の製造方法。
【０１０７】
（付記１４） 基板上に、上面がキャップ絶縁膜により覆われた配線層を形成する工程と、前記キャップ絶縁膜及び前記配線層が形成された前記基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜を異方性エッチングし、前記第１の絶縁膜を前記配線層の側面部に残存させるとともに、前記キャップ絶縁膜の側面部の少なくとも一部を露出する工程と、前記第１の絶縁膜の側面部及び前記キャップ絶縁膜の側面部に接する第２の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１０８】
【発明の効果】
以上の通り、本発明によれば、配線層及びその上面を覆うキャップ絶縁膜の側面部に、配線層の側面部を覆う絶縁膜の層数が、キャップ絶縁膜の側面部を覆う絶縁膜の層数よりも多い側壁絶縁膜を形成し、配線層の側面部の側壁絶縁膜の膜厚を選択的に厚くするので、配線層と、側壁絶縁膜を介して配線層に隣接する電極との間の寄生容量を大幅に低減することができる。また、キャップ絶縁膜の側面部の側壁絶縁膜の膜厚が配線層の側面部の側壁絶縁膜の膜厚よりも薄いので、配線層間にコンタクトホールを形成する場合にも容易にエッチングを行うことができる。
【０１０９】
また、誘電率の異なる２層以上の絶縁膜により側壁絶縁膜を構成し、一の絶縁膜として誘電率の低い絶縁膜を用い、この絶縁膜に配線層の側面部の膜厚を選択的に厚くする機能及び寄生容量を低減する機能を持たせることにより、他の一の絶縁膜として誘電率の高いバリア絶縁膜を用いる場合であっても、配線層と、側壁絶縁膜を介して配線層に隣接する電極との間の寄生容量を大幅に低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図６】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１０】本発明の半導体装置においてバリア絶縁膜を形成しない場合の構造を示す概略断面図である。
【図１１】本発明の実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図１２】従来のＤＲＡＭの製造方法におけるビットコンタクト形成までの工程を示す工程断面図（その１）である。
【図１３】従来のＤＲＡＭの製造方法におけるビットコンタクト形成までの工程を示す工程断面図（その２）である。
【図１４】従来のＤＲＡＭの製造方法におけるビットコンタクト形成までの工程を示す工程断面図（その３）である。
【図１５】従来のＤＲＡＭのゲート電極配線における側壁絶縁膜の厚膜化を示す概略断面図である。
【符号の説明】
１０…シリコン基板
１２…ゲート絶縁膜
１４…ゲート電極
１６…アモルファスシリコン膜
１７…窒化タングステン膜
１８…タングステン膜
２０ａ、２０ｂ…ソース／ドレイン拡散層
２２…キャップ絶縁膜
２４…スペーサ絶縁膜
２６…下部スペーサ絶縁膜
２８…バリア絶縁膜
３０…層間絶縁膜
３２…プラグ
３４ａ、３０ｂ…層間絶縁膜
３６…ビット線
３８…シリコン窒化膜
４０…シリコン窒化酸化膜
４２…コンタクトホール
４４…下部スペーサ絶縁膜
４６…シリコン酸化膜
４８…シリコン酸化膜
１００…シリコン基板
１０２…ゲート絶縁膜
１０４…アモルファスシリコン膜
１０６…タングステン膜
１０８…シリコン窒化膜
１１２…ゲート電極
１１４ａ、１１４ｂ…ソース／ドレイン拡散層
１１６…シリコン窒化膜
１１８…スペーサ絶縁膜
１２０…バリア絶縁膜
１２２…層間絶縁膜
１２４…コンタクトホール
１２６…プラグ
１２８ａ、１２８ｂ…層間絶縁膜
１３０…コンタクトホール
１３２…ビット線
１３４…間隙
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、配線層間に微細なコンタクトホールを開口する場合に好適な配線層の側壁絶縁膜を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）は、１個のメモリセルが１個の転送トランジスタと１個のキャパシタとにより構成され、小さい面積ですむため、大容量化に適した半導体メモリである。近年の電子機器等の情報処理量の増大に伴い、電子機器等に用いられるＤＲＡＭは急速に微細化、大容量化が進行している。
【０００３】
従来のＤＲＡＭの製造方法におけるビットコンタクト形成までの工程について図１２乃至図１４を用いて説明する。図１２乃至図１４は、従来のＤＲＡＭの製造方法を示す工程断面図である。図１２乃至図１４の各図は、ＤＲＡＭのビット線方向に沿った断面図である。
【０００４】
まず、シリコン基板１００上に、例えば熱酸化法により、例えば膜厚５ｎｍのシリコン酸化膜よりなるゲート絶縁膜１０２を形成する。
【０００５】
次いで、全面に、例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚７０ｎｍのアモルファスシリコン膜１１４と、例えば膜厚４５ｎｍのタングステン膜１０６と、例えば膜厚２００ｎｍのシリコン窒化膜１０８とを順次堆積する。
【０００６】
次いで、リソグラフィー技術及びエッチング技術により、これらの膜を同一の形状にパターニングする。こうして、上面がシリコン窒化膜１０８で覆われ、アモルファスシリコン膜１０４及びタングステン膜１０６が積層されてなるゲート電極１１２を形成する。
【０００７】
次いで、ゲート電極１１２をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１００中にソース／ドレイン拡散層１１４ａ、１１４ｂを形成する（図１２（ａ））。
【０００８】
こうして、シリコン基板上１００上に、ゲート電極１１２と、ソース／ドレイン拡散層１１４ａ、１１４ｂとを有するメモリセルトランジスタを形成する。
【０００９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜１１６を形成する（図１２（ｂ））。
【００１０】
次いで、シリコン基板１００が露出するまで異方性エッチングを行い、ゲート電極１１２の側壁に、シリコン窒化膜よりなるスペーサ絶縁膜１１８を形成する（図１２（ｃ））。
【００１１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１５ｎｍのシリコン窒化膜よりなるバリア絶縁膜１２０を形成する（図１３（ａ））。
【００１２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚約３５０ｎｍのＢＰＳＧ（Boro-Phospho-Silicate Glass）膜よりなる層間絶縁膜１２２を形成する（図２（ｂ））。
【００１３】
次いで、例えばリフロー法より層間絶縁膜１２２の表面段差を緩和した後、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法によりシリコン窒化膜１０８が露出するまで表面を研磨し、層間絶縁膜１２２の表面を平坦化する（図１３（ｃ））。
【００１４】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜１２２及びゲート絶縁膜１０２に、ソース／ドレイン拡散層１１４ａに達するコンタクトホール１２４をゲート電極１１２及びバリア絶縁膜１２０に自己整合で形成する（図１４（ａ））。
【００１５】
次いで、層間絶縁膜１２２に開口されたコンタクトホール１２４内に、アモルファスシリコンよりなるプラグ１２６を埋め込む（図１４（ｂ））。例えば、ＣＶＤ法によりアモルファスシリコン膜を堆積した後、シリコン窒化膜１０８が露出するまでこのアモルファスシリコン膜をエッチバックし、コンタクトホール１２４内にアモルファスシリコン膜を選択的に残存させる。こうして、コンタクトホール１２４内にプラグ１２６を形成する。
【００１６】
次いで、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜等よりなる層間絶縁膜１２８ａ、１２８ｂを順次形成する。
【００１７】
次いで、リソグラフィー技術及びエッチング技術により、プラグ１２６に達するコンタクトホール１３０を層間絶縁膜１２８ａ、１２８ｂに形成する。
【００１８】
次いで、層間絶縁膜１２８ｂ上に、コンタクトホール１３０を介してプラグ１２６に接続されたビット線１３２を形成する（図１４（ｃ））。
【００１９】
このように、従来のＤＲＡＭの製造方法では、コンタクトホール１３０を開口するために、ゲート電極１１２上に形成されたシリコン窒化膜１０８と、ゲート電極１１２の側面部に形成されたスペーサ絶縁膜１１８及びバリア絶縁膜１２０とをストッパとして用いる、いわゆる自己整合コンタクト技術が広く用いられていた。また、ＤＲＡＭに限らず、ＳＲＡＭその他のメモリデバイスやロジックデバイス等においても、このような自己整合コンタクト技術が広く利用されている。
【００２０】
【発明が解決しようとする課題】
しかしながら、近年の半導体装置の高集積化に伴う微細化によって、ゲート電極の側面部に形成されたスペーサ絶縁膜１１８及びバリア絶縁膜１２０よりなる側壁絶縁膜の膜厚も薄くなっている。側壁絶縁膜の薄膜化は、配線間容量や配線と電極プラグとの間の容量の増大を引き起こす。このため、ゲート電極を構成する材料として比抵抗の低いメタル材料を採用した場合であっても、これら寄生容量に起因する信号遅延により、メタル材料のメリットを十分に生かすことはできなかった。
【００２１】
上述した課題を解決する方法としては、側壁絶縁膜を形成する際に、その膜厚をできるだけ厚くすることが考えられる。しかしながら、単純に側壁絶縁膜の膜厚を厚くしたのでは隣接する側壁絶縁膜間の間隙が狭くなってしまい、配線間にコンタクトホールを形成することが困難となる。すなわち、側壁絶縁膜の厚膜化を図ると、例えば図１５に示すように、バリア絶縁膜１２０間の間隙１３４が狭くなる。このため、このような微細な間隙１３４では、間隙１３４底部のバリア絶縁膜１２０を除去してコンタクトホールを形成する際、エッチングのための反応性ガスが間隙１３４の側部まで到達しにくくなる。この結果、コンタクトホールの形成が困難となる。
【００２２】
また、間隙１３４が狭くなるとプラグ１２６とビット線１３０とのコンタクト面積が減少することとなり、コンタクト抵抗の上昇を招来することにもなる。
【００２３】
さらには、実際の製造現場においては、製造ばらつきを考慮したマージンを確保する必要がある。したがって、間隙１３４が更に狭くなることも想定される。
【００２４】
本発明の目的は、配線層間の寄生容量を低減し、また、コンタクトホールの形成が容易な配線層の側壁絶縁膜を有する半導体装置及びその製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
上記目的は、基板上に形成された配線層と、前記配線層の上面上に形成されたキャップ絶縁膜と、前記配線層及び前記キャップ絶縁膜の側面部に形成され、少なくとも３層以上の絶縁膜を有し、前記配線層の前記側面部を覆う絶縁膜の層数が、前記キャップ絶縁膜の前記側面部を覆う絶縁膜の層数よりも多い側壁絶縁膜とを有し、前記３層以上の絶縁膜は、前記配線層及び前記キャップ絶縁膜の側面に形成された第１絶縁膜と、前記第１絶縁膜の側面に形成された第２絶縁膜と、前記第２絶縁膜の側面に形成された第３絶縁膜とを含み、前記キャップ絶縁膜の上面と、前記第１絶縁膜の上面と、前記第３絶縁膜の上面の高さが同一であることを特徴とする半導体装置によって達成される。
【００２６】
また、上記目的は、基板上に形成された配線層と、前記配線層の上面上に形成されたキャップ絶縁膜と、前記配線層及び前記キャップ絶縁膜の側面部に形成され、誘電率が互いに異なる絶縁膜を含む少なくとも３層以上の絶縁膜を有し、前記配線層の前記側面部を覆う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚よりも厚い側壁絶縁膜とを有し、前記３層以上の絶縁膜は、前記配線層及び前記キャップ絶縁膜の側面に形成された第１絶縁膜と、前記第１絶縁膜の側面に形成された第２絶縁膜と、前記第２絶縁膜の側面に形成された第３絶縁膜とを含み、前記第１の絶縁膜の側面部の上部領域における前記第２の絶縁膜の膜厚は選択的に薄くされていることを特徴とする半導体装置によっても達成される。
【００２７】
また、上記目的は、基板上に形成された配線層と、前記配線層の上面上に形成されたキャップ絶縁膜と、前記配線層及び前記キャップ絶縁膜の側面に形成され、少なくとも前記配線層と同じ高さを有し、かつ、前記キャップ絶縁膜の側面の少なくとも一部を露出するような高さを有する第１の絶縁膜と、前記第１の絶縁膜の側面及び前記キャップ絶縁膜の側面に形成され、前記キャップ絶縁膜とほぼ等しい高さを有する第２の絶縁膜とを有し、前記配線層の前記側面部を覆う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚よりも厚い側壁絶縁膜とを有することを特徴とする半導体装置によっても達成される。
【００２８】
また、上記目的は、基板上に、上面がキャップ絶縁膜により覆われた配線層を形成する工程と、前記キャップ絶縁膜及び前記配線層が形成された前記基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜よりもエッチングレートの速い第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチングすることにより、前記配線層及び前記キャップ絶縁膜の側面部に前記第１の絶縁膜を選択的に残存し、前記第１の絶縁膜の側面部の下部領域に前記第２の絶縁膜を選択的に残存する工程と、前記第１の絶縁膜の前記側面部の上部領域及び前記第２の絶縁膜の側面部に接するように第３の絶縁膜を形成する工程と、前記第３の絶縁膜を覆う第４の絶縁膜を形成する工程と、前記キャップ膜をストッパとして、前記キャップ膜上の前記第３の絶縁膜及び前記第４の絶縁膜を研磨により除去する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００２９】
また、上記目的は、基板上に、上面がキャップ絶縁膜により覆われた配線層を形成する工程と、前記キャップ絶縁膜及び前記配線層が形成された前記基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜よりもエッチングレートの速い第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチングすることにより、前記配線層及び前記キャップ絶縁膜の側面部に前記第１の絶縁膜を選択的に残存し、前記第１絶縁膜の側面に前記第２絶縁膜を選択的に残存し、かつ、前記第１の絶縁膜の側面部の上部領域における前記第２の絶縁膜の膜厚を選択的に薄くする工程と、前記第２の絶縁膜の側面部に接するように第３の絶縁膜を形成する工程と、前記第３の絶縁膜を覆う第４の絶縁膜を形成する工程と、前記キャップ膜をストッパとして、前記キャップ膜上の前記第３の絶縁膜及び前記第４の絶縁膜を研磨により除去する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００３０】
また、上記目的は、基板上に、上面がキャップ絶縁膜により覆われた配線層を形成する工程と、前記キャップ絶縁膜及び前記配線層が形成された前記基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜を異方性エッチングし、前記第１の絶縁膜を前記配線層の側面部に残存させるとともに、前記キャップ絶縁膜の側面部の少なくとも一部を露出する工程と、前記第１の絶縁膜の側面部及び前記キャップ絶縁膜の側面部に接する第２の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００３１】
なお、本明細書にいう「基板」とは、シリコン基板などの半導体基板そのもののみならず、トランジスタ、配線層、絶縁膜等が形成された半導体基板をも含むものである。
【００３２】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図４を用いて説明する。図１は、本実施形態による半導体装置の構造を示す概略断面図、図２乃至図４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００３３】
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。
【００３４】
シリコン基板１０上には、シリコン酸化膜よりなるゲート絶縁膜１２が形成されている。ゲート絶縁膜１２上には、上面がシリコン窒化膜よりなるキャップ絶縁膜２２により覆われたゲート電極１４が形成されている。ゲート電極１４は、アモルファスシリコン膜１６及びタングステン膜１８よりなる積層構造を有している。ゲート電極１４両側のシリコン基板１０中には、ソース／ドレイン拡散層２０ａ、２０ｂが形成されている。こうして、ゲート電極１４と、ソース／ドレイン拡散層２０ａ、２０ｂとを有するメモリセルトランジスタが構成されている。
【００３５】
ゲート電極１４及びキャップ絶縁膜２２の側面部には、シリコン窒化膜よりなるスペーサ絶縁膜２４が形成されている。スペーサ絶縁膜２４の側壁には、その側面部の下部領域を選択的に覆う下部スペーサ絶縁膜２６が形成されている。下部スペーサ絶縁膜２６の側面部及び下部スペーサ絶縁膜２６により覆われていない領域のスペーサ絶縁膜２４の側面部には、シリコン窒化膜よりなるバリア絶縁膜２８が形成されている。
【００３６】
ゲート電極１４の周りは、キャップ絶縁膜２２とほぼ等しい高さのＢＰＳＧよりなる層間絶縁膜３０が埋め込まれ、表面が平坦化されている。層間絶縁膜３０には、ソース／ドレイン拡散層２０ａに達するコンタクトホール４２が形成されている。コンタクトホール４２には、ソース／ドレイン拡散層２０ａに電気的に接続されたプラグ３２が埋め込まれている。キャップ絶縁膜２２及び層間絶縁膜３０上には、シリコン酸化膜等よりなる層間絶縁膜３４ａ、３４ｂが形成されている。層間絶縁膜３４ｂ上には、層間絶縁膜３０に埋め込まれたプラグ３２を介してソース／ドレイン拡散層２０ａに電気的に接続されたビット線３６が形成されている。
【００３７】
このように、本実施形態による半導体装置は、ゲート電極１４の側面部を覆う側壁絶縁膜が、スペーサ絶縁膜２４、下部スペーサ絶縁膜２６及びバリア絶縁膜２８とにより構成されていることに主たる特徴がある。このようにして側壁絶縁膜を構成することにより、ゲート電極１４近傍の側壁絶縁膜の膜厚を選択的に厚くできるので、ゲート電極１４とプラグ３２との間の寄生容量を低減することができる。また、下部スペーサ絶縁膜２６は、シリコン窒化膜よりも誘電率の小さいシリコン窒化酸化膜により構成されているので、寄生容量を更に低減することができる。また、エッチングガスがゲート電極１４間に入り込みやすくなるので、コンタクトホール４２を形成する際のエッチングを容易にすることができる。また、プラグ上面の面積を大きくすることができるので、ビット線３６等の上部配線との接続マージンを大きくとることもできる。
【００３８】
なお、下部スペーサ絶縁膜２６は、少なくともゲート電極１４程度の高さを有することが望ましい。下部スペーサ絶縁膜２６を形成する意味は、ゲート電極１４とプラグ３２との間の寄生容量を低減することと、コンタクトホールを形成したときにコンタクトホール内にゲート電極１４が露出するのを防止することにある。したがって、下部スペーサ絶縁膜２６の高さは、これらの点を考慮したうえで、コンタクトホール４２開口の際の層間絶縁膜のエッチング条件やデザインルールに応じて適宜制御することが望ましい。
【００３９】
次に、本実施形態による半導体装置の製造方法について図２乃至図４を用いて説明する。図２乃至図４の各図は、ＤＲＡＭのビット線方向に沿った断面図である。
【００４０】
まず、シリコン基板１０上に、例えば熱酸化法により、例えば膜厚５ｎｍのシリコン酸化膜よりなるゲート絶縁膜１２を形成する。
【００４１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚７０ｎｍのアモルファスシリコン膜１６と、例えば膜厚４５ｎｍのタングステン膜１８と、例えば膜厚２００ｎｍのシリコン窒化膜よりなるキャップ絶縁膜２２とを順次堆積する。
【００４２】
次いで、リソグラフィー技術及びエッチング技術により、これらの膜を同一の形状にパターニングする。こうして、上面がキャップ絶縁膜２２で覆われアモルファスシリコン膜１６及びタングステン膜１８が積層されてなるゲート電極１４を形成する。この際、例えば０．１３μｍルールを想定し、０．１３μｍ幅のゲート電極１４を、例えば０．１３μｍ間隔で複数形成する。
【００４３】
なお、ゲート電極１４を構成するアモルファスシリコン膜１６は、厳密には後の熱工程において結晶化して多結晶シリコン膜となる。但し、本明細書では説明を簡便にするため、以降の説明においてもアモルファスシリコン膜１６と表すものとする。
【００４４】
次いで、ゲート電極１４をマスクとしてイオン注入を行い、ゲート電極１４の両側のシリコン基板１０中にソース／ドレイン拡散層２０ａ、２０ｂを形成する（図２（ａ））。
【００４５】
こうして、シリコン基板上１０上に、ゲート電極１４、ソース／ドレイン拡散層２０ａ、２０ｂを有するメモリセルトランジスタを形成する。
【００４６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜３８と、例えば膜厚１０ｎｍのシリコン窒化酸化膜４０とを順次形成する（図２（ｂ））。
【００４７】
なお、シリコン窒化膜３８及びシリコン窒化酸化膜４０は、それぞれスペーサ絶縁膜２４及び下部スペーサ絶縁膜２６となる膜である。これら絶縁膜は、シリコン窒化膜及びシリコン窒化酸化膜に限らず、上層の絶縁膜が下層の絶縁膜よりもエッチングレートの速い膜となる組み合わせであれば、他の絶縁材料を適用してもよい。例えば、シリコン窒化酸化膜の代わりに、シリコン酸化膜を適用することができる。
【００４８】
また、シリコン窒化膜３８とシリコン窒化酸化膜４０とは、別々の炉内で成膜してもよいし、シリコン窒化膜３８とシリコン窒化酸化膜４０とを同一の炉内で連続成長するようにしてもよい。連続成長することにより、シリコン窒化膜３８とシリコン窒化酸化膜４０との界面が清浄となり、また、製造工程数を削減する効果もある。
【００４９】
次いで、シリコン窒化酸化膜４０を、例えばＲＩＥ（Reactive Ion Etching）法により、シリコン窒化膜３８に対して選択的に異方性エッチングする。こうして、シリコン窒化酸化膜４０を、シリコン窒化膜３８の側壁部分のみに選択的に残存させる（図２（ｃ））。
【００５０】
なお、ＲＩＥ法によりシリコン窒化酸化膜４０を異方性エッチングすることにより、シリコン窒化酸化膜４０の上面部は、ゲート電極１４から離間するほどにその高さが低くなるように傾斜する。
【００５１】
次いで、シリコン窒化膜３８を、例えばＲＩＥ法により、キャップ絶縁膜２２の表面が露出するまで異方性エッチングする。このとき、シリコン窒化膜３８をエッチングする条件として、シリコン窒化酸化膜４０をもエッチングし、且つ、シリコン窒化酸化膜４０のエッチングレートがシリコン窒化膜３８のエッチングレートよりも速くなる条件を適用することにより、キャップ絶縁膜２２上及びゲート絶縁膜１２上のシリコン窒化膜３８がエッチングされるとともに、シリコン窒化酸化膜４０の上端部もエッチングされる。
【００５２】
なお、シリコン窒化酸化膜４０及びシリコン窒化膜３８のエッチングは、別々の条件でそれぞれ個別に行ってもよいし、同一の条件で連続して行ってもよい。
【００５３】
こうして、ゲート電極１４及びキャップ絶縁膜２２の側面部に、シリコン窒化膜３８よりなるスペーサ絶縁膜２４と、シリコン窒化酸化膜４０よりなる下部スペーサ絶縁膜２６とを形成する（図３（ａ））。なお、残存する下部スペーサ絶縁膜２６は、前述のように、少なくともゲート電極１４の高さと同程度の高さを有することが望ましい。
【００５４】
上述のようにエッチングレートの違いを利用してゲート電極１４近傍の側壁を覆う下部スペーサ絶縁膜２６を形成して側壁絶縁膜の厚膜化を行うことにより、隣接する側壁絶縁膜間の間隙上部の幅を狭めることなくゲート電極１４の近傍の側壁絶縁膜を選択的に厚膜化することができる。したがって、コンタクトホール４２の形成が困難になることなく、ゲート電極１４とプラグ３２との間に生じる寄生容量の低減を図ることができる。また、下部スペーサ絶縁膜２６の材質を、スペーサ絶縁膜２４やバリア絶縁膜２８の材質よりも小さな誘電率を有するものとすることができ、ゲート電極１４とプラグ３２との間の寄生容量をさらに低減することができる。
【００５５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１５ｎｍのシリコン窒化膜を堆積し、シリコン窒化膜よりなるバリア絶縁膜２８を形成する（図３（ｂ））。バリア絶縁膜２８を構成する材料は、キャップ絶縁膜２２及びスペーサ絶縁膜２４と同じ材料又はエッチングレートがほぼ等しい材料にすることが望ましい。こうすることで、後の工程でソース／ドレイン拡散層２０ａに接続するプラグ３２を埋め込むためのコンタクトホール４２を自己整合的に形成することが可能となる。
【００５６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚約３５０ｎｍのＢＰＳＧ膜よりなる層間絶縁膜３０を形成する（図３（ｃ））。次いで、例えばリフロー法により層間絶縁膜３０の表面段差を緩和した後、例えばＣＭＰ法によりキャップ絶縁膜２２が露出するまで表面を研磨し、層間絶縁膜３０の表面を平坦化する（図４（ａ））。
【００５７】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜３０中に、ソース／ドレイン拡散層２０ａに達するコンタクトホール４２をゲート電極１４及びバリア絶縁膜２８に自己整合で形成する（図４（ｂ））。このとき、側壁絶縁膜の上端部の間隙は底部の間隙よりも広くなっているので、側壁絶縁膜の間隙にエッチングガスが入り込みやすく、容易にコンタクトホール４２を開口することができる。
【００５８】
次いで、層間絶縁膜３０に開口されたコンタクトホール４２内に、例えばアモルファスシリコンよりなるプラグ３２を埋め込む（図４（ｃ））。例えば、ＣＶＤ法によりアモルファスシリコン膜を堆積した後、キャップ絶縁膜２２が露出するまでこのアモルファスシリコン膜をエッチバックし、コンタクトホール４２内にアモルファスシリコン膜を選択的に残存させる。こうして、コンタクトホール４２内にプラグ３２を形成する。
【００５９】
次いで、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３４ａ、３４ｂを形成する。
【００６０】
次いで、リソグラフィー技術及びエッチング技術により、プラグ３２に達するコンタクトホールを層間絶縁膜３４ａ、３４ｂに形成する。
【００６１】
次いで、層間絶縁膜３４ｂ上に、コンタクトホールを介してプラグ３２に電気的に接続する配線（例えばビット線３６）を形成する。こうして、図１に示す構造を有する本実施形態による半導体装置を得る。
【００６２】
このように、本実施形態によれば、ゲート電極１４及びキャップ絶縁膜２２の側面部を覆う側壁絶縁膜の下部領域の膜厚を、下部スペーサ絶縁膜２６によって選択的に厚くするので、ゲート電極１４とプラグ３２との間に生じる寄生容量を低減することができる。また、下部スペーサ絶縁膜２６はスペーサ絶縁膜２４及びバリア絶縁膜２８を構成するシリコン窒化膜よりも誘電率の低いシリコン窒化酸化膜により構成されているので、寄生容量を更に低減することができる。
【００６３】
また、隣接する側壁絶縁膜間の幅は、ゲート電極１４側よりもキャップ絶縁膜２２側の方が広くなっている。したがって、プラグ３２を埋め込むためのコンタクトホール４２を容易に形成することができ、また、ビット線３６等の上部配線との接続マージンを大きくとることもできる。また、キャップ絶縁膜２２側の側壁絶縁膜の膜厚を厚くしていないので、コンタクト抵抗が上昇することもない。
【００６４】
なお、本実施形態では、下部スペーサ絶縁膜２６は、スペーサ絶縁膜２４の側壁の下部領域のみを選択的に覆うように形成しているが、例えば図５に示すように、下部スペーサ絶縁膜２６をスペーサ絶縁膜２４の上端部分まで延在するように形成してもよい。この場合、下部スペーサ絶縁膜２６のキャップ絶縁膜２２の上方の側壁を覆う部分の膜厚が、ゲート電極１４の側壁を覆う部分の膜厚よりも薄くなっていることが必要である。
【００６５】
下部スペーサ絶縁膜２６のキャップ絶縁膜２２の上方の側壁を覆う部分の膜厚ゲート電極１４の側壁を覆う部分の膜厚に対する比は、コンタクトホール４２のアスペクト比に応じ、コンタクトホール４２を開口することができる範囲で適宜設定することが望ましい。なお、本願発明者が使用したＲＩＥ装置では、下部スペーサ絶縁膜２６のキャップ絶縁膜２２の上方の側壁を覆う部分の膜厚をゲート電極１４の側壁を覆う部分の膜厚の７５％以下とすることで、コンタクトホール４２を開口することができた。
【００６６】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図６乃至図９を用いて説明する。図６は、本実施形態による半導体装置の構造を示す断面図、図７乃至図９は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置と同一の構成要素にには同一の符号を付し、説明を省略し或いは簡略にする。
【００６７】
はじめに、本実施形態による半導体装置の構造について図６を用いて説明する。
【００６８】
本実施形態による半導体装置は、第１実施形態による半導体装置において、スペーサ絶縁膜を設けず、下部スペーサ絶縁膜及びバリア絶縁膜のみによって側壁絶縁膜を形成していることに主たる特徴がある。
【００６９】
すなわち、図６に示すように、ゲート電極１４及びキャップ絶縁膜２２の側壁には、その側面部の下部領域を選択的に覆うシリコン窒化酸化膜よりなる下部スペーサ絶縁膜４４が形成されている。下部スペーサ絶縁膜４４の側面部及び下部スペーサ絶縁膜４４により覆われていない領域のキャップ絶縁膜２２の側面部には、シリコン窒化膜よりなるバリア絶縁膜２８が形成されている。
【００７０】
このように、本実施形態による半導体装置においても、ゲート電極１４近傍の側壁絶縁膜の膜厚を選択的に厚くできるので、ゲート電極１４とプラグ３２との間の寄生容量を低減することができる。また、下部スペーサ絶縁膜４４は、シリコン窒化膜よりも誘電率の小さいシリコン酸化膜により構成されているので、寄生容量を更に低減することができる。また、エッチングガスがゲート電極１４間に入り込みやすくなるので、コンタクトホール４２を形成する際のエッチングを容易にすることができる。また、プラグ上面の面積を大きくすることができるので、ビット線３６等の上部配線との接続マージンを大きくとることもできる。
【００７１】
なお、下部スペーサ絶縁膜４４は、下部スペーサ絶縁膜２６の場合と同様に、少なくともゲート電極１４程度の高さを有することが望ましい。
【００７２】
次に、本実施形態による半導体装置の製造方法について図７乃至図９を用いて説明する。図７乃至図９の各図は、ＤＲＡＭのビット線方向に沿った工程断面図である。
【００７３】
まず、例えば第１実施形態と同様にして、シリコン基板１０上に、ゲート電極１４と、ソース／ドレイン拡散層２０ａ、２０ｂとを有するメモリセルトランジスタを形成する（図７（ａ））。
【００７４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０ｎｍのシリコン窒化酸化膜４６を形成する（図７（ｂ））。シリコン窒化酸化膜４６は、下部スペーサ絶縁膜４４となる膜である。下部スペーサ絶縁膜４４を構成する材料は、キャップ絶縁膜２２よりもエッチングレートが速い絶縁膜であればよく、シリコン窒化酸化膜のほか、例えばシリコン酸化膜を適用することができる。
【００７５】
次いで、シリコン窒化酸化膜４６を、例えばＲＩＥ法により、ゲート電極１４及びキャップ絶縁膜２２に対して選択的に異方性エッチングする。こうして、シリコン窒化酸化膜４６を、ゲート電極１４及びキャップ絶縁膜２２の側壁部分のみに選択的に残存させる（図７（ｃ））。
【００７６】
なお、ＲＩＥ法によりシリコン窒化酸化膜４６を異方性エッチングすることにより、シリコン窒化酸化膜４６の上面部は、ゲート電極１４から離間するほどにその高さが低くなるように傾斜する。
【００７７】
次いで、ゲート電極１４及びキャップ絶縁膜２２の側壁部分に残存したシリコン窒化酸化膜４６を、例えばＲＩＥ法によりさらに異方性エッチングする。このとき、シリコン窒化酸化膜４６をエッチングする条件としては、キャップ絶縁膜２２に対して選択性の高いエッチング条件を適用する。これにより、キャップ絶縁膜２２の上端部が僅かにエッチングされることもあるが、シリコン窒化酸化膜４６の上端部を選択的にエッチングすることができる。こうして、ゲート電極１４及びキャップ絶縁膜２２の側面部に、シリコン窒化酸化膜４６よりなる下部スペーサ絶縁膜４４を形成する（図８（ａ））。
【００７８】
なお、残存する下部スペーサ絶縁膜４４は、第１実施形態と同様に、少なくともゲート電極１４の高さと同程度の高さを有することが望ましい。
【００７９】
上述のようにエッチングレートの違いを利用してゲート電極１４近傍の側壁を覆う下部スペーサ絶縁膜４４を形成して側壁絶縁膜の厚膜化を行うことにより、隣接する側壁絶縁膜間の間隙上部の幅を狭めることなくゲート電極１４の近傍の側壁絶縁膜を選択的に厚膜化することができる。したがって、コンタクトホール４２の形成が困難になることなく、ゲート電極１４とプラグ３２との間に生じる寄生容量の低減を図ることができる。また、下部スペーサ絶縁膜４４の材質は、バリア絶縁膜２８の材質よりも小さな誘電率を有するものとすることができ、ゲート電極１４とプラグ３２との間の寄生容量をさらに低減することができる。
【００８０】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１５ｎｍのシリコン窒化膜よりなるバリア絶縁膜２８を形成する（図８（ｂ））。
【００８１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚約３５０ｎｍのＢＰＳＧ膜よりなる層間絶縁膜３０を形成する（図８（ｃ））。次いで、例えばリフロー法により層間絶縁膜３０の表面段差を緩和した後、例えばＣＭＰ法によりキャップ絶縁膜２２が露出するまで表面を研磨し、層間絶縁膜３０の表面を平坦化する（図９（ａ））。
【００８２】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜３０中に、ソース／ドレイン拡散層２０ａに達するコンタクトホール４２を、ゲート電極１４及びバリア絶縁膜２８に自己整合で形成する（図９（ｂ））。このとき、側壁絶縁膜の上端部の間隙は底部の間隙よりも広くなっているので、側壁絶縁膜の間隙にエッチングガスが入り込みやすく、容易にコンタクトホール４２を開口することができる。
【００８３】
この後、第１実施形態と同様にして、アモルファスシリコンよりなるプラグ３２を埋め込む（図９（ｃ））。次いで、層間絶縁膜３４ａ、３４ｂ及びプラグ３２に電気的に接続するビット線３６等の配線を形成する。こうして、図６に示す構造を有する本実施形態による半導体装置を得る。
【００８４】
このように、本実施形態によれば、ゲート電極１４及びキャップ絶縁膜２２の側面部を覆う側壁絶縁膜の下部領域の膜厚を、下部スペーサ絶縁膜４４によって選択的に厚くするので、ゲート電極１４とプラグ３２との間に生じる寄生容量を低減することができる。また、下部スペーサ絶縁膜４４はバリア絶縁膜２８を構成するシリコン窒化膜よりも誘電率の低いシリコン窒化酸化膜により構成されているので、寄生容量を更に低減することができる。
【００８５】
また、隣接する側壁絶縁膜間の幅は、ゲート電極１４側よりもキャップ絶縁膜２２側の方が広くなっている。したがって、プラグ３２を埋め込むためのコンタクトホール４２を容易に形成することができ、また、ビット線３６等の上部配線との接続マージンを大きくとることもできる。また、キャップ絶縁膜２２側の側壁絶縁膜の膜厚を厚くしていないので、コンタクト抵抗が上昇することもない。このとき、隣接するゲート電極１４及びキャップ絶縁膜２２の側壁絶縁膜間の幅は、ゲート電極１４側よりもキャップ絶縁膜２２側の方が広くなっている。したがって、プラグ３２を埋め込むコンタクトホール４２を容易に形成することができ、また、ビット線３６等の上部配線との接続マージンを大きくとることもできる。また、キャップ絶縁膜２２側の側壁絶縁膜の膜厚を厚くしていないので、コンタクト抵抗が上昇することもない。
【００８６】
［変形実施形態］
本発明の上記実施形態に限らず種々の変形が可能である。
【００８７】
例えば、上記実施形態では、下部スペーサ絶縁膜２６又は下部スペーサ絶縁膜４４の形成後、バリア絶縁膜２８を形成しているが、コンタクトホール４２の開口後、プラグ３２の形成前に、コンタクトホール４２内のバリア絶縁膜２８を選択的に除去するようにしてもよい。バリア絶縁膜２８は、コンタクトホール４２の開口の際にストッパとして用いる膜であり、製造工程上においては、コンタクトホール４２の開口後は除去しても差し支えない。
【００８８】
第１実施形態による半導体装置においてコンタクトホール４２内のバリア絶縁膜２８を除去すると、例えば図１０に示すような断面構造となる。図示するように、バリア絶縁膜２８を除去することによりコンタクトホール４２の径を広げることができるので、プラグ３２自身の抵抗値及びビット線３６やソース／ドレイン拡散層２０ａに対するコンタクト抵抗を大幅に低減することができる。
【００８９】
また、上記実施形態では、ゲート電極１４として、アモルファスシリコン膜１６とタングステン膜１８との積層膜よりなる、いわゆるポリメタル構造を適用した場合について示したが、ゲート電極１４のパターニングの際のダメージを除去する等の観点から、アモルファスシリコン膜１６の側壁部分に選択酸化膜を形成することがある。このような構造のゲート電極を有する半導体装置においても、本発明を適用することができる。
【００９０】
例えば、図１１に示すように、アモルファスシリコン膜１６と、バリアメタル層としての窒化タングステン膜１７と、タングステン膜１８との積層膜よりなり、アモルファスシリコン膜１６の側壁部分に選択的に形成されたシリコン酸化膜４８を有するゲート電極１４において、側壁絶縁膜を、スペーサ絶縁膜２４、下部スペーサ絶縁膜２６及びバリア絶縁膜２８により構成するようにしてもよい。側壁絶縁膜は、他の実施形態に示した構造を適用することもできる。
【００９１】
また、ポリメタル構造のゲート電極に限らず、多結晶シリコン膜の単層構造からなるゲート電極や、多結晶シリコン膜とシリサイド膜との積層膜よりなるポリサイド構造のゲート電極を有する半導体装置に適用するようにしてもよい。
【００９２】
また、上記実施形態では、ゲート電極に自己整合でコンタクトホールを形成する場合を例にして、本発明による側壁絶縁膜の構造及び製造方法を示したが、本発明は配線層の上面及び側壁に形成された絶縁膜をストッパとして自己整合的にコンタクトホールを開口する場合に広く適用することができる。したがって、ゲート電極のみならず、ビット線や他の配線層に対して自己整合でコンタクトホールを形成する場合にこれら配線の側壁に形成する側壁絶縁膜の構造及び製造方法においても、本発明を同様に適用することができる。
【００９３】
以上詳述したように、本発明による半導体装置及びその製造方法の特徴をまとめると以下の通りとなる。
【００９４】
（付記１） 基板上に形成された配線層と、前記配線層の上面上に形成されたキャップ絶縁膜と、前記配線層及び前記キャップ絶縁膜の側面部に形成され、少なくとも３層以上の絶縁膜を有し、前記配線層の前記側面部を覆う絶縁膜の層数が、前記キャップ絶縁膜の前記側面部を覆う絶縁膜の層数よりも多い側壁絶縁膜とを有することを特徴とする半導体装置。
【００９５】
（付記２） 基板上に形成された配線層と、前記配線層の上面上に形成されたキャップ絶縁膜と、前記配線層及び前記キャップ絶縁膜の側面部に形成され、誘電率が互いに異なる絶縁膜を含む少なくとも３層以上の絶縁膜を有し、前記配線層の前記側面部を覆う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚よりも厚い側壁絶縁膜とを有することを特徴とする半導体装置。
【００９６】
（付記３） 基板上に形成された配線層と、前記配線層の上面上に形成されたキャップ絶縁膜と、前記配線層及び前記キャップ絶縁膜の側面部に形成され、前記キャップ絶縁膜とほぼ等しい高さを有する第１の絶縁膜と、少なくとも前記配線層と同じ高さを有する第２の絶縁膜とを有し、前記配線層の前記側面部を覆う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚よりも厚い側壁絶縁膜とを有することを特徴とする半導体装置。
【００９７】
（付記４） 付記１又は２記載の半導体装置において、前記側壁絶縁膜は、前記配線層及び前記キャップ絶縁膜の前記側面部に接して設けられた第１の絶縁膜と、前記第１の絶縁膜の側面部の下部領域に接して設けられた第２の絶縁膜と、前記第１の絶縁膜の前記側面部の上部領域及び前記第２の絶縁膜の側面部に接して設けられた第３の絶縁膜とを有する
ことを特徴とする半導体装置。
【００９８】
（付記５） 付記２記載の半導体装置において、前記側壁絶縁膜は、前記配線層及び前記キャップ絶縁膜の前記側面部に接して設けられた第１の絶縁膜と、前記第１の絶縁膜の側面部に接して設けられ、下部領域の膜厚が上部領域の膜厚よりも厚い第２の絶縁膜と、前記第２の絶縁膜の側面部に接して設けられた第３の絶縁膜とを有することを特徴とする半導体装置。
【００９９】
（付記６） 付記３記載の半導体装置において、前記第１の絶縁膜は、前記配線層及び前記キャップ絶縁膜の前記側面部に接して設けられ、前記第２の絶縁膜は、前記第１の絶縁膜の側面部の下部領域に接して設けられていることを特徴とする半導体装置。
【０１００】
（付記７） 付記３記載の半導体装置において、前記第２の絶縁膜は、前記配線層の前記側面部に接して設けられ、前記第１の絶縁膜は、前記第２の絶縁膜の側面部及び前記キャップ絶縁膜の前記側面部に接して設けられていることを特徴とする半導体装置。
【０１０１】
（付記８） 付記３，４，６又は７記載の半導体装置において、前記第２の絶縁膜は、前記配線層から離間するほどに高さが低くなるように上面部が傾斜していることを特徴とする半導体装置。
【０１０２】
（付記９） 付記４乃至８のいずれかに記載の半導体装置において、前記側壁絶縁膜は、前記配線層の前記側面部の一部に形成された第４の絶縁膜を更に有することを特徴とする半導体装置。
【０１０３】
（付記１０） 基板上に、上面がキャップ絶縁膜により覆われた配線層を形成する工程と、前記キャップ絶縁膜及び前記配線層が形成された前記基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜よりもエッチングレートの速い第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチングすることにより、前記配線層及び前記キャップ絶縁膜の側面部に前記第１の絶縁膜を選択的に残存し、前記第１の絶縁膜の側面部の下部領域に前記第２の絶縁膜を選択的に残存する工程と、前記第１の絶縁膜の前記側面部の上部領域及び前記第２の絶縁膜の側面部に接するように第３の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１０４】
（付記１１） 基板上に、上面がキャップ絶縁膜により覆われた配線層を形成する工程と、前記キャップ絶縁膜及び前記配線層が形成された前記基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜よりもエッチングレートの速い第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチングすることにより、前記配線層及び前記キャップ絶縁膜の側面部に前記第１の絶縁膜を選択的に残存し、前記第１の絶縁膜の側面部の上部領域における前記第２の絶縁膜の膜厚を選択的に薄くする工程と、前記第１の絶縁膜の前記側面部の上部領域及び前記第２の絶縁膜の側面部に接するように第３の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１０５】
（付記１２） 付記１０又は１１記載の半導体装置の製造方法において、第４の絶縁膜を形成する工程と、前記キャップ絶縁膜及び前記第１乃至前記第３の絶縁膜をストッパとして、前記第４の絶縁膜及び前記第３の絶縁膜を異方性エッチングし、前記第４の絶縁膜及び前記第３の絶縁膜に、前記基板に達するコンタクトホールを形成する工程とを更に有することを特徴とする半導体装置の製造方法。
【０１０６】
（付記１３） 付記１２記載の半導体装置の製造方法において、前記コンタクトホールを形成する工程の後に、前記コンタクトホール内の前記第３の絶縁膜を除去する工程を更に有することを特徴とする半導体装置の製造方法。
【０１０７】
（付記１４） 基板上に、上面がキャップ絶縁膜により覆われた配線層を形成する工程と、前記キャップ絶縁膜及び前記配線層が形成された前記基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜を異方性エッチングし、前記第１の絶縁膜を前記配線層の側面部に残存させるとともに、前記キャップ絶縁膜の側面部の少なくとも一部を露出する工程と、前記第１の絶縁膜の側面部及び前記キャップ絶縁膜の側面部に接する第２の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１０８】
【発明の効果】
以上の通り、本発明によれば、配線層及びその上面を覆うキャップ絶縁膜の側面部に、配線層の側面部を覆う絶縁膜の層数が、キャップ絶縁膜の側面部を覆う絶縁膜の層数よりも多い側壁絶縁膜を形成し、配線層の側面部の側壁絶縁膜の膜厚を選択的に厚くするので、配線層と、側壁絶縁膜を介して配線層に隣接する電極との間の寄生容量を大幅に低減することができる。また、キャップ絶縁膜の側面部の側壁絶縁膜の膜厚が配線層の側面部の側壁絶縁膜の膜厚よりも薄いので、配線層間にコンタクトホールを形成する場合にも容易にエッチングを行うことができる。
【０１０９】
また、誘電率の異なる２層以上の絶縁膜により側壁絶縁膜を構成し、一の絶縁膜として誘電率の低い絶縁膜を用い、この絶縁膜に配線層の側面部の膜厚を選択的に厚くする機能及び寄生容量を低減する機能を持たせることにより、他の一の絶縁膜として誘電率の高いバリア絶縁膜を用いる場合であっても、配線層と、側壁絶縁膜を介して配線層に隣接する電極との間の寄生容量を大幅に低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図６】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１０】本発明の半導体装置においてバリア絶縁膜を形成しない場合の構造を示す概略断面図である。
【図１１】本発明の実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図１２】従来のＤＲＡＭの製造方法におけるビットコンタクト形成までの工程を示す工程断面図（その１）である。
【図１３】従来のＤＲＡＭの製造方法におけるビットコンタクト形成までの工程を示す工程断面図（その２）である。
【図１４】従来のＤＲＡＭの製造方法におけるビットコンタクト形成までの工程を示す工程断面図（その３）である。
【図１５】従来のＤＲＡＭのゲート電極配線における側壁絶縁膜の厚膜化を示す概略断面図である。
【符号の説明】
１０…シリコン基板
１２…ゲート絶縁膜
１４…ゲート電極
１６…アモルファスシリコン膜
１７…窒化タングステン膜
１８…タングステン膜
２０ａ、２０ｂ…ソース／ドレイン拡散層
２２…キャップ絶縁膜
２４…スペーサ絶縁膜
２６…下部スペーサ絶縁膜
２８…バリア絶縁膜
３０…層間絶縁膜
３２…プラグ
３４ａ、３０ｂ…層間絶縁膜
３６…ビット線
３８…シリコン窒化膜
４０…シリコン窒化酸化膜
４２…コンタクトホール
４４…下部スペーサ絶縁膜
４６…シリコン酸化膜
４８…シリコン酸化膜
１００…シリコン基板
１０２…ゲート絶縁膜
１０４…アモルファスシリコン膜
１０６…タングステン膜
１０８…シリコン窒化膜
１１２…ゲート電極
１１４ａ、１１４ｂ…ソース／ドレイン拡散層
１１６…シリコン窒化膜
１１８…スペーサ絶縁膜
１２０…バリア絶縁膜
１２２…層間絶縁膜
１２４…コンタクトホール
１２６…プラグ
１２８ａ、１２８ｂ…層間絶縁膜
１３０…コンタクトホール
１３２…ビット線
１３４…間隙
Claims (6)
- 基板上に形成された配線層と、
前記配線層の上面上に形成されたキャップ絶縁膜と、
前記配線層及び前記キャップ絶縁膜の側面部に形成され、少なくとも３層以上の絶縁膜を有し、前記配線層の前記側面部を覆う絶縁膜の層数が、前記キャップ絶縁膜の前記側面部を覆う絶縁膜の層数よりも多い側壁絶縁膜とを有し、
前記３層以上の絶縁膜は、前記配線層及び前記キャップ絶縁膜の側面に形成された第１絶縁膜と、前記第１絶縁膜の側面に形成された第２絶縁膜と、前記第２絶縁膜の側面に形成された第３絶縁膜とを含み、前記キャップ絶縁膜の上面と、前記第１絶縁膜の上面と、前記第３絶縁膜の上面の高さが同一である
ことを特徴とする半導体装置。 - 基板上に形成された配線層と、
前記配線層の上面上に形成されたキャップ絶縁膜と、
前記配線層及び前記キャップ絶縁膜の側面部に形成され、誘電率が互いに異なる絶縁膜を含む少なくとも３層以上の絶縁膜を有し、前記配線層の前記側面部を覆う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚よりも厚い側壁絶縁膜とを有し、
前記３層以上の絶縁膜は、前記配線層及び前記キャップ絶縁膜の側面に形成された第１絶縁膜と、前記第１絶縁膜の側面に形成された第２絶縁膜と、前記第２絶縁膜の側面に形成された第３絶縁膜とを含み、前記第１の絶縁膜の側面部の上部領域における前記第２の絶縁膜の膜厚は選択的に薄くされている
ことを特徴とする半導体装置。 - 基板上に形成された配線層と、
前記配線層の上面上に形成されたキャップ絶縁膜と、
前記配線層及び前記キャップ絶縁膜の側面に形成され、少なくとも前記配線層と同じ高さを有し、かつ、前記キャップ絶縁膜の側面の少なくとも一部を露出するような高さを有する第１の絶縁膜と、前記第１の絶縁膜の側面及び前記キャップ絶縁膜の側面に形成され、前記キャップ絶縁膜とほぼ等しい高さを有する第２の絶縁膜とを有し、前記配線層の前記側面部を覆う膜厚が前記キャップ絶縁膜の前記側面部を覆う膜厚よりも厚い側壁絶縁膜と
を有することを特徴とする半導体装置。 - 基板上に、上面がキャップ絶縁膜により覆われた配線層を形成する工程と、
前記キャップ絶縁膜及び前記配線層が形成された前記基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の絶縁膜よりもエッチングレートの速い第２の絶縁膜を形成する工程と、
前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチングすることにより、前記配線層及び前記キャップ絶縁膜の側面部に前記第１の絶縁膜を選択的に残存し、前記第１の絶縁膜の側面部の下部領域に前記第２の絶縁膜を選択的に残存する工程と、
前記第１の絶縁膜の前記側面部の上部領域及び前記第２の絶縁膜の側面部に接するように第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を覆う第４の絶縁膜を形成する工程と、
前記キャップ膜をストッパとして、前記キャップ膜上の前記第３の絶縁膜及び前記第４の絶縁膜を研磨により除去する工程と
を有することを特徴とする半導体装置の製造方法。 - 基板上に、上面がキャップ絶縁膜により覆われた配線層を形成する工程と、
前記キャップ絶縁膜及び前記配線層が形成された前記基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の絶縁膜よりもエッチングレートの速い第２の絶縁膜を形成する工程と、
前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチングすることにより、前記配線層及び前記キャップ絶縁膜の側面部に前記第１の絶縁膜を選択的に残存し、前記第１絶縁膜の側面に前記第２絶縁膜を選択的に残存し、かつ、前記第１の絶縁膜の側面部の上部領域における前記第２の絶縁膜の膜厚を選択的に薄くする工程と、
前記第２の絶縁膜の側面部に接するように第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を覆う第４の絶縁膜を形成する工程と、
前記キャップ膜をストッパとして、前記キャップ膜上の前記第３の絶縁膜及び前記第４の絶縁膜を研磨により除去する工程と
を有することを特徴とする半導体装置の製造方法。 - 基板上に、上面がキャップ絶縁膜により覆われた配線層を形成する工程と、
前記キャップ絶縁膜及び前記配線層が形成された前記基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を異方性エッチングし、前記第１の絶縁膜を前記配線層の側面部に残存させるとともに、前記キャップ絶縁膜の側面部の少なくとも一部を露出する工程と、
前記第１の絶縁膜の側面部及び前記キャップ絶縁膜の側面部に接する第２の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001100463A JP4771607B2 (ja) | 2001-03-30 | 2001-03-30 | 半導体装置及びその製造方法 |
| US09/934,595 US6703715B2 (en) | 2001-03-30 | 2001-08-23 | Semiconductor device having interconnection layer with multiply layered sidewall insulation film |
| US10/704,684 US6962863B2 (en) | 2001-03-30 | 2003-11-12 | Semiconductor device having interconnection layer with multiply layered sidewall insulation film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001100463A JP4771607B2 (ja) | 2001-03-30 | 2001-03-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002299281A JP2002299281A (ja) | 2002-10-11 |
| JP4771607B2 true JP4771607B2 (ja) | 2011-09-14 |
Family
ID=18953905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001100463A Expired - Fee Related JP4771607B2 (ja) | 2001-03-30 | 2001-03-30 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6703715B2 (ja) |
| JP (1) | JP4771607B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
- 2001-03-30 JP JP2001100463A patent/JP4771607B2/ja not_active Expired - Fee Related
- 2001-08-23 US US09/934,595 patent/US6703715B2/en not_active Expired - Lifetime
-
2003
- 2003-11-12 US US10/704,684 patent/US6962863B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6962863B2 (en) | 2005-11-08 |
| US6703715B2 (en) | 2004-03-09 |
| US20040104485A1 (en) | 2004-06-03 |
| US20020140100A1 (en) | 2002-10-03 |
| JP2002299281A (ja) | 2002-10-11 |
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Legal Events
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| A977 | Report on retrieval |
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|
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| TRDD | Decision of grant or rejection written | ||
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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