JP4774953B2 - 時間インターリーブａｄ変換器 - Google Patents

Description

本発明は，アナログ信号をディジタル信号に変換するAD変換器に関する。特に，アナログ入力信号をクロック位相がずれた複数の低速高分解能AD変換器で変換し，巡回的にマルチプレクスすることで，高速高分解能AD変換器で変換したのと同等のディジタル信号を得る，時間インターリーブAD変換器に関する。

一般に，高速高分解能AD変換器を実現することは極めて難易度が高い（例えばサンプリング速度＞数100[MHz]，分解能＞10[bit]）。従って，実現できないか，実現できたとしても高価となる。安価な変換器は，要求性能の一方を犠牲にすることで得られる。すなわち，高速低分解能（例えばサンプリング速度＞数100[MHz]，分解能数[bit]）か，低速高分解能（例えばサンプリング速度数10[MHz]，分解能＞10[bit]）である。後者の低速高分解能AD変換器を複数組み合わせることで，実効的に高速高分解能AD変換器を実現する技術として，時間インターリーブAD変換器が挙げられる。

図１は時間インターリーブAD変換器の基本構成の一例で，分解能K1[bit]の低速高分解能AD変換器を4個（ADC0〜ADC3）組み合わせた場合（M=4）を示したものであって，図２はそのタイミング図である。

原理的には，4×FS[Hz]のクロックCLKを分周することで，FS[Hz]で位相が1/FS/4[sec]だけずれた4相のクロックCLK0〜CLK3を作る。ADC0〜ADC3では，このクロックを用いてアナログ入力信号を変換し，変換信号SIG0〜SIG3を巡回的にマルチプレクスすることで，サンプリング速度4×FS[Hz]，分解能K1[bit]の高速高分解能AD変換器と同等のディジタル信号x[n]を得ることが可能である。

しかしながら現実には，各AD変換器にDCオフセット，変換利得誤差，サンプリングタイミング誤差，周波数特性といった非理想性やバラつきが存在し，この影響でx[n]にスプリアスが生じるという問題がある。

これを解決するため，種々の補正方式が提案されている。ここで，実装の容易さや使いやすさを考慮すれば，特殊なアナログ回路の追加を必要とする方式や，特別なトレーニング信号を必要とする方式ではなく，汎用部品とディジタル信号処理のみを用い，変換したい信号のみに基づき補正を行う方式が適している。その一例が特許文献１に記載されている。

特許文献１では，低速高分解能AD変換器の数が２個に限定されているので，高速化の効果も低速高分解能AD変換器単体の高々２倍に過ぎない。低速高分解能AD変換器の数を増やすことが可能な従来技術の一例が特許文献２に記載されている。

特許文献２では，線形フィルタ演算を用いて補正を行うため，各低速高分解能AD変換器が周波数応答を持つ場合であっても補正可能となっている。

特開2004-165988 「ディジタル直交復調器」

特開2004-328436 「A/D変換装置」 飯国洋二 「適応信号処理アルゴリズム」 培風館 2000 サイモンヘイキン 「適応フィルタ入門」 現代工学社 1987

特許文献１では，DCオフセットについては低速高分解能アナログ-ディジタル変換信号の平均値をゼロとするように，変換利得誤差については各変換出力の電力を等しくするように補正している。従って，理想的に変換が行われた場合，変換信号にはDCオフセットが存在せず，電力が相等しくなるという仮定が含まれている。そのため，アナログ入力信号がこの仮定を満たす必要があり，入力信号が限定的であって，汎用性に欠けるという問題がある。

特許文献２では，線形フィルタ演算に必要な係数を予めテーブルに記憶しておくが，各低速高分解能AD変換器の特性が温度変動あるいは経時変動した場合には，補正に必要な係数とテーブルに記憶した値との間にミスマッチが生じ，性能が低下する。

本発明では，特許文献１の第１の課題である，低速高分解能AD変換器の数に対する制約を回避するため，低速高分解能AD変換器の数Mは任意とする。

特許文献１の第２の課題である，アナログ入力信号に対する汎用性を持たせるため，変換誤差の評価基準となる教師信号d[n]を生成するべく，低速高分解能AD変換器とは別に高速低分解能AD変換器を設け，その分解能はK2<K1[bit]となるように選ぶ。

低速高分解能AD変換器のDCオフセットが十分小さい場合，それ以外の各種劣化要因を補正するため，本発明では，ベクトル信号Xv[n]と重みベクトルWv[n]の内積によって出力信号y[n]を得る。すなわち，数１の線形フィルタ演算を用いる。

一方，低速高分解能AD変換器のDCオフセットが無視できない場合は，ベクトル信号Xv[n]と重みベクトルWv[n]の内積によって出力信号y[n]を得る。すなわち，線形FIRフィルタ演算に定数項を加えた，数２の非線形フィルタ演算を用いる。

また，本発明では特許文献２の課題である，系の変動に対する追従性を持たせるため，出力信号y[n]と教師信号d[n]との残差信号e[n]=d[n]-y[n]を作り，残差信号e[n]にゲインベクトルKv[n]を乗じたものを現在の重みベクトルWv[n]に加えることで， Mサンプル後の重みベクトルWv[n+M]とするように更新する。すなわち，数３の時間更新式を用いる。そして，ベクトル信号Xv[n]に基づき，残差信号e[n]の自乗平均値を最小化するような適応アルゴリズムを用いて，ゲインベクトルKv[n]を生成する。

このとき高速低分解能AD変換器の出力には，分解能がK2<K1[bit]であることから，等価的に大きな量子化雑音Nqが混入することになるが，Nqはアナログ入力信号とは無相関であるため，適応過程において効果的に平滑化がなされ，出力信号y[n]に影響しない。

なお，適応アルゴリズムとしては，非特許文献１あるいは２に開示されている，Least Mean Square(LMS)アルゴリズムや，Recursive Least Square(RLS)アルゴリズムを用いることができる。

ここで，適応アルゴリズムについて説明する。LMSアルゴリズムは，収束に時間がかかるが演算量が少ないことが特徴で，ゲインベクトルKv[n]はステップゲインあるいはステップサイズパラメータと呼ばれるゼロに近い正数uを用いて数４で与えられる。

一方，RLSアルゴリズムは高速だが演算量が多い。ゲインベクトルKv[n]は数５で与えられる（記号ダッシュは転置）。ここで，内部行列P[n]は正定対称行列であって，そのサイズは数１を用いる場合はN×Nで，数２を用いる場合は(N+1)×(N+1)である。Lは忘却係数と呼ばれる１に近い正数である。重みベクトルWv[n]と同様に，行列P[n]もまた時間更新されるが，その更新式においては，Mサンプルおきに更新されるようにしている。以上説明した適応アルゴリズムの選択においては，収束速度と演算量との間にトレードオフの関係が生じるため，どちらがより重要視されるかに応じて選択すればよい。

本発明によれば，第１に，低速高分解能AD変換器の数に対する制約がないので，変換器の数Mは任意でよく，十分に高速化が可能となる。

第２に，高速低分解能AD変換器を用いて教師信号d[n]を得て，教師信号に対する誤差を最小化するように動作するので，アナログ入力信号に対して特別な仮定をおく必要がなく，汎用性を持たせることができる。

第３に，出力信号y[n]を，FIRフィルタ演算に定数項を加えた非線形フィルタ演算で得ているので，定数項がDCオフセット補正，FIRフィルタ演算が変換利得誤差とサンプリングタイミング誤差と周波数特性の補正に寄与することになり，課題に挙がった全ての非理想性を補正できる。

第４に，適応アルゴリズムを用いることで系の変動に対する追従性を持たせることが可能となる。

上記全ての効果として，サンプリング速度M×FS[Hz]，分解能K1[bit]の高速高分解能AD変換器と同等の性能を持つ時間インターリーブAD変換器を実現できる。

以下，本発明について説明する。図３は数１に対応した第１の構成例で，図４は数２に対応した第２の構成例である。図４は図３を包含しているので，説明は図４について行う。図５は図４のタイミング図である。

図４は，４個の低速高分解能AD変換器ADC0〜ADC3を用いるのでM=4である。また，x[n]を過去０〜７サンプル用いて数１の内積演算を行うのでN=8となる。MとNは特に限定されるものではなく，設計仕様に応じて適切な値に選べばよい。Mを増せば変換速度を上げることができるが，教師信号d[n]を得るのに用いる高速低分解能AD変換器ADCの最大変換速度に制限される。Nを増せば補正精度を向上できるが，ベクトル信号Xv[n]および重みベクトルWv[n]のサイズ（N+1）が増すため演算が複雑化する。

さて，4×FS[Hz]のクロックCLKを分周することで，FS[Hz]で位相が1/FS/4[sec]だけずれた4相のクロックCLK0〜CLK3を作り，ADC0〜ADC3にそれぞれ供給する。ADC0〜ADC3で共通のアナログ入力信号を変換し，変換信号SIG0〜SIG3を巡回的にマルチプレクスすることで，分解能K1[bit]のディジタル信号x[n]を得る。

低速高分解能AD変換器ADC0〜ADC3はDCオフセットと，変換利得誤差と，サンプリングタイミング誤差と，周波数特性を持っているとするので，ディジタル信号x[n]には誤差が含まれている。そのため，定数x0（例えばx0=1）とx[n]の過去０〜７サンプルとの線形結合によって補正を行う。すなわち，定数x0とx[n] ，…，x[n-7]とから成る9要素のベクトル信号Xv[n]=(x0，x[n]，x[n-1]， … ，x[n-7])’と，9要素の重みベクトルWv[n]=(w0[n]，w1[n]， … ，w7[n]，w8[n])’との内積をとることで出力信号y[n]を得る（記号ダッシュは転置）。なお，この内積演算は定数項を含むため，非線形フィルタを構成している。

ここで図２より，x[n]，x[n-4]，…はADC3での劣化を受けたサンプル値であって，以下同様に，x[n-1]，x[n-5]，…はADC2での劣化を，x[n-2]，x[n-6]，…はADC1での劣化を，x[n-3]，x[n-7]，…はADC0での劣化を受けている。そこで図５を参照すると，例えばXv[n]とXv[n-4]においては，第２要素Xv1，第６要素Xv5がADC3の劣化を，第３要素Xv2，第７要素Xv6がADC2の劣化を，第４要素Xv3，第８要素Xv7がADC1の劣化を，第５要素Xv4，第９要素Xv8がADC0の劣化を受けている。これを他の時点についても考えると，Xvが劣化を受けるパターンはXv[n]，Xv[n-4]，…とXv[n-1]，Xv[n-5]，…とXv[n-2]，Xv[n-6]，…とXv[n-3]，Xv[n-7]，…の周期的に繰り返す４通りが存在することになる。

よって定常状態では，重みベクトルWvにおいて，Wv[n]，Wv[n-4]，…は同一ベクトルに収束し，Wv[n-1]，Wv[n-5]，…は同一ベクトルに収束し，Wv[n-2]，Wv[n-6]，…は同一ベクトルに収束し，Wv[n-3]，Wv[n-7]，…は同一ベクトルに収束するのであるが，それぞれのベクトル値は４通りに異なるので，４サンプル置きに更新すればよいことになる。

そこで，出力信号y[n]と教師信号d[n]との残差信号e[n]=d[n]-y[n]を作り，残差信号e[n]にゲインベクトルKv[n]を乗じたものを現在の重みベクトルWv[n]に加えることで， ４サンプル後の重みベクトルWv[n+４]とするように更新する。

上記ゲインベクトルKv[n]は，ベクトル信号Xv[n]に基づき，残差信号e[n]の自乗平均値を最小化するような適応アルゴリズムを用いて生成する。一例として，RLSアルゴリズムを用いた場合のシグナルフロー図を図６に示す。図６は数５の更新式と同じである。太い線で表した信号はベクトル信号または行列信号を意味し，細い線はスカラー信号である。重みベクトルWvと同様に，内部行列P[n]の更新も４サンプルごとに行えばよい。

なお，RLSアルゴリズムを実装する際には，演算語長が少ないとき量子化誤差の影響で行列P[n]の正定対称性が崩れ，不安定となる場合がある。そのようなときには，非特許文献１に開示されているように，行列P[n]を対角行列と三角行列の積の形にUD分解し，対角行列と三角行列の要素をそれぞれ時間更新するように変形することによって安定性を確保することが可能である。

次に，シミュレーション結果について説明する。図７は比較用にプロットしたパワースペクトルであって，アナログ入力信号には，信号振幅は約4[p-p]であるような，帯域約20[MHz]の帯域通過型不規則信号を用いた。このアナログ入力信号を量子化せずにFS=200[MHz]で理想サンプリングした場合，量子化12[bit]でサンプリングした場合，量子化8[bit]でサンプリングした場合の３通りを示した。横軸は周波数軸[Hz]で，縦軸は電力を相対値[dB]で表示している。

次に，本発明のシミュレーション結果を説明する。低速高分解能AD変換器ADC0〜ADC3をサンプリング速度50[MHz]，分解能K1=12[bit]とし，高速低分解能AD変換器ADC4のサンプリング速度FS=200[MHz]，分解能K2=8[bit]とした。

まず，低速高分解能AD変換器ADC0〜ADC3の劣化要因の例として，表１のような変換利得誤差と，サンプリングタイミング誤差を想定する。この場合，DCオフセット補正の必要が無いので，図３の構成が有効である。

図８にx[n]のパワースペクトルを，図９にy[n] のパワースペクトルを示す。図９は，重みベクトルWvの適当な初期値から適応動作を開始し，適応が進んで定常状態に到達した後に相当する。

図８では，ゼロ周波数近傍とナイキスト周波数近傍に，入力信号には存在しないスプリアスが見えるが，図９では十分に補正されている。また，図７との比較から明らかなように，ノイズフロアに関してもサンプリング速度200[MHz]，分解能12[bit]でサンプリングした場合と同等の性能が得られている。

ここで，図３の構成にDCオフセットを加味した表２の劣化パラメータを適用すると，DCオフセットの補正機能を持たないため補正が不完全となり，図１０に示すようにy[n]にスプリアスが生じてしまう。

このような場合には図４の構成が有効である。図１１にy[n] のパワースペクトルを示す。図１１は，重みベクトルWvの適当な初期値から適応動作を開始し，適応が進んで定常状態に到達した後に相当する。

図１０で見えていたスプリアスが，図１１では十分に補正されている。また，図７との比較から明らかなように，ノイズフロアに関してもサンプリング速度200[MHz]，分解能12[bit]でサンプリングした場合と同等の性能が得られている。

以上より，本発明によれば，サンプリング速度50[MHz]，分解能12[bit]の低速高分解能AD変換器を４個用い，サンプリング速度200[MHz]，分解能8[bit]の高速低分解能AD変換器を組み合わせることで，サンプリング速度200[MHz]，分解能12[bit]の高速高分解能AD変換器と同等の時間インターリーブAD変換器が実現できる。

次に，本発明の時間インターリーブAD変換器を受信機に用いたソフトウェア無線機について説明する。図１２はソフトウェア無線機の受信機の構成図である。アンテナ81で受信したRF信号を低雑音増幅器82で増幅した後，時間インターリーブAD変換器83でディジタル信号へ変換する。マルチモード受信に対応するため，フィルタリングや周波数変換といった信号処理は再構築可能なFPGAとDSPから成るディジタル信号処理部84によって行われる。マルチバンド受信を行うため，AD変換器83には数100[MHz]以上の高速性が要求される。さらに微小な受信信号を捉えるため，分解能は10[bit]以上であることが好ましい。このような特性を持つAD変換器は実現できないか，あるいは実現できたとしても非常に高価となってしまうが，本発明の時間インターリーブAD変換器を用いれば，安価に実現可能となる。

次に，本発明の時間インターリーブAD変換器を用いたディジタルプリディストーション送信機について説明する。図１３はディジタルプリディストーション送信機の構成図である。

図１３では，マルチキャリアIQ入力信号に対して，ベースバンドフィルタ91で帯域制限処理を行う。周波数多重部92では，マルチキャリア送信の離調周波数に相当する複素搬送波を用いて変調を行うと共に，加算合成によって周波数多重を行う。この結果，ランダム信号に対する中心極限定理により信号が正規分布信号に近づき，発生確率は低いながらも，平均電力に対して10dB以上大きなピーク振幅成分が生じてしまう。そのため，ピークファクタ低減処理部93では，パワースペクトル形状を保ちながら，定められたしきい値以上の振幅成分を除去する。次に，歪補償部94では，複素多項式演算を用いたプリディストーション処理を行う。DA変換器95によってアナログ信号に変換した後，直交変調器96によってRF帯域へのアップコンバージョンを行い，電力増幅器97で十分に増幅した後，アンテナ98から空中へ出力する。このとき,電力増幅器97の非線形入出力特性によって非線形歪が生じる。

次に，出力信号の一部を分岐して，ミキサ99でIF信号へとダウンコンバージョンし，AD変換器100でディジタル信号へ変換する。このディジタルIF信号を直交復調器101において，ディジタル複素搬送波を用いて直交復調する。復調した信号はDA変換器95から直交復調器101へ至るパスの遅延の影響を受けているため，遅延補正部102によってこれを補正する。適応信号処理部103では，遅延補正された信号に含まれる非線形歪成分を最小化すべく，例えばLMSアルゴリズムに基づいて上記複素多項式演算の係数を自動的に算出する。以上説明した一連の動作に基づくディジタルプリディストーション動作によってマルチキャリア送信時においても，相互変調歪の発生を抑えることが可能となる。

このとき，AD変換器100はIF信号を変換するため，高速動作が必要となってしまうが，本発明の時間インターリーブAD変換器を用いれば，安価に実現可能となる。

時間インターリーブAD変換器の基本構成 図１のタイミング図 本発明の第１実施例 本発明の第２実施例 図４のタイミング図 RLSアルゴリズムのシグナルフロー図 パワースペクトル（比較用） 変換利得誤差とタイミング誤差を加味，補正なし 変換利得誤差とタイミング誤差を加味，図３の構成で補正 オフセットと変換利得誤差とタイミング誤差を加味，図３の構成で補正 オフセットと変換利得誤差とタイミング誤差を加味，図４の構成で補正 ソフトウェア無線機の受信機 ディジタルプリディストーション送信機

符号の説明

51…入力行列AとBの行列乗算A×B，52…入力行列Aの転置A’，53…入力行列AのスカラBによる除算A/B，54…入力行列の定数倍，81…アンテナ，82…低雑音増幅器，83…AD変換器，84…ディジタル信号処理部，91…ベースバンドフィルタ，92…周波数多重部，93…ピークファクタ低減処理部，94…歪補償部，95…DA変換器，96…直交変調器，97…電力増幅器，98…アンテナ，99…ミキサ，100…AD変換器，101…直交復調器，102…遅延補正部，103…適応処理部。

Claims (6)

1. サンプリング速度FS[Hz]，分解能K1[bit]のＭ個の第１のAD（アナログ-ディジタル）変換器ADC0〜ADC(M-1)と、サンプリング速度M×FS[Hz]，分解能K2<K1[bit]の第２のAD変換器ADC(M)とを有し、
   上記第１のAD（アナログ-ディジタル）変換器ADC0〜ADC(M-1)のアナログ入力端子を共通に結線した上で，タイミングが1/FS/M[sec]ずつ遅れたM相クロックCLK0〜CLK(M-1)によってAD変換し，得られたディジタル信号SIG0〜SIG(M-1)を，M×FS[Hz]のクロックに同期して巡回的にマルチプレクスすることで，サンプリング速度M×FS[Hz]，分解能K1[bit]のディジタル信号x[n]を得て、
   x[n]を0，1，…，N-1サンプル遅延させたN本の信号を要素とするベクトル信号Xv[n]=(x[n]，x[n-1]， … ，x[n-(N-1)])’と，N要素の重みベクトルWv[n]=(w1，…，w(N-1)，w(N))’との内積に基づく線形フィルタ演算によって出力信号y[n]を生成し（記号ダッシュは転置）、
   上記第２のAD変換器ADC(M)を，上記第１のAD変換器ADC0〜ADC(M-1)と入力端子が共通となるように結線し，教師信号d[n]を得て、
   上記出力信号y[n]と上記教師信号d[n]との残差信号e[n]=d[n]-y[n]を作り，該残差信号e[n]にゲインベクトルKv[n]を乗じたものを現在の重みベクトルWv[n]に加え，Mサンプル後の重みベクトルWv[n+M]とするように更新し、
   上記ゲインベクトルKv[n]は，上記ベクトル信号Xv[n]に基づき，上記残差信号e[n]の自乗平均値を最小化するように動作する適応アルゴリズムを用いて生成することを特徴とする時間インターリーブAD変換器。
2. 請求項１の時間インターリーブAD変換器において，N要素のベクトル信号Xv[n]に定数x0を要素として追加し，(N+1)要素のベクトル信号Xv[n]=(x0，x[n]，x[n-1]， … ，x[n-(N-1)])’とし、さらに，これに対応する重みベクトルも(N+1)要素に拡張してWv[n]=(w0，w1，…，w(N-1)，w(N))’とし（記号ダッシュは転置），Xv[n]とWv[n]の内積に基づく非線形フィルタ演算によって出力信号y[n]を作ることを特徴とする時間インターリーブAD変換器。
3. 請求項１または２の時間インターリーブAD変換器において，適応アルゴリズムをLeast Mean Square(LMS)アルゴリズムとすることを特徴とする時間インターリーブAD変換器。
4. 請求項１または２の時間インターリーブAD変換器において，適応アルゴリズムをRecursive Least Square(RLS)アルゴリズムとすると共に，重みベクトルWv[n]と同様に，内部行列P[n]の更新もまたMサンプルおきに行うことを特徴とする時間インターリーブAD変換器。
5. 無線信号を受信するアンテナと、該受信された受信信号をディジタル信号へ変換してディジタル信号処理部へ出力する請求項１から４の時間インターリーブAD変換器とを含む受信部を有することを特徴とするソフトウェア無線機。
6. 送信信号のプリディストーション処理を行う歪補償部と、該プリディストーション処理を施された送信信号をディジタル信号からアナログ信号へ変換するDA変換器と、該DA変換器から出力されるアナログ信号を増幅してアンテナへ出力する電力増幅器と、上記歪補償部におけるプリディストーション処理に用いるために該電力増幅器の出力をディジタル信号に変換する、請求項１から４の時間インターリーブAD変換器とを有することを特徴とするディジタルプリディストーション送信機。
   

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