JP4775693B2 - ２線式伝送器 - Google Patents

Description

本発明は、２本の伝送路を用いて電源の供給と信号の伝送を行う２線式伝送器において、下限側のバーンアウトを確実に行うことができる２線式伝送器に関するものである。

２線式伝送器は、伝送器の電源と４−２０ｍＡの電流出力信号の両方を２本の伝送路で伝送するものであるので、電流出力信号を伝送器の消費電流以下にすることができない。伝送器では、センサなどが故障したことを表すために、出力値をその０％以下に振り切らせる下限側バーンアウトが行われる。しかしながら、２線式伝送器では電流出力を伝送器の下限以下にすることができないので、下限側のバーンアウトを行うことが困難であるという課題があった。

特許文献１には、この課題を解決した２線式伝送器が記載されている。以下、この発明を図７に基づいて説明する。なお、図７は発明の要旨に関係ない部分は、一部記載を省略している。

図７において、センサ１１の出力は信号処理回路１２に入力され、パルス幅信号に変換される。このパルス幅信号はスイッチＳＷ１を駆動する。スイッチＳＷ１は基準電源Ｖｒ１とＶｒ２を切り替えるので、その出力は高レベル側と低レベル側の電圧が一定のパルス幅信号になる。このパルス幅信号はスイッチＳＷ２を経由してフィルタ回路１７に入力され、電圧信号に変換されて電流出力回路１８入力される。電流出力回路１８は、伝送路１９に流れる電流がセンサ１１の出力に比例するように、自身に流れる電流を制御する。

監視回路１３は信号処理回路１２の動作を監視し、異常が発生するとバーアウト信号ＢＯＳをアクティブにする。これにより、スイッチＳＷ２が駆動され、フィルタ回路１７に入力される電圧は基準電源Ｖｒ３の出力に切り替えられる。これによって下限側へのバーンアウトが行われるが、伝送器の消費電流が大きいと正確にバーンアウト信号を出力することができない。

伝送路１９から供給される電圧Ｖ１は、定電圧回路１５，１６によって安定化される。定電圧回路１５の出力電圧は、定電圧回路１６の出力電圧より大きな値になるように設定されている。バーンアウト信号ＢＯＳがアクティブでないときは、インバータＩＮＶ１、ＩＮＶ２によって定電圧回路１６内のＦＥＴがオンになり、バーンアウト信号ＢＯＳがアクティブのときは定電圧回路１５内のＦＥＴがオンになる。これらの定電圧回路１５，１６の出力はスイッチング電源１４に入力される。スイッチング電源１４は、センサ１１、信号処理回路１２、監視回路１３に電力を供給する。

すなわち、スイッチング電源１４は、バーンアウト信号ＢＯＳがアクティブでないときは定電圧回路１６から電力が供給され、バーンアウト信号ＢＯＳがアクティブの時は定電圧回路１５から供給される。定電圧回路１５の出力電圧は定電圧回路１６の出力電圧より大きくなるように設定されており、かつスイッチング電源１４の効率は入力電圧によって変化しない。そのため、バーンアウト信号ＢＯＳ発生時の伝送器の消費電流は小さくなり、下限側のバーンアウトを正確に出力することができる。

特許文献２には、電源電圧が所定の値以下になったときにマイクロプロセッサを停止させると共に下限側バーンアウトを行う２線式伝送器であって、出力のハンチングを防止することができる２線式伝送器が記載されている。

２線式伝送器には通常受信抵抗が直列に接続されるので、出力電流の値によって伝送器に供給される電源電圧が変化する。電源電圧が低下したために下限側にバーンアウトさせると、受信抵抗による電圧低下が少なくなり、電源電圧が上昇する。そのため、バーンアウトが解除されて通常出力に戻ると、再び伝送器の電源電圧が低下する動作を繰り返すハンチングが発生することがある。

特許文献２に記載された考案は、このハンチングを防止するために、バーンアウトを開始する電源電圧と解除する電源電圧の差を、バーンアウトの動作による電源電圧の変動幅よりも大きくするようにしたものである。これにより、出力のハンチングを防止することができる。

特開平６−６０２８７号公報 実公平６−２５０７３号公報

しかし、このような２線式伝送器には、次のような課題があった。特許文献１に記載された発明は確実に下限側バーンアウト信号を発生させることができるが、定電圧回路が２個必要であり、またスイッチング電源が必須になるので、構成が複雑になるという課題があった。

また、特許文献２に記載された考案は出力電流のハンチングを防止することはできるが、バーンアウト信号を開始する電源電圧と解除する電源電圧に制約が発生するので、これらの電圧を自由に設定することができないという課題があった。

２線式伝送器に内蔵されているフラッシュＲＯＭの消去、マイクロプロセッサの暴走あるいはリーク電流の増加で消費電流が増加し、下限側バーンアウトが正常に出力できない場合が考えられるが、特許文献１や特許文献２に記載されている発明では、これらに対して十分対応することができないという課題もあった。

従って本発明の目的は、簡単な構成で確実に下限側バーンアウト信号を発生させることができる２線式伝送器を提供することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
負荷側から２本の伝送線を介して電流の供給を受け、かつ交番磁界を発生させて、この交番磁界によって生じる起電力に関連する出力電流を、前記伝送線を介して前記負荷側に伝送すると共に、異常が発生したときに前記出力電流をその０％以下に振り切らせる下限側バーンアウトを行う２線式伝送器において、
信号処理を行うマイクロプロセッサと、
このマイクロプロセッサの異常を検出するウオッチドッグタイマと、
前記交番磁界を発生させる励磁コイルと、
この励磁コイルに交番電流を流すスイッチ手段と、
前記ウオッチドッグタイマの出力が入力され、前記スイッチ手段を制御する信号を発生
すると共に、前記ウオッチドッグタイマが前記マイクロプロセッサの異常を検出したとき
に、前記スイッチ素子をオフにして前記励磁コイルに流れる電流を停止する制御信号を発
生する励磁制御回路と、
を具備したものである。確実に下限側バーンアウトを行うことができる。

請求項２記載の発明は、請求項１記載の発明において、
前記励磁コイルに流れる電流を検出する抵抗を具備したものである。確実に下限側バーンアウトを行うことができる。

請求項３記載の発明は、請求項２に記載の発明において、
前記励磁制御回路は、前記抵抗の出力信号が入力されるエラーアンプ、このエラーアンプの出力信号をパルス幅信号に変換するパルス幅変換器、前記マイクロプロセッサによって制御される励磁タイミング発生回路、および前記パルス幅変換器および励磁タイミング発生回路の出力が入力されるゲートで構成され、前記ウオッチドッグタイマの出力を前記ゲートに入力するようにしたことを特徴としたものである。確実に下限側バーンアウトを行うことができる。

以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２，および３の発明によれば、マイクロプロセッサの異常を検出するウオッチドッグタイマを有し、このウオッチドッグタイマがマイクロプロセッサの異常を検出すると、励磁コイルへ過大電流が流れることはなくなる。

以下本発明を図面を用いて詳細に説明する。図１は本発明に係る２線式伝送器の一実施例を示す構成図である。なお、図７と同じ要素には同一符号を付し、説明を省略する。図１において、２１はマイクロプロセッサであり、センサ１１の出力が入力される。マイクロプロセッサ２１は入力された信号をデジタル信号に変換して所定の演算を施した後、アナログ信号に変換して出力する。

ＳＷ３はスイッチであり、マイクロプロセッサ２１の出力と基準電源Ｖｒ４の出力を選択して電流出力回路に出力する。このスイッチＳＷ３は、後述するウオッチドッグタイマ右２４の出力信号ＷＤＧによって制御される。また、基準電源Ｖｒ４は、下限側バーンアウト信号を出力する電圧値に設定される。

２２はフラッシュＲＯＭであり、マイクロプロセッサ２１によってアクセスされ、マイクロプロセッサ２１が用いるプログラムやデータが格納される。このフラッシュＲＯＭ２２はデータを消去し、また書き換えることができる。

２３はリセット回路であり、電源投入時等に低レベルのリセット信号を出力する。２４はウオッチドッグタイマであり、マイクロプロセッサ２１が正常に動作しているかをチェックするために用いる。ウオッチドッグタイマ２４は、所定のクロック（図示せず）でカウントアップされるタイマであり、このタイマがオーバーフローすると低レベルの信号ＷＤＧを出力する。このウオッチドッグタイマ２４にはマイクロプロセッサ２１のポートＰ１の出力が入力される。

マイクロプロセッサ２１は、ウオッチドッグタイマ２４がオーバーフローしないように、ポートＰ１を使用して所定の間隔でリセットする。マイクロプロセッサ２１に異常が発生すると、ウオッチドッグタイマ２４をリセットすることができなくなり、信号ＷＤＧが低レベルになる。この信号ＷＤＧはスイッチＳＷ３を制御する。スイッチＳＷ３は、信号ＷＤＧが高レベルのときはマイクロプロセッサ２１の出力を選択し、低レベルのときは基準電源Ｖｒ４の出力を選択する。

２５はアンドゲートであり、リセット回路２３とウオッチドッグタイマ２４の出力ＷＤＧが入力され、その出力はマイクロプロセッサ２１のリセット端子ＲＳＴに出力される。従って、マイクロプロセッサ２１は、リセット回路２３またはウオッチドッグタイマ２４の出力ＷＤＧのいずれかが低レベルになるとリセットされる。

２６はアンドゲートであり、ウオッチドッグタイマ２４の出力ＷＤＧとマイクロプロセッサ２１のポートＰ２の出力が入力され、その出力はフラッシュＲＯＭ２２のチップセレクト端子ＣＳに出力される。

前述したように、マイクロプロセッサ２１が正常に動作しているときは、信号ＷＤＧは高レベルになる。マイクロプロセッサ２１がフラッシュＲＯＭ２２をアクセスしてデータの読み出し・書き込み・消去を行うときは、ポートＰ２を高レベルにして、フラッシュＲＯＭ２２を選択する。マイクロプロセッサ２１に異常が発生して信号ＷＤＧが低レベルになると、ポートＰ２のレベルに関わらすチップセレクト端子ＣＳは低レベルになり、フラッシュＲＯＭ２２は選択されなくなる。

２７は定電圧回路であり、マイクロプロセッサ２１，フラッシュＲＯＭ２２，センサ１１等に電力を供給する。

次に、この実施例の動作を説明する。前述したように、下限側バーンアウト信号を出力するためには、伝送器の消費電流を小さくしなければならない。しかるに、フラッシュＲＯＭ２２にデータを書き込み、また消去する時には大きな電流が流れる。マイクロプロセッサ２１が故障するとポートＰ２の制御ができなくなり、意図しない書き込みや消去が行われ、また消去動作を中断することができなくなる可能性がある。このような意図しない書き込みや消去が行われると伝送器の消費電流が増大し、下限側バーンアウト信号を出すことができなくなる。

そのため、ウオッチドッグタイマ２４の出力信号ＷＤＧとポートＰ２出力をアンドゲート２６に入力してそれらの論理積を取ることにより、ウオッチドッグタイマ２４がマイクロプロセッサ２１の故障を検出するとチップセレクト端子を強制的に低レベルにしてフラッシュＲＯＭ２２が選択されないようにする。フラッシュＲＯＭ２２は選択されないとその動作を停止するので、意図しない書き込みや消去が行われることがなくなる。

なお、２線式伝送器自体の構成および下限側バーンアウトを行うための構成は、この実施例に限られることはなく、適宜変更して構成することができる。また、この実施例ではフラッシュＲＯＭについて説明したが、フラッシュＲＯＭ以外のＲＯＭ(Read Only Memory)、ＲＡＭ(Random Access Memory)、ＥＥＰＲＯＭ(Electric Erasable ROM)に適用することもできる。

図２にウオッチドッグタイマ２４の構成の一例を示す。図２において、３１〜３５はＤ型フリップフロップである。フリップフロップ３１〜３４のデータ端子Ｄと反転出力端子＿Ｑは接続され、フリップフロップ３１〜３３では、更に次段のフリップフロックのクロック端子ＣＫに接続される。フリップフロップ３５のクロック端子ＣＫには前段の出力Ｑが、データ端子Ｄには電源電圧ＶＤＤが入力され、その出力Ｑはインバータ３６を介して外部に信号ＷＤＧとして出力される。

フリップフロップ３１〜３４のクリア端子ＣＬＲにはクリア信号、すなわちマイクロプロセッサ２１のポートＰ１出力が入力され、フリップフロップ３５のクリア端子ＣＬＲにはリセット信号が入力される。また、フリップフロップ３１のクロック端子ＣＫには発振器３７からクロックが供給される。

このような構成において、フリップフロップ３１〜３５は非同期リプルカウンタを構成し、発振器３７の出力クロックでカウントアップされる。マイクロプロセッサ２１が正常であると、フリップフロップ３５が反転する前にクリア信号が入力され、出力ＷＤＧは高レベルを維持する。マイクロプロセッサ２１に異常が発生し、クリア信号が入力されなくなると、フリップフロップ３５が反転し、信号ＷＤＧは低レベルに変化する。フリップフロップ３５のデータ端子Ｄは電源ＶＤＤに接続されているので、この低レベルはリセット信号が入力されるか、電源が再投入されるまで維持される。

図３に本発明の他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。また、２線伝送器自体および下限側バーンアウトを行う構成は図１と同じなので、この図では省略している。

通常、マイクロプロセッサにはその動作を停止し、消費電力を低減するスリープ端子ＳＬＥＥＰが備わっている。この実施例ではウオッチドッグタイマ２４の出力ＷＤＧをマイクロプロセッサ２１のスリープ端子ＳＬＥＥＰに入力する。ウオッチドッグタイマ２４がマイクロプロセッサ２１の異常を検出すると、その出力ＷＤＧが低レベルになり、マイクロプロセッサ２１はスリープ状態に移行して待機状態になり、その動作を停止する。スリープ状態では消費電流が大幅に少なくなるので、確実に下限側バーンアウト信号を出力することができる。

図４に更に他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。また、この図でも、図３と同様２線式伝送器自体の構成および下限側バーンアウトを発生させる構成は省略している。

図４において、４１はマイクロプロセッサ２１に供給するクロックを生成するクロック発振器、４２はこのクロック発振器４１の出力クロックをマイクロプロセッサ２１に供給し、また供給を停止させるスイッチである。スイッチ４２はウオッチドッグタイマ２４の出力ＷＤＧで制御される。

マイクロプロセッサ２１が正常であると、信号ＷＤＧは高レベル状態を維持する。スイッチ４２はオンになり、クロック発振器４１の出力クロックはマイクロプロセッサ２１に供給される。

ウオッチドッグタイマ２４がマイクロプロセッサ２１の異常を検出すると、信号ＷＤＧは低レベルになる。スイッチ４２はオフになり、マイクロプロセッサ２１にクロックが供給されなくなる。通常、マイクロプロセッサはクロックが供給されなくなるとその動作を停止し、消費電流が大幅に少なくなる。従って、確実に下限側バーンアウト信号を出力することができる。

図５に、更に他の実施例を示す。この実施例は、リーク電流によって消費電流が増大したときに、回路の一部を切り離すようにしたものである。図５において、５１は２線式伝送器に電力を供給する電源、５２は起動回路、５３は定電圧回路、Ｒ１は出力電流を検出する抵抗、ＴＲ１は出力電流を制御するトランジスタである。これら起動回路５２、定電圧回路５３、抵抗Ｒ１、トランジスタＴＲ１で図１の電流出力回路１８を構成している。

５７はセンサ回路であり、物理量を電気信号に変換する。５５はマイクロプロセッサであり、センサ回路５７が検出した物理量を処理する。定電圧回路５４は、マイクロプロセッサ５５、センサ回路５７などに電力を供給する。

Ｒ３は定電圧回路５４とセンサ回路５７との間に接続された抵抗であり、センサ回路５７の消費電流を電圧信号に変換する。この電圧信号はコンパレータ５８の一方の入力端子に入力される。起動回路５２の出力側と共通電位点の間には抵抗Ｒ２とツェナダイオードＤ１の直列回路で構成された定電圧回路が配置され、この定電圧回路で作られた定電圧はコンパレータ５８の他方の入力端子に入力される。

コンパレータ５８の出力はフリップフロップ５９のクロック端子ＣＫに入力される。このフリップフロップ５９のデータ端子Ｄは電源Ｖｃｃに接続される。また、マイクロプロセッサ５５のポート出力はフリップフロップ５９のクリア端子ＣＬＲに接続される。５６は抵抗Ｒ３とセンサ回路５７の間に挿入されたリレーであり、フリップフロップ５９の出力により制御される。

このような構成において、センサ回路５７の消費電流が小さいとリレー５６はオンになり、センサ回路５７に電力を供給する。リーク電流などによってセンサ回路５７の消費電力が大きくなるとリレー５６がオフになり、センサ回路５７への電力供給が停止する。そのため、センサ回路５７は動作を停止し、伝送器全体の消費電流が小さくなり、確実に下限側バーンアウト信号を出力することができる。

図６に更に多の実施例を示す。この実施例は本発明を２線式電磁流量計に応用したものである。なお、説明に必要のない部分は記載を省略している。また、図１と同じ要素には同一符号を付し、説明を省略する。図４において、６５は励磁コイルであり、スイッチ素子６１〜６４によって交互に反対方向に電流が流される。この電流は抵抗Ｒ４およびＲ５によって検出される。スイッチ素子６１〜６４はそれぞれ信号Ｔ１〜Ｔ４によってそのオンオフが制御される。

抵抗Ｒ４、Ｒ５が検出した電流値はエラーアンプ７１で増幅され、パルス幅変換器７２でパルス幅信号に変換される。７３は発信器、７４はマイクロプロセッサ２１によって制御される励磁タイミング発生回路である。これらパルス幅変換器７２、発信器７３、励磁タイミング信号発生回路７４の出力はゲート７５〜７８の入力され、信号Ｔ１〜Ｔ４が生成される。エラーアンプ７１、パルス幅変換器７２、発信器７３、励磁タイミング発生回路７４、ゲート７５〜７８で励磁制御回路を構成している。この部分は既知の技術であるので、詳細な説明は省略する。

このような電磁流量計の励磁コイル駆動回路では、マイクロプロセッサ２１が暴走すると励磁コイル６５に大きな電流が流れ、下限側バーンアウト信号が出力できなくなるという課題があった。例えば、スイッチ素子６１〜６４が全てオンになると、６１→６３→Ｒ４と６２→６４→Ｒ５の電流通過ラインが生成される。抵抗Ｒ４、Ｒ５の抵抗値は小さいので大きな電流が流れ、下限側バーンアウトができなくなる。

そのため、本実施例ではウオッチドッグタイマ２４の出力をゲート７５〜７８に入力するようにする。これらのゲート７５〜７８はアンドゲートであり、かつマイクロプロセッサ２１が異常になるとウオッチドッグタイマ２４の出力は低レベルになるので、信号Ｔ１〜Ｔ４も全て低レベルになる。その結果、スイッチ素子６１〜６４がオフになり、過大電流が流れることはなくなる。

本発明の一実施例を示す構成図である。 本発明の他の実施例を示す構成図である。 本発明の他の実施例を示す構成図である。 本発明の他の実施例を示す構成図である。 本発明の他の実施例を示す構成図である。 本発明の他の実施例を示す構成図である。 従来の２線式伝送器の構成図である。

符号の説明

１１ センサ
１８ 電流出力回路
２１ マイクロプロセッサ
２２ フラッシュＲＯＭ
２３ リセット回路
２４ ウオッチドッグタイマ
２５、２６ アンドゲート
４１ クロック発振器
４２、ＳＷ３ スイッチ
５６ リレー
５７ センサ回路
５８ コンパレータ
５９ フリップフロップ
６１〜６４ スイッチ素子
６５ 励磁コイル
７１ エラーアンプ
７２ パルス幅変換器
７３ 発信器
７４ 励磁タイミング発生回路
７５〜７８ ゲート
Ｒ２〜Ｒ５ 抵抗
Ｄ１ ツェナダイオード

Claims (3)

1. 負荷側から２本の伝送線を介して電流の供給を受け、かつ交番磁界を発生させて、この交番磁界によって生じる起電力に関連する出力電流を、前記伝送線を介して前記負荷側に伝送すると共に、異常が発生したときに前記出力電流をその０％以下に振り切らせる下限側バーンアウトを行う２線式伝送器において、
   信号処理を行うマイクロプロセッサと、
   このマイクロプロセッサの異常を検出するウオッチドッグタイマと、
   前記交番磁界を発生させる励磁コイルと、
   この励磁コイルに交番電流を流すスイッチ手段と、
   前記ウオッチドッグタイマの出力が入力され、前記スイッチ手段を制御する信号を発生すると共に、前記ウオッチドッグタイマが前記マイクロプロセッサの異常を検出したときに、前記スイッチ素子をオフにして前記励磁コイルに流れる電流を停止する制御信号を発生する励磁制御回路と、
   を具備したことを特徴とする２線式伝送器。
2. 前記励磁コイルに流れる電流を検出する抵抗を具備したことを特徴とする請求項１記載の２線式伝送器。
3. 前記励磁制御回路は、前記抵抗の出力信号が入力されるエラーアンプ、このエラーアンプの出力信号をパルス幅信号に変換するパルス幅変換器、前記マイクロプロセッサによって制御される励磁タイミング発生回路、および前記パルス幅変換器および励磁タイミング発生回路の出力が入力されるゲートで構成され、
   前記ウオッチドッグタイマの出力を前記ゲートに入力するようにしたことを特徴とする請求項２記載の２線式伝送器。

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