JP4777644B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP4777644B2 JP4777644B2 JP2004372615A JP2004372615A JP4777644B2 JP 4777644 B2 JP4777644 B2 JP 4777644B2 JP 2004372615 A JP2004372615 A JP 2004372615A JP 2004372615 A JP2004372615 A JP 2004372615A JP 4777644 B2 JP4777644 B2 JP 4777644B2
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- forming
- electrode
- wiring layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
- H10W74/129—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed forming a chip-scale package [CSP]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01221—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition
- H10W72/01225—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition in solid form, e.g. by using a powder or by stud bumping
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01251—Changing the shapes of bumps
- H10W72/01255—Changing the shapes of bumps by using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/221—Structures or relative sizes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
- H10W72/242—Dispositions, e.g. layouts relative to the surface, e.g. recessed, protruding
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
- H10W72/244—Dispositions, e.g. layouts relative to underlying supporting features, e.g. bond pads, RDLs or vias
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/29—Bond pads specially adapted therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/922—Bond pads being integral with underlying chip-level interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/923—Bond pads having multiple stacked layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/941—Dispositions of bond pads
- H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/941—Dispositions of bond pads
- H10W72/942—Dispositions of bond pads relative to underlying supporting features, e.g. bond pads, RDLs or vias
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/951—Materials of bond pads
- H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明は、複数の回路素子を形成した半導体ウェハを個片に分割して形成するＷＣＳＰ（Ｗａｆｅｒ ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）型等の小型の半導体装置およびその製造方法に関する。
近年、半導体素子を複数集積した半導体装置に対する小型化や薄型化の要求が高まってきており、特に薄型化を要求される半導体装置においては、半導体装置の装置おもて面に球状のバンプ電極を格子状に配置したＷＣＳＰ型の半導体装置が主流であり、その厚さを０．３ｍｍ程度とした半導体装置が開発されている。
このようなＷＣＳＰ型の従来の半導体装置は、半導体基板のおもて面に回路素子を形成し、この回路形成面上に形成された絶縁層上に回路素子に電気的に内部接続する電極パッドを設け、その上に電極パッドに到るスルーホールを有する層間絶縁膜と下地金属層とを順に積層し、この下地金属層上に電極パッド上からポストを形成するポスト形成領域上に到る再配線を形成し、レジストによりポスト形成孔を形成してそこに１００μｍ程度の高さのポストを形成した後に、半導体装置のおもて面側の全面に液状の封止樹脂を注入して封止樹脂層を形成し、そのおもて面を研磨してポストのポスト端面を露出させ、このポスト端面に半球状のバンプ電極を形成した半導体ウェハを個片に分割して製造している（例えば、特許文献１参照。）。
このようなＷＣＳＰ型の従来の半導体装置は、半導体基板のおもて面に回路素子を形成し、この回路形成面上に形成された絶縁層上に回路素子に電気的に内部接続する電極パッドを設け、その上に電極パッドに到るスルーホールを有する層間絶縁膜と下地金属層とを順に積層し、この下地金属層上に電極パッド上からポストを形成するポスト形成領域上に到る再配線を形成し、レジストによりポスト形成孔を形成してそこに１００μｍ程度の高さのポストを形成した後に、半導体装置のおもて面側の全面に液状の封止樹脂を注入して封止樹脂層を形成し、そのおもて面を研磨してポストのポスト端面を露出させ、このポスト端面に半球状のバンプ電極を形成した半導体ウェハを個片に分割して製造している（例えば、特許文献１参照。）。
また、ポストを形成せずにバンプ電極を形成したＷＣＳＰ型の半導体装置もある（例えば、特許文献２、特許文献３参照。）。
特開２００３−６０１２０号公報（主に第６頁段落００４７−第７頁段落００６６、第７図−第１０図）
特開平１１−１９５６６５号公報
米国特許第６６２１１６４号明細書
しかしながら、上述した従来の特許文献１の技術においては、１００μｍ程度のポストを形成し、これを封止樹脂層で封止して研磨により露出させたポスト端面に電極としてのバンプ電極を形成しているため、研磨後の封止樹脂層の厚さが９０μｍ程度となり、半導体装置の厚さに占める封止樹脂層の厚さ（約３０％）が大きく、半導体装置の薄型化が困難になるという問題がある。
本発明は、上記の問題点を解決するためになされたもので、電極を有するＷＣＳＰ型の半導体装置の厚さを薄くする手段を提供することを目的とする。
本発明は、上記課題を解決するために、半導体基板と、前記半導体基板のおもて面に形成された回路素子と電気的に接続する電極パッドと、前記電極パッドに到るスルーホールを有する層間絶縁膜と、前記電極パッド上と前記スルーホールとを含む前記層間絶縁膜上に形成された下地金属層と、前記電極パッド上から電極形成領域に到る前記下地金属層上に形成された配線層と、前記半導体基板のおもて面側を封止する感光性封止膜とを備えた半導体装置において、前記配線層の電極形成領域を前記感光性封止膜から突出させるように、前記配線層と前記下地金属層の間に形成した突起コマと、前記突起コマにより前記感光性封止膜から突出させた前記配線層の突出部を覆うように形成された電極とを備えたことを特徴とする。
これにより、本発明は、感光性封止膜の感光性を利用して配線層を突出させた状態で装置おもて面側を覆う薄い感光性封止膜を容易に形成することができ、電極を有するＷＣＳＰ型の半導体装置の厚さを薄くすることができると共に、突出部を覆う電極により突出部との接合を強固なものとすることができ、接続信頼性等の半導体装置の信頼性を向上させることができるという効果が得られる。
以下に、図面を参照して本発明による半導体装置およびその製造方法の実施例について説明する。
図１、図２は実施例１の半導体装置の製造工程を示す説明図である。
図１、図２に示す各図は、半導体ウェハに形成される電極パッドとこれに再配線等を介して接続するバンプ電極との近傍を示す部分断面図である（他の図において同じ。）。
図１、図２において、１は半導体ウェハであり、ＷＣＳＰ型の半導体装置を複数同時に製造するための半導体ウェハである。
図１、図２に示す各図は、半導体ウェハに形成される電極パッドとこれに再配線等を介して接続するバンプ電極との近傍を示す部分断面図である（他の図において同じ。）。
図１、図２において、１は半導体ウェハであり、ＷＣＳＰ型の半導体装置を複数同時に製造するための半導体ウェハである。
２は半導体ウェハ１のシリコンからなる半導体基板であり、おもて面（第１の面）と裏面（第２の面）とを有しており、そのおもて面には図示しない半導体素子を配線で接続した複数の回路素子が形成されている（この回路素子が形成される半導体基板２のおもて面（第１の面）を回路形成面３という。）。
４は２酸化珪素等で形成された絶縁層であり、半導体基板２の回路形成面３上に形成され、半導体基板２に形成された各回路素子の上部には図示しないコンタクトホールが形成される。またこのコンタクトホールの内部には図示しない導電層が形成されている。
４は２酸化珪素等で形成された絶縁層であり、半導体基板２の回路形成面３上に形成され、半導体基板２に形成された各回路素子の上部には図示しないコンタクトホールが形成される。またこのコンタクトホールの内部には図示しない導電層が形成されている。
５は絶縁層４上にアルミニウム等で形成された電極パッドであり、コンタクトホールの内部に形成された導電層を介して対応する回路素子に電気的に接続されている。
６は窒化シリコン等で形成された表面保護膜であり、絶縁層４の上部および電極パッド５の縁部を覆う保護膜である。
７はポリイミド等で表面保護膜６上に形成された層間絶縁膜であり、その電極パッド５の上部には電極パッド５に到るスルーホール８が形成されており、半導体基板２に加えられる応力を緩和する機能を有している。
６は窒化シリコン等で形成された表面保護膜であり、絶縁層４の上部および電極パッド５の縁部を覆う保護膜である。
７はポリイミド等で表面保護膜６上に形成された層間絶縁膜であり、その電極パッド５の上部には電極パッド５に到るスルーホール８が形成されており、半導体基板２に加えられる応力を緩和する機能を有している。
９は第１の金属層としての下地金属層であり、半導体ウェハ１のおもて面側の全面にスパッタ法等により複数の層に分けて形成され、層間絶縁膜７上とスルーホール８の内面と電極パッド５上を覆っている。
１０は配線層としての再配線であり、後述するレジストマスク１７で下地金属層９の電極パッド５上からその電極パッド５に接続する電極としてのバンプ電極１５（後述）を形成する領域（電極形成領域１１という。）上に到る部位を除く領域をマスキングして露出している下地金属層９上に下地金属層９を一方の共通電極として銅を電気メッキ法により電着させて形成される配線パターンであって、電極パッド５と下地金属層９を介して電気的に接続する。
１０は配線層としての再配線であり、後述するレジストマスク１７で下地金属層９の電極パッド５上からその電極パッド５に接続する電極としてのバンプ電極１５（後述）を形成する領域（電極形成領域１１という。）上に到る部位を除く領域をマスキングして露出している下地金属層９上に下地金属層９を一方の共通電極として銅を電気メッキ法により電着させて形成される配線パターンであって、電極パッド５と下地金属層９を介して電気的に接続する。
１２は保護層としての感光性封止膜であり、エポキシ系やポリイミド系等の紫外線等の光の照射により変質して現像液に不溶または溶解する特性を有するネガ型またはポジ型の感光性を有する感光性封止樹脂を硬化させて形成した電気絶縁性を有する膜であって、半導体基板２のおもて面側を封止する。本実施例ではポリベンゾオキサゾールを用いた紫外線が照射された部位が硬化して現像液に不溶になるネガ型の感光性を有する感光性封止樹脂を硬化させて形成される。
１３は開口部としての電極形成孔であり、感光性封止膜１２の感光性を利用して電極形成領域１１に形成された感光性封止膜１２を貫通して再配線１０に到る再配線１０の一部を露出させる孔であって、その底には再配線１０の電極形成領域１１が露出しており、この再配線１０上に半田ボールを溶融させてバンプ電極１５が直接形成される。
１７はレジストマスクであり、フォトリソグラフィにより半導体ウェハ１のおもて面に塗布されたポジ型またはネガ型のレジストを露光し、その後に現像処理して形成されるマスク部材である。
１７はレジストマスクであり、フォトリソグラフィにより半導体ウェハ１のおもて面に塗布されたポジ型またはネガ型のレジストを露光し、その後に現像処理して形成されるマスク部材である。
以下に、図１、図２にＰで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
Ｐ１（図１）、円柱状のシリコンをスライスして形成された円形の半導体基板２の回路形成面３に、図示しない複数の回路素子を形成し、各回路素子の上部に図示しないコンタクトホールを設けた絶縁層４を形成し、この絶縁層４上にスパッタリング法によってアルミニウム膜を堆積し、これを所定の形状にエッチングして回路素子の所定の部位とコンタクトホールに形成された図示しない導電層を介して電気的に接続する電極パッド５を形成する。
Ｐ１（図１）、円柱状のシリコンをスライスして形成された円形の半導体基板２の回路形成面３に、図示しない複数の回路素子を形成し、各回路素子の上部に図示しないコンタクトホールを設けた絶縁層４を形成し、この絶縁層４上にスパッタリング法によってアルミニウム膜を堆積し、これを所定の形状にエッチングして回路素子の所定の部位とコンタクトホールに形成された図示しない導電層を介して電気的に接続する電極パッド５を形成する。
電極パッド５の形成後に、電極パッド５と絶縁層４上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン窒化膜からなる表面保護膜６を形成して電極パッド５の部位をエッチングにより除去し、表面保護膜６および電極パッド５上にポリイミドからなる層間絶縁膜７を形成して電極パッド５の部位をエッチングにより除去して電極パッド５に到るスルーホール８を形成する。
Ｐ２（図１）、半導体ウェハ１のおもて面側にスパッタリング法により層間絶縁膜７上および電極パッド５上を覆う複数層からなる下地金属層９を形成する
Ｐ３（図１）、リソグラフィによりポジ型またはネガ型のレジストを用いて下地金属層９の電極パッド５上から電極形成領域１１上に到る再配線１０を形成する部位を除く領域にレジストマスク１７を形成し、露出している下地金属層９上に下地金属層９を一方の共通電極として銅を電気メッキ法により電着させ、電極パッド５上から電極形成領域１１上に到る再配線１０を形成する。
Ｐ３（図１）、リソグラフィによりポジ型またはネガ型のレジストを用いて下地金属層９の電極パッド５上から電極形成領域１１上に到る再配線１０を形成する部位を除く領域にレジストマスク１７を形成し、露出している下地金属層９上に下地金属層９を一方の共通電極として銅を電気メッキ法により電着させ、電極パッド５上から電極形成領域１１上に到る再配線１０を形成する。
Ｐ４（図１）、アセトン等の除去溶剤を用いて工程Ｐ３で形成したレジストマスク１７を除去する。
Ｐ５（図２）、そして、再配線１０を除く領域の下地金属層９を酸素ガス雰囲気中でのプラズマエッチングにより除去する。
Ｐ６（図２）、半導体ウェハ１のおもて面側の全面にスピンコートによりポリベンゾオキサゾールを用いた感光性封止樹脂を塗布し、電極形成領域１１の部位を遮光したフォトマスクを用いて塗布された感光性封止樹脂に紫外線を照射し、電極形成領域１１を除く領域を露光して硬化させ、現像処理により未感光の感光性封止樹脂を除去して約５μｍの感光性封止膜１２を形成すると共に、感光性封止膜１２の電極形成領域１１に感光性封止膜１２を貫通して再配線１０に到る直径約２００μｍの電極形成孔１３を形成する。
Ｐ５（図２）、そして、再配線１０を除く領域の下地金属層９を酸素ガス雰囲気中でのプラズマエッチングにより除去する。
Ｐ６（図２）、半導体ウェハ１のおもて面側の全面にスピンコートによりポリベンゾオキサゾールを用いた感光性封止樹脂を塗布し、電極形成領域１１の部位を遮光したフォトマスクを用いて塗布された感光性封止樹脂に紫外線を照射し、電極形成領域１１を除く領域を露光して硬化させ、現像処理により未感光の感光性封止樹脂を除去して約５μｍの感光性封止膜１２を形成すると共に、感光性封止膜１２の電極形成領域１１に感光性封止膜１２を貫通して再配線１０に到る直径約２００μｍの電極形成孔１３を形成する。
Ｐ７（図２）、半導体ウェハ１のおもて面側に形成されている感光性封止膜１２の各電極形成孔１３の底に露出する再配線１０にフラックスを塗布し、各電極形成領域１１に半田ボールの直径より僅かに大きな直径を有する案内孔を穿孔した半導体ウェハ１と略同等の直径を有する図示しない半田ボール搭載治具を装着し、案内孔に半田ボールを投入して感光性封止膜１２の電極形成孔１３に半田ボールを載置し、半田ボール搭載治具を取り除いた後に熱処理により半田ボールを溶融させ、電極形成孔１３の底に露出している再配線１０の電極形成領域１１上に直接接合し感光性封止膜１２のおもて面から半球形状に突出するバンプ電極１５を形成する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を縦横に切断して個片に分割することにより本実施例の半導体装置が製造される。
このようにして形成された本実施例の半導体装置は、その感光性封止膜１２のおもて面、つまり半導体装置のおもて面（装置おもて面という。）に再配線１０に直接接合されたバンプ電極１５が複数突出して配列されたＷＣＳＰ型の半導体装置となり、ポストを封止する厚い封止樹脂層を形成しないので、厚さの薄い（例えば０．２２ｍｍ程度）半導体装置とすることができる。
このようにして形成された本実施例の半導体装置は、その感光性封止膜１２のおもて面、つまり半導体装置のおもて面（装置おもて面という。）に再配線１０に直接接合されたバンプ電極１５が複数突出して配列されたＷＣＳＰ型の半導体装置となり、ポストを封止する厚い封止樹脂層を形成しないので、厚さの薄い（例えば０．２２ｍｍ程度）半導体装置とすることができる。
また、感光性封止膜１２により装置おもて面側を封止するようにしたことによって、感光性封止膜１２の感光性を利用してバンプ電極１５を形成するための電極形成孔１３の形成を容易とすることができる。
更に、電極形成孔１３にフラックスを塗布した後にそこに載置した半田ボールを溶融させているので、接合部への空気等の混入を防止して再配線１０とバンプ電極１５との接合を良好なものとすることができる。
更に、電極形成孔１３にフラックスを塗布した後にそこに載置した半田ボールを溶融させているので、接合部への空気等の混入を防止して再配線１０とバンプ電極１５との接合を良好なものとすることができる。
更に、ポストを形成するためのレジストを形成する工程、ポストを形成する工程、レジストを除去する工程、封止樹脂層のおもて面を研磨する工程等が不要になり、工程数を削減して半導体装置の製造時間を短縮することができ、ＷＣＳＰ型の半導体装置の製造効率を向上させることができる。
以上説明したように、本実施例では、装置おもて面側を覆う感光性封止膜の電極形成領域を貫通して再配線に到る電極形成孔を形成し、その底に露出する再配線上に直接バンプ電極を接合するようにしたことによって、感光性封止膜の感光性を利用してバンプ電極を形成するための電極形成孔を容易に形成することができると共に、再配線上にバンプ電極を直接接合して薄い感光性封止膜で装置おもて面側を覆うことができ、バンプ電極を有するＷＣＳＰ型の半導体装置の厚さを薄くすることができる。
以上説明したように、本実施例では、装置おもて面側を覆う感光性封止膜の電極形成領域を貫通して再配線に到る電極形成孔を形成し、その底に露出する再配線上に直接バンプ電極を接合するようにしたことによって、感光性封止膜の感光性を利用してバンプ電極を形成するための電極形成孔を容易に形成することができると共に、再配線上にバンプ電極を直接接合して薄い感光性封止膜で装置おもて面側を覆うことができ、バンプ電極を有するＷＣＳＰ型の半導体装置の厚さを薄くすることができる。
図３、図４は実施例２の半導体装置の製造工程を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図４において、２１は配線層突起としての再配線突起であり、再配線１０と同一の材料で再配線１０の電極形成領域１１に形成された円柱状突起である。
以下に、図３、図４にＰＡで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図４において、２１は配線層突起としての再配線突起であり、再配線１０と同一の材料で再配線１０の電極形成領域１１に形成された円柱状突起である。
以下に、図３、図４にＰＡで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
本実施例の図３に示す工程ＰＡ１〜工程ＰＡ４は、上記実施例１の図１に示す工程Ｐ１〜Ｐ４と同様であるのでその説明を省略する。
ＰＡ５（図４）、リソグラフィによりポジ型またはネガ型のレジストを用いて再配線１０の電極形成領域１１を除く領域の下地金属層９および再配線１０上にレジストマスク１７を形成し、露出している再配線１０上に下地金属層９を一方の共通電極として銅を電気メッキ法により電着させ、再配線突起２１を形成する。
ＰＡ５（図４）、リソグラフィによりポジ型またはネガ型のレジストを用いて再配線１０の電極形成領域１１を除く領域の下地金属層９および再配線１０上にレジストマスク１７を形成し、露出している再配線１０上に下地金属層９を一方の共通電極として銅を電気メッキ法により電着させ、再配線突起２１を形成する。
ＰＡ６（図４）、除去溶剤を用いて工程ＰＡ５で形成したレジストマスク１７を除去し、再配線１０および再配線突起２１を除く領域の下地金属層９を実施例１の工程Ｐ５と同様にして除去する。
ＰＡ７（図４）、半導体ウェハ１のおもて面側の全面にスピンコートにより感光性封止樹脂を塗布し、塗布された感光性封止樹脂に紫外線を照射し、再配線突起２１を除く領域を露光して硬化させ、現像処理により未感光の感光性封止樹脂を除去して再配線突起２１が感光性封止膜１２から突出した状態で、約５μｍの感光性封止膜１２を形成する。
ＰＡ７（図４）、半導体ウェハ１のおもて面側の全面にスピンコートにより感光性封止樹脂を塗布し、塗布された感光性封止樹脂に紫外線を照射し、再配線突起２１を除く領域を露光して硬化させ、現像処理により未感光の感光性封止樹脂を除去して再配線突起２１が感光性封止膜１２から突出した状態で、約５μｍの感光性封止膜１２を形成する。
ＰＡ８（図４）、半導体ウェハ１おもて面に突出している各再配線突起２１にフラックスを塗布し、実施例１の工程Ｐ７と同様にして半田ボール搭載治具により再配線突起２１の先端に半田ボールを載置し、熱処理により半田ボールを溶融させて再配線突起２１の感光性封止膜１２からの突出部を覆うように半球形状のバンプ電極１５を形成する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を縦横に切断して個片に分割することにより本実施例の半導体装置が製造される。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を縦横に切断して個片に分割することにより本実施例の半導体装置が製造される。
このようにして形成された本実施例の半導体装置は、装置おもて面に再配線突起２１を介して再配線１０と電気的に接続するバンプ電極１５が複数突出して配列されたＷＣＳＰ型の半導体装置となり、装置おもて面を薄い感光性封止膜で封止するので、厚さの薄い半導体装置とすることができる。
また、感光性封止膜１２により装置おもて面側を封止するようにしたことによって、感光性封止膜１２の感光性を利用して装置おもて面側を覆う薄い感光性封止膜の形成を再配線突起２１を突出させた状態で容易に行うことができると共に、封止樹脂層のおもて面を研磨する工程が不要になり、工程数を削減して半導体装置の製造時間を短縮することができ、ＷＣＳＰ型の半導体装置の製造効率を向上させることができる。
また、感光性封止膜１２により装置おもて面側を封止するようにしたことによって、感光性封止膜１２の感光性を利用して装置おもて面側を覆う薄い感光性封止膜の形成を再配線突起２１を突出させた状態で容易に行うことができると共に、封止樹脂層のおもて面を研磨する工程が不要になり、工程数を削減して半導体装置の製造時間を短縮することができ、ＷＣＳＰ型の半導体装置の製造効率を向上させることができる。
更に、感光性封止膜１２から突出した再配線突起２１の突出部を覆うように半球形状のバンプ電極１５を形成するので、バンプ電極１５と再配線突起２１との接合を強固なものとすることができ、マザー基板等に実装した後の外部からの応力を再配線突起２１で緩和して接続信頼性等の半導体装置の信頼性を向上させることができる。
以上説明したように、本実施例では、装置おもて面側を覆う感光性封止膜から突出するように再配線上の電極形成領域に再配線突起を形成し、再配線突起の突出部を覆うようにバンプ電極を形成するようにしたことによって、感光性封止膜の感光性を利用して再配線突起を突出させた状態で装置おもて面側を覆う薄い感光性封止膜を容易に形成することができ、バンプ電極を有するＷＣＳＰ型の半導体装置の厚さを薄くすることができると共に、突出部を覆うバンプ電極により再配線突起との接合を強固なものとすることができ、接続信頼性等の半導体装置の信頼性を向上させることができる。
以上説明したように、本実施例では、装置おもて面側を覆う感光性封止膜から突出するように再配線上の電極形成領域に再配線突起を形成し、再配線突起の突出部を覆うようにバンプ電極を形成するようにしたことによって、感光性封止膜の感光性を利用して再配線突起を突出させた状態で装置おもて面側を覆う薄い感光性封止膜を容易に形成することができ、バンプ電極を有するＷＣＳＰ型の半導体装置の厚さを薄くすることができると共に、突出部を覆うバンプ電極により再配線突起との接合を強固なものとすることができ、接続信頼性等の半導体装置の信頼性を向上させることができる。
図５、図６、図７は実施例３の半導体装置の製造工程を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図６において、２３は第２の金属層としての第２の下地金属層であり、実施例１の下地金属層９（本実施例では第２の下地金属層２３との区別のために第１の下地金属層９という。）と同様にして感光性封止膜１２上の全面に形成され、感光性封止膜１２上の電極形成孔１３の開口の縁部と電極形成孔１３の底に露出する再配線１０上と電極形成孔１３の内周面とを覆うようにエッチングされる。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図６において、２３は第２の金属層としての第２の下地金属層であり、実施例１の下地金属層９（本実施例では第２の下地金属層２３との区別のために第１の下地金属層９という。）と同様にして感光性封止膜１２上の全面に形成され、感光性封止膜１２上の電極形成孔１３の開口の縁部と電極形成孔１３の底に露出する再配線１０上と電極形成孔１３の内周面とを覆うようにエッチングされる。
２４は再配線突起であり、再配線１０と同一の材料で再配線１０上の第２の下地金属層２３の電極形成領域１１に形成された大径部と小径部を有する段付形状の円柱状突起である。
以下に、図５、図６、図７にＰＢで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
以下に、図５、図６、図７にＰＢで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
本実施例の図５および図６に示す工程ＰＢ１〜工程ＰＢ６は、上記実施例１の図１および図２に示す工程Ｐ１〜Ｐ６と同様であるのでその説明を省略する。この場合に工程ＰＢ２においては半導体基板２のおもて面側の全面に第１の下地金属層９が形成される。
ＰＢ７（図６）、装置おもて面側の全面にスパッタリング法により複数層からなる第２の下地金属層２３を形成して感光性封止膜１２上および電極形成孔１３の底に露出する再配線１０上と電極形成孔１３の内周面を第２の下地金属層２３で覆う。
ＰＢ７（図６）、装置おもて面側の全面にスパッタリング法により複数層からなる第２の下地金属層２３を形成して感光性封止膜１２上および電極形成孔１３の底に露出する再配線１０上と電極形成孔１３の内周面を第２の下地金属層２３で覆う。
ＰＢ８（図６）、リソグラフィによりポジ型またはネガ型のレジストを用いて電極形成領孔１３およびその開口の縁部を除く領域の第２の下地金属層２３上にレジストマスク１７を形成し、露出している第２の下地金属層２３上に第２の下地金属層２３を一方の共通電極として銅を電気メッキ法により電着させ、再配線突起２４を形成する。これにより再配線突起２４の大径部が感光性封止膜１２から突出する突出部となる。
ＰＢ９（図７）、除去溶剤を用いて工程ＰＢ８で形成したレジストマスク１７を除去し、再配線突起２４を除く領域の第２の下地金属層２３を実施例１の工程Ｐ５と同様にして除去する。
ＰＢ１０（図７）、半導体ウェハ１のおもて面に突出している各再配線突起２４にフラックスを塗布し、実施例１の工程Ｐ７と同様にして半田ボール搭載治具により再配線突起２４の先端に半田ボールを載置し、熱処理により半田ボールを溶融させて再配線突起２４の感光性封止膜１２からの突出部（大径部）を覆うように半球形状のバンプ電極１５を形成する。
ＰＢ１０（図７）、半導体ウェハ１のおもて面に突出している各再配線突起２４にフラックスを塗布し、実施例１の工程Ｐ７と同様にして半田ボール搭載治具により再配線突起２４の先端に半田ボールを載置し、熱処理により半田ボールを溶融させて再配線突起２４の感光性封止膜１２からの突出部（大径部）を覆うように半球形状のバンプ電極１５を形成する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を縦横に切断して個片に分割することにより本実施例の半導体装置が製造される。
このようにして形成された本実施例の半導体装置は、装置おもて面に再配線突起２４と第２の下地金属層２３を介して再配線１０と電気的に接続するバンプ電極１５が複数突出して配列されたＷＣＳＰ型の半導体装置となり、装置おもて面が薄い感光性封止膜で封止されているので、厚さの薄い半導体装置とすることができる。
このようにして形成された本実施例の半導体装置は、装置おもて面に再配線突起２４と第２の下地金属層２３を介して再配線１０と電気的に接続するバンプ電極１５が複数突出して配列されたＷＣＳＰ型の半導体装置となり、装置おもて面が薄い感光性封止膜で封止されているので、厚さの薄い半導体装置とすることができる。
また、感光性封止膜１２により装置おもて面側を封止するようにしたことによって、実施例１と同様に電極形成孔１３の形成を容易とすることができる。
更に、再配線突起２４を第２の下地金属層２３を介して電極形成孔１３の底に露出する再配線１０上と感光性封止膜１２上の電極形成孔１３の開口の縁部と電極形成孔１３の内周面とに接合し、感光性封止膜１２から突出した再配線突起２４の突出部を覆うように半球形状のバンプ電極１５を形成するので、実施例２と同様にバンプ電極１５と再配線突起２４との接合を強固なものとすると共に、再配線突起２４の半導体装置１への設置強度を高めることができ、接続信頼性等の半導体装置の信頼性を更に向上させることができる。
更に、再配線突起２４を第２の下地金属層２３を介して電極形成孔１３の底に露出する再配線１０上と感光性封止膜１２上の電極形成孔１３の開口の縁部と電極形成孔１３の内周面とに接合し、感光性封止膜１２から突出した再配線突起２４の突出部を覆うように半球形状のバンプ電極１５を形成するので、実施例２と同様にバンプ電極１５と再配線突起２４との接合を強固なものとすると共に、再配線突起２４の半導体装置１への設置強度を高めることができ、接続信頼性等の半導体装置の信頼性を更に向上させることができる。
以上説明したように、本実施例では、装置おもて面側を覆う感光性封止膜の電極形成領域を貫通して再配線に到る電極形成孔を形成し、その底に露出する再配線上と電極形成孔の内周面と感光性封止膜上の電極形成孔の開口の縁部とに第２の下地金属層を形成し、その第２の下地金属層上に感光性封止膜から突出するように再配線突起を形成してその突出部を覆うようにバンプ電極を形成するようにしたことによって、感光性封止膜の感光性を利用してバンプ電極を形成するための電極形成孔を容易に形成することができる他、突出部を覆うバンプ電極により再配線突起との接合を強固なものとすると共に、再配線突起の半導体装置への設置強度を高めることができ、接続信頼性等の半導体装置の信頼性を更に向上させることができる。
図８、図９は実施例４の半導体装置の製造工程を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図８において、２６は層間絶縁膜突起であり、層間絶縁膜７と共にポリイミド等のネガ型の感光性樹脂により層間絶縁膜７の電極形成領域１１に形成された円柱状突起である。
以下に、図８、図９にＰＣで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図８において、２６は層間絶縁膜突起であり、層間絶縁膜７と共にポリイミド等のネガ型の感光性樹脂により層間絶縁膜７の電極形成領域１１に形成された円柱状突起である。
以下に、図８、図９にＰＣで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
ＰＣ１（図８）、実施例１の工程Ｐ１と同様にして半導体基板２の回路形成面３の複数の回路素子と絶縁層４、電極パッド５および電極パッド５の部位を除去した表面保護膜６を形成する。
そして、スピンコートにより表面保護膜６および電極パッド５上にポリイミドからなるネガ型の感光性樹脂を比較的厚く塗布し、スルーホール８の部位を遮光したフォトマスクを用いて塗布された感光性樹脂に紫外線を照射し、層間絶縁膜７の厚さに相当する感光性樹脂を露光して硬化させ、その後に電極形成領域１１の層間絶縁膜突起２６を除く領域を遮光したフォトマスクを用いて層間絶縁膜突起２６の部位の感光性樹脂を更に露光して後述する工程ＰＣ３で形成する層間絶縁膜突起２６上の再配線１０が感光性封止膜１２のおもて面から突出する厚さに硬化させ、現像処理により未感光の感光性樹脂を除去して電極パッド５に到るスルーホール８および層間絶縁膜７と層間絶縁膜突起２６を形成する。
そして、スピンコートにより表面保護膜６および電極パッド５上にポリイミドからなるネガ型の感光性樹脂を比較的厚く塗布し、スルーホール８の部位を遮光したフォトマスクを用いて塗布された感光性樹脂に紫外線を照射し、層間絶縁膜７の厚さに相当する感光性樹脂を露光して硬化させ、その後に電極形成領域１１の層間絶縁膜突起２６を除く領域を遮光したフォトマスクを用いて層間絶縁膜突起２６の部位の感光性樹脂を更に露光して後述する工程ＰＣ３で形成する層間絶縁膜突起２６上の再配線１０が感光性封止膜１２のおもて面から突出する厚さに硬化させ、現像処理により未感光の感光性樹脂を除去して電極パッド５に到るスルーホール８および層間絶縁膜７と層間絶縁膜突起２６を形成する。
ＰＣ２（図８）、実施例１の工程Ｐ２と同様にして層間絶縁膜突起２６および層間絶縁膜７上と電極パッド５上を覆う下地金属層９を形成する。
ＰＣ３（図８）、リソグラフィによりポジ型またはネガ型のレジストを用いて電極パッド５上から層間絶縁膜突起２６上の電極形成領域１１に到る再配線１０を形成する部位を除く領域の下地金属層９上にレジストマスク１７を形成し、実施例１の工程Ｐ３と同様にして電極パッド５上から層間絶縁膜突起２６上の電極形成領域１１に到る再配線１０を形成する。
ＰＣ３（図８）、リソグラフィによりポジ型またはネガ型のレジストを用いて電極パッド５上から層間絶縁膜突起２６上の電極形成領域１１に到る再配線１０を形成する部位を除く領域の下地金属層９上にレジストマスク１７を形成し、実施例１の工程Ｐ３と同様にして電極パッド５上から層間絶縁膜突起２６上の電極形成領域１１に到る再配線１０を形成する。
ＰＣ４（図８）、除去溶剤を用いて工程ＰＣ３で形成したレジストマスク１７を除去する。
ＰＣ５（図９）、そして、再配線１０を除く領域の下地金属層９を実施例１の工程Ｐ５と同様にして除去する。
ＰＣ６（図９）、半導体ウェハ１のおもて面側の全面にスピンコートにより感光性封止樹脂を塗布し、塗布された感光性封止樹脂に紫外線を照射し、再配線１０の層間絶縁膜突起２６により突出した電極形成領域１１を除く領域を露光して硬化させ、現像処理により未感光の感光性封止樹脂を除去して再配線１０の電極形成領域１１が感光性封止膜１２から突出した状態で、約５μｍの感光性封止膜１２を形成する。
ＰＣ５（図９）、そして、再配線１０を除く領域の下地金属層９を実施例１の工程Ｐ５と同様にして除去する。
ＰＣ６（図９）、半導体ウェハ１のおもて面側の全面にスピンコートにより感光性封止樹脂を塗布し、塗布された感光性封止樹脂に紫外線を照射し、再配線１０の層間絶縁膜突起２６により突出した電極形成領域１１を除く領域を露光して硬化させ、現像処理により未感光の感光性封止樹脂を除去して再配線１０の電極形成領域１１が感光性封止膜１２から突出した状態で、約５μｍの感光性封止膜１２を形成する。
ＰＣ７（図９）、半導体ウェハ１のおもて面に突出している各再配線１０の電極形成領域１１にフラックスを塗布し、実施例１の工程Ｐ７と同様にして半田ボール搭載治具により再配線１０の電極形成領域１１の先端に半田ボールを載置し、熱処理により半田ボールを溶融させて再配線１０の感光性封止膜１２からの突出部を覆うように半球形状のバンプ電極１５を形成する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を縦横に切断して個片に分割することにより本実施例の半導体装置が製造される。
このようにして形成された本実施例の半導体装置は、装置おもて面に感光性封止膜１２からの再配線１０の突出部を覆うバンプ電極１５が複数突出して配列されたＷＣＳＰ型の半導体装置となり、装置おもて面を薄い感光性封止膜で封止するので、厚さの薄い半導体装置とすることができる。
このようにして形成された本実施例の半導体装置は、装置おもて面に感光性封止膜１２からの再配線１０の突出部を覆うバンプ電極１５が複数突出して配列されたＷＣＳＰ型の半導体装置となり、装置おもて面を薄い感光性封止膜で封止するので、厚さの薄い半導体装置とすることができる。
また、感光性封止膜１２により装置おもて面側を封止するようにしたことによって、感光性封止膜１２の感光性を利用して装置おもて面側を覆う薄い感光性封止膜の形成を再配線１０を突出させた状態で容易に行うことができる。
更に、工程ＰＣ１において、ネガ型の感光性樹脂を比較的厚く塗布し、遮光領域の異なるフォトマスクを用いて２度に分けて紫外線を照射して層間絶縁膜７と層間絶縁膜突起２６とを一つの工程で形成するようにしたことによって、ポストを形成するためのレジストを形成する工程、ポストを形成する工程、レジストを除去する工程、封止樹脂層のおもて面を研磨する工程等が不要になり、工程数を削減して半導体装置の製造時間を短縮することができ、ＷＣＳＰＣ型の半導体装置の製造効率を向上させることができる。
更に、工程ＰＣ１において、ネガ型の感光性樹脂を比較的厚く塗布し、遮光領域の異なるフォトマスクを用いて２度に分けて紫外線を照射して層間絶縁膜７と層間絶縁膜突起２６とを一つの工程で形成するようにしたことによって、ポストを形成するためのレジストを形成する工程、ポストを形成する工程、レジストを除去する工程、封止樹脂層のおもて面を研磨する工程等が不要になり、工程数を削減して半導体装置の製造時間を短縮することができ、ＷＣＳＰＣ型の半導体装置の製造効率を向上させることができる。
更に、層間絶縁膜突起２６により感光性封止膜１２から突出させた再配線１０の突出部を覆うように半球形状のバンプ電極１５を形成するので、バンプ電極１５と再配線１０との接合を強固なものとすることができ、マザー基板等に実装した後の外部からの応力を再配線１０で緩和して接続信頼性等の半導体装置の信頼性を向上させることができる。
以上説明したように、本実施例では、層間絶縁膜突起を設け、これにより装置おもて面側を覆う感光性封止膜から突出するように再配線を形成し、再配線の突出部を覆うようにバンプ電極を形成するようにしたことによって、感光性封止膜の感光性を利用して再配線を突出させた状態で装置おもて面側を覆う薄い感光性封止膜を容易に形成することができ、バンプ電極を有するＷＣＳＰ型の半導体装置の厚さを薄くすることができると共に、突出部を覆うバンプ電極により再配線との接合を強固なものとすることができ、接続信頼性等の半導体装置の信頼性を向上させることができる。
以上説明したように、本実施例では、層間絶縁膜突起を設け、これにより装置おもて面側を覆う感光性封止膜から突出するように再配線を形成し、再配線の突出部を覆うようにバンプ電極を形成するようにしたことによって、感光性封止膜の感光性を利用して再配線を突出させた状態で装置おもて面側を覆う薄い感光性封止膜を容易に形成することができ、バンプ電極を有するＷＣＳＰ型の半導体装置の厚さを薄くすることができると共に、突出部を覆うバンプ電極により再配線との接合を強固なものとすることができ、接続信頼性等の半導体装置の信頼性を向上させることができる。
図１０、図１１は実施例５の半導体装置の製造工程を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図１０において、３０は突起コマであり、再配線１０を感光性封止膜１２から突出させるために再配線１０と同一の材料で下地金属層９の電極形成領域１１に形成された円柱状突起である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図１０において、３０は突起コマであり、再配線１０を感光性封止膜１２から突出させるために再配線１０と同一の材料で下地金属層９の電極形成領域１１に形成された円柱状突起である。
以下に、図１０、図１１にＰＤで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
本実施例の図１０に示す工程ＰＤ１、工程ＰＤ２は、上記実施例１の図１に示す工程Ｐ１、Ｐ２と同様であるのでその説明を省略する。
ＰＤ３（図１０）、リソグラフィによりポジ型またはネガ型のレジストを用いて下地金属層９の電極形成領域１１の突起コマ３０を形成する部位を除く領域の下地金属層９上にレジストマスク１７を形成し、露出している下地金属層９上に下地金属層９を一方の共通電極として再配線１０と同一の金属を電気メッキ法により後述する工程ＰＤ５で形成する突起コマ３０上の再配線１０が感光性封止膜１２のおもて面から突出する厚さに電着させ、下地金属層９上に突起コマ３０を形成する。
本実施例の図１０に示す工程ＰＤ１、工程ＰＤ２は、上記実施例１の図１に示す工程Ｐ１、Ｐ２と同様であるのでその説明を省略する。
ＰＤ３（図１０）、リソグラフィによりポジ型またはネガ型のレジストを用いて下地金属層９の電極形成領域１１の突起コマ３０を形成する部位を除く領域の下地金属層９上にレジストマスク１７を形成し、露出している下地金属層９上に下地金属層９を一方の共通電極として再配線１０と同一の金属を電気メッキ法により後述する工程ＰＤ５で形成する突起コマ３０上の再配線１０が感光性封止膜１２のおもて面から突出する厚さに電着させ、下地金属層９上に突起コマ３０を形成する。
ＰＤ４（図１０）、除去溶剤を用いて工程ＰＤ３で形成したレジストマスク１７を除去する。
ＰＤ５（図１１）、リソグラフィによりポジ型またはネガ型のレジストを用いて電極パッド５上から突起コマ３０を含む電極形成領域１１上に到る再配線１０を形成する部位を除く領域の下地金属層９上にレジストマスク１７を形成し、実施例１の工程Ｐ３と同様にして電極パッド５上から突起コマ３０を含む電極形成領域１１上に到る再配線１０を形成する。
ＰＤ５（図１１）、リソグラフィによりポジ型またはネガ型のレジストを用いて電極パッド５上から突起コマ３０を含む電極形成領域１１上に到る再配線１０を形成する部位を除く領域の下地金属層９上にレジストマスク１７を形成し、実施例１の工程Ｐ３と同様にして電極パッド５上から突起コマ３０を含む電極形成領域１１上に到る再配線１０を形成する。
ＰＤ６（図１１）、除去溶剤を用いて工程ＰＤ５で形成したレジストマスク１７を除去し、再配線１０を除く領域の下地金属層９を実施例１の工程Ｐ５と同様にして除去する。
ＰＤ７（図１１）、実施例４の工程ＰＣ６と同様にして突起コマ３０により突出させた再配線１０の電極形成領域１１が感光性封止膜１２から突出した状態で、約５μｍの感光性封止膜１２を形成する。
ＰＤ７（図１１）、実施例４の工程ＰＣ６と同様にして突起コマ３０により突出させた再配線１０の電極形成領域１１が感光性封止膜１２から突出した状態で、約５μｍの感光性封止膜１２を形成する。
ＰＤ８（図１１）、実施例４の工程ＰＣ７と同様にして半導体ウェハ１のおもて面に突出している各再配線１０の感光性封止膜１２からの突出部を覆うように半球形状のバンプ電極１５を形成する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を縦横に切断して個片に分割することにより本実施例の半導体装置が製造される。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を縦横に切断して個片に分割することにより本実施例の半導体装置が製造される。
このようにして形成された本実施例の半導体装置は、装置おもて面に感光性封止膜１２からの再配線１０の突出部を覆うバンプ電極１５が複数突出して配列されたＷＣＳＰ型の半導体装置となり、装置おもて面を薄い感光性封止膜で封止するので、厚さの薄い半導体装置とすることができる。
また、感光性封止膜１２により装置おもて面側を封止するようにしたことによって、感光性封止膜１２の感光性を利用して装置おもて面側を覆う薄い感光性封止膜の形成を再配線１０を突出させた状態で容易に行うことができると共に、封止樹脂層のおもて面を研磨する工程が不要になり、工程数を削減して半導体装置の製造時間を短縮することができ、ＷＣＳＰ型の半導体装置の製造効率を向上させることができる。
また、感光性封止膜１２により装置おもて面側を封止するようにしたことによって、感光性封止膜１２の感光性を利用して装置おもて面側を覆う薄い感光性封止膜の形成を再配線１０を突出させた状態で容易に行うことができると共に、封止樹脂層のおもて面を研磨する工程が不要になり、工程数を削減して半導体装置の製造時間を短縮することができ、ＷＣＳＰ型の半導体装置の製造効率を向上させることができる。
更に、突起コマ３０により感光性封止膜１２から突出させた再配線１０の突出部を覆うように半球形状のバンプ電極１５を形成するので、バンプ電極１５と再配線１０との接合を強固なものとすることができ、マザー基板等に実装した後の外部からの応力を再配線１０で緩和して接続信頼性等の半導体装置の信頼性を向上させることができる。
以上説明したように、本実施例では、下地金属層上に突起コマを設け、これにより装置おもて面側を覆う感光性封止膜から突出するように再配線を形成し、再配線の突出部を覆うようにバンプ電極を形成するようにしたことによって、感光性封止膜の感光性を利用して再配線を突出させた状態で装置おもて面側を覆う薄い感光性封止膜を容易に形成することができ、バンプ電極を有するＷＣＳＰ型の半導体装置の厚さを薄くすることができると共に、突出部を覆うバンプ電極により再配線との接合を強固なものとすることができ、接続信頼性等の半導体装置の信頼性を向上させることができる。
以上説明したように、本実施例では、下地金属層上に突起コマを設け、これにより装置おもて面側を覆う感光性封止膜から突出するように再配線を形成し、再配線の突出部を覆うようにバンプ電極を形成するようにしたことによって、感光性封止膜の感光性を利用して再配線を突出させた状態で装置おもて面側を覆う薄い感光性封止膜を容易に形成することができ、バンプ電極を有するＷＣＳＰ型の半導体装置の厚さを薄くすることができると共に、突出部を覆うバンプ電極により再配線との接合を強固なものとすることができ、接続信頼性等の半導体装置の信頼性を向上させることができる。
図１２、図１３は実施例６の半導体装置の製造工程を示す説明図である。
なお、上記実施例１および実施例５と同様の部分は、同一の符号を付してその説明を省略する。
図１２において、３２はレジストマスクであり、ポジ型のレジストにより形成したレジストマスクである。
なお、上記実施例１および実施例５と同様の部分は、同一の符号を付してその説明を省略する。
図１２において、３２はレジストマスクであり、ポジ型のレジストにより形成したレジストマスクである。
以下に、図１２、図１３にＰＥで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
本実施例の図１２に示す工程ＰＥ１、工程ＰＥ２は、上記実施例１の図１に示す工程Ｐ１、Ｐ２と同様であるのでその説明を省略する。
ＰＥ３（図１２）、ポジ型のレジストをスピンコートにより下地金属層９上に塗布し、これを乾燥させた後に下地金属層９の電極形成領域１１の突起コマ３０の部位を除く領域を遮光したフォトマスクを用いて乾燥させたレジストに紫外線を照射して露光し、現像処理により感光したレジストを除去して突起コマ３０を形成する部位の下地金属層９を露出させ、これにより形成された突起コマ３０を形成する部位を除く領域を覆うレジストマスク３２をマスクとして実施例５の工程ＰＤ３と同様にして下地金属層９上に突起コマ３０を形成する。
本実施例の図１２に示す工程ＰＥ１、工程ＰＥ２は、上記実施例１の図１に示す工程Ｐ１、Ｐ２と同様であるのでその説明を省略する。
ＰＥ３（図１２）、ポジ型のレジストをスピンコートにより下地金属層９上に塗布し、これを乾燥させた後に下地金属層９の電極形成領域１１の突起コマ３０の部位を除く領域を遮光したフォトマスクを用いて乾燥させたレジストに紫外線を照射して露光し、現像処理により感光したレジストを除去して突起コマ３０を形成する部位の下地金属層９を露出させ、これにより形成された突起コマ３０を形成する部位を除く領域を覆うレジストマスク３２をマスクとして実施例５の工程ＰＤ３と同様にして下地金属層９上に突起コマ３０を形成する。
ＰＥ４（図１２）、突起コマ３０を形成するために工程ＰＥ３で形成したレジストマスク３２の、電極パッド５上から突起コマ３０を含む電極形成領域１１に到る再配線１０を形成する部位を除く領域を遮光したフォトマスクを用いて再露光（第１の露光）し、現像処理により感光したレジストマスク３２を除去して再配線１０を形成する部位の下地金属層９を露出させ、その他の領域を覆うレジストマスク３２を形成する。
ＰＥ５（図１３）、実施例５の工程ＰＤ５と同様にして電極パッド５上から突起コマ３０を含む電極形成領域１１に到る再配線１０を形成する。
その後の図１３に示す工程ＰＥ６〜ＰＥ８は、実施例５の工程ＰＤ６〜ＰＤ８と同様であるのでその説明を省略する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を縦横に切断して個片に分割することにより実施例５と同様の本実施例の半導体装置が製造される。
その後の図１３に示す工程ＰＥ６〜ＰＥ８は、実施例５の工程ＰＤ６〜ＰＤ８と同様であるのでその説明を省略する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を縦横に切断して個片に分割することにより実施例５と同様の本実施例の半導体装置が製造される。
以上説明したように、本実施例では、上記実施例５と同様の効果に加えて、レジストをポジ型にして突起コマを形成するためのレジストマスクを除去せずに再配線を形成する工程で再露光により使い回すようにしたことによって、レジストの形成工程を１回に削減することができ、ＷＣＳＰ型の半導体装置の製造効率を向上させることができると共に間接材料費の削減を図ることができる。
図１４、図１５、図１６は実施例７の半導体装置の製造工程を示す説明図である。
なお、上記実施例１および実施例５と同様の部分は、同一の符号を付してその説明を省略する。
図１５において、３４はバリアメタル層であり、ニッケル、パラジウム、金等からなるバリアメタルの金属膜であって、再配線１０等の下地金属層９との接合面を除く全表面を覆って感光性封止膜１２や層間絶縁膜７の吸湿による再配線１０間の電流リークを防止する機能を有している。
なお、上記実施例１および実施例５と同様の部分は、同一の符号を付してその説明を省略する。
図１５において、３４はバリアメタル層であり、ニッケル、パラジウム、金等からなるバリアメタルの金属膜であって、再配線１０等の下地金属層９との接合面を除く全表面を覆って感光性封止膜１２や層間絶縁膜７の吸湿による再配線１０間の電流リークを防止する機能を有している。
以下に、図１４、図１５、図１６にＰＦで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
本実施例の図１４、図１５に示す工程ＰＦ１〜工程ＰＦ５は、上記実施例５の図１０、図１１に示す工程ＰＤ１〜ＰＤ５と同様であるのでその説明を省略する。
ＰＦ６（図１５）、除去溶剤を用いて工程ＰＦ５で形成したレジストマスク１７を除去する。
本実施例の図１４、図１５に示す工程ＰＦ１〜工程ＰＦ５は、上記実施例５の図１０、図１１に示す工程ＰＤ１〜ＰＤ５と同様であるのでその説明を省略する。
ＰＦ６（図１５）、除去溶剤を用いて工程ＰＦ５で形成したレジストマスク１７を除去する。
ＰＦ７（図１５）、リソグラフィによりポジ型またはネガ型のレジストを用いて再配線１０およびその周囲のバリアメタル層３４を形成する部位を除く領域の下地金属層９上にレジストマスク１７を形成する。
ＰＦ８（図１５）、露出している下地金属層９上および再配線１０上に下地金属層９を一方の共通電極としてバリアメタルを電気メッキ法により電着させ、再配線１０の下地金属層９との接合面を除く全表面を覆うバリアメタル層３４を形成する。
ＰＦ８（図１５）、露出している下地金属層９上および再配線１０上に下地金属層９を一方の共通電極としてバリアメタルを電気メッキ法により電着させ、再配線１０の下地金属層９との接合面を除く全表面を覆うバリアメタル層３４を形成する。
ＰＦ９（図１６）、除去溶剤を用いて工程ＰＦ７で形成したレジストマスク１７を除去し、再配線１０を除く領域の下地金属層９を実施例１の工程Ｐ５と同様にして除去する。
ＰＦ１０（図１６）、実施例４の工程ＰＣ６と同様にして突起コマ３０により電極形成領域１１を突出させたバリアメタル層３４で覆われた再配線１０が感光性封止膜１２から突出した状態で、約５μｍの感光性封止膜１２を形成する。
ＰＦ１０（図１６）、実施例４の工程ＰＣ６と同様にして突起コマ３０により電極形成領域１１を突出させたバリアメタル層３４で覆われた再配線１０が感光性封止膜１２から突出した状態で、約５μｍの感光性封止膜１２を形成する。
ＰＦ１１（図１６）、実施例４の工程ＰＣ７と同様にして半導体ウェハ１のおもて面に突出している各バリアメタル層３４で覆われた再配線１０の感光性封止膜１２からの突出部を覆うように半球形状のバンプ電極１５を形成する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を縦横に切断して個片に分割することにより本実施例の半導体装置が製造される。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を縦横に切断して個片に分割することにより本実施例の半導体装置が製造される。
このようにして形成された本実施例の半導体装置は、装置おもて面に感光性封止膜１２からのバリアメタル層３４で覆われた再配線１０の突出部を覆うバンプ電極１５が複数突出して配列されたＷＣＳＰ型の半導体装置となり、装置おもて面を薄い感光性封止膜で封止するので、厚さの薄い半導体装置とすることができる。
また、感光性封止膜１２により装置おもて面側を封止するようにしたことによって、感光性封止膜１２の感光性を利用して装置おもて面側を覆う薄い感光性封止膜の形成をバリアメタル層３４で覆われた再配線１０を突出させた状態で容易に行うことができる。
また、感光性封止膜１２により装置おもて面側を封止するようにしたことによって、感光性封止膜１２の感光性を利用して装置おもて面側を覆う薄い感光性封止膜の形成をバリアメタル層３４で覆われた再配線１０を突出させた状態で容易に行うことができる。
更に、突起コマ３０により感光性封止膜１２から突出させたバリアメタル層３４で覆われた再配線１０の突出部を覆うように半球形状のバンプ電極１５を形成するので、バンプ電極１５とバリアメタル層３４で覆われた再配線１０との接合を強固なものとすることができ、マザー基板等に実装した後の外部からの応力を再配線１０で緩和して接続信頼性等の半導体装置の信頼性を向上させることができる。
更に、再配線１０の下地金属層９との接合面を除く全表面を覆うバリアメタル層３４を形成するようにしたことによって、感光性封止膜１２や層間絶縁膜７で吸湿した水分と再配線１０の材料である銅との反応を抑制して吸湿に伴う再配線１０間の電流リークを抑制することが可能になり、半導体装置の耐湿信頼性を向上させることができる。
以上説明したように、本実施例では、上記実施例５と同様の効果に加えて、再配線の下地金属層との接合面を除く全表面を覆うバリアメタル層を形成するようにしたことによって、感光性封止膜や層間絶縁膜で吸湿した水分と再配線の材料との反応を抑制して吸湿に伴う再配線間の電流リークを抑制することが可能になり、半導体装置の耐湿信頼性を向上させることができる。
以上説明したように、本実施例では、上記実施例５と同様の効果に加えて、再配線の下地金属層との接合面を除く全表面を覆うバリアメタル層を形成するようにしたことによって、感光性封止膜や層間絶縁膜で吸湿した水分と再配線の材料との反応を抑制して吸湿に伴う再配線間の電流リークを抑制することが可能になり、半導体装置の耐湿信頼性を向上させることができる。
図１７、図１８、図１９は実施例８の半導体装置の製造工程を示す説明図である。
なお、上記実施例１および実施例５から実施例７と同様の部分は、同一の符号を付してその説明を省略する。
以下に、図１７、図１８、図１９にＰＧで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
なお、上記実施例１および実施例５から実施例７と同様の部分は、同一の符号を付してその説明を省略する。
以下に、図１７、図１８、図１９にＰＧで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
本実施例の図１７、図１８に示す工程ＰＧ１〜工程ＰＧ５は、上記実施例６の図１２、図１３に示す工程ＰＥ１〜ＰＥ５と同様であるのでその説明を省略する。
ＰＧ６（図１８）、突起コマ３０を形成するために工程ＰＧ３で形成したレジストマスク３２に工程ＰＧ５で再露光（第１の露光）して再配線１０を形成したレジストマスク３２を再配線１０およびその周囲のバリアメタル層３４を形成する部位を除く領域を遮光したフォトマスクを用いて再露光（第２の露光）し、現像処理により感光したレジストマスク３２を除去してバリアメタル層３４を形成する部位の下地金属層９を露出させ、再配線１０およびその周囲のバリアメタル層３４を形成する部位を除く領域を覆うレジストマスク３２を形成する。
ＰＧ６（図１８）、突起コマ３０を形成するために工程ＰＧ３で形成したレジストマスク３２に工程ＰＧ５で再露光（第１の露光）して再配線１０を形成したレジストマスク３２を再配線１０およびその周囲のバリアメタル層３４を形成する部位を除く領域を遮光したフォトマスクを用いて再露光（第２の露光）し、現像処理により感光したレジストマスク３２を除去してバリアメタル層３４を形成する部位の下地金属層９を露出させ、再配線１０およびその周囲のバリアメタル層３４を形成する部位を除く領域を覆うレジストマスク３２を形成する。
その後の図１８、図１９に示す工程ＰＧ７〜ＰＧ１０は、実施例７の工程ＰＦ８〜ＰＦ１１と同様であるのでその説明を省略する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を縦横に切断して個片に分割することにより実施例７と同様の本実施例の半導体装置が製造される。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を縦横に切断して個片に分割することにより実施例７と同様の本実施例の半導体装置が製造される。
以上説明したように、本実施例では、上記実施例７と同様の効果に加えて、レジストをポジ型にして突起コマを形成するためのレジストマスクを除去せずに再配線およびバリアメタル層を形成する工程で再露光により使い回すようにしたことによって、レジストの形成工程を１回に削減することができ、ＷＣＳＰ型の半導体装置の製造効率を向上させることができると共に間接材料費の削減を図ることができる。
図２０、図２１は実施例９の半導体装置の製造工程を示す説明図である。
なお、上記実施例１および実施例６と同様の部分は、同一の符号を付してその説明を省略する。
図２１において、３５は第２の配線層としての第２の再配線であり、実施例１の再配線１０（本実施例では第２の再配線３５との区別のために第１の再配線１０という。）と同様にして第１の再配線１０上とその電極形成領域１１の側の端面１０ａを覆い、端面１０ａを伸長させた下地金属層９上の伸長部３６を有する再配線である。
なお、上記実施例１および実施例６と同様の部分は、同一の符号を付してその説明を省略する。
図２１において、３５は第２の配線層としての第２の再配線であり、実施例１の再配線１０（本実施例では第２の再配線３５との区別のために第１の再配線１０という。）と同様にして第１の再配線１０上とその電極形成領域１１の側の端面１０ａを覆い、端面１０ａを伸長させた下地金属層９上の伸長部３６を有する再配線である。
以下に、図２０、図２１にＰＨで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
本実施例の図２０に示す工程ＰＨ１、ＰＨ２は、上記実施例１の図１に示す工程Ｐ１、Ｐ２と同様であるのでその説明を省略する。
ＰＨ３（図２０）、ポジ型のレジストをスピンコートにより下地金属層９上に塗布し、これを乾燥させた後に下地金属層９の電極パッド５上から電極形成領域１１に到る第１の再配線１０を形成する部位を除く領域を遮光したフォトマスクを用いて乾燥させたレジストに紫外線を照射し、現像処理により感光したレジストマスク３２を除去して第１の再配線１０を形成する部位の下地金属層９を露出させ、その他の領域を覆うレジストマスク３２をマスクとして、実施例１の工程Ｐ３と同様にして下地金属層９上に第１の再配線１０を形成する。
本実施例の図２０に示す工程ＰＨ１、ＰＨ２は、上記実施例１の図１に示す工程Ｐ１、Ｐ２と同様であるのでその説明を省略する。
ＰＨ３（図２０）、ポジ型のレジストをスピンコートにより下地金属層９上に塗布し、これを乾燥させた後に下地金属層９の電極パッド５上から電極形成領域１１に到る第１の再配線１０を形成する部位を除く領域を遮光したフォトマスクを用いて乾燥させたレジストに紫外線を照射し、現像処理により感光したレジストマスク３２を除去して第１の再配線１０を形成する部位の下地金属層９を露出させ、その他の領域を覆うレジストマスク３２をマスクとして、実施例１の工程Ｐ３と同様にして下地金属層９上に第１の再配線１０を形成する。
ＰＨ４（図２０）、第１の再配線１０を形成するために工程ＰＨ３で形成したレジストマスク３２を第１の再配線１０の電極形成領域１１の側の端面１０ａを伸長させて伸長部３６を形成する部位を除く領域を遮光したフォトマスクを用いて再露光し、現像処理により感光したレジストマスク３２を除去して伸長部３６を形成する部位の下地金属層９を露出させ、第１の再配線１０上とその端面１０ａ側の伸長部３６を形成する部位を除く領域を覆うレジストマスク３２を形成する。
ＰＨ５（図２１）、実施例１の工程Ｐ３と同様にして第１の再配線１０上と伸長部３６を形成する部位に露出した下地金属層９上に第２の再配線３５を形成する。
ＰＨ６（図２１）、除去溶剤を用いて工程ＰＨ３で形成したレジストマスク３２を除去し、第２の再配線３５を除く領域の下地金属層９を実施例１の工程Ｐ５と同様にして除去する。
ＰＨ６（図２１）、除去溶剤を用いて工程ＰＨ３で形成したレジストマスク３２を除去し、第２の再配線３５を除く領域の下地金属層９を実施例１の工程Ｐ５と同様にして除去する。
ＰＨ７（図２１）、実施例１の工程Ｐ６と同様にして半導体ウェハ１のおもて面側の全面に塗布した感光性封止樹脂に電極形成領域１１の部位を遮光したフォトマスクを用いて紫外線を照射し、現像処理により未感光の感光性封止樹脂を除去して約５μｍの感光性封止膜１２を形成すると共に、感光性封止膜１２の伸長部３６を含む電極形成領域１１に感光性封止膜１２を貫通して第２の再配線３５に到る電極形成孔１３を形成する。
ＰＨ８（図２１）、半導体ウェハ１のおもて面側に形成されている感光性封止膜１２の各電極形成孔１３の底に露出する第２の再配線３５およびその端面３５ａにフラックスを塗布し、実施例１の工程Ｐ７と同様にして半田ボール搭載治具により電極形成孔１３に半田ボールを載置し、熱処理により半田ボールを溶融させて電極形成孔１３の底に露出している第２の再配線３５と端面３５ａを覆うように直接接合して感光性封止膜１２のおもて面から半球形状に突出するバンプ電極１５を形成する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を縦横に切断して個片に分割することにより本実施例の半導体装置が製造される。
このようにして形成された本実施例の半導体装置は、その感光性封止膜１２の装置おもて面に第２の再配線３５に直接接合されたバンプ電極１５が複数突出して配列されたＷＣＳＰ型の半導体装置となり、装置おもて面を薄い感光性封止膜で封止するので、厚さの薄い半導体装置とすることができる。
このようにして形成された本実施例の半導体装置は、その感光性封止膜１２の装置おもて面に第２の再配線３５に直接接合されたバンプ電極１５が複数突出して配列されたＷＣＳＰ型の半導体装置となり、装置おもて面を薄い感光性封止膜で封止するので、厚さの薄い半導体装置とすることができる。
また、感光性封止膜１２により装置おもて面側を封止するようにしたことによって、感光性封止膜１２の感光性を利用してバンプ電極１５を形成するための電極形成孔１３の形成を容易とすることができる。
更に、感光性封止膜１２に伸長部３６を含む電極形成孔１３を形成し、その底に露出した第２の再配線３５の端面３５ａを覆うように半球形状のバンプ電極１５を形成するので、バンプ電極１５と第２の再配線３５との接合を強固なものとすることができ、マザー基板等に実装した後の外部からの応力を第２の再配線３５で緩和して接続信頼性等の半導体装置の信頼性を向上させることができる。
更に、感光性封止膜１２に伸長部３６を含む電極形成孔１３を形成し、その底に露出した第２の再配線３５の端面３５ａを覆うように半球形状のバンプ電極１５を形成するので、バンプ電極１５と第２の再配線３５との接合を強固なものとすることができ、マザー基板等に実装した後の外部からの応力を第２の再配線３５で緩和して接続信頼性等の半導体装置の信頼性を向上させることができる。
更に、第１の再配線１０に第２の再配線３５を積層して再配線の厚さを２倍にしたので、厚い再配線による電気的な特性を向上させた付加価値の高いＷＣＳＰ型の半導体装置を得ることができる。
更に、レジストをポジ型にして第１の再配線１０を形成するためのレジストマスク３２を除去せずに第２の再配線３５を形成する工程で再露光により使い回すようにしたことによって、レジストの形成工程を１回にして付加価値の高いＷＣＳＰ型の半導体装置の製造効率を向上させることができると共に間接材料費の削減を図ることができる。
更に、レジストをポジ型にして第１の再配線１０を形成するためのレジストマスク３２を除去せずに第２の再配線３５を形成する工程で再露光により使い回すようにしたことによって、レジストの形成工程を１回にして付加価値の高いＷＣＳＰ型の半導体装置の製造効率を向上させることができると共に間接材料費の削減を図ることができる。
以上説明したように、本実施例では、第１の再配線に第２の再配線を積層し、装置おもて面側を覆う感光性封止膜の電極形成領域を貫通して第２の再配線に到る伸長部を含む電極形成孔を形成し、その底に露出する第２の再配線状とその端面を覆うように直接バンプ電極を形成するようにしたことによって、感光性封止膜の感光性を利用してバンプ電極を形成するための電極形成孔を容易に形成することができると共に、薄い感光性封止膜で装置おもて面側を覆うことができ、バンプ電極を有するＷＣＳＰ型の半導体装置の厚さを薄くすることができる他、再配線の厚さを２倍にすることができ、厚い再配線による電気的な特性を向上させた付加価値の高いＷＣＳＰ型の半導体装置を得ることができる。
１ 半導体ウェハ
２ 半導体基板
３ 回路形成面
４ 絶縁層
５ 電極パッド
６ 表面保護膜
７ 層間絶縁膜
８ スルーホール
９ 下地金属層（第１の下地金属層）
１０ 再配線（第１の再配線）
１０ａ 端面
１１ 電極形成領域
１２ 感光性封止膜
１３ 電極形成孔
１５ バンプ電極
１７、３２ レジストマスク
２１、２４ 再配線突起
２３ 第２の下地金属層
２６ 層間絶縁膜突起
３０ 突起コマ
３４ バリアメタル層
３５ 第２の再配線
３５ａ 端面
３６ 伸長部
２ 半導体基板
３ 回路形成面
４ 絶縁層
５ 電極パッド
６ 表面保護膜
７ 層間絶縁膜
８ スルーホール
９ 下地金属層（第１の下地金属層）
１０ 再配線（第１の再配線）
１０ａ 端面
１１ 電極形成領域
１２ 感光性封止膜
１３ 電極形成孔
１５ バンプ電極
１７、３２ レジストマスク
２１、２４ 再配線突起
２３ 第２の下地金属層
２６ 層間絶縁膜突起
３０ 突起コマ
３４ バリアメタル層
３５ 第２の再配線
３５ａ 端面
３６ 伸長部
Claims (6)
- 半導体基板と、
前記半導体基板のおもて面に形成された回路素子と電気的に接続する電極パッドと、
前記電極パッドに到るスルーホールを有する層間絶縁膜と、
前記電極パッド上と前記スルーホールとを含む前記層間絶縁膜上に形成された下地金属層と、
前記電極パッド上から電極形成領域に到る前記下地金属層上に形成された配線層と、
前記半導体基板のおもて面側を封止する感光性封止膜とを備えた半導体装置において、
前記配線層の電極形成領域を前記感光性封止膜から突出させるように、前記配線層と前記下地金属層の間に形成した突起コマと、
前記突起コマにより前記感光性封止膜から突出させた前記配線層の突出部を覆うように形成された電極とを備えたことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記配線層と前記感光性封止膜の間および前記配線層と前記電極の間に、
前記配線層の前記下地金属層との接合面を除く全表面を覆うバリアメタル層を形成したことを特徴とする半導体装置。 - 半導体ウェハを個片に分割して形成する半導体装置の製造方法において、
前記半導体ウェハの半導体基板のおもて面に形成された回路素子に電気的に接続する電極パッドを形成する工程と、
前記電極パッドに到るスルーホールを有する層間絶縁膜を形成する工程と、
前記電極パッド上と前記スルーホールとを含む前記層間絶縁膜上に下地金属層を形成する工程と、
前記下地金属層上の電極形成領域に、配線層の電極形成領域を感光性封止膜から突出させる突起コマを形成する工程と、
前記電極パッド上から前記突起コマを含む前記電極形成領域に到る前記下地金属層上に前記配線層を形成する工程と、
前記突起コマにより突出させた前記配線層を除く前記半導体基板のおもて面側を封止する前記感光性封止膜を形成する工程と、
前記感光性封止膜から突出した前記配線層の突出部を覆うように電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 請求項３に記載の半導体装置の製造方法において、
前記下地金属層上に前記配線層を形成する工程の後工程を、
前記配線層の前記下地金属層との接合面を除く全表面を覆うバリアメタル層を形成する工程と、
前記突起コマにより突出させた前記バリアメタル層に覆われた配線層を除く前記半導体基板のおもて面側を封止する感光性封止膜を形成する工程と、
前記感光性封止膜から突出した前記バリアメタル層に覆われた配線層の突出部を覆うように電極を形成する工程と、したことを特徴とする半導体装置の製造方法。 - 半導体ウェハを個片に分割して形成する半導体装置の製造方法において、
前記半導体ウェハの半導体基板のおもて面に形成された回路素子に電気的に接続する電極パッドを形成する工程と、
前記電極パッドに到るスルーホールを有する層間絶縁膜を形成する工程と、
前記電極パッド上と前記スルーホールとを含む前記層間絶縁膜上に下地金属層を形成する工程と、
配線層の電極形成領域を感光性封止膜から突出させる突起コマを形成する部位を除く領域の前記下地金属層上にポジ型のレジストを用いてレジストマスクを形成する工程と、
前記レジストマスクをマスクとして前記下地金属層上に前記突起コマを形成する工程と、
前記突起コマを形成したレジストマスクの、前記下地金属層上の前記電極パッド上から前記突起コマを含む前記電極形成領域に到る前記配線層を形成する部位を、第１の露光により感光する工程と、
現像処理によって前記第１の露光により感光したレジストマスクを除去して前記配線層を形成する部位を露出させる工程と、
前記配線層を形成する部位を露出させたレジストマスクをマスクとして、前記下地金属層上に前記配線層を形成する工程と、
前記レジストマスクを除去する工程と、
前記突起コマにより突出させた前記配線層を除く前記半導体基板のおもて面側を封止する前記感光性封止膜を形成する工程と、
前記感光性封止膜から突出した前記配線層の突出部を覆うように電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 請求項５に記載の半導体装置の製造方法において、
前記下地金属層上に前記配線層を形成する工程の後工程を、
前記配線層を形成したレジストマスクの前記配線層の周囲を第２の露光により感光する工程と、
現像処理によって前記第２の露光により感光したレジストマスクを除去して前記配線層の周囲に前記下地金属層を露出させる工程と、
前記下地金属層を露出させたレジストマスクをマスクとして、前記配線層の前記下地金属層との接合面を除く全表面を覆うバリアメタル層を形成する工程と、
前記レジストマスクを除去する工程と、
前記突起コマにより突出させた前記バリアメタル層に覆われた配線層を除く前記半導体基板のおもて面側を封止する前記感光性封止膜を形成する工程と、
前記感光性封止膜からの突出した前記バリアメタル層に覆われた配線層の突出部を覆うように電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004372615A JP4777644B2 (ja) | 2004-12-24 | 2004-12-24 | 半導体装置およびその製造方法 |
| US11/294,502 US7582972B2 (en) | 2004-12-24 | 2005-12-06 | Semiconductor device and fabrication method thereof |
| US12/489,544 US7884008B2 (en) | 2004-12-24 | 2009-06-23 | Semiconductor device fabrication method |
| US12/960,717 US20110089562A1 (en) | 2004-12-24 | 2010-12-06 | Semiconductor device having wafer-level chip size package |
| US13/947,131 US20130313703A1 (en) | 2004-12-24 | 2013-07-22 | Semiconductor device having wafer-level chip size package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004372615A JP4777644B2 (ja) | 2004-12-24 | 2004-12-24 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011102338A Division JP5503590B2 (ja) | 2011-04-28 | 2011-04-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006179738A JP2006179738A (ja) | 2006-07-06 |
| JP4777644B2 true JP4777644B2 (ja) | 2011-09-21 |
Family
ID=36610521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004372615A Expired - Fee Related JP4777644B2 (ja) | 2004-12-24 | 2004-12-24 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (4) | US7582972B2 (ja) |
| JP (1) | JP4777644B2 (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080049807A (ko) * | 2005-10-03 | 2008-06-04 | 로무 가부시키가이샤 | 반도체 장치 |
| KR100794658B1 (ko) * | 2006-07-07 | 2008-01-14 | 삼성전자주식회사 | 반도체 칩 제조 방법, 이에 의해 형성된 반도체 칩 및 이를포함하는 칩 스택 패키지 |
| CN101226889B (zh) * | 2007-01-15 | 2010-05-19 | 百慕达南茂科技股份有限公司 | 重配置线路结构及其制造方法 |
| US20080191715A1 (en) * | 2007-02-13 | 2008-08-14 | Schediwy Richard R | Solid state navigation device |
| US7682959B2 (en) * | 2007-03-21 | 2010-03-23 | Stats Chippac, Ltd. | Method of forming solder bump on high topography plated Cu |
| JP4950743B2 (ja) * | 2007-04-17 | 2012-06-13 | 株式会社フジクラ | 積層配線基板及びその製造方法 |
| TWI364804B (en) * | 2007-11-14 | 2012-05-21 | Ind Tech Res Inst | Wafer level sensor package structure and method therefor |
| JP2010040599A (ja) * | 2008-07-31 | 2010-02-18 | Sanyo Electric Co Ltd | 半導体モジュールおよび半導体装置 |
| TW201023314A (en) * | 2008-12-02 | 2010-06-16 | Aflash Technology Co Ltd | Semiconductor chip packaging structure |
| JP5249080B2 (ja) * | 2009-02-19 | 2013-07-31 | セイコーインスツル株式会社 | 半導体装置 |
| US20130062720A1 (en) * | 2011-03-04 | 2013-03-14 | Texas Instruments Incorporated | Extended area cover plate for integrated infrared sensor |
| US8373282B2 (en) * | 2011-06-16 | 2013-02-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer level chip scale package with reduced stress on solder balls |
| CN102446780A (zh) * | 2011-12-19 | 2012-05-09 | 南通富士通微电子股份有限公司 | 一种圆片级封装方法 |
| CN102496580B (zh) * | 2011-12-19 | 2016-02-03 | 南通富士通微电子股份有限公司 | 一种焊料凸点的形成方法 |
| CN102437066A (zh) * | 2011-12-19 | 2012-05-02 | 南通富士通微电子股份有限公司 | 一种高可靠圆片级柱状凸点封装方法 |
| CN102496585A (zh) * | 2011-12-19 | 2012-06-13 | 南通富士通微电子股份有限公司 | 一种新型圆片级封装方法 |
| CN102496584A (zh) * | 2011-12-19 | 2012-06-13 | 南通富士通微电子股份有限公司 | 一种焊料凸点的形成方法 |
| JP5965413B2 (ja) * | 2012-01-12 | 2016-08-03 | パナソニック株式会社 | 半導体装置 |
| US9355978B2 (en) * | 2013-03-11 | 2016-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging devices and methods of manufacture thereof |
| US8736062B2 (en) * | 2012-08-16 | 2014-05-27 | Infineon Technologies Ag | Pad sidewall spacers and method of making pad sidewall spacers |
| DE102012223904A1 (de) * | 2012-10-05 | 2014-04-10 | Continental Automotive Gmbh | Verfahren zum Herstellen eines elektronischen Hochstrom-Schaltkreises mittels Gasspritz-Technologie und Abdichten mit isolierendem Polymer |
| US20140253137A1 (en) * | 2013-03-08 | 2014-09-11 | Macronix International Co., Ltd. | Test pattern design for semiconductor devices and method of utilizing thereof |
| US9000587B1 (en) * | 2013-03-12 | 2015-04-07 | Maxim Integrated Products, Inc. | Wafer-level thin chip integration |
| US9082870B2 (en) * | 2013-03-13 | 2015-07-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus of packaging semiconductor devices |
| KR20150051728A (ko) * | 2013-11-05 | 2015-05-13 | 삼성전기주식회사 | 터치센서 모듈 |
| US10163828B2 (en) * | 2013-11-18 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and fabricating method thereof |
| US9379075B2 (en) * | 2014-01-28 | 2016-06-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with bump stop structure |
| WO2016051809A1 (ja) * | 2014-10-02 | 2016-04-07 | 日立化成デュポンマイクロシステムズ株式会社 | ポジ型感光性樹脂組成物、パターン硬化膜の製造方法、硬化物、層間絶縁膜、カバーコート層、表面保護膜及び電子部品 |
| WO2016121035A1 (ja) * | 2015-01-28 | 2016-08-04 | 日立化成デュポンマイクロシステムズ株式会社 | ポジ型感光性樹脂組成物、パターン硬化膜の製造方法、層間絶縁膜、カバーコート層、表面保護膜及び電子部品 |
| CN105793964A (zh) * | 2014-11-13 | 2016-07-20 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| CN105404548B (zh) * | 2015-09-30 | 2019-07-02 | 金邦达有限公司 | 一种卡片个人化数据处理系统及方法 |
| JP2017216443A (ja) * | 2016-05-20 | 2017-12-07 | ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ | 再配線層における均一性を実現するためのシステム及び方法 |
| US20180166362A1 (en) * | 2016-12-14 | 2018-06-14 | Nanya Technology Corporation | Semiconductor stacking structure and method for manufacturing thereof |
| DE102017103095A1 (de) * | 2017-02-15 | 2018-08-16 | Infineon Technologies Ag | Handhaben eines dünnen Wafers während der Chipherstellung |
| US10818627B2 (en) * | 2017-08-29 | 2020-10-27 | Advanced Semiconductor Engineering, Inc. | Electronic component including a conductive pillar and method of manufacturing the same |
| US10957672B2 (en) * | 2017-11-13 | 2021-03-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure and method of manufacturing the same |
| TWI744498B (zh) * | 2018-03-05 | 2021-11-01 | 矽品精密工業股份有限公司 | 基板結構及其製法 |
| US11477884B2 (en) * | 2018-04-04 | 2022-10-18 | Sumitomo Electric Printed Circuits, Inc. | Cover film for flexible printed circuit board and flexible printed circuit board |
| US11600590B2 (en) * | 2019-03-22 | 2023-03-07 | Advanced Semiconductor Engineering, Inc. | Semiconductor device and semiconductor package |
| JP7335036B2 (ja) | 2019-03-29 | 2023-08-29 | ラピスセミコンダクタ株式会社 | 半導体パッケージの製造方法 |
| US12113038B2 (en) * | 2020-01-03 | 2024-10-08 | Qualcomm Incorporated | Thermal compression flip chip bump for high performance and fine pitch |
| US11728308B2 (en) * | 2021-04-26 | 2023-08-15 | Nxp B.V. | Semiconductor device under bump structure and method therefor |
| CN113709972A (zh) * | 2021-09-27 | 2021-11-26 | 合肥移瑞通信技术有限公司 | 一种电路板及其制造方法、封装件 |
| US12009272B2 (en) * | 2021-11-15 | 2024-06-11 | Texas Instruments Incorporated | Integral redistribution layer for WCSP |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897399A (ja) * | 1994-09-28 | 1996-04-12 | Fujitsu Ltd | 半導体チップ及びその製造方法、半導体装置及びその製造方法並に半導体装置の実装構造 |
| JP3654485B2 (ja) | 1997-12-26 | 2005-06-02 | 富士通株式会社 | 半導体装置の製造方法 |
| US6103552A (en) * | 1998-08-10 | 2000-08-15 | Lin; Mou-Shiung | Wafer scale packaging scheme |
| JP3416545B2 (ja) * | 1998-12-10 | 2003-06-16 | 三洋電機株式会社 | チップサイズパッケージ及びその製造方法 |
| JP3389517B2 (ja) * | 1998-12-10 | 2003-03-24 | 三洋電機株式会社 | チップサイズパッケージ及びその製造方法 |
| JP4024958B2 (ja) * | 1999-03-15 | 2007-12-19 | 株式会社ルネサステクノロジ | 半導体装置および半導体実装構造体 |
| DE60022458T2 (de) * | 1999-06-15 | 2006-06-22 | Fujikura Ltd. | Halbleitergehäuse, halbleitervorrichtung, elektronikelement und herstellung eines halbleitergehäuses |
| KR100306842B1 (ko) | 1999-09-30 | 2001-11-02 | 윤종용 | 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법 |
| US6362087B1 (en) * | 2000-05-05 | 2002-03-26 | Aptos Corporation | Method for fabricating a microelectronic fabrication having formed therein a redistribution structure |
| JP3842548B2 (ja) * | 2000-12-12 | 2006-11-08 | 富士通株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP3848080B2 (ja) * | 2000-12-19 | 2006-11-22 | 富士通株式会社 | 半導体装置の製造方法 |
| JP3530158B2 (ja) | 2001-08-21 | 2004-05-24 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| JP3623209B2 (ja) * | 2002-06-18 | 2005-02-23 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP3877691B2 (ja) * | 2003-03-27 | 2007-02-07 | 松下電器産業株式会社 | 半導体装置 |
-
2004
- 2004-12-24 JP JP2004372615A patent/JP4777644B2/ja not_active Expired - Fee Related
-
2005
- 2005-12-06 US US11/294,502 patent/US7582972B2/en not_active Expired - Fee Related
-
2009
- 2009-06-23 US US12/489,544 patent/US7884008B2/en not_active Expired - Fee Related
-
2010
- 2010-12-06 US US12/960,717 patent/US20110089562A1/en not_active Abandoned
-
2013
- 2013-07-22 US US13/947,131 patent/US20130313703A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006179738A (ja) | 2006-07-06 |
| US7884008B2 (en) | 2011-02-08 |
| US20130313703A1 (en) | 2013-11-28 |
| US20090258486A1 (en) | 2009-10-15 |
| US20110089562A1 (en) | 2011-04-21 |
| US20060138671A1 (en) | 2006-06-29 |
| US7582972B2 (en) | 2009-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4777644B2 (ja) | 半導体装置およびその製造方法 | |
| CN104471680B (zh) | 垫上柱体互连结构、半导体裸片、裸片组合件及相关方法 | |
| JP3989869B2 (ja) | 半導体装置及びその製造方法 | |
| KR101547273B1 (ko) | 앵커 구조들을 갖는 솔더 마스크 형성 방법 | |
| JP4755486B2 (ja) | 半導体装置およびその製造方法 | |
| TW201742216A (zh) | 半導體裝置之製造方法、覆晶型半導體裝置之製造方法、半導體裝置及覆晶型半導體裝置 | |
| JP2004214501A (ja) | ウエハーレベル・チップサイズ・パッケージおよびその製造方法 | |
| CN108022896A (zh) | 一种芯片封装结构及其制作方法 | |
| CN115117009A (zh) | 半导体封装件 | |
| TWI239608B (en) | Semiconductor device and the manufacturing method thereof, and semiconductor wafer | |
| US7741705B2 (en) | Semiconductor device and method of producing the same | |
| JP3715637B2 (ja) | めっき方法 | |
| JP5503590B2 (ja) | 半導体装置 | |
| TWI419257B (zh) | 半導體製程、半導體元件及具有半導體元件之封裝結構 | |
| JP3988679B2 (ja) | 半導体基板 | |
| US7229851B2 (en) | Semiconductor chip stack | |
| CN115394745A (zh) | 半导体装置和制造半导体装置的方法 | |
| TW201737363A (zh) | 半導體封裝件之製造方法及半導體封裝件 | |
| JP5247998B2 (ja) | 半導体装置の製造方法 | |
| JP4971960B2 (ja) | 半導体装置の製造方法 | |
| CN111952197B (zh) | 一种半导体装置及其封装方法 | |
| US20240310733A1 (en) | Redistribution Lines and The Method Forming the Same Through Stitching | |
| JP2004063729A (ja) | 電極構造及びその形成方法 | |
| JP4461628B2 (ja) | 半導体パッケージの製造方法 | |
| JP2007281495A (ja) | 半導体基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070615 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071210 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081203 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100511 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110301 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110428 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110531 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110630 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140708 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |