JP4783022B2

JP4783022B2 - 半導体集積回路装置

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Publication number: JP4783022B2
Application number: JP2005009344A
Authority: JP
Inventors: 毅吉田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-01-17
Filing date: 2005-01-17
Publication date: 2011-09-28
Anticipated expiration: 2025-01-17
Also published as: US20060164130A1; JP2006196841A; US7504703B2

Description

本発明は、半導体集積回路装置に関し、例えば、ＳＲＡＭ（Static Random Access Memory）およびフリップフロップ回路部のウェルの配置に関する。

近時、半導体集積回路装置の集積度の向上とともに、電源電圧が１．０Ｖ近傍にまで下がりつつある。これに伴いＳＲＡＭのデータ保持能力が問題になってきている。ＳＲＡＭは、電圧情報を保持することを特徴としているため、電源電圧が低下すると、ノイズ等による微小な電圧の変化に起因して保持するデータが破壊されやすくなる。この結果、ＳＲＡＭの不良問題がクローズアップされてきている。

その中でも、特に、ソフトエラーは、ＳＲＡＭ製品がその信頼性問題で出荷できないほど深刻な問題になっている。ソフトエラーとは、α線や中性子線等の微粒子が素子に当たり、そのエネルギーで電子／正孔対が形成され、これらの電荷が素子の保持するデータを破壊する現象である。

このようなデータ破壊の問題に対する回路的な対策として、ＥＣＣ（Error Correct Circuit）回路を搭載させることが主流となりつつある。ＥＣＣ回路は、メモリのセルデータに加えてパリティビットを検査することにより、セルデータの破壊の検出および修復を自動的に行う。ＥＣＣ回路を用いた対策は、セルデータの破壊が少ない場合、有効である。

しかしながら、ＥＣＣ回路を用いたソフトエラー対策であっても、以下の理由により、対応しきれない場合がある。現在、特開2003-100904号公報（特許文献１）の図１に示されるように、メモリセルの集積度を上げるために、直線形状のｎ型のウェルＮＷＥＬ、ｐ型のウェルＰＷＥＬが形成されている。そして、メモリセルを構成する各トランジスタは、これらウェルＮＷＥＬ、ＰＷＥＬ内に形成されている。したがって、ウェルＮＷＥＬ、ＰＷＥＬの延びる方向において隣接するメモリセルは、同じウェルを共有している。このため、α線や中性子線等の微粒子の衝突によって発生した電子および正孔が、ウェルＮＷＥＬ、ＰＷＥＬを伝わって、他のトランジスタに対して影響を及ぼす可能性が高い。すなわち、多数のセルデータが同時に連鎖的に破壊されるため、ＥＣＣ回路を以ってしても、全てのセルデータを修復することが不可能となる。このため、ＥＣＣ回路を用いたソフトエラー対策も、完全な対策とはなり得ていない。
特開2003-100904号公報

本発明は、ソフトエラーによる影響が多数の素子に及ぶことを回避可能な半導体集積回路装置を提供しようとするものである。

第１面を有する半導体基板と、第１導電型の複数の第１ウェルおよび第２導電型の複数の第２ウェルからなり、複数の前記第１ウェルが１つの前記第２ウェルを囲み且つ複数の前記第２ウェルが１つの前記第１ウェルを囲むように前記第１面において配置された複数のウェルと、各々が、前記第２導電型の第１トランジスタおよび前記第１導電型の第２トランジスタからなる第１インバータと、前記第２導電型の第３トランジスタおよび前記第１導電型の第４トランジスタからなる前記第２インバータと、前記第１インバータの出力と一端を電気的に接続された第１導電型の第５トランジスタと、前記第２インバータの出力と一端を電気的に接続された第１導電型の第６トランジスタとを具備し、且つ前記第１インバータおよび第２インバータが入力と出力とを互い違い電気的に接続された、複数のメモリセルと、を具備し、各々が相互に隣接する１つの前記第１ウェルおよび１つの前記第２ウェルからなり且つ相互に重複しない複数のウェル対の各々の中に前記複数のメモリセルの各々が形成され、前記複数のメモリセルの各々について、対応する１つの前記ウェル対において、前記第１ウェル内に前記第１、第３トランジスタが形成され、前記第２ウェル内に前記第２、第４、第５、第６トランジスタが形成されており、前記複数のメモリセルの各々について、対応する１つの前記ウェル対において、トランジスタとしては、前記第１乃至前記第６トランジスタのみが形成されている、ことを特徴とする。

第１面を有する半導体基板と、第１導電型の複数の第１ウェルおよび第２導電型の複数の第２ウェルからなり、複数の前記第１ウェルが１つの前記第２ウェルを囲み且つ複数の前記第２ウェルが１つの前記第１ウェルを囲むように前記第１面において配置された複数のウェルと、各々が、前記第２導電型の第１トランジスタおよび前記第１導電型の第２トランジスタからなる第１インバータと、前記第２導電型の第３トランジスタおよび前記第１導電型の第４トランジスタからなる前記第２インバータと、前記第１インバータの出力と一端を電気的に接続された第１導電型の第５トランジスタと、前記第２インバータの出力と一端を電気的に接続された第１導電型の第６トランジスタとを具備し、且つ前記第１インバータおよび第２インバータが入力と出力とを互い違い電気的に接続された、複数のメモリセルと、を具備し、各々が並んで隣接する前記第２ウェルと前記第１ウェルと前記第２ウェルからなる複数のウェル群の各々の中に前記複数のメモリセルの各々が形成される、ことを特徴とする。

本発明によれば、ソフトエラーによる影響が多数の素子に及ぶことを回避可能な半導体集積回路装置を提供できる。

以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

図１は、本発明の実施形態に係る半導体集積回路装置のウェルの配置を示す上面図である。図１に示すように、半導体基板の表面に、複数のｎ型のウェル（ｎウェル）１およびｐ型のウェル（ｐウェル）２が設けられている。そして、ウェル１は、複数のウェル２により周囲を囲まれ、ウェル２は、複数のウェル１により周囲を囲まれている。典型的には、ウェル１、ウェル２は、方形形状を有し、紙面の上下方向、および左右方向において、ウェル１、ウェル２が順次交互に配置される。この結果、ウェル１、ウェル２は、市松模様状に分布している。

各ウェル１、２の周囲の半導体基板１１の表面には、図２に示すように、ＳＴＩ（Shallow Trench Isolation）構造等の素子分離絶縁膜１２が形成されている。特許文献１の図１の場合、複数のメモリセルがウェルＮＷＥＬ、ＰＷＥＬを共有できるように、素子分離絶縁膜によりウェルＮＷＥＬ、ＰＷＥＬが分断されないようにする必要があった。このため、図２の破線に示すように、ウェルの底は、素子分離絶縁膜１２の底より深い位置に位置する。これに対して、本実施形態では、このような構成とする必要は無く、ウェル１、２の底は、素子分離絶縁膜１２の底より浅い位置に形成されている。この結果、各ウェル１、２は、他のウェル１、２から完全に電気的に絶縁される。

ウェル１内にはｐ型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成され、ウェル２内にはｎ型のＭＩＳＦＥＴが形成される。図２に示すように、トランジスタ３は、少なくとも、半導体基板１１上に、ゲート絶縁膜（図示せぬ）を介して設けられたゲート電極１３、ゲート電極１３下方のチャネル領域を挟むように半導体基板１１の表面に形成された１対のソース／ドレイン領域１４を含んでいる。

相互に隣接する２つのウェル１、２内の複数のトランジスタ３により、１ビットの情報を保持可能な素子が形成される。この素子は、この２つ１組のウェル１、２（ウェル対）内に収まっており、他のウェル１、２には到達していない。このような素子として、例えば、フリップフロップ回路に代表されるラッチ回路、およびＳＲＡＭのメモリセルが挙げられる。

フリップフロップ回路は、図３に示すように、例えば２つのインバータＩＶ１、ＩＶ２からなる。インバータＩＶ１は、直列接続されたｐ型のトランジスタＱＰ１、ｎ型のトランジスタＱＮ１から構成される。インバータＩＶ２は、直列接続されたｐ型のトランジスタＱＰ２、ｎ型のトランジスタＱＮ２から構成される。インバータＩＶ１の入力端、および出力端は、インバータＩＶ２の出力端、入力端とそれぞれ接続される。

ＳＲＡＭのメモリセルＭＣは、図４に示すように、例えばインバータＩＶ１、ＩＶ２と、トランスファートランジスタＴ１、Ｔ２と、を有する。インバータＩＶ１は、直列接続された、ｐ型のロードトランジスタＬ１と、ｎ型のドライバトランジスタＤ１とからなる。ロードトランジスタＬ１のゲートとドライバトランジスタＤ１のゲートとは相互に接続される。インバータＩＶ１の、ロードトランジスタＬ１側の端部には、電源電位ＶＤＤが供給され、ドライバトランジスタＤ１側の端部には接地電位ＶＳＳが供給される。

同様に、インバータＩＶ２は、直列接続された、ｐ型のロードトランジスタＬ２と、ｎ型のドライバトランジスタＤ２とからなる。ロードトランジスタＬ２のゲートとドライバトランジスタＤ２のゲートとは相互に接続される。インバータＩＶ２の、ロードトランジスタＬ２側の端部には電源電位ＶＤＤが供給され、ドライバトランジスタＤ２側の端部には、接地電位ＶＳＳが供給される。

インバータＩＶ１の入力端とインバータＩＶ２の出力端とは接続され、インバータＩＶ１の出力端とインバータＩＶ２の入力端とは接続されている。インバータＩＶ１の出力端は、ｎ型のトランスファートランジスタＴ１を介してビット線ＢＬと接続され、インバータＩＶ２の出力端は、ｎ型のトランスファートランジスタＴ２を介してビット線／ＢＬと接続される。トランスファートランジスタＴ１、Ｔ２のゲートはワード線ＷＬと接続されている。

図５は、メモリセルＭＣの構造の一例を示す上面図である。図５に示すように、ｎウェル１内に、Ｔ字形状の活性領域ＡＡ１が形成される。Ｔ字形状の活性領域ＡＡ１の突出部のコンタクトＣ１は、電源電位ＶＤＤの供給端と電気的に接続される。活性領域ＡＡの相互に向き合う端部には、コンタクトＣ２、Ｃ３が形成される。

活性領域ＡＡ１の上方にゲート電極Ｇ１、Ｇ２が設けられる。ゲート電極Ｇ１、Ｇ２は、活性領域ＡＡ１を横断し、ｎウェル１の上方からｐウェル２の上方に亘る。ゲート電極Ｇ１、Ｇ２上に、コンタクトＣ４、Ｃ５がそれぞれ設けられる。ゲート電極Ｇ１と、活性領域ＡＡ１のゲート電極Ｇ１の上下の部分内の拡散層とは、ロードトランジスタＬ１を構成する。ゲート電極Ｇ２と、活性領域ＡＡ１のゲート電極Ｇ２の上下の部分内の拡散層は、ロードトランジスタＬ２を構成する。

ｐウェル２内に、活性領域ＡＡ１と平行に活性領域ＡＡ２が設けられる。活性領域ＡＡ２は、ゲート電極Ｇ１、Ｇ２の下方を通過する。ゲート電極Ｇ１と、活性領域ＡＡ２のゲート電極Ｇ１の上下の部分内の拡散層は、ドライバトランジスタＤ１を構成する。ゲート電極Ｇ２と、活性領域ＡＡ２のゲート電極Ｇ２の上下の部分内の拡散層は、ドライバトランジスタＤ２を構成する。

活性領域ＡＡ２は、突出部を有しており、この突出部にコンタクトＣ６が形成される。コンタクトＣ６は接地電位ＶＳＳの供給端と電気的に接続される。活性領域ＡＡ２と直交する方向に、長方形状の活性領域ＡＡ３、ＡＡ４が設けられる。活性領域ＡＡ２の一端と、活性領域ＡＡ３の一端とは接続されており、この接続部分にコンタクトＣ７が設けられる。活性領域ＡＡ３上には、コンタクトＣＣ９が設けられる。コンタクトＣ９は、ビット線ＢＬと電気的に接続される。

活性領域ＡＡ２の他端と、活性領域ＡＡ４の一端とは接続されており、この接続部分にコンタクトＣ８が設けられる。活性領域ＡＡ４上には、コンタクトＣ１０が設けられる。コンタクトＣ１０は、ビット線／ＢＬと電気的に接続される。

活性領域ＡＡ３、ＡＡ４の上方に、活性領域ＡＡ３、ＡＡ４を横断するように、ゲート電極Ｇ３が設けられる。ゲート電極Ｇ３は、ワード線ＷＬとして機能する。ゲート電極Ｇ３と、活性領域ＡＡ３のゲート電極Ｇ３の左右の部分内の拡散層は、トランスファートランジスタＴ１を構成する。ゲート電極Ｇ３と、活性領域ＡＡ４のゲート電極Ｇ３の左右の部分内の拡散層は、トランスファートランジスタＴ２を構成する。

コンタクトＣ２、Ｃ５、Ｃ７は、上層の配線層により相互に電気的に接続される。コンタクトＣ３、Ｃ４、Ｃ８は、上層の配線層により相互に電気的に接続される。

図５に示す構造により、１つのｎウェル１と１つのｐウェル２とからなるウェル対内に収まるＳＲＡＭメモリセルＭＣが実現される。このようなメモリセルが、図１に示す配置の各ウェル対内にそれぞれ配置される。この状態が、図６に示されている。各ウェル１、２は、１つのウェル対にのみ属し、複数のウェル対に共有されない。

本発明の実施形態に係る半導体集積回路装置によれば、ｎウェル１およびｐウェル２の一方が他方の周囲を囲み、各ウェル１、２の底は素子分離絶縁膜１２の底より浅い位置に形成されている。このため、各ウェル１、２が、相互に電気的に絶縁される。そして、相互に隣接する１つのｎウェル１と１つのｐウェル２からなるウェル対内に、１ビットの情報を保持可能な素子が収まるように形成される。このため、各素子が相互に電気的に分離されるため、ソフトエラーによるデータ破壊が、複数の素子へと伝搬することが回避される。よって、エラーの少ない半導体集積回路装置を実現できる。特に、電源電圧の低いＳＲＡＭのメモリセルに本実施形態が適用された場合、ソフトエラー耐性の高いＳＲＡＭを得ることができる。

（変形例）
上記したように、図５に示す構造を採用することにより、ウェル対ごとに独立したＳＲＡＭメモリセルを実現できる。図５に示す構造の他に、いわゆる点対称型と呼ばれるＳＲＡＭメモリセルが知られている。従来は、点対称型メモリセルの場合も、特許文献１の図１に示されように、長方形状のウェルＮＷＥＬ、ＰＷＥＬが順次、交互に配置され、このような構成のウェルＮＷＥＬ、ＰＷＥＬ内に、メモリセルが形成されていた。これに対して、本実施形態の変形例では、図１に示す配置のｎウェル１、ｐウェル２内に、点対称型のメモリセルＭＣが形成される。

図７は、本発明の実施形態の他の例に係る半導体集積回路装置の主要部を示す上面図である。図７において破線により囲まれた部位が１ビットのＳＲＡＭメモリセルＭＣを構成する。図７に示すように、メモリセルＭＣは、２つのｐウェル２、およびこれに挟まれた１つのｎウェル（ウェル群）に亘る。メモリセルＭＣは、同じ方向に沿う４つの活性領域（アクティブ領域）ＡＡ１１乃至ＡＡ１４を有する。活性領域ＡＡ１１、ＡＡ１４は、ｐウェル２内に形成され、活性領域ＡＡ１２、ＡＡ１３は、ｎウェル１内に形成される。

ゲート電極Ｇ１１が、活性領域ＡＡ１１、ＡＡ１２、ＡＡ１３の上方を亘る。ゲート電極Ｇ１１と、活性領域ＡＡ１１のゲート電極Ｇ１１の上下側の部分内の拡散層は、ドライバトランジスタＤ１を構成する。活性領域ＡＡ１１のゲート電極Ｇ１１の下側の部分は、接地電位ＶＳＳの供給端と電気的に接続される。

ゲート電極Ｇ１１と、活性領域ＡＡ１２のゲート電極Ｇ１１の上下側の部分内の拡散層は、ロードトランジスタＬ１を構成する。活性領域ＡＡ１３のゲート電極の下側の部分は、電源電位ＶＤＤの供給端と電気的に接続される。

ゲート電極Ｇ１２が活性領域ＡＡ１１の上方を亘る。ゲート電極Ｇ１２と、活性領域ＡＡ１１のゲート電極Ｇ１２の上下側の部分内の拡散層は、トランスファートランジスタＴ１を構成する。ゲート電極Ｇ１１、Ｇ１２の間の拡散領域ＡＡ１１上に設けられたコンタクトＣ１１は、上層の配線層を介して活性領域ＡＡ１２上のコンタクトＣ１２と電気的に接続される。

ゲート電極Ｇ１３が、活性領域ＡＡ１２、ＡＡ１３、ＡＡ１４の上方を亘る。ゲート電極Ｇ１３と、活性領域ＡＡ１４のゲート電極Ｇ１３の上下側の部分内の拡散層は、ドライバトランジスタＤ２を構成する。活性領域ＡＡ１４のゲート電極Ｇ１３の上側の部分は、接地電位ＶＳＳの供給端と電気的に接続される。

ゲート電極Ｇ１３と、活性領域ＡＡ１３のゲート電極の上下側の部分内の拡散層は、ロードトランジスタＬ２を構成する。活性領域ＡＡ１３のゲート電極Ｇ１３の上側の部分は、電源電位ＶＤＤの供給端と電気的に接続される。

ゲート電極Ｇ１４が活性領域ＡＡ１４の上方を亘る。ゲート電極Ｇ１４と、活性領域ＡＡ１４のゲート電極Ｇ１４の上下側の部分内の拡散層は、トランスファートランジスタＴ２を構成する。ゲート電極Ｇ１３、Ｇ１４の間の拡散領域ＡＡ１４上に設けられるコンタクトＣ１３は、上層の配線層を介して活性領域ＡＡ１３上のコンタクトＣ１４と電気的に接続される。

コンタクトＣ１２は、活性領域ＡＡ１２とゲート電極Ｇ１３とを接続する。コンタクトＣ１４は、活性領域ＡＡ１３とゲート電極Ｇ１１とを接続する。

点対称型のメモリセルの場合、ゲート電極が延びる方向において隣接する２つのメモリセルＭＣが、１つのｐウェル２を共有する。このため、あるメモリセルＭＣの一部を構成するウェル２は、ゲート電極が延びる方向において隣接する他のメモリセルＭＣの一部を構成するウェル２と電気的に接続される。しかしながら、活性領域の延びる方向においては、同導電型のウェル１、２は接していないため、あるメモリセルＭＣ内で発生したソフトエラーによる影響は、最大でも、ゲート電極が延びる方向において隣接するメモリセルＭＣまでに抑えられる。すなわち、ソフトエラーによる影響は、特許文献１の場合より狭い範囲に限定される。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明の実施形態に係る半導体集積回路装置のウェルの配置を示す上面図。本実施形態に係る半導体集積回路装置の主要部を示す断面図。典型的なフリップフロップ回路を示す回路図。典型的なＳＲＡＭメモリセルを示す回路図。ＳＲＡＭメモリセルの構造の一例を示す上面図。本実施形態に係る半導体集積回路装置の主要部を示す上面図。本発明の実施形態の他の例に係る半導体集積回路装置の主要部を示す上面図。

符号の説明

１、２…ウェル、３…トランジスタ、１１…ゲート絶縁膜、１２…素子分離絶縁膜、１３…ゲート電極、１４…ソース／ドレイン領域、ＩＶ１、ＩＶ２…インバータ、ＱＰ１、ＱＰ２、ＱＮ１、ＱＮ２、Ｌ１、Ｌ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２…トランジスタ、ＢＬ、／ＢＬ…ビット線、ＷＬ…ワード線、ＡＡ１−ＡＡ３、ＡＡ１１−ＡＡ１４…活性領域、Ｃ１−Ｃ１４…コンタクト、Ｇ１−Ｇ３、Ｇ１１−Ｇ１４…ゲート電極。

Claims

第１面を有する半導体基板と、
第１導電型の複数の第１ウェルおよび第２導電型の複数の第２ウェルからなり、複数の前記第１ウェルが１つの前記第２ウェルを囲み且つ複数の前記第２ウェルが１つの前記第１ウェルを囲むように前記第１面において配置された複数のウェルと、
各々が、前記第２導電型の第１トランジスタおよび前記第１導電型の第２トランジスタからなる第１インバータと、前記第２導電型の第３トランジスタおよび前記第１導電型の第４トランジスタからなる前記第２インバータと、前記第１インバータの出力と一端を電気的に接続された第１導電型の第５トランジスタと、前記第２インバータの出力と一端を電気的に接続された第１導電型の第６トランジスタとを具備し、且つ前記第１インバータおよび第２インバータが入力と出力とを互い違い電気的に接続された、複数のメモリセルと、
を具備し、
各々が相互に隣接する１つの前記第１ウェルおよび１つの前記第２ウェルからなり且つ相互に重複しない複数のウェル対の各々の中に前記複数のメモリセルの各々が形成され、
前記複数のメモリセルの各々について、対応する１つの前記ウェル対において、前記第１ウェル内に前記第１、第３トランジスタが形成され、前記第２ウェル内に前記第２、第４、第５、第６トランジスタが形成されており、
前記複数のメモリセルの各々について、対応する１つの前記ウェル対において、トランジスタとしては、前記第１乃至前記第６トランジスタのみが形成されている、
ことを特徴とする半導体集積回路装置。
第１面を有する半導体基板と、
第１導電型の複数の第１ウェルおよび第２導電型の複数の第２ウェルからなり、複数の前記第１ウェルが１つの前記第２ウェルを囲み且つ複数の前記第２ウェルが１つの前記第１ウェルを囲むように前記第１面において配置された複数のウェルと、
各々が、前記第２導電型の第１トランジスタおよび前記第１導電型の第２トランジスタからなる第１インバータと、前記第２導電型の第３トランジスタおよび前記第１導電型の第４トランジスタからなる前記第２インバータと、前記第１インバータの出力と一端を電気的に接続された第１導電型の第５トランジスタと、前記第２インバータの出力と一端を電気的に接続された第１導電型の第６トランジスタとを具備し、且つ前記第１インバータおよび第２インバータが入力と出力とを互い違い電気的に接続された、複数のメモリセルと、
を具備し、
各々が並んで隣接する前記第２ウェルと前記第１ウェルと前記第２ウェルからなる複数のウェル群の各々の中に前記複数のメモリセルの各々が形成されており、
前記複数のメモリセルの各々について、対応する１つのウェル群中において、第１の前記第１ウェル内に前記第２、第５トランジスタが形成され、前記第２ウェル内に前記第１、第３トランジスタが形成され、第２の前記第１ウェル内に前記第４、第６トランジスタが形成されている、
ことを特徴とする半導体集積回路装置。