JP4786730B2 - 電界効果型トランジスタおよびその製造方法 - Google Patents

Description

この発明は、窒化物系III‐Ｖ族化合物半導体で作製された電界効果型トランジスタに関し、特に、ノーマリオフタイプの電界効果型トランジスタとその製造方法に関する。

従来、窒化物系III‐Ｖ族化合物半導体を用いたＡｌＧａＮ／ＧａＮへテロ構造電界効果型トランジスタ(ＨＦＥＴ)では、ウルツ鉱構造を採る窒化物系III‐Ｖ族化合物半導体のＣ面が基板表面と平行になるようにしている。このため、ピエゾ効果や自発分極により電子が誘起され、ＡｌＧａＮ／ＧａＮ界面に２次元電子ガス(２ＤＥＧ)が形成される。その結果、上記トランジスタは、ゲート電圧がゼロの場合でも、ソース‐ドレイン間に電圧を印加するとドレイン電流が流れることからノーマリオンタイプのトランジスタと呼ばれる。

ところで、一般的な回路への応用を考えた場合、ゲート電圧ゼロの場合にドレイン電流が流れることの無いノーマリオフタイプのトランジスタがより望ましいことから、ノーマリオフ化のためのいくつかの方法が試みられている。

すなわち、特許文献１(特開２０００−２７７７２４号公報)には、ゲート電極下のＡｌＧａＮ層をドライエッチングによって薄層化することで２ＤＥＧの量を調整してノーマリオフ化を図る技術が開示されている。

また、非特許文献１(電子情報通信学会技術研究報告ＥＤ２００５−１９９〜２０８、Ｐ３５)には、ピエゾ効果や自発分極の生じないウルツ鉱構造の無極性面を用いることでノーマリオフ化を図る技術が開示されている。

また、非特許文献２(ｐｈｙｓ．ｓｔａｔ．ｓｏｌ．(ａ)Ｖｏｌ．２０４、 ｐ２０６４)には、ＳｉのＭＯＳトランジスタと同様な、ＡｌＧａＮ／ＧａＮヘテロ構造を用いないＭＩＳ構造トランジスタを用いることでノーマリオフ化を図る技術が開示されている。

ところで、ノーマリオフ化に際して問題となるのは、次の(1),(2)の点をいかにして達成するかということにある。

(１) オン抵抗の増大を避ける。

(２) 高いチャネル移動度を維持する。

これに対して、特許文献１の技術では、ソース／ドレイン領域に２ＤＥＧが存在するので、コンタクト領域でのオン抵抗の増大を回避できるが、チャネル領域での２ＤＥＧが減少すると共に、ドライエッチングによる薄層化のダメージがチャネル移動度を低下させるので、オン抵抗の増大が生じる。

また、非特許文献１の技術のように、ウルツ鉱構造の無極性面(例えば、ａ面やｍ面)を用いた場合、ＡｌＧａＡｓ／ＧａＡｓ構造の場合と同じように、キャリアを生じさせるためにはＡｌＧａＮ層にドーピングを行なう必要がある。その際、ソースやドレインのコンタクト抵抗を低減するためには、ＡｌＧａＮ層のドーピング濃度を増やさなければいけないが、ドーピング濃度を増し過ぎるとゲートリーク電流が増大してしまう。

また、非特許文献２の技術では、２ＤＥＧを形成させる場合に比べてチャネル移動度が低いことから、オン抵抗をどうしても低減できないという問題が有る。

このように、低いコンタクト抵抗を有し、かつ高いチャネル移動度を維持した状態でノーマリオフ型のトランジスタを実現することがいかに困難であるかが分る。

特開２０００−２７７７２４号公報

電子情報通信学会技術研究報告ＥＤ２００５−１９９〜２０８、Ｐ３５ ｐｈｙｓ．ｓｔａｔ．ｓｏｌ．(ａ)Ｖｏｌ．２０４、 ｐ２０６４

そこで、この発明の課題は、低いコンタクト抵抗を有し、かつ、オン抵抗の増大を回避できて高いチャネル移動度を維持できるノーマリオフ動作の電界効果型トランジスタを提供することにある。

上記課題を解決するため、この発明の電界効果型トランジスタは、表面の予め定められた箇所に形成された表面加工部を有する基板と、
上記基板上に形成されたバッファ層と、
上記バッファ層上に形成されていると共に上記表面加工部に対応する箇所に生成された転位を有するが上記転位を核とするＶ字状の非成長領域であるＶ欠陥を有さない第１の窒化物系III‐Ｖ族化合物半導体層と、
上記第１の窒化物系III‐Ｖ族化合物半導体層上に形成されていると共に上記転位を核とするＶ字状の非成長領域であるＶ欠陥を有する第２の窒化物系III‐Ｖ族化合物半導体層と、
上記第２の窒化物系III‐Ｖ族化合物半導体層上に上記Ｖ欠陥を埋めないように形成されており、かつ上記Ｖ欠陥に連なる非成長領域を有していると共に上記Ｖ欠陥とは別の新たなＶ欠陥を有していない第３の窒化物系III‐Ｖ族化合物半導体層と、
上記第３の窒化物系III‐Ｖ族化合物半導体層上に形成されており、上記Ｖ欠陥および上記Ｖ欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっていると共に上記Ｖ欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する第４の窒化物系III‐Ｖ族化合物半導体層とを備え、
上記第１から第３の窒化物系III‐Ｖ族化合物半導体層がチャネル層を構成し、上記第４の窒化物系III‐Ｖ族化合物半導体層が障壁層を構成し、上記第３の窒化物系III‐Ｖ族化合物半導体層と上記第４の窒化物系III‐Ｖ族化合物半導体層とがヘテロ接合を構成し、
上記第４の窒化物系III‐Ｖ族化合物半導体層の上記平坦部上にソース電極とドレイン電極が形成され、
上記第４の窒化物系III‐Ｖ族化合物半導体層の上記薄層部上にゲート電極が形成されていることを特徴としている。

この発明の電界効果型トランジスタによれば、上記チャネル層と障壁層によるヘテロ接合の界面付近の上記チャネル層をなす第３の窒化物系III‐Ｖ族化合物半導体層では、上記障壁層の平坦部に面する領域に上記平坦部の厚さと組成に応じた２次元電子ガスが形成される。一方、上記チャネル層をなす第２,第３の窒化物系III‐Ｖ族化合物半導体層のうちで上記障壁層の薄層部に面する領域には、２次元電子ガスがほとんど形成されない。したがって、上記障壁層のうちの上記薄層部上にゲート電極を形成することによって、ノーマリオフ動作の電界効果型トランジスタを実現可能となる。

また、上記障壁層の薄層部は、上記Ｖ欠陥および上記Ｖ欠陥に連なる非成長領域上に形成されているので、エッチングを行うことなく平坦部よりも薄くできる。よって、この発明によれば、エッチングダメージがチャネル移動度を低下させることがなく、オン抵抗の増大を回避できる。なお、上記障壁層の薄層部の厚さは、一例として上記平坦部の厚さの５０％以下である。

また、一実施形態の電界効果型トランジスタでは、上記Ｖ欠陥が、規則性を持って並んでいる。

この実施形態によれば、上記Ｖ欠陥をゲート電極の下に集中的に配置させることが容易である。

また、一実施形態の電界効果型トランジスタでは、上記規則性を持って並んでいるＶ欠陥の上に形成されたゲート電極を有する。

この実施形態によれば、上記障壁層のうち、上記Ｖ欠陥上の薄層部上にゲート電極が形成されるので、ノーマリオフ動作の電界効果型トランジスタを実現できる。

また、一実施形態の電界効果型トランジスタでは、上記第４の窒化物系III‐Ｖ族化合物半導体層とゲート電極との間に形成された絶縁膜を有する。

この実施形態によれば、絶縁膜が形成されていない場合に比べて、ピンチオフ電圧を大きくできるので、回路応用に適する。一例として、上記絶縁膜が形成されていない場合にはピンチオフ電圧が０Ｖ程度であるのに対して、上記絶縁膜を形成することでピンチオフ電圧を＋２Ｖ〜＋３Ｖ程度にすることができる。

また、一実施形態の電界効果型トランジスタの製造方法では、基板上にレジストまたはエッチング耐性を有する材料でマスクパターンを形成し、
上記基板のうち上記マスクパターンで覆われていない部分をエッチングすることによって、上記基板の予め定められた部分に凸状の表面加工部を形成し、
上記基板上にバッファ層を形成し、
上記凸状の表面加工部に対応する箇所から転位が生じるが上記転位を核とするＶ字状の非成長領域であるＶ欠陥が生じない成長温度条件で上記バッファ層上にチャネル層を構成する第１の窒化物系III‐Ｖ族化合物半導体層を成長させ、
上記第１の窒化物系III‐Ｖ族化合物半導体層上に上記Ｖ欠陥が生じる成長温度条件でチャネル層を構成する第２の窒化物系III‐Ｖ族化合物半導体層を成長させ、
上記第２の窒化物系III‐Ｖ族化合物半導体層上に上記第２の窒化物系III‐Ｖ族化合物半導体層に生じたＶ欠陥を埋めないと共に上記Ｖ欠陥に連なる非成長領域が生じるが上記Ｖ欠陥とは別の新たなＶ欠陥を生じないような成長温度条件でチャネル層を構成する第３の窒化物系III‐Ｖ族化合物半導体層を成長させ、
上記Ｖ欠陥および上記Ｖ欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっており、かつ上記Ｖ欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する障壁層となると共に上記第３の窒化物系III‐Ｖ族化合物半導体層とでヘテロ接合をなす第４の窒化物系III‐Ｖ族化合物半導体層を上記第３の窒化物系III‐Ｖ族化合物半導体層上に形成し、
上記第４の窒化物系III‐Ｖ族化合物半導体層の上記平坦部上にソース電極とドレイン電極を形成し、
上記第４の窒化物系III‐Ｖ族化合物半導体層の上記薄層部上にゲート電極を形成するする。

この実施形態の製造方法によれば、マスクパターンにより上記基板をエッチングして形成した凸状の表面加工部に起因する転位が第１の窒化物系III‐Ｖ族化合物半導体層に形成され、上記転位を核とするＶ欠陥が第２の窒化物系III‐Ｖ族化合物半導体層に形成され、上記Ｖ欠陥に連なる非成長領域が第３の窒化物系III‐Ｖ族化合物半導体層に形成される。そして、上記障壁層の薄層部は、上記Ｖ欠陥および上記Ｖ欠陥に連なる非成長領域上に形成されて、エッチングを行うことなく平坦部よりも薄くなされるからチャネル移動度を低下させることがない。また、チャネル層をなす第２,第３の窒化物系III‐Ｖ族化合物半導体層のうちで上記障壁層の薄層部に面する領域には、２次元電子ガスがほとんど形成されない。よって、上記障壁層のうちの上記薄層部上にゲート電極を形成することによって、高いチャネル移動度を維持できると共にノーマリオフ動作の電界効果型トランジスタを実現可能となる。

また、一実施形態の電界効果型トランジスタの製造方法では、上記基板をエッチングする方法が、ドライエッチングまたはウェットエッチング、あるいはドライエッチングとウェットエッチングとの組み合わせである。

この実施形態によれば、上記基板の材質に応じて、ウェットエッチングが可能な場合は、ウェットエッチングを行い、ウェットエッチングが難しい場合にはドライエッチングを行うことができる。また、ドライエッチングとウェットエッチングとを組み合わせて両者の特長を活用することもできる。

また、一実施形態の電界効果型トランジスタの製造方法では、上記基板が、ウェットエッチングが容易でない材料で作製されている場合には、ドライエッチングで上記基板をエッチングする。

この実施形態によれば、溶液によるウェットエッチングが困難であるサファイア、炭化珪素(ＳｉＣ)あるいはＧａＮなどの窒化物系III‐Ｖ族化合物半導体層で上記基板が作製されている場合には、ドライエッチングを採用することによって上記基板を容易にエッチングできる。

また、一実施形態の電界効果型トランジスタの製造方法では、上記ドライエッチングに用いるエッチングガスが、塩素系ガスである。

この実施形態によれば、塩素系のガス(塩素、塩化珪素、塩化硼素など)をドライエッチングのエッチングガスとして使用することで、溶液によるウェットエッチングが困難な材料で作製された基板に対して有効なエッチングが可能である。

また、一実施形態の電界効果型トランジスタの製造方法では、基板上に選択成長のためのマスク材料をパターニングし、上記基板上の予め定められた箇所に上記パターニングしたマスク材料による表面加工部を形成し、
上記基板上にバッファ層を形成し、
上記表面加工部に対応する箇所から転位が生じるが上記転位を核とするＶ字状の非成長領域であるＶ欠陥が生じない成長温度条件で上記バッファ層上にチャネル層を構成する第１の窒化物系III‐Ｖ族化合物半導体層を成長させ、
上記第１の窒化物系III‐Ｖ族化合物半導体層上に上記Ｖ欠陥が生じる成長温度条件で第２の窒化物系III‐Ｖ族化合物半導体層を成長させ、
上記第２の窒化物系III‐Ｖ族化合物半導体層上に上記第２の窒化物系III‐Ｖ族化合物半導体層に生じたＶ欠陥を埋めないと共に上記Ｖ欠陥に連なる非成長領域が生じるが上記Ｖ欠陥とは別の新たなＶ欠陥を生じないような成長温度条件でチャネル層を構成する第３の窒化物系III‐Ｖ族化合物半導体層を成長させ、
上記Ｖ欠陥および上記Ｖ欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっており、かつ上記Ｖ欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する障壁層となると共に上記第３の窒化物系III‐Ｖ族化合物半導体層とでヘテロ接合をなす第４の窒化物系III‐Ｖ族化合物半導体層を上記第３の窒化物系III‐Ｖ族化合物半導体層上に形成し、
上記第４の窒化物系III‐Ｖ族化合物半導体層の上記平坦部上にソース電極とドレイン電極を形成し、
上記第４の窒化物系III‐Ｖ族化合物半導体層の上記薄層部上にゲート電極を形成する。

この実施形態の製造方法によれば、上記基板にマスク材料をパターニングすることで表面加工部を形成するので、基板をエッチングする必要がなく、基板表面の平坦性を維持できる。すなわち、基板表面をドライエッチング加工する場合には、基板の表面に加工荒れが発生することが避けられない。また、この実施形態によれば、ドライエッチングによる加工で表面加工部を形成する場合に比べて表面加工部をさらに微細にパターニングすることが可能となる。

また、一実施形態の電界効果型トランジスタの製造方法では、上記選択成長のためのマスク材料が、酸化珪素である。

この実施形態の製造方法によれば、選択成長のためのマスク材料(表面加工部)を酸化珪素(ＳｉＯ_２)としたことで、上記表面加工部上にＧａＮの堆積が起こりにくいから、上記表面加工部上で選択成長させ易くなる。

また、一実施形態の電界効果型トランジスタの製造方法では、上記第１の窒化物系III‐Ｖ族化合物半導体層の成長温度が、１０００℃以上である。

この実施形態の製造方法によれば、上記第１の窒化物系III‐Ｖ族化合物半導体層にピットが形成されるのを防ぐことができる。

また、一実施形態の電界効果型トランジスタの製造方法では、上記第２の窒化物系III‐Ｖ族化合物半導体層の成長温度が、７００℃以上かつ９００℃以下である。

この実施形態の製造方法によれば、上記成長温度の下限が７００℃未満の場合や上記成長温度の上限が９００℃を超える場合に比べて、上記第２の窒化物系III‐Ｖ族化合物半導体層にＶ欠陥を容易に形成可能となる。

また、一実施形態の電界効果型トランジスタの製造方法では、上記第２の窒化物系III‐Ｖ族化合物半導体層の層厚が、１００ｎｍ以下である。

この実施形態の製造方法によれば、上記第２の窒化物系III‐Ｖ族化合物半導体層の層厚を１００ｎｍ以下とすることで、結晶性の悪い領域を可能な限り薄くできる上にＶ欠陥を確実に生成させることができる。すなわち、低温成長した第２の窒化物系III‐Ｖ族化合物半導体層は、その前後で作製される層(第１,第３の窒化物系III‐Ｖ族化合物半導体層)よりも結晶性が劣っている。

また、一実施形態の電界効果型トランジスタの製造方法では、上記第２の窒化物系III‐Ｖ族化合物半導体層を成長させるときに、III族の有機金属原料としてエチル基を有する有機金属を用いる。

この実施形態の製造方法によれば、第２の窒化物系III‐Ｖ族化合物半導体層中に大量のカーボンがドーピングされるという好ましくない現象を回避できる。すなわち、エチル基を有する有機金属(トリエチルガリウム(ＴＥＧ)やトリエチルアルミニウム(ＴＥＡ))を用いて第２の窒化物系III‐Ｖ族化合物半導体層を低温成長した場合には第２の窒化物系III‐Ｖ族化合物半導体層中に大量のカーボンがドーピングされるという好ましくない現象が発生しない。

また、一実施形態の電界効果型トランジスタの製造方法では、上記第３の窒化物系III‐Ｖ族化合物半導体層の成長温度が、９５０℃以上かつ１１００℃以下である。

この実施形態の製造方法によれば、上記成長温度の下限温度を９５０℃としたことで、少しのピット発生を甘受しても新たなＶ欠陥が第３の窒化物系III‐Ｖ族化合物半導体層に生成されないようにできる。また、上記成長温度の上限温度を１１００℃としたことで、横方向成長の促進によってＶ欠陥が埋まらないようにできる。

ところで、窒化物系III‐Ｖ族化合物半導体の中で１０００℃以上の成長温度を必要とするＡｌＧａＮをＩｎＧａＮと同程度の成長温度で結晶成長した場合、結晶中の貫通転位あるいは結晶中に形成された積層欠陥を核としてＶ字状の結晶成長しない部分、いわゆるＶ欠陥が形成される。一方で、例えば、パターン化されたサファイア基板(ＰＳＳ基板)上に成長されたＧａＮは、横方向成長によってパターンの上に伸びてきた結晶が融合する際、パターンの頂点部分に貫通転位を形成することが明らかとなっている。

上記の２つの現象を組み合わせることで任意の位置にＶ欠陥を形成することが可能となる。このＶ欠陥は、発光素子に対してはリーク電流の増大などの悪影響を及ぼすためにその発生を極力抑える必要があるが、本発明では発光素子では問題視されるＶ欠陥を積極的に用いることによってトランジスタのノーマリオフ化に役立てている。

ここで、トランジスタの特性を極端に低下させないためには、Ｖ欠陥が形成される第２の窒化物系III‐Ｖ族化合物半導体層のみをチャネル層とすることは好ましくない。これは、Ｖ欠陥が生じるような温度で成長した窒化物系III‐Ｖ族化合物半導体層は、結晶性が劣っているからである。

そこで、Ｖ欠陥の生じない成長温度条件で成長した第１の窒化物系III‐Ｖ族化合物半導体層を成長し、引き続いてＶ欠陥の生じた第２の窒化物系III‐Ｖ族化合物半導体層を有る厚みで成長した後、Ｖ欠陥の生成を抑えかつ第２の窒化物系III‐Ｖ族化合物半導体層に形成されたＶ欠陥を埋めない成長温度条件で成長したチャネル層となる第３の窒化物系III‐Ｖ族化合物半導体層を成長することで、すべての層を低温で成長した場合よりも優れたトランジスタ特性を実現できる。

この発明の電界効果型トランジスタによれば、第４の窒化物系III‐Ｖ族化合物半導体層で構成する障壁層の薄層部が、第２の窒化物系III‐Ｖ族化合物半導体層のＶ欠陥および上記Ｖ欠陥に連なる第３の窒化物系III‐Ｖ族化合物半導体層の非成長領域上に形成されている。よって、この発明によれば、上記薄層部をエッチングを行うことなく平坦部よりも薄くできて、ゲート電極領域下でエッチングダメージの無い状態を維持してチャネル移動度の低下を回避し、オン抵抗の増大を回避しつつ、ノーマリオフ動作の電界効果型トランジスタを実現できる。

この発明の電界効果型トランジスタの第１実施形態の層構造を示す斜視図である。 上記第１実施形態の電極を含めたトランジスタ構造の断面図である。 この第１実施形態の電界効果型トランジスタの製造工程を説明するための斜視図である。 上記製造工程を説明するための斜視図である。 上記製造工程を説明するための斜視図である。 上記製造工程を説明するための斜視図である。 上記製造工程を説明するための斜視図である。 上記製造工程を説明するための断面図である。 この発明の電界効果型トランジスタの第２実施形態の製造工程を説明するための斜視図である。 上記製造工程を説明するための斜視図である。 上記製造工程を説明するための斜視図である。 上記製造工程を説明するための斜視図である。 上記製造工程を説明するための斜視図である。 上記製造工程を説明するための斜視図である。 上記第２実施形態の電極を含めたトランジスタ構造の断面図である。

以下、この発明を図示の実施の形態により詳細に説明する。

（第１の実施の形態)
図１は、この発明の電界効果型トランジスタの第１実施形態の層構造を示す斜視図であり、図２は上記第１実施形態の電極を含めたトランジスタ構造の断面図である。また、図３Ａ〜図３Ｅおよび図３Ｆは、この第１実施形態の電界効果型トランジスタの製造工程を説明するための斜視図および断面図である。

はじめに、この第１実施形態の電界効果型トランジスタの製造工程を説明する。

先ず、図３Ａに示すサファイア基板１上にレジストまたはエッチング耐性を有する材料を塗布し、次に、図３Ｂに示すように、フォトリソグラフィーによって、ゲート電極下となる領域に、上記レジストからなる複数のドット状のマスクパターン１０を形成する。この複数のドット状のマスクパターン１０は、一列状に規則性を持って並んでいる。尚、上記レジストは、ＡＺ系であり、厚さ１０μｍとする。

次に、塩素ガスを用いたＩＣＰ‐ＲＩＥ(誘導結合プラズマ‐反応性イオンエッチング)でサファイア基板１を１μｍだけエッチングする。このとき、エッチング中の熱などによって、ドット状のマスクパターン１０は次第に縮小して行く。よって、上記エッチングによって、図３Ｃに示すように、上記ドット状のマスクパターン１０下のサファイア基板１に、概ね先の尖った山形の形状の凸状の表面加工部１１が形成される。

次に、Ｇａ原料ガスとしてＴＥＧ(トリエチルガリウム)を用い、図３Ｄに示すように、表面加工されて凸状の表面加工部１１が形成されたサファイア基板１上に、低温成長ＧａＮバッファ層２を基板温度５５０℃で５０ｎｍの厚さに成長させる。その後、第１の窒化物系III‐Ｖ族化合物半導体層としての第１のＧａＮ層３を基板温度１１５０℃で３μｍの厚さに成長させる。このとき、サファイア基板１上のＧａＮバッファ層２に接する底面から横方向成長してきた第１のＧａＮ層３は、凸状の表面加工部１１の頂点部分で融合する際に貫通転位１２を形成する。この貫通転位１２は、上記底面に形成される転位と異なり、成長の過程で消失することが無い。また、この第１のＧａＮ層３は、基板温度１１５０℃で成長したことで上記貫通転位１２を核とするＶ欠陥は生じない。上記第１のＧａＮ層３の成長温度を１０００℃以上とすることで、第１のＧａＮ層３にピットが形成されるのを防ぐことができる。

次に、図３Ｅに示すように、上記第１のＧａＮ層３上に、第２の窒化物系III‐Ｖ族化合物半導体層としての第２のＧａＮ層４を基板温度８５０℃で５０ｎｍの厚さに成長させる。このとき、この第２のＧａＮ層４に、上記貫通転位１２を核とするＶ字状の非成長領域であるＶ欠陥１３が形成される。このＶ欠陥１３の面内方向の大きさは、一例として、５０ｎｍ÷ｔａｎ６２°＝ 約２７ｎｍである。図３Ｆの断面図に例示するように、上記Ｖ欠陥１３を規定する壁面１３Ａと第２のＧａＮ層４の底面４Ａとがなす角度θは、一例として６２°であった。なお、上記第２のＧａＮ層４を基板温度８５０℃で成長させることによって、上記基板温度の下限が７００℃未満の場合や上記基板温度の上限が９００℃を超える場合に比べて、上記第２のＧａＮ層４にＶ欠陥１３を容易に形成可能となる。また、上記第２のＧａＮ層４の層厚を１００ｎｍ以下とすることで、結晶性の悪い領域を可能な限り薄くできる上にＶ欠陥１３を確実に生成させることができる。すなわち、低温成長した第２のＧａＮ層４は、その前後で作製される層(第１,第３のＧａＮ層３,５)よりも結晶性が劣っている。

また、上記第２のＧａＮ層４を成長させるときに、III族の有機金属原料としてエチル基を有する有機金属を用いることが望ましい。この場合、第２のＧａＮ層４中に大量のカーボンがドーピングされるという好ましくない現象を回避できる。すなわち、エチル基を有する有機金属(トリエチルガリウム(ＴＥＧ)やトリエチルアルミニウム(ＴＥＡ))を用いて第２のＧａＮ層４を低温成長した場合には第２のＧａＮ層４中に大量のカーボンがドーピングされるという好ましくない現象が発生しない。

その後、図１,図２に示すように、上記第２のＧａＮ層４のＶ欠陥１３を埋めないように基板温度１０００℃でＧａＮを厚さ１μｍだけ成長させて、第３の窒化物系III‐Ｖ族化合物半導体層としての第３のＧａＮ層５を形成する。この第３のＧａＮ層５は結晶性改善ＧａＮ層となる。この第３のＧａＮ層５は、基板温度１０００℃で成長させたことで、Ｖ欠陥１３を埋めないと共に上記Ｖ欠陥１３に連なる非成長領域Ｇ１が生じるが上記Ｖ欠陥１３とは別の新たなＶ欠陥を生じない。そして、上記第３のＧａＮ層５を上記第２のＧａＮ層４上に形成したことにより、Ｖ欠陥１３と非成長領域Ｇ１とが構成する延長Ｖ欠陥２３の面内方向の大きさは、約０.５６μｍに拡大される。

なお、上記第３のＧａＮ層５の成長温度の下限温度を９５０℃とすることで、少しのピット発生を甘受しても新たなＶ欠陥が第３のＧａＮ層５に生成されないようにできる。また、上記成長温度の上限温度を１１００℃とすることで、横方向成長の促進によってＶ欠陥１３が埋まらないようにできる。

引き続いて、図１,図２に示すように、第４の第３の窒化物系III‐Ｖ族化合物半導体層としてのＡｌＧａＮ障壁層６を成長させる。このＡｌＧａＮ障壁層６は、Ａｌ組成２５％、層厚２５ｎｍである。このＡｌＧａＮ障壁層６は、上記Ｖ欠陥１３およびＶ欠陥１３に連なる非成長領域Ｇ１に沿って形成された薄層部６ａと、この薄層部６ａに連なっていると共にＶ欠陥１３の外に形成されていて薄層部６ａよりも厚い平坦部６ｂとを有する。なお、上記障壁層６の薄層部６ａの厚さは、一例として上記平坦部６ｂの厚さ２５ｎｍの５０％以下である。

これにより、図１の斜視図に示すような本実施形態の層構造が形成される。そして、上記ＡｌＧａＮ障壁層６と第３のＧａＮ層５とでヘテロ接合をなし、このＡｌＧａＮ障壁層６の平坦部６ｂと上記第３のＧａＮ層５との界面に、約８×１０^１２ｃｍ^−２の濃度の２次元電子ガス２２が形成される。また、上記第１〜第３のＧａＮ層３〜５がチャネル層１０を構成している。

この図１の層構造に、レジストでパターニングしてソース/ドレイン電極７および８を図２に示すように形成する。このソース/ドレイン電極７,８を構成するオーミック電極金属としては、Ｈｆ／Ａｌ／Ｈｆ／ＡｕやＴｉ／Ａｌ／Ｍｏ／Ａｕを用いることができる。また、ソース/ドレイン電極７,８を形成する際の熱処理条件は、金属の膜厚によっても異なるが、この実施形態では８００℃で１分間とした。

引き続き、ゲート電極９を堆積する領域をパターニングしてゲート電極９を上記ＡｌＧａＮ障壁層６上に形成し、図２に示すように、この実施形態の電界効果型トランジスタが完成する。なお、上記ゲート電極９の材料としては、Ｐｔ，Ｎｉ，Ｐｄ，ＷＮなどを用いることができるが、この実施形態ではＷＮを用いた。

このようにして形成されたトランジスタは、ピンチオフ電圧０Ｖのノーマリオフ動作を示した。また、上記障壁層６の薄層部６ａは、上記Ｖ欠陥１３および上記Ｖ欠陥１３に連なる非成長領域Ｇ１上に形成されているので、エッチングを行うことなく平坦部６ｂよりも薄くできる。よって、この実施形態によれば、エッチングダメージがチャネル移動度を低下させることがなく、オン抵抗の増大を回避できる。

尚、上記実施形態では、サファイア基板をドライエッチングして凸状の表面加工部１１を形成したが、基板の材質に応じて、ウェットエッチングが可能な場合は、ウェットエッチングを行い、ウェットエッチングが難しい場合にはドライエッチングを行うことができる。また、ドライエッチングとウェットエッチングとを組み合わせて両者の特長を活用することもできる。もっとも、溶液によるウェットエッチングが困難であるサファイア、炭化珪素(ＳｉＣ)あるいはＧａＮなどの窒化物系III‐Ｖ族化合物半導体層で上記基板が作製されている場合には、ドライエッチングを採用することによって上記基板を容易にエッチングできる。また、塩素系ガス(塩素、塩化珪素、塩化硼素など)をドライエッチングのエッチングガスとして使用することで、溶液によるウェットエッチングが困難な材料で作製された基板に対して有効なエッチングが可能である。

(第２の実施の形態)
次に、図４Ａ〜図４Ｆの斜視図を順に参照して、この発明の電界効果型トランジスタの第２実施形態を製造する工程を説明する。

まず、図４Ａに示すサファイア基板５１上に、図４Ｂに示すように、ＣＶＤ法あるいはスパッタ法を用いて、厚さ２００ｎｍのＳｉＯ_２膜６１を形成する。ここで、このＳｉＯ_２膜６１の成膜方法は特に限定されず、ＣＶＤ法であれば熱ＣＶＤ法やプラズマＣＶＤ法などが用いることができる。また、上記成膜方法は、スパッタ法を用いてもかまわない。この実施形態では、上記ＳｉＯ_２膜６１の成膜方法一例として、ＳｉＨ_４と酸素を用いたプラズマＣＶＤ法を用いた。

次に、上記ＳｉＯ_２膜６１上にレジストによるパターニングを行い、図４Ｃに示すように、ゲート電極直下となる領域に上記レジストからなる複数のドット状のマスクパターン７３を形成する。この複数のドット状のマスクパターン７３は、一列状に規則性を持って並んでいる。次に、上記マスクパターン７３をエッチングマスクとしてバッファードフッ酸によるエッチングを行い、図４Ｄに示すように、ゲート電極直下となる領域にＳｉＯ_２膜６２をドット状に残す。このドット状のＳｉＯ_２膜６２がサファイア基板５１上に選択成長のためにパターニングしたマスク材料による表面加工部を構成している。

次に、図４Ｅに示すように、Ｇａ原料ガスとしてＴＥＧ(トリエチルガリウム)を用い、ドット状のＳｉＯ_２膜６２の残るサファイア基板５１上に低温成長ＧａＮバッファ層５２を基板温度５５０℃で５０ｎｍの厚さに成長させる。その後、第１の窒化物系III‐Ｖ族化合物半導体層としての第１のＧａＮ層５３を基板温度１１５０℃で３μｍの厚さに成長させる。このとき、サファイア基板５１上のＧａＮバッファ層５２に接する底面から横方向成長してきた第１のＧａＮ層５３は、表面加工部としてのドット状のＳｉＯ_２膜６２の略中央部分で融合する際に貫通転位６３を形成する。この貫通転位６３は、上記底面に形成される転位と異なり、成長の過程で消失することが無い。また、この第１のＧａＮ層５３は、基板温度１１５０℃で成長したことで上記貫通転位６３を核とするＶ欠陥は生じない。上記第１のＧａＮ層５３の成長温度を１０００℃以上とすることで、第１のＧａＮ層５３にピットが形成されるのを防ぐことができる。

次に、図４Ｆに示すように、上記第１のＧａＮ層５３上に、第２の窒化物系III‐Ｖ族化合物半導体層としての第２のＧａＮ層５４を基板温度８５０℃で５０ｎｍの厚さに成長させる。これにより、この第２のＧａＮ層５４に、上記貫通転位６３を核とするＶ字状の非成長領域であるＶ欠陥６５が形成される。このＶ欠陥６５の面内方向の大きさは、約２７ｎｍである。なお、上記第２のＧａＮ層５４を基板温度８５０℃で成長させることによって、上記基板温度の下限が７００℃未満の場合や上記基板温度の上限が９００℃を超える場合に比べて、上記第２のＧａＮ層５４にＶ欠陥６５を容易に形成可能となる。

また、上記第２のＧａＮ層５４の層厚を１００ｎｍ以下とすることで、結晶性の悪い領域を可能な限り薄くできる上にＶ欠陥６５を確実に生成させることができる。すなわち、低温成長した第２のＧａＮ層５４は、その前後で作製される層(第１,第３のＧａＮ層５３,５５)よりも結晶性が劣っている。

また、上記第２のＧａＮ層５４を成長させるときに、III族の有機金属原料としてエチル基を有する有機金属を用いることが望ましい。この場合、第２のＧａＮ層５４中に大量のカーボンがドーピングされるという好ましくない現象を回避できる。すなわち、エチル基を有する有機金属(トリエチルガリウム(ＴＥＧ)やトリエチルアルミニウム(ＴＥＡ))を用いて第２のＧａＮ層５４を低温成長した場合には第２のＧａＮ層５４中に大量のカーボンがドーピングされるという好ましくない現象が発生しない。

その後、図５に示すように、上記第２のＧａＮ層５４のＶ欠陥６５を埋めないように、基板温度１０００℃でＧａＮを厚さ１μｍだけ成長させて、第３の窒化物系III‐Ｖ族化合物半導体層としての第３のＧａＮ層５５を形成する。この第３のＧａＮ層５５は、結晶性改善ＧａＮ層となる。この第３のＧａＮ層５５は、基板温度１０００℃で成長させたことで、Ｖ欠陥６５を埋めないと共に上記Ｖ欠陥６５に連なる非成長領域Ｇ５１が生じるが上記Ｖ欠陥６５とは別の新たなＶ欠陥を生じない。そして、上記第３のＧａＮ層５５を上記第２のＧａＮ層５４上に形成したことにより、Ｖ欠陥６５と非成長領域Ｇ５１とが構成する延長Ｖ欠陥の面内方向の大きさは、約０.５６μｍに拡大される。

なお、上記第３のＧａＮ層５５の成長温度の下限温度を９５０℃とすることで、少しのピット発生を甘受しても新たなＶ欠陥が第３のＧａＮ層５５に生成されないようにできる。また、上記成長温度の上限温度を１１００℃とすることで、横方向成長の促進によってＶ欠陥６５が埋まらないようにできる。

引き続いて、ＡｌＧａＮ障壁層５６を成長させる。このＡｌＧａＮ障壁層５６は、Ａｌ組成２５％、層厚２５ｎｍである。このＡｌＧａＮ障壁層５６は、Ｖ欠陥６５およびＶ欠陥６５に連なる非成長領域Ｇ５１に沿って形成された薄層部５６ａと、この薄層部５６ａに連なっていると共にＶ欠陥６５の外に形成されていて薄層部５６ａよりも厚い平坦部５６ｂとを有する。

これにより、図５の断面図に示すような本実施形態の層構造が形成される。そして、上記ＡｌＧａＮ障壁層５６と第３のＧａＮ層５５とでヘテロ接合をなし、このＡｌＧａＮ障壁層５６の平坦部５６ｂと第３のＧａＮ層５５との界面に、約８×１０^１２ｃｍ^−２の濃度の２次元電子ガス７２が形成される。また、上記第１〜第３のＧａＮ層５３〜５５がチャネル層６０を構成している。

そして、上記層構造に、レジストでパターニングしてソース/ドレイン電極５７および５８を形成する。このソース/ドレイン電極５７,５８を構成するオーミック電極金属としては、Ｈｆ／Ａｌ／Ｈｆ／ＡｕやＴｉ／Ａｌ／Ｍｏ／Ａｕを用いることができる。また、ソース/ドレイン電極５７,５８を形成する際の熱処理条件は、金属の膜厚によっても異なるが、この実施形態では８００℃で１分間とした。

引き続き、ゲート電極５９を堆積する領域をパターニングしてゲート電極５９を上記ＡｌＧａＮ障壁層５６上に形成し、図５に示すように、この実施形態の電界効果型トランジスタが完成する。尚、上記ゲート電極５９の材料としては、Ｐｔ，Ｎｉ，Ｐｄ，ＷＮなどを用いることができるが、この実施形態ではＷＮを用いた。

このようにして形成されたトランジスタは、ピンチオフ電圧０Ｖのノーマリオフ動作を示した。また、上記障壁層５６の薄層部５６ａは、上記Ｖ欠陥６５および上記Ｖ欠陥６５に連なる非成長領域Ｇ５１上に形成されているので、エッチングを行うことなく平坦部５６ｂよりも薄くできる。よって、この実施形態によれば、エッチングダメージがチャネル移動度を低下させることがなく、オン抵抗の増大を回避できる。また、上記トランジスタの製造方法によれば、上記サファイア基板５１上にマスク材料ＳｉＯ_２をパターニングすることで表面加工部としてのドット状のＳｉＯ_２膜６２を形成するので、基板５１をエッチングする必要がなく、基板表面の平坦性を維持できる。すなわち、基板表面をドライエッチング加工する場合には、基板５１の表面に加工荒れが発生することが避けられない。また、上記製造方法によれば、ドライエッチングによる加工で表面加工部を形成する場合に比べて表面加工部をさらに微細にパターニングすることが可能となる。また、表面加工部としてドット状のＳｉＯ_２膜６２をなす選択成長のためのマスク材料を酸化珪素(ＳｉＯ_２)としたことで、上記ドット状のＳｉＯ_２膜６２上にＧａＮの堆積が起こりにくいから、上記ドット状のＳｉＯ_２膜６２上で選択成長させ易くなる。

尚、上記実施形態では、基板をサファイア基板としたが、上記基板を炭化珪素(ＳｉＣ)あるいはＧａＮなどの窒化物系III‐Ｖ族化合物半導体層としてもよい。

（第３の実施の形態)
この発明の第３実施形態では、前述の第１または第２実施形態において、ＡｌＧａＮ障壁層６,５６上にゲート電極９,５９を形成する前に、ＡｌＧａＮ障壁層６,５６上にＳｉＯ_２(厚さ１０ｎｍ)からなるゲート絶縁膜(図示せず)を堆積し、その後、ゲート電極９,５９を堆積した。これにより、この第３実施形態としてのＭＩＳ型のＦＥＴを作製できる。この第３実施形態の作製条件は、上記ゲート絶縁膜をなすＳｉＯ_２を作製することの他は前述の第１または第２実施形態で述べた作製条件と同様とした。

この第３実施形態によれば、上記ゲート絶縁膜を形成することで、このゲート絶縁膜が形成されていない場合に比べて、ピンチオフ電圧を大きくできるので、回路応用に適する。一例として、上記ゲート絶縁膜を形成することで、ピンチオフ電圧が約＋３Ｖへと上昇し、より望ましいノーマリオフ動作が実現可能となった。

１、５１ サファイア基板
２、５２ 低温成長ＧａＮバッファ層
３、５３ 第１のＧａＮ層
４、 第２のＧａＮ層
５ 第３のＧａＮ層
６、５６ ＡｌＧａＮ障壁層
６ａ、５６ａ 薄層部
６ｂ、５６ｂ 平坦部
７、８、５７、５８ ソース/ドレイン電極
９、５９ ゲート電極
１０、６０ チャネル層
１１ 凸状の表面加工部
１２、６３ 貫通転位
１３、６５ Ｖ欠陥
１３Ａ 壁面
２２、７２ ２次元電子ガス
２３ 延長Ｖ欠陥
Ｇ１、Ｇ５１ 非成長領域
６１ ＳｉＯ_２膜
６２ ドット状のＳｉＯ_２膜

Claims (15)

1. 表面の予め定められた箇所に形成された表面加工部を有する基板と、
   上記基板上に形成されたバッファ層と、
   上記バッファ層上に形成されていると共に上記表面加工部に対応する箇所に生成された転位を有するが上記転位を核とするＶ字状の非成長領域であるＶ欠陥を有さない第１の窒化物系III‐Ｖ族化合物半導体層と、
   上記第１の窒化物系III‐Ｖ族化合物半導体層上に形成されていると共に上記転位を核とするＶ字状の非成長領域であるＶ欠陥を有する第２の窒化物系III‐Ｖ族化合物半導体層と、
   上記第２の窒化物系III‐Ｖ族化合物半導体層上に上記Ｖ欠陥を埋めないように形成されており、かつ上記Ｖ欠陥に連なる非成長領域を有していると共に上記Ｖ欠陥とは別の新たなＶ欠陥を有していない第３の窒化物系III‐Ｖ族化合物半導体層と、
   上記第３の窒化物系III‐Ｖ族化合物半導体層上に形成されており、上記Ｖ欠陥および上記Ｖ欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっていると共に上記Ｖ欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する第４の窒化物系III‐Ｖ族化合物半導体層とを備え、
   上記第１から第３の窒化物系III‐Ｖ族化合物半導体層がチャネル層を構成し、上記第４の窒化物系III‐Ｖ族化合物半導体層が障壁層を構成し、上記第３の窒化物系III‐Ｖ族化合物半導体層と上記第４の窒化物系III‐Ｖ族化合物半導体層とがヘテロ接合を構成し、
   上記第４の窒化物系III‐Ｖ族化合物半導体層の上記平坦部上にソース電極とドレイン電極が形成され、
   上記第４の窒化物系III‐Ｖ族化合物半導体層の上記薄層部上にゲート電極が形成されていることを特徴とする電界効果型トランジスタ。
2. 請求項１に記載の電界効果型トランジスタにおいて、
   上記Ｖ欠陥が、規則性を持って並んでいることを特徴とする電界効果型トランジスタ。
3. 請求項２に記載の電界効果型トランジスタにおいて、
   上記規則性を持って並んでいるＶ欠陥の上に形成されたゲート電極を有することを特徴とする電界効果型トランジスタ。
4. 請求項１から３のいずれか１つに記載の電界効果型トランジスタにおいて、
   上記第４の窒化物系III‐Ｖ族化合物半導体層とゲート電極との間に形成された絶縁膜を有することを特徴とする電界効果型トランジスタ。
5. 基板上にレジストまたはエッチング耐性を有する材料でマスクパターンを形成し、
   上記基板のうち上記マスクパターンで覆われていない部分をエッチングすることによって、上記基板の予め定められた部分に凸状の表面加工部を形成し、
   上記基板上にバッファ層を形成し、
   上記凸状の表面加工部に対応する箇所から転位が生じるが上記転位を核とするＶ字状の非成長領域であるＶ欠陥が生じない成長温度条件で上記バッファ層上にチャネル層を構成する第１の窒化物系III‐Ｖ族化合物半導体層を成長させ、
   上記第１の窒化物系III‐Ｖ族化合物半導体層上に上記Ｖ欠陥が生じる成長温度条件でチャネル層を構成する第２の窒化物系III‐Ｖ族化合物半導体層を成長させ、
   上記第２の窒化物系III‐Ｖ族化合物半導体層上に上記第２の窒化物系III‐Ｖ族化合物半導体層に生じたＶ欠陥を埋めないと共に上記Ｖ欠陥に連なる非成長領域が生じるが上記Ｖ欠陥とは別の新たなＶ欠陥を生じないような成長温度条件でチャネル層を構成する第３の窒化物系III‐Ｖ族化合物半導体層を成長させ、
   上記Ｖ欠陥および上記Ｖ欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっており、かつ上記Ｖ欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する障壁層となると共に上記第３の窒化物系III‐Ｖ族化合物半導体層とでヘテロ接合をなす第４の窒化物系III‐Ｖ族化合物半導体層を上記第３の窒化物系III‐Ｖ族化合物半導体層上に形成し、
   上記第４の窒化物系III‐Ｖ族化合物半導体層の上記平坦部上にソース電極とドレイン電極を形成し、
   上記第４の窒化物系III‐Ｖ族化合物半導体層の上記薄層部上にゲート電極を形成することを特徴とする電界効果型トランジスタの製造方法。
6. 請求項５に記載の電界効果型トランジスタの製造方法において、
   上記基板をエッチングする方法が、ドライエッチングまたはウェットエッチング、あるいはドライエッチングとウェットエッチングとの組み合わせであることを特徴とする電界効果型トランジスタの製造方法。
7. 請求項６に記載の電界効果型トランジスタの製造方法において、
   上記基板が、ウェットエッチングが容易でない材料で作製されている場合には、ドライエッチングで上記基板をエッチングすることを特徴とする電界効果型トランジスタの製造方法。
8. 請求項７に記載の電界効果型トランジスタの製造方法において、
   上記ドライエッチングに用いるエッチングガスが、塩素系ガスであることを特徴とする電界効果型トランジスタの製造方法。
9. 基板上に選択成長のためのマスク材料をパターニングし、上記基板上の予め定められた箇所に上記パターニングしたマスク材料による表面加工部を形成し、
   上記基板上にバッファ層を形成し、
   上記表面加工部に対応する箇所から転位が生じるが上記転位を核とするＶ字状の非成長領域であるＶ欠陥が生じない成長温度条件で上記バッファ層上にチャネル層を構成する第１の窒化物系III‐Ｖ族化合物半導体層を成長させ、
   上記第１の窒化物系III‐Ｖ族化合物半導体層上に上記Ｖ欠陥が生じる成長温度条件でチャネル層を構成する第２の窒化物系III‐Ｖ族化合物半導体層を成長させ、
   上記第２の窒化物系III‐Ｖ族化合物半導体層上に上記第２の窒化物系III‐Ｖ族化合物半導体層に生じたＶ欠陥を埋めないと共に上記Ｖ欠陥に連なる非成長領域が生じるが上記Ｖ欠陥とは別の新たなＶ欠陥を生じないような成長温度条件でチャネル層を構成する第３の窒化物系III‐Ｖ族化合物半導体層を成長させ、
   上記Ｖ欠陥および上記Ｖ欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっており、かつ上記Ｖ欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する障壁層となると共に上記第３の窒化物系III‐Ｖ族化合物半導体層とでヘテロ接合をなす第４の窒化物系III‐Ｖ族化合物半導体層を上記第３の窒化物系III‐Ｖ族化合物半導体層上に形成し、
   上記第４の窒化物系III‐Ｖ族化合物半導体層の上記平坦部上にソース電極とドレイン電極を形成し、
   上記第４の窒化物系III‐Ｖ族化合物半導体層の上記薄層部上にゲート電極を形成することを特徴とする電界効果型トランジスタの製造方法。
10. 請求項９に記載の電界効果型トランジスタの製造方法において、
    上記選択成長のためのマスク材料が、酸化珪素であることを特徴とする電界効果型トランジスタの製造方法。
11. 請求項５から１０のいずれか１つに記載の電界効果型トランジスタの製造方法において、
    上記第１の窒化物系III‐Ｖ族化合物半導体層の成長温度が、１０００℃以上であることを特徴とする電界効果型トランジスタの製造方法。
12. 請求項５から１１のいずれか１つに記載の電界効果型トランジスタの製造方法において、
    上記第２の窒化物系III‐Ｖ族化合物半導体層の成長温度が、７００℃以上かつ９００℃以下であることを特徴とする電界効果型トランジスタの製造方法。
13. 請求項１２に記載の電界効果型トランジスタの製造方法において、
    上記第２の窒化物系III‐Ｖ族化合物半導体層の層厚が、１００ｎｍ以下であることを特徴とする電界効果型トランジスタの製造方法。
14. 請求項５から１３のいずれか１つに記載の電界効果型トランジスタの製造方法において、
    上記第２の窒化物系III‐Ｖ族化合物半導体層を成長させるときに、III族の有機金属原料としてエチル基を有する有機金属を用いることを特徴とする電界効果型トランジスタの製造方法。
15. 請求項５から１４のいずれか１つに記載の電界効果型トランジスタの製造方法において、
    上記第３の窒化物系III‐Ｖ族化合物半導体層の成長温度が、９５０℃以上かつ１１００℃以下であることを特徴とする電界効果型トランジスタの製造方法。

Images