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JP4800711B2 - 半導体装置の製造方法 - Google Patents
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Description

本発明は、半導体装置の製造方法に関する。
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。
ところで、FeRAMの製造工程では、キャパシタの上方にCVD法で酸化シリコンよりなる層間絶縁膜を形成するときに、成膜ガスとしてシラン（SiH4）ガスやTEOSガスが使用される。これらのガスは、成膜時に分解して成膜雰囲気中に水素を放出するが、加熱されたキャパシタ誘電体膜が水素等の還元性物質に触れると、膜中の酸素が還元されてキャパシタ誘電体膜が酸素欠乏となり、キャパシタ誘電体膜の強誘電体特性、例えば残留分極電荷量が劣化することが知られている。例えば、水素分圧が４０Paの雰囲気中でキャパシタ誘電体膜を加熱すると、キャパシタ誘電体膜の強誘電性はほぼ失われ、そのヒステリシスカーブは著しく劣化する。
また、近くに水分がある状態でキャパシタ誘電体膜を加熱しても、水分が還元性物質として作用するため、上記と同様にキャパシタ誘電体膜が還元されてその強誘電性が劣化してしまう。
このように、キャパシタ誘電体膜は、熱と還元性物質とが共に存在する環境下において劣化する。
よって、この種のFeRAMでは、還元性雰囲気からキャパシタを保護するための保護膜が必要となる。
例えば、特許文献１では、水分が取り込まれ難いスパッタ法により形成された酸化シリコン膜でキャパシタを覆い、その酸化シリコン膜を保護膜としている。
また、特許文献２では、その図２に示されるように、酸化チタン膜やアルミナ膜等の保護膜によりキャパシタの上方の金属配線を覆うことで、水分が金属配線に接触して水素が発生するのを防止している。
一方、特許文献３では、その図３に示されるように、キャパシタが受ける応力を調節するためにイリジウム膜等を形成し、更にその上に、窒化シリコン膜や酸窒化シリコン膜よりなる保護膜を形成している。
そして、特許文献４では、その図１に示されるように、キャパシタの上部電極上に水素ガス遮断性を有するTaSiN膜を形成することで、キャパシタ誘電体膜に水素が侵入するのを防いでいる。
これらの他に、DCスパッタ法、RFスパッタ法、イオンビームデポジション法、プラズマCVD法、或いはゾル・ゲル法を用いて、チタンやアルミニウムの窒化膜、若しくは強誘電体膜を形成し、これらの膜を水素に対する保護膜とする方法もある。
なお、上記以外にも、本発明に関連する技術が特許文献５と非特許文献１に開示されている。
特開平９−３０７０７４号公報 特開２００３−２７３３２５号公報 特開２０００−１６４８１７号公報 特開平１１−１２６８８３号公報 特開２００４−９５８６１号公報 南川俊治、他６名 "Cat-CVD法による強誘電体膜上のSiNx膜作製"、[online]、インターネット＜http://www.irii.go.jp/theme/h12/pdf/study02.pdf＞
本発明の目的は、還元性雰囲気からキャパシタ誘電体膜を効果的に保護できる半導体装置の製造方法を提供することにある。
本発明の一観点によれば、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に、下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を順に積層してなるキャパシタを形成する工程と、基板温度が２００℃以下の条件で、前記キャパシタと前記第１絶縁膜とを覆う第１キャパシタ保護絶縁膜として、触媒CVD法により窒化シリコン膜を形成する工程と、前記第１キャパシタ保護絶縁膜の上に第２絶縁膜を形成する工程と、を有し、前記キャパシタを形成する工程は、前記第１絶縁膜上に、第１導電膜、強誘電体膜、及び第２導電膜を順に形成する工程と、前記第２導電膜をパターニングして前記上部電極にする工程と、前記強誘電体膜をパターニングして前記キャパシタ誘電体膜にする工程と、前記上部電極、前記キャパシタ誘電体膜、及び前記第１導電膜を覆う第２キャパシタ保護絶縁膜として金属酸化膜を形成する工程と、前記第２キャパシタ保護絶縁膜と前記第１導電膜とをパターニングすることにより、前記第１導電膜を前記下部電極にすると共に、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極の上にのみ前記第２キャパシタ保護絶縁膜を残す工程とを有し、前記第２キャパシタ保護絶縁膜を形成する工程の後であって、前記第１キャパシタ保護絶縁膜を形成する工程の前に、酸素含有雰囲気中で前記キャパシタ誘電体膜をアニールする工程を有する半導体装置の製造方法が提供される。
本発明によれば、水素や水等の還元性物質からキャパシタ誘電体膜を保護するための第１キャパシタ保護絶縁膜として、触媒CVD法により形成された窒化シリコン膜を用いる。触媒CVD法では、ステップカバレッジの良好な窒化シリコン膜を形成することができるので、キャパシタ誘電体膜の側面での第１キャパシタ保護絶縁膜の膜厚を十分に厚くすることができ、上記の側面から還元性物質が侵入してキャパシタ誘電体膜が劣化するのを防止できる。
更に、触媒CVD法で形成された第１キャパシタ保護絶縁膜は、スパッタ法等の他の成膜方法で形成された膜よりも膜密度が高いため、還元性物質の透過を阻止する能力に優れ、キャパシタ誘電体膜を効果的に保護することができる。
その第１キャパシタ保護絶縁膜を構成する窒化シリコン膜は、その比誘電率が約６．２でアルミナ膜の比誘電率（９．３４）よりも低いため、配線間等に生じる寄生容量が低減され、デザインルールを縮小することが可能となる。
そして、上記の触媒CVD法では低温での成膜が可能であり、例えば２００℃以下の基板温度で上記の第１キャパシタ保護絶縁膜を形成することで、キャパシタ誘電体膜を劣化させる要因の一つである熱負荷を低減することができる。
また、キャパシタを形成する工程において、下部電極、キャパシタ誘電体膜、及び上部電極の上に第２キャパシタ保護絶縁膜として金属酸化膜を形成してもよい。その第２キャパシタ保護絶縁膜は、窒化シリコン膜で構成される第１キャパシタ保護絶縁膜と協同して、キャパシタ誘電体膜に還元性物質が侵入するのを阻止する。
キャパシタ誘電体膜は、エッチングやスパッタによってダメージを受け、膜中の酸素が欠乏して強誘電体特性が劣化し易い。そこで、酸素雰囲気中においてキャパシタ誘電体膜をアニールし、膜中で欠乏している酸素を補うようにするのが好ましい。そのアニールは、膜密度が高い第１キャパシタ保護絶縁膜を形成した後に行うと、第１キャパシタ保護絶縁膜によって酸素がキャパシタ誘電体膜に十分に行き渡らなくなる恐れがある。そのため、第２キャパシタ誘電体膜を形成した後であって、第１キャパシタ保護絶縁膜を形成する前に、上記のアニールを行うのが好ましい。このようにすると、酸素が第１キャパシタ保護絶縁膜を透過してキャパシタ誘電体膜に至り、該キャパシタ誘電体膜中で不足している酸素を補うことができる。
また、半導体基板に不純物拡散領域を形成し、その不純物拡散領域の上の第１絶縁膜、第１キャパシタ保護絶縁膜、及び第２絶縁膜にホールを形成してもよい。第１キャパシタ保護絶縁膜は、窒化シリコン膜で構成されるので、エッチングガスの化学的な作用によってエッチングされ得る。よって、エッチングによって上記のホールを容易に形成することができ、第１キャパシタ保護絶縁膜よりも下でホールの直径が細くなるといった不都合を回避することができる。これにより、不純物拡散領域と電気的に接続されるコンタクトプラグをホール内に形成する場合でも、そのコンタクトプラグと不純物拡散領域とのコンタクト面積が十分に確保され、コンタクトプラグのコンタクト抵抗を安定化させることが可能となる。
また、本発明の別の観点によれば、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に、下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を順に積層してなるキャパシタを形成する工程と、前記キャパシタを覆う第２絶縁膜を形成する工程と、前記第２絶縁膜上に金属配線を形成する工程と、基板温度が２００℃以下の条件で、前記金属配線上に、第１キャパシタ保護絶縁膜として触媒CVD法により窒化シリコン膜を形成する工程と、前記第１キャパシタ保護絶縁膜上に層間絶縁膜を形成する工程と、を有する半導体装置の製造方法が提供される。
本発明によれば、触媒CVD法で形成された第１キャパシタ保護絶縁膜で金属配線を覆い、その後に第１キャパシタ保護絶縁膜上に層間絶縁膜を形成する。従って、層間絶縁膜の成膜雰囲気に金属配線が直接曝されないので、金属配線の触媒作用による水分の発生が抑えられ、この水分に起因するキャパシタ誘電体膜の劣化を防止することができる。
更に、第１キャパシタ保護絶縁膜により、層間絶縁膜を形成する際のプラズマ雰囲気でキャパシタ誘電体膜が劣化するのを抑止することもできる。
本発明によれば、触媒CVD法でキャパシタ保護絶縁膜を形成するので、キャパシタ保護絶縁膜の膜密度とステップカバレッジとを高めることができ、還元性物質からキャパシタを効果的に保護することができる。
また、そのキャパシタ保護絶縁膜を窒化シリコン膜から構成するので、キャパシタ保護絶縁膜を貫くホールを形成する場合でも、エッチングガスの化学的な作用によってキャパシタ保護絶縁膜を容易にエッチングすることができ、ホールの加工精度を高めることができる。
更に、金属配線の上に上記のキャパシタ保護絶縁膜を形成し、その後に層間絶縁膜を形成することで、層間絶縁膜の成膜雰囲気に金属配線が直接曝されることに起因するキャパシタ誘電体膜の劣化を防止できる。
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
（１）予備的事項の説明
本実施形態の説明に先立ち、本発明の予備的事項について説明する。
図１〜図６は、仮想的な半導体装置の製造途中の断面図である。この半導体装置は、プレーナ型のFeRAMであり、以下のようにして作成される。
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板１表面の素子分離領域に熱酸化膜を形成し、その熱酸化膜を素子分離絶縁膜２とする。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、本発明はこれに限定されず、素子分離構造としてSTI(Shallow Trench Isolation)を採用してもよい。
次いで、シリコン基板１の活性領域にp型不純物を導入してpウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を形成する。
続いて、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成し、そのシリコン膜をフォトリソグラフィによりパターニングして二つのゲート電極５を形成する。
pウェル３上には、上記の２つのゲート電極５が間隔をおいて平行に配置され、それらのゲート電極５はワード線の一部を構成する。
次いで、ゲート電極５をマスクにするイオン注入により、ゲート電極５の横のシリコン基板１にn型不純物を導入し、第１、第２ソース／ドレインエクステンション６ａ、６ｂを形成する。
その後に、シリコン基板２０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７を形成する。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
続いて、絶縁性サイドウォール７とゲート電極５をマスクにしながら、シリコン基板１にn型不純物を再びイオン注入することにより、二つのゲート電極５の側方のシリコン基板１の表層に、互いに間隔がおかれた第１、第２ソース／ドレイン領域８ａ、８ｂを形成する。
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂによって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板１上に高融点金属シリサイド層９を形成する。その高融点金属シリサイド層９はゲート電極５の表層部分にも形成され、それによりゲート電極５が低抵抗化されることになる。
その後、素子分離絶縁膜２の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
続いて、プラズマCVD法により、シリコン基板１の上側全面に窒化シリコン（SiN）膜を厚さ約２００nmに形成し、それをカバー絶縁膜１０とする。次いで、このカバー絶縁膜１０の上に、TEOSガスを使用するプラズマCVD法により第１絶縁膜１１として酸化シリコン膜を形成した後、CMP法によりその第１絶縁膜１１の上面を平坦化する。そのようなCMPにより、第１絶縁膜１１の厚さは、シリコン基板１の平坦面上で約６１０nmとなる。
次に、図１（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第１絶縁膜１１の上に、スパッタ法により第１導電膜１５としてプラチナ膜を厚さ約１５０nmに形成する。
更に、第１導電膜１５上にスパッタ法でPZT(Lead Zirconate Titanate: PbZrTiO3)膜を厚さ約１５０nmに形成し、そのPZT膜を強誘電体膜１６とする。その強誘電体膜１６の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜１６の構成材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(Ta, Nb)2O9等のBi層状構造化合物や、PZTにランタン(La)をドープしたPLZT、或いはその他の金属酸化物強誘電体で強誘電体膜１６を構成してもよい。
スパッタ法で形成された強誘電体膜１６は、成膜直後では殆ど結晶化しておらず、強誘電体特性が低下している。
そこで、次の工程では、強誘電体膜１６を構成するPZTを酸素含有雰囲気中でRTA(Rapid Thermal Annal)により結晶化する。そのRTAの条件は、例えば、基板温度７２０℃、処理時間１２０秒、昇温速度１２５℃／秒である。このようなアニールは結晶化アニールとも呼ばれる。なお、MOCVD法により強誘電体膜１６を形成する場合は、成膜直後に膜が結晶化しているので、この結晶化アニールは不要である。
その後に、強誘電体膜１６の上に、スパッタ法により酸化イリジウム(IrO2)膜を厚さ約２５０nmに形成し、それを第２導電膜１７とする。
続いて、図２（ａ）に示すように、第２導電膜１７をパターニングすることにより、キャパシタの上部電極１７ａを形成する。なお、上記のパターニングは不図示のレジストパターンをマスクにするスパッタエッチングにより行われ、そのエッチングガスにはハロゲンガスが含まれる。
その後、第２導電膜１７の成膜とパターニングによって強誘電体膜１６が受けたダメージを回復させるため、酸素含有雰囲気中で基板温度を６５０℃とするアニールをファーネス内で約６０分間行う。このようなアニールは回復アニールとも呼ばれる。
次に、図２（ｂ）に示すように、上部電極１７ａを覆うレジストパターン（不図示）を形成し、このレジストパターンをマスクにして強誘電体膜１６をスパッタエッチングすることで、上部電極１７ａの下にキャパシタ誘電体膜１６ａを形成する。上部電極１７ａのパターニングと同様に、このパターニングでもハロゲンガスを含むガスがエッチングガスとして使用される。また、キャパシタ誘電体膜１６ａを形成した後にレジストパターンは除去される。
次に、図３（ａ）に示すように、シリコン基板１の上側全面に、誘導結合RFプラズマ支援マグネトロンスパッタ法によりアルミナ(Al2O3)膜を厚さ約５０nmに形成し、それを第２キャパシタ保護絶縁膜１８とする。
この第２キャパシタ保護絶縁膜１８は、水素や水等を含んだ還元性雰囲気からキャパシタ誘電体膜１６ａを保護して、キャパシタ誘電体膜１６ａの強誘電体特性、例えば残留分極電荷量が低下するのを防止するように機能する。そして、上記のような誘導結合RFプラズマ支援マグネトロンスパッタ法を採用することで、第２キャパシタ保護絶縁膜１８の成膜中に水素が発生するのを防止することができるので、キャパシタ誘電低膜１６ａへの水素の侵入を防止し易くなる。
続いて、図３（ｂ）に示すように、下部電極形状のレジストパターン（不図示）を第２キャパシタ保護絶縁膜１８上に形成し、このレジストパターンをマスクにして第２キャパシタ保護絶縁膜１８と第１導電膜１５とをスパッタエッチングする。これにより、キャパシタ誘電体膜１６ａの下に下部電極１５ａが形成され、その下部電極１５ａ、キャパシタ誘電体膜１６ａ、及び上部電極１７ａによって構成される強誘電体キャパシタQが第１絶縁膜１１上に形成されたことになる。
なお、上記の下部電極１５ａのエッチングの際には、ハロゲンガスを含むエッチングガスが使用される。そのエッチングのとき、キャパシタ誘電体膜１６ａは、第２キャパシタ保護絶縁膜１８で覆われているので、エッチング時のダメージから保護される。
次に、エッチングマスクに使用したレジストパターンを除去した後、ここまでの工程でキャパシタ誘電体膜１６ａが受けたダメージを回復させるために、ファーネス（不図示）内にシリコン基板１を再び入れ、酸素含有雰囲気中において基板温度を約３５０℃とする二回目の回復アニールを約６０分間行う。
酸素欠乏となって強誘電体特性がやや劣化していたキャパシタ誘電体膜１６ａは、このような回復アニールによって膜中の酸素量が回復し、再び優れた強誘電体特性を呈するようになる。
次いで、図４（ａ）に示すように、シリコン基板１の上側全面に、誘導結合RFプラズマ支援マグネトロンスパッタ法により第１キャパシタ保護絶縁膜１９としてアルミナ(Al2O3)膜を厚さ約２０nmに形成する。
続いて、図４（ｂ）に示すように、TEOSガスを使用するプラズマCVD法により、第１キャパシタ保護絶縁膜１９上に酸化シリコン膜を形成し、その酸化シリコン膜を第２絶縁膜２０とする。そして、キャパシタQの形状を反映して第２絶縁膜２０の上面に形成された凹凸を無くすために、CMP法によりその上面を研磨して平坦化する。そのCMPの結果、第２絶縁膜２０の厚さは、第１キャパシタ保護絶縁膜１９の平坦面上で約４００nmとなる。
次に、図５（ａ）に示すように、３ステップのエッチングにより第２絶縁膜２０からカバー絶縁膜１０までをパターニングして、第１、第２ソース／ドレイン領域８ａ、８ｂ上のこれらの絶縁膜にそれぞれ第１、第２ホール２０ａ、２０ｂを形成する。
そのエッチングの第１ステップでは、C4F8、Ar、及びO2の混合ガスをエッチングガスに用いて、平行平板型プラズマエッチング装置内で第２絶縁膜２０をエッチングする。
次の第２ステップでは、ArとO2との混合ガスをエッチングガスにして、平行平板型プラズマエッチング装置内において第１キャパシタ保護絶縁膜１９をスパッタエッチングする。
このとき、第１キャパシタ保護絶縁膜１９は、化学的な反応性に乏しいアルミナで構成されるので、エッチングによる開口が難しい。そのため、図示のように、第１、第２ホール２０ａ、２０ｂの断面形状が第１キャパシタ保護絶縁膜１９を境にして変わり、第１キャパシタ保護絶縁膜１９よりも下の部分において各ホール２０ａ、２０ｂの直径が細くなる。
そして、第３ステップのエッチングでは、C4F8、CF4、Ar、及びO2の混合ガスを平行平板型プラズマエッチング装置内に供給し、第１絶縁膜１１とカバー絶縁膜１０とをエッチングする。
このような３ステップのエッチングでは、上記のように第１キャパシタ保護絶縁膜１９の下方で各ホール２０ａ、２０ｂの直径が細くなるという不都合の他に、アルミナよりなる第１キャパシタ保護絶縁膜１９が各ホール２０ａ、２０ｂの内面に露出することで、反応性に乏しいアルミナを含むエッチング生成物が各ホール２０ａ、２０ｂの内面に付着するという問題もある。
次に、図５（ｂ）に示すように、第１、第２ホール２０ａ、２０ｂのそれぞれの中に、タングステンを主に構成される第１、第２コンタクトプラグ２１ａ、２１ｂを形成する。
以上により、この例のFeRAMの基本構造が完成したことになる。
このFeRAMの製造方法によれば、第１キャパシタ保護絶縁膜１９としてアルミナ膜を形成した。
しかし、そのアルミナ膜は、ステップカバレッジが悪いスパッタ法で成膜されるため、第１キャパシタ保護絶縁膜１９のカバレッジが低下する。その結果、キャパシタQの側面での第１キャパシタ保護絶縁膜１９の膜厚が薄くなり、該側面において第１キャパシタ保護絶縁膜１９で水素を確実にブロックするのが難しくなるという問題がある。
更に、図５（ｂ）に示したように、エッチングし難いアルミナで第１キャパシタ保護絶縁膜１９を構成したことで、既述のように各ホール２０ａ、２０ｂの直径が底の部分で細くなり、コンタクトプラグ２１ａ、２１ｂと高融点金属シリサイド層９との接触面積が小さくなる。これにより、各コンタクトプラグ２１ａ、２１ｂのコンタクト抵抗が安定せず、各コンタクトプラグ２１ａ、２１ｂを介して第１、第２ソース／ドレイン領域８ａ、８ｂに安定して電圧を印加するのが難しくなる。
また、アルミナを含むエッチング生成物が各ホール２０ａ、２０ｂ内に残存することで、各コンタクトプラグ２１ａ、２１ｂと高融点金属シリサイド層９との間にそのエッチング生成物が介在し、それによっても上記のコンタクトプラグが不安定となる。
このように、上記した仮想的なFeRAMの製造方法では、第１キャパシタ保護絶縁膜１９をアルミナで構成したことに起因して、コンタクトプラグ２１ａ、２１ｂのコンタクト抵抗が不安定になるという問題がある。
この問題を解決するために、水素ブロック性があり、且つアルミナよりもエッチングし易い材料、例えば窒化シリコンで第１キャパシタ保護絶縁膜１９を構成することが考えられる。
窒化シリコン膜の成膜方法として広く採用されているものにプラズマCVD法がある。そのプラズマCVD法では、成膜時の基板温度を約３００℃程度にすると共に、反応ガスとしてシランガスとアンモニア(NH3)ガスとの混合ガスを使用する。
ところが、本願発明者が調査したところ、プラズマCVD法で形成された窒化シリコン膜を第１キャパシタ保護絶縁膜１９とすると、キャパシタ誘電体膜１６ａの残留分極電荷量(Qsw)が限りなく０になってしまい、FeRAMの動作に必要な２５〜３０μC程度の残留分極電荷量が得られなくなってしまうことが明らかとなった。
これは、窒化シリコン膜をプラズマCVD法で形成する際、反応ガス中のシランやアンモニアに起因する水素が成膜雰囲気中に多量に存在し、且つ基板温度が３００℃程度の高温に維持されているため、水素によるキャパシタ誘電体膜１６ａの還元作用が熱によって加速され、キャパシタ誘電体膜１６ａが極端な酸素欠乏の状態になるためであると考えられる。
上記のようにキャパシタ誘電体膜１６ａの残留分極電荷量が著しく低下すると、キャパシタ誘電体膜１６ａの強誘電性が失われ、そのヒステリシスカーブが著しく劣化してしまい、好ましくない。
また、図５（ｂ）に続く工程では、一層目金属配線と第２絶縁膜とを順に形成するが、その第２絶縁膜をプラズマCVD法で形成すると、プラズマダメージによってキャパシタ誘電体膜１６ａが劣化してしまう。更に、プラズマCVDの雰囲気に一層目金属配線が曝されることで、金属の触媒作用で一層目金属配線上に水分が発生し、この水分によってもキャパシタ誘電体膜１６ａが劣化してしまう。
なお、背景技術の項で説明したように、キャパシタに対する保護膜の成膜方法には、DCスパッタ法、RFスパッタ法、イオンビームデポジション法、プラズマCVD法、及びゾル・ゲル法がある。しかし、これらの成膜方法で形成された絶縁膜は、いずれも膜密度が低いため、キャパシタへの水素拡散を十分に抑えることができないという問題がある。
上記した様々な問題点に鑑みて、本願発明者は以下のような本発明の実施形態に想到した。
（２）本発明の実施の形態
図６〜図１２は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、図１〜図５で説明した要素にはこれらの図におけるのと同じ符号を付し、以下ではその説明を省略する。
また、図１３は、本実施形態で使用される触媒CVD装置の構成図である。
最初に、図６（ａ）に示す断面構造を得るまでの工程について説明する。
まず、既述の図１（ａ）〜図３（ｂ）の工程を行った後、図１３に示す触媒CVD装置内にシリコン基板１を入れる。
その触媒CVD装置は、ガス供給口１０１ａとガス排出口１０１ｂとが開口されたチャンバ１０１を有し、シリコン基板１が載せられる基板載置台１０２がそのチャンバ１０１の底部に設けられる。なお、基板載置台１０２は、不図示のヒータによってシリコン基板１を所望の温度に加熱することができる。そして、基板載置台１０２の上方には、タングステン線よりなる触媒体１０４と、ガス供給口１０１ａから供給された反応ガスをチャンバ１０１内に分散させるシャワーヘッド１０３とが配される。
本工程では、このような触媒CVD装置を用いて、シリコン基板１の温度を２００℃以下の低温、例えば２００℃程度に加熱する。また、これと共に、タングステン線よりなる触媒体１０４に約１０００Wの電力を供給することで、ジュール熱により触媒体１０４を加熱し、その温度を約１８００℃程度にする。
次いで、シリコン基板１の温度が安定したところで、流量が５５sccmのシランガスと流量が５００sccmのアンモニアガスとを反応ガスとしてチャンバ１０１内に供給すると共に、ガス排出口１０１ｂに繋がる減圧ポンプ（不図示）によってチャンバ１０１内の圧力を約４Pa程度に減圧する。
そして、このような状態を約４８〜１２０秒間維持することで、図６（ａ）の断面図に示すように、第１絶縁膜１１とキャパシタQとを覆う窒化シリコン膜を２０nm以上１００nm以下の厚さ、例えば約２０nmの厚さに形成し、それを第１キャパシタ保護絶縁膜１９とする。
触媒CVD法により形成された第１キャパシタ保護絶縁膜１９は、スパッタ法で形成されたアルミナ膜と比較してステップカバレッジが良好である。従って、キャパシタ誘電体膜１６ａの側面での第１キャパシタ保護絶縁膜１９の厚さを十分に厚くすることができ、水素等の還元性物質がキャパシタ誘電体膜１６ａの側面から侵入するのを第１キャパシタ保護絶縁膜１９によって防止し易くなる。
また、上記の触媒CVD法では、シランやアンモニアに起因する水素が成膜雰囲気中に存在するものの、成膜時の基板温度を２００℃以下の低温にすることが可能である。そのため、プラズマCVD法で窒化シリコン膜を形成する場合のように、基板温度が高温な状態で水素が存在する場合に起きるキャパシタ誘電体膜１６ａの劣化が防止され、第１キャパシタ保護絶縁膜１９を形成した後でもキャパシタ誘電体膜１６ａの強誘電体特性を維持することができる。
更に、触媒CVD法で形成された窒化シリコン膜は、プラズマCVD法で形成された窒化シリコン膜よりも膜密度が高いので、水素透過防止能力に優れた第１キャパシタ保護絶縁膜１９となる。
このような第１キャパシタ保護絶縁膜１９を形成した後は、図６（ｂ）に示すように、TEOSガスを使用するプラズマCVD法により、第１キャパシタ保護絶縁膜１９上に酸化シリコン膜を形成し、その酸化シリコン膜を第２絶縁膜２０とする。
この第２絶縁膜２０の成膜雰囲気には、TEOSガスに由来する水素が存在するが、上記のように膜密度が高い窒化シリコン膜で第１キャパシタ保護絶縁膜１９を構成したので、その水素がキャパシタ誘電体膜１６ａに至るのを第１キャパシタ保護絶縁膜１９で確実に保護できる。
その後に、CMP法により第２絶縁膜２０の上面を研磨して平坦化し、第１キャパシタ保護絶縁膜１９の平坦面上での第２絶縁膜２０の厚さを約１０２０nmとする。
次に、図７（ａ）に示すように、第２絶縁膜２０、第１キャパシタ保護絶縁膜１９、第１絶縁膜１１、及びカバー絶縁膜１０パターニングすることにより、第１、第２ソース／ドレイン領域８ａ、８ｂ上のこれらの絶縁膜に第１、第２ホール２０ａ、２０ｂを形成する。
そのパターニングは、平行平板型プラズマエッチング装置（不図示）を用いた２ステップのエッチングで行われる。
そのうち、第１ステップでは、平行平板型プラズマエッチング装置の上部電極と基板載置台に印加される高周波電力のパワーをそれぞれ２０００W、９００Wにする。そして、エッチングガスとしてC4F8、Ar、及びO2の混合ガスを採用し、エッチング雰囲気の圧力を６．６Paにする。このようなエッチングガスを採用することで、窒化シリコン膜よりなる第１キャパシタ保護絶縁膜１９をエッチングストッパにしながら、第２絶縁膜２０がエッチングされる。
そして、第２ステップでは、第１のエッチングにおける条件のうち、エッチングガスをC4F8、CF3、Ar、及びO2の混合ガスに変更することで、残りの第１キャパシタ保護絶縁膜１９、第１絶縁膜１１、及びカバー絶縁膜１０のエッチングを行う。
その第２ステップにおける第１キャパシタ保護絶縁膜１９のエッチングは、アルミナよりも化学反応を起こし易い窒化シリコンで第１キャパシタ保護絶縁膜１９を構成したため、エッチングガスの化学的な作用によって主に行われることになる。よって、化学反応に乏しいアルミナ膜で第１キャパシタ保護絶縁膜１９を構成する場合のように、エッチングガスのスパッタ作用のみに頼って第１キャパシタ保護絶縁膜１９をエッチングする必要が無くなり、第１キャパシタ保護絶縁膜１９のエッチングを容易に行うことができる。これにより、図５（ａ）で説明したような、各ホール２０ａ、２０ｂの直径が第１キャパシタ保護絶縁膜１９の下で細くなる現象が発生し難くなり、これらのホール２０ａ、２０ｂの加工精度が高められる。
次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第１、第２ホール２０ａ、２０ｂの内面と第２絶縁膜２０の上面に、スパッタ法によりグルー膜として窒化チタン膜を厚さ約７０nmに形成した後、そのグルー膜上にCVD法でタングステン膜を形成し、このタングステン膜で各ホール２０ａ、２０ｂを完全に埋め込む。
その後に、第２絶縁膜２０上の余分なグルー膜とタングステン膜とをCMPにより研磨して除去し、これらの膜を第１、第２ホール２０ａ、２０ｂ内に第１、第２コンタクトプラグ２１ａ、２１ｂとして残す。第１、第２ホール２０ａ、２０ｂは、高融点金属シリサイド層９を介してその下の第１、第２ソース／ドレイン領域８ａ、８ｂと電気的に接続される。
上記したように、本実施形態では、各ホール２０ａ、２０ｂの直径が細くなるという不都合が回避されるため、これらのコンタクトプラグ２１ａ、２１ｂと高融点金属シリサイド層９とのコンタクト面積が十分に広くなり、各コンタクトプラグ２１ａ、２１ｂのコンタクト抵抗が安定化する。
また、この例では、第１、第２コンタクトプラグ２１ａ、２１ｂを構成するグルー膜をスパッタ法で形成したが、CVD法で形成された窒化チタン膜をそのグルー膜に用いてもよい。CVD法は、スパッタ法に比べてステップカバレッジに優れたグルー膜を形成することができる。よって、半導体装置の微細化に伴って第１、第２ホール２０ａ、２０ｂの直径が小さくなっても、それらのホールの内面がグルー膜で良好に覆われ、第１、第２コンタクトプラグ２１ａ、２１ｂのコンタクト不良を未然に防止でき、半導体装置の微細化に寄与することが可能となる。
更に、このようにCVD法でグルー膜を形成する場合は、成膜雰囲気中に水素等の還元性雰囲気が含まれるが、その水素に起因するキャパシタ誘電体膜１６ａの劣化は第１キャパシタ保護絶縁膜１９によって防止される。
同様に、各コンタクトプラグ２１ａ、２１ｂを構成するタングステン膜は、六フッ化タングステンガスと水素とを成膜ガスにするCVD法によって形成され、成膜雰囲気中に水素が含まれるが、その水素は第１キャパシタ保護絶縁膜１９によってブロックされ、キャパシタ誘電体膜１６ａに水素が至り難くなる。
次に、図８（ａ）に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１の上側全面に、第１、第２コンタクトプラグ２１ａ、２１ｂの酸化を防止するための酸化防止絶縁膜２３として酸窒化シリコン(SiON)膜を形成する。その酸窒化シリコン膜は、例えばシランとN2Oとの混合ガスを反応ガスとして使用するCVD法により形成される。
続いて、酸化防止絶縁膜２３の上にフォトレジスト（不図示）を塗布し、これを露光、現像して、上部電極１７ａと下部電極１５ａのそれぞれの上に窓を備えたレジストパターンを形成する。そして、このレジストパターンをマスクにして酸化防止絶縁膜２３と第２絶縁膜２０とをエッチングすることにより、上部電極１７ａと下部電極１５ａのそれぞれの上に第３、第４ホール２０ｃ、２０ｄを形成する。そのエッチングでは、第３、第４ホール２０ｃ、２０ｄの下のキャパシタ保護絶縁膜１８、１９もエッチングされて除去され、これらのホール２０ｃ、２０ｄからそれぞれ上部電極１７ａと下部電極１５ａが露出する。
そして、マスクに使用したレジストパターンを除去した後に、基板温度５００℃、処理時間６０分の条件で、酸素含有雰囲気においてキャパシタ誘電体膜１６ａをアニールし、ここまでの工程でキャパシタ誘電体膜１６ａが受けたダメージを回復させる。
この場合、第１、第２コンタクトプラグ２１ａ、２１ｂは酸化防止絶縁膜２３によって酸化が防止される。
次に、図８（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、CF系のガスを用いて酸化防止絶縁膜２３をドライエッチングして除去する。
続いて、第２絶縁膜２０と第１、第２コンタクトプラグ２１ａ、２１ｂのそれぞれの上面、及び第３、第４ホール２０ｃ、２０ｄの内面に、金属積層膜としてスパッタ法により窒化チタン膜と銅含有アルミニウム膜とをこの順に形成する。
なお、これらの膜を形成した後に、アルミニウム膜をリフローすることにより、各ホール２０ｃ、２０ｄ内におけるアルミニウム膜のステップカバレッジを高めてもよい。そのリフローでは、キャパシタ誘電体膜１６ａに熱負荷がかかることになる。しかし、膜密度が高くステップカバレッジが良好な第１キャパシタ保護絶縁膜１９によりキャパシタQが覆われているので、リフロー雰囲気中に水素等の還元性物質が存在しても、その還元物質によって第１キャパシタ絶縁膜１９が劣化するのが抑制される。
その後に、フォトリソグラフィによりこの金属積層膜をパターニングすることにより、各ホール２０ｃ、２０ｄを介して上部電極１７ａと下部電極１５ａに電気的に接続される一層目金属配線２４を形成する。
次いで、図９に示すように、第２絶縁膜２０と一層目金属配線２４のそれぞれの上に、基板温度を２００℃以下とする触媒CVD法により窒化シリコン膜を形成し、その窒化シリコン膜を第３キャパシタ保護絶縁膜２５とする。この触媒CVD法での成膜条件は、第１キャパシタ保護絶縁膜１９を形成する場合と同じなので、ここでは省略する。また、第３キャパシタ保護絶縁膜２５の厚さは特に限定されないが、本実施形態では２０nm以上１００nm以下の厚さ、例えば２０nmとする。
更に、この第３キャパシタ保護絶縁膜２５の上に、第１層間絶縁膜２６としてプラズマCVD法で酸化シリコン膜を形成し、隣接する一層目金属配線２４の間のスペースをこの第１層間絶縁膜２６で完全に埋める。そのプラズマCVD法では、例えばシランガスが反応ガスとして使用される。
そして、CMP法で第１層間絶縁膜２６の上面を研磨して平坦化した後、第１層間絶縁膜２６上に窒化シリコン膜を２０nm以上１００nm以下の厚さに形成し、それを第４キャパシタ保護絶縁膜２７とする。その第４キャパシタ保護絶縁膜２７の成膜方法として、低温での成膜が可能でキャパシタQへのダメージが少ない触媒CVD法を採用する。その場合、基板温度は２００℃以下に設定され、第３キャパシタ保護絶縁膜２５と同じ成膜条件が採用される。
また、この第４キャパシタ保護絶縁膜２７の厚さは、第１、第３キャパシタ保護絶縁膜１９、２５よりも厚い厚さ、例えば約５０nmの厚さに形成することで、キャパシタQの劣化を有効に防止できる。
その後に、第４キャパシタ保護絶縁膜２７に対する第１キャップ絶縁膜２８として、シランガスを反応ガスにするプラズマCVD法により酸化シリコン膜を厚さ約１００nmに形成する。
上記のように、この工程では、触媒CVDにより形成された第３キャパシタ保護絶縁膜２５で一層目金属配線２４を覆った後に、プラズマCVD法で第１層間絶縁膜２６を形成する。よって、第１層間絶縁膜２６の成膜時のプラズマダメージが第３キャパシタ保護絶縁膜２５によって吸収され、プラズマ雰囲気によってキャパシタ誘電体膜１６ａが劣化するのを防ぐことができる。
しかも、一層目金属配線２４が上記のプラズマ雰囲気に直接曝されるのが第３キャパシタ保護絶縁膜２５によって防がれているので、一層目金属配線２４の構成元素、特にアルミニウムの触媒作用によって一層目金属配線２４上に水分が発生するのが抑えられ、その水分に起因するキャパシタ誘電体膜１６ａの劣化も抑制することが可能となる。
そして、第１層間絶縁膜２６と第１キャップ絶縁膜２８との間に第４キャパシタ保護絶縁膜２７を形成するので、水素や水分のブロック作用がより一層高められる。
次に、図１０に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィにより第１キャップ絶縁膜２８から第３キャパシタ保護絶縁膜２５までをパターニングし、一層目金属配線２４に至る深さのホール２６ａをこれらの絶縁膜に形成する。
そのパターニングは、C4F8、CF3、Ar、及びO2の混合ガスをエッチングガスとする平行平板型プラズマエッチング装置を用いて行われ、上記した各絶縁膜２５〜２８は、上記のエッチングガスの化学的な作用によってエッチングされる。
ここで、第３、第４キャパシタ保護絶縁膜２５、２７として、スパッタエッチングによってのみしかエッチングできないアルミナ膜ではなく、フッ素系ガスの化学的な作用によってエッチングされ得る窒化シリコン膜を形成したので、上記のホール２６ａを容易に形成することができ、ホール２６ａの途中でその直径が細くなるといった不都合を回避することができる。
その後に、基板温度３５０℃、処理時間１２０秒の条件で、窒素雰囲気においてホール２６ａをアニールし、ホール２６ａの内面を窒化する。このような窒化処理により、第１層間絶縁膜２６の内部からの脱ガスがホール２６ａ内に出てくるのが防止される。
次に、第１キャップ絶縁膜２８の上面とホール２６ａの内面とに、スパッタ法により第１グルー膜２９として窒化チタン膜を形成する。更に、この第１グルー膜２９の上にCVD法でタングステン膜を形成した後、そのタングステン膜をエッチバックすることにより、一層目金属配線２４と電気的に接続される第３コンタクトプラグ３０をホール２６ａ内に形成する。
このエッチバックを終了した後、第１キャップ絶縁膜２８の上には第１グルー膜２９のみが残ることになる。
なお、CVD法によりその第１グルー膜２９を形成してもよい。CVD法を採用することで、図７（ｂ）で説明したように、第１グルー膜２９のステップカバレッジが良好となり、直径の小さなホール２６ａでもその内面を第１グルー膜２９で覆うことができ、第３コンタクトプラグ３０のコンタクト不良を防止できる。
続いて、第１グルー膜２９と第３コンタクトプラグ３０のそれぞれの上面に、スパッタ法により銅含有アルミニウム膜を形成する。そして、フォトリソグラフィによってこのアルミニウム膜と第１グルー膜２９とをパターニングし、これらの積層膜よりなる二層目金属配線３１を第１キャップ２８上に形成する。
次に、図１１に示す断面構造を得るまでの工程について説明する。
まず、シランガスを用いるプラズマCVD法により、二層目金属配線３１上に第２層間絶縁膜３２として酸化シリコン膜を形成し、隣接する二層目金属配線３１同士のスペースをその第２層間絶縁膜３２で完全に埋める。
二層目金属配線３１の形状を反映して第２層間絶縁膜３２の上面に形成された凹凸は、CMP法による研磨で平坦化される。
次いで、第４キャパシタ保護絶縁膜２７と同様の成膜条件を採用する触媒CVD法により、第２層間絶縁膜３２上に窒化シリコン膜を２０nm以上１００nm以下の厚さ、例えば厚さ約５０nmに形成し、それを第５キャパシタ保護絶縁膜３３とする。記述のように、触媒CVD法は、成膜時の基板温度を２００℃以下の低温にすることができ、またプラズマを用いないので、第５キャパシタ保護絶縁膜３３の成膜時にキャパシタ誘電体膜１６ａが受けるダメージは極めて小さい。
その後に、第５キャパシタ保護絶縁膜３３に対する第２キャップ絶縁膜３４として、シランガスを反応ガスにするプラズマCVD法により酸化シリコン膜を厚さ約１００nmに形成する。
次に、フォトリソグラフィにより各絶縁膜３２〜３４をパターニングし、二層目金属配線３１に至る深さのホール３２ａをこれらの絶縁膜に形成する。
そして、第２層間絶縁膜３２からホール３２ａに脱ガスが出てくるのを防止するため、基板温度３５０℃、処理時間１２０秒の条件で、窒素雰囲気においてホール３２ａをアニールし、ホール３２ａの内面を窒化する。
その後、このホール３２ａの内面と第２キャップ絶縁膜３４の上面に、スパッタ法で窒化チタン膜を形成し、それを第２グルー膜３５とする。
更に、この第２グルー膜３５に、六フッ化タングステンガスを使用するCVD法によりタングステン膜を形成した後、そのタングステン膜をエッチバックすることにより、二層目金属配線３１と電気的に接続される第４コンタクトプラグ３６をホール３２ａ内にのみ形成する。なお、タングステン膜のエッチバックでは、第２グルー膜３５はエッチングされずに第２キャップ絶縁膜３４上に残る。
次に、図１２に示す断面構造を得るまでの工程について説明する。
まず、第２グルー膜３５上に、スパッタ法により銅含有アルミニウム膜を形成する。そして、フォトリソグラフィによりそのアルミニウム膜と第２グルー膜３５とをパターニングし、第２キャップ絶縁膜３４上に三層目金属配線３８を形成する。
次いで、三層目金属配線３８上に、プラズマCVD法により酸化シリコン膜を約１００nmの厚さに形成し、その酸化シリコン膜を第１カバー膜３９とする。
更に、この第１カバー膜３９上に、第２カバー膜４０として厚さが約３５０nmの窒化シリコン膜を形成する。その第２カバー絶縁膜４０の成膜方法は特に限定されず、キャパシタQへのダメージが少ない触媒CVD法のほか、プラズマCVD法であってもよい。プラズマCVD法で第２カバー絶縁膜４０を形成しても、その下に第５キャパシタ保護絶縁膜３３等の保護絶縁膜が複数形成されているため、成膜時のプラズマ雰囲気によってキャパシタQが受けるダメージは少ない。
次に、フォトリソグラフィにより上記の第１、第２カバー絶縁膜３９、４０をパターニングする。これにより、各絶縁膜３９、４０には、三層目金属配線３８が露出する開口４０ａが形成される。
次いで、シリコン基板１の上側全面にスピンコート法によりポリイミドを塗布し、ポリイミドよりなる樹脂層４１を厚さ約２〜６μmに形成する。その後に、フォトリソグラフィで樹脂層４１をパターニングすることで、開口４０ａの内側の樹脂層４１に窓４１ａを形成し、その窓４１ａから三層目金属配線３８の上面を露出させる。このように露出した部分の三層目金属配線３８は、ボンディングパッドとして機能し、後の工程で金線等のボンディングワイヤが接合される。
以上により、本実施形態に係る半導体装置の基本構造が完成した。
上記した本実施形態によれば、キャパシタQを覆う第１キャパシタ保護絶縁膜１９の成膜方法として触媒CVD法を採用した。触媒CVD法で形成された窒化シリコンよりなる第１キャパシタ保護絶縁膜１９は、ステップカバレッジが良好であるため、キャパシタ誘電体膜１６ａの側面で十分な厚さに形成され、該側面からキャパシタ誘電体膜１６ａに水素や水が浸入するのを効果的に防止することができる。
また、触媒CVD法では、基板温度を２００℃以下の低温にすることができるので、キャパシタ誘電体膜１６ａを劣化させる要因の一つである熱負荷を低減することができる。
更に、触媒CVD法により第１キャパシタ保護絶縁膜１９の膜密度が高まり、第１キャパシタ保護絶縁膜１９の水素透過防止能力を向上させることもできる。
ところで、このように触媒CVD法で形成された膜密度が高い窒化シリコン膜を第２キャパシタ保護絶縁膜１８に適用することも考えられる。しかし、図３（ｂ）で説明したように、キャパシタ誘電体膜１６ａに対する回復アニールは第２キャパシタ保護絶縁膜１８が形成された状態で行われるため、キャパシタ誘電体膜１６ａとして上記のように緻密な膜を形成すると、アニール雰囲気中の酸素がキャパシタ誘電体膜１６ａに至らなくなり、回復アニールの効果が低減してしまう。よって、キャパシタQ上に直接形成される第２キャパシタ誘電体膜１８としては、アルミナ膜のような金属酸化膜を形成するのが好ましい。
更に本実施形態では、図７（ａ）で説明したように、第１キャパシタ保護絶縁膜１９を窒化シリコンで構成したので、エッチングにより第１、第２コンタクトホール２０ａ、２０ｂを形成するときに、エッチングガスの化学的な作用によって第１キャパシタ保護絶縁膜１９を容易にエッチングすることができる。その結果、第１キャパシタ保護絶縁膜１９を境にして各ホール２０ａ、２０ｂの直径が細くなるという不都合が回避され、第１、第２コンタクトプラグ２１ａ、２１ｂ（図７（ｂ）参照）と高融点金属シリサイド層９とのコンタクト抵抗が安定する。
そのような化学的な作用によるエッチングでは、第１キャパシタ保護絶縁膜１９のエッチングに伴うエッチング生成物が発生し難くい。よって、このエッチング生成物が各ホール２０ａ、２０ｂに残存せず、エッチング生成物によって第１、第２コンタクトプラグ２１ａ、２１ｂのコンタクト抵抗が低下するのを防止できる。
また、本実施形態では、図９で説明したように、触媒CVD法で形成された第３キャパシタ保護絶縁膜２５で一層目金属配線層２４を覆い、その後にプラズマCVD法で第１層間絶縁膜２６を形成する。従って、第１層間絶縁膜２６の成膜時のプラズマ雰囲気に一層目金属配線２４が直接曝されないので、一層目金属配線の触媒作用による水分の発生が抑えられ、この水分に起因するキャパシタ誘電体膜１６ａの劣化を防止することができる。
更に、上記の第１層間絶縁膜２６の上に触媒CVD法で第４キャパシタ保護絶縁膜２７を形成するので、キャパシタ誘電体膜１６ａへの水素や水分の侵入をより一層確実に防止することができる。
しかも、本実施形態では、第４キャパシタ保護絶縁膜２７として、エッチングガスの化学的な作用によってエッチングされ得る窒化シリコン膜を形成する。よって、第１層間絶縁膜２６にホール２６ａ（図１０参照）を形成するのが容易となり、第４キャパシタ保護絶縁膜２７を境にしてホール２６ａの直径が細くなるといった不都合を回避できる。これにより、第３コンタクトプラグ３０と一層目金属配線２４とを十分なコンタクト面積で互いに接続することができ、第３コンタクトプラグ３０のコンタクト抵抗を安定化させることが可能となる。
ここで、第１、第３〜５キャパシタ保護絶縁膜１９、２５、２７、３３の厚さは特に限定されないが、上の膜ほど厚さを厚くすることで、キャパシタ誘電体膜１６ａの劣化を良好に防止できることが明らかとなった。
更に、これら第１、第３〜５キャパシタ保護絶縁膜１９、２５、２７、３３として、比誘電率が約６．２である窒化シリコン膜を採用したので、これらの絶縁膜として比誘電率が約９．３４と高いアルミナ膜を形成する場合と比較して、配線間等の寄生容量が低減する。よって、デザインルールを縮小して配線間の距離等を縮めることができ、半導体装置の微細化を推し進めることが可能となる。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を順に積層してなるキャパシタを形成する工程と、
前記キャパシタと前記第１絶縁膜とを覆う第１キャパシタ保護絶縁膜として、触媒CVD法により窒化シリコン膜を形成する工程と、
前記第１キャパシタ保護絶縁膜の上に第２絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記第１キャパシタ保護絶縁膜を形成する工程において、基板温度を２００℃以下にすることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記第１キャパシタ保護絶縁膜を形成する工程において、該第１キャパシタ保護絶縁膜の厚さを２０nm以上１００nm以下とすることを特徴とする付記１に記載の半導体装置の製造方法。
（付記４） 前記キャパシタを形成する工程は、
前記第１絶縁膜上に、第１導電膜、強誘電体膜、及び第２導電膜を順に形成する工程と、
前記第２導電膜をパターニングして前記上部電極にする工程と、
前記強誘電体膜をパターニングして前記キャパシタ誘電体膜にする工程と、
前記上部電極、前記キャパシタ誘電体膜、及び前記第１導電膜を覆う第２キャパシタ保護絶縁膜として金属酸化膜を形成する工程と、
前記第２キャパシタ保護絶縁膜と前記第１導電膜とをパターニングすることにより、前記第１導電膜を前記下部電極にすると共に、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極の上にのみ前記第２キャパシタ保護絶縁膜を残す工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記５） 前記第２キャパシタ保護絶縁膜を形成する工程において、前記金属酸化膜としてアルミナ膜を形成することを特徴とする付記４に記載の半導体装置の製造方法。
（付記６） 前記第２キャパシタ保護絶縁膜を形成する工程の後であって、前記第１キャパシタ保護絶縁膜を形成する工程の前に、酸素含有雰囲気中で前記キャパシタ誘電体膜をアニールする工程を有することを特徴とする付記４に記載の半導体装置の製造方法。
（付記７） 前記半導体基板に不純物拡散領域を形成する工程と、
前記不純物拡散領域の上の前記第１絶縁膜、前記第１キャパシタ保護絶縁膜、及び前記第２絶縁膜にホールを形成する工程と、
前記ホール内に、前記不純物拡散領域と電気的に接続されたコンタクトプラグを形成する工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記８） 前記ホールを形成する工程は、フッ素化合物を含むエッチングガスを用いるプラズマエッチングにより、前記第１絶縁膜、前記キャパシタ保護絶縁膜、及び前記第２絶縁膜をエッチングして行われることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９） 前記不純物拡散領域として、MOSトランジスタのソース／ドレイン領域を形成することを特徴とする付記７に記載の半導体装置の製造方法。
（付記１０） 前記第２絶縁膜上に金属配線を形成する工程と、
前記金属配線上に層間絶縁膜を形成する工程とを有し、
前記金属配線と前記層間絶縁膜との間、又は該層間絶縁膜の上面に、第３キャパシタ保護絶縁膜として触媒CVD法により窒化シリコン膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１１） 前記金属配線を形成する工程において、該金属配線の構成材料としてアルミニウムを採用し、
前記層間絶縁膜を形成する工程において、プラズマCVD法により該層間絶縁膜を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２） 前記層間絶縁膜を形成する工程において、該層間絶縁膜として酸化シリコン膜を形成することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３） 半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を順に積層してなるキャパシタを形成する工程と、
前記キャパシタを覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜上に金属配線を形成する工程と、
前記金属配線上に、第１キャパシタ保護絶縁膜として触媒CVD法により窒化シリコン膜を形成する工程と、
前記第１キャパシタ保護絶縁膜上に層間絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１４） 前記金属配線を形成する工程において、該金属配線の構成材料としてアルミニウムを採用し、
前記層間絶縁膜を形成する工程において、プラズマCVD法により該層間絶縁膜を形成することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５） 前記層間絶縁膜を形成する工程において、該層間絶縁膜として酸化シリコン膜を形成することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６） 前記金属配線の上の前記第１キャパシタ保護絶縁膜と前記層間絶縁膜とにホールを形成する工程と、
前記ホール内に、前記金属配線と電気的に接続されたコンタクトプラグを形成する工程とを有することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１７） 前記層間絶縁膜上に、第２キャパシタ保護絶縁膜として触媒CVD法により窒化シリコン膜を形成する工程を有することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１８） 前記第２キャパシタ保護絶縁膜を形成する工程において、該第２キャパシタ絶縁膜の厚さを前記第１キャパシタ保護絶縁膜の厚さよりも厚くすることを特徴とする付記１３に記載の半導体装置の製造方法。
図１（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その１）である。 図２（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その２）である。 図３（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その３）である。 図４（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その４）である。 図５（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その５）である。 図６（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その６）である。 図７（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１）である。 図８（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その２）である。 図９は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その３）である。 図１０は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その４）である。 図１１は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その５）である。 図１２は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その６）である。 図１３は、本発明の実施の形態で使用される触媒CVD装置の構成図である。
符号の説明
１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…第１、第２ソース／ドレインエクステンション、７…絶縁性サイドウォール、８ａ、８ｂ…第１、第２ソース／ドレイン領域、９…高融点金属シリサイド層、１０…カバー絶縁膜、１１…第１絶縁膜、１５…第１導電膜、１５ａ…下部電極、１６…強誘電体膜、１６ａ…キャパシタ誘電体膜、１７…第２導電膜、１７ａ…上部電極、１８…第２キャパシタ保護絶縁膜、１９…第１キャパシタ保護絶縁膜、２０…第２絶縁膜、２０ａ〜２０ｄ…第１〜第４ホール、２１ａ、２１ｂ…第１、第２コンタクトプラグ、２３…酸化防止絶縁膜、２４…一層目金属配線、２５…第３キャパシタ保護絶縁膜、２６…第１層間絶縁膜、２６ａ…ホール、２７…第４キャパシタ保護絶縁膜、２８…第１キャップ絶縁膜、２９…第１グルー膜、３０…第３コンタクトプラグ、３１…二層目金属配線、３２…第２層間絶縁膜、３２ａ…ホール、３３…５キャパシタ保護絶縁膜、３４…第２キャップ絶縁膜、３５…第２グルー膜、３６…第４コンタクトプラグ、３８…三層目金属配線、３９…第１カバー膜、４０…第２カバー膜、４０ａ…開口、４１…樹脂層、４１ａ…窓。

Claims (7)

  1. 半導体基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に、下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を順に積層してなるキャパシタを形成する工程と、
    基板温度が２００℃以下の条件で、前記キャパシタと前記第１絶縁膜とを覆う第１キャパシタ保護絶縁膜として、触媒CVD法により窒化シリコン膜を形成する工程と、
    前記第１キャパシタ保護絶縁膜の上に第２絶縁膜を形成する工程と、
    を有し、
    前記キャパシタを形成する工程は、
    前記第１絶縁膜上に、第１導電膜、強誘電体膜、及び第２導電膜を順に形成する工程と、
    前記第２導電膜をパターニングして前記上部電極にする工程と、
    前記強誘電体膜をパターニングして前記キャパシタ誘電体膜にする工程と、
    前記上部電極、前記キャパシタ誘電体膜、及び前記第１導電膜を覆う第２キャパシタ保護絶縁膜として金属酸化膜を形成する工程と、
    前記第２キャパシタ保護絶縁膜と前記第１導電膜とをパターニングすることにより、前記第１導電膜を前記下部電極にすると共に、該下部電極、前記キャパシタ誘電体膜、及び前記上部電極の上にのみ前記第２キャパシタ保護絶縁膜を残す工程とを有し、
    前記第２キャパシタ保護絶縁膜を形成する工程の後であって、前記第１キャパシタ保護絶縁膜を形成する工程の前に、酸素含有雰囲気中で前記キャパシタ誘電体膜をアニールする工程を有すること
    を特徴とする半導体装置の製造方法。
  2. 前記半導体基板に不純物拡散領域を形成する工程と、
    前記不純物拡散領域の上の前記第１絶縁膜、前記第１キャパシタ保護絶縁膜、及び前記第２絶縁膜にホールを形成する工程と、
    前記ホール内に、前記不純物拡散領域と電気的に接続されたコンタクトプラグを形成する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２絶縁膜上に金属配線を形成する工程と、
    前記金属配線上に層間絶縁膜を形成する工程とを有し、
    前記金属配線と前記層間絶縁膜との間、又は該層間絶縁膜の上面に、第３キャパシタ保護絶縁膜として触媒CVD法により窒化シリコン膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 半導体基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に、下部電極、強誘電体材料で構成されるキャパシタ誘電体膜、及び上部電極を順に積層してなるキャパシタを形成する工程と、
    前記キャパシタを覆う第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に金属配線を形成する工程と、
    基板温度が２００℃以下の条件で、前記金属配線上に、第１キャパシタ保護絶縁膜として触媒CVD法により窒化シリコン膜を形成する工程と、
    前記第１キャパシタ保護絶縁膜上に層間絶縁膜を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  5. 前記金属配線を形成する工程において、該金属配線の構成材料としてアルミニウムを採用し、
    前記層間絶縁膜を形成する工程において、プラズマCVD法により該層間絶縁膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記金属配線の上の前記第１キャパシタ保護絶縁膜と前記層間絶縁膜とにホールを形成する工程と、
    前記ホール内に、前記金属配線と電気的に接続されたコンタクトプラグを形成する工程とを有することを特徴とする請求項４に記載の半導体装置の製造方法。
  7. 前記層間絶縁膜上に、第２キャパシタ保護絶縁膜として触媒CVD法により窒化シリコン膜を形成する工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
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