JP4801488B2

JP4801488B2 - フリップフロップ回路及びそれを用いたスタティックｒａｍ

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Publication number: JP4801488B2
Application number: JP2006112431A
Authority: JP
Inventors: 舜平山崎; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1993-11-22
Filing date: 2006-04-14
Publication date: 2011-10-26
Anticipated expiration: 2026-10-26
Also published as: JP2006287238A

Description

本発明は、ガラス等の絶縁材料、あるいはシリコンウェハー上に設けられた酸化珪素等の絶縁表面上に形成される絶縁ゲイト型電界効果トランジスタ（ＴＦＴ）を用いた半導体集積回路に関する。本発明は、多層構造のトランジスタを用いた集積回路（多層型半導体集積回路、立体型半導体集積回路、３次元型半導体集積回路ともいう）に関するもので、例えば、第１層のトランジスタとして、単結晶半導体表面に設けられた電界効果トランジスタ、第２層のトランジスタとしてＴＦＴを用いたものや、第１層および第２層のトランジスタとしてＴＦＴを用いたものに関するものである。

近年、半導体集積回路の集積度を向上させるため、集積回路を多層構造とした多層型集積回路が提案されている。このような多層型集積回路としては、シリコンウェファーのような単結晶基板上に第１層の半導体素子層を形成し、その上にＴＦＴを用いて第２層の半導体素子層を形成するというものである。こうすることにより、トランジスタの面積を従来より半減することが可能となった。このような多層型集積回路は、上記の例に限らず、第１層、第２層ともＴＦＴであってもよいし、さらに第３層、第４層の半導体素子層が設けられてもよい。

しかし、これまでは第１層のトランジスタと第２層のトランジスタの接続についてはあまり考慮されることがなかった。例えば、下層のトランジスタのソース（もしくはドレイン）と上層のトランジスタのゲイト配線を接続する場合には、上層のゲイト配線を形成した後で、その上に層間絶縁物を形成して、それをエッチングして、下層のトランジスタのソースおよび上層のトランジスタのゲイト配線にコンタクトホールを形成し、このコンタクトを結ぶ配線を前記層間絶縁物上に形成していた。

すなわち、下層のトランジスタの層間絶縁物形成後の工程は以下のようになった。
１）上層のトランジスタ（ＴＦＴ）の活性半導体層およびゲイト絶縁膜の形成
２）ＴＦＴのゲイト配線の形成
３）ＴＦＴのソース／ドレインの形成
４）ＴＦＴの第１の層間絶縁物の形成
５）下層のトランジスタのソースへのコンタクトホールの形成。
６）ＴＦＴのゲイト配線へのコンタクトホールの形成。
７）第１の層間配線の形成（下層のトランジスタのソースとＴＦＴのゲイト配線を結ぶ）
８）ＴＦＴの第２の層間絶縁物の形成
９）ＴＦＴのソースもしくはドレインへのコンタクトホールの形成と第２の層間配線の形成（ＴＦＴのソースもしくはドレインから延びる配線）

上記の例では、工程５）および６）において、下層のトランジスタのソースとＴＦＴのゲイト配線とのコンタクトは同時に形成できなくはないが、現実には、下層トランジスタのソースのコンタクトホールは、下層トランジスタを覆う層間絶縁物とＴＦＴの第１の層間絶縁物をエッチングしなければならないのに対し、ＴＦＴのゲイト配線のコンタクトホールはＴＦＴの第１の層間絶縁物をエッチングするだけでよく、ホールの深さにして、０．３〜１μｍ程度の差が生じ、例えば、ＴＦＴのゲイト配線のオーバーエッチ等をもたらし、エッチング工程における歩留りを低下させる原因となった。このため、通常は、上記のように２工程に分けておこなわれた。
本発明はこのような問題点に鑑みてなされたものであり、プロセスをより簡単にすることを目的とする。

本発明においては、下層のトランジスタのソースもしくはドレインのどちらか一方を上層のトランジスタ（ＴＦＴ）のゲイト配線とコンタクトさせることによって、上記の問題を解決する。この場合、ＴＦＴのゲイト配線の終端の一方は、下層のトランジスタのソースもしくはドレインのいずれか一方である。特に、本発明においては、ＴＦＴの配線をアルミニウムを主成分とする材料によって構成し、さらに、ＴＦＴのソース／ドレインへ不純物を導入する工程もしくは導入後の工程にレーザーを用いることを特徴とする。例えば、不純物をイオン注入等の手段によってＴＦＴの活性半導体層に導入した後、レーザーアニールをおこなう方法や、不純物を含む雰囲気（ジボランやホスフィン）中においてレーザー照射をおこなう方法（レーザードーピング）である。

（作用）
本発明を用いて、先に示した下層のトランジスタのソースとＴＦＴのゲイト配線の接続する場合のプロセスは以下のようになる。
１）上層のトランジスタ（ＴＦＴ）の活性半導体層およびゲイト絶縁膜の形成
２）下層のトランジスタのソースへのコンタクトホールの形成。
３）ＴＦＴのゲイト配線の（＝下層トランジスタのソースへの配線）形成
４）ＴＦＴのソース／ドレインの形成
５）ＴＦＴの層間絶縁物の形成
６）ＴＦＴのソースもしくはドレインへのコンタクトホールの形成。
７）第２の層間配線の形成（ＴＦＴのソースもしくはドレインから延びる配線）
このように、コンタクトホールおよび層間絶縁物の形成の工程が省略され、歩留りが向上する。

本発明によって、多層半導体集積回路を歩留り良く作製することができた。本発明に用いられるＴＦＴは、実施例に示したような単純な構造のものだけでなく、低濃度ドレイン（ＬＤＤ）を有するものや、さまざまなオフセット構造を有するものであってもよいことはいうまでもない。また、下層と上層のトランジスタの導電型は、実施例のように異種のものであっても、また、同じものであってもよい。

図１に本発明の例（作製工程断面図）を示す。まず、単結晶シリコンウェハー１０１上面に公知のＭＯＳプロセスによって下層のトランジスタを形成した。すなわち、フィールド絶縁物１０２、ゲイト熱酸化膜１０３、Ｎ^＋型多結晶シリコンのゲイト電極１０４、Ｎ型のソース１０５、ドレイン１０６、層間絶縁物１０７を形成した。ソース／ドレインは、低濃度ドレイン（ＬＤＤ）を有する構成としてもよい。層間絶縁物はＣＶＤ法等によって、できるだけ平坦になるように形成し、場合によっては、化学的機械研磨（ＣＭＰ）法によって、表面を平坦化してもよい。このような処理をした後、窒素雰囲気中、９００〜１１００℃で、１〜５時間アニールして、層間絶縁物１０７の表面を緻密化した。（図１（Ａ））

その後、プラズマＣＶＤ法やＬＰＣＶＤ法によってアモルファスシリコン膜を１００〜５０００Å、好ましくは３００〜１０００Å堆積し、これを、５５０〜６００℃の還元雰囲気に４〜２４時間放置して、結晶化せしめた。この工程は、レーザー照射によっておこなってもよい。そして、このようにして結晶化させたシリコン膜をパターニング・エッチングして、ＴＦＴの活性半導体層１０８とした。さらに、酸素雰囲気中、９００〜１１００℃で、１〜５時間アニールして、表面に熱酸化膜１０９を形成した。（図１（Ｂ））

その後、層間絶縁物１０７をエッチングして、下層のトランジスタのソース１０５、ドレイン１０６にコンタクトホールを形成した。そして、厚さ１０００Å〜３μｍのアルミニウム（１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ％のＳｃ（スカンジウム）を含む）膜を電子ビーム蒸着法もしくはスパッタ法によって形成した。この際には、以下のような多段階の成膜プロセス（例えば、ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓｏｆ１９９３ＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎｆｅｒｅｎｃｅｏｎＳｏｌｉｄＳｔａｔｅＤｅｖｉｃｅｓａｎｄＭａｔｅｒｉａｌｓ，Ｍａｋｕｈａｒｉ，１９９３，ｐｐ１８０−１８２）を経てもよかった。すなわち、最初にジメチル・アルミニウム・ハイドライド（ＤＭＡＨ、ＡｌＨ（ＣＨ_３）_２）を用いたＣＶＤ法によって、コンタクトホール部に選択的にアルミニウムを形成した。そして、コンタクトホールが完全に埋まった段階で、スパッタ法によって、全面にアルミニウムを形成した。このプロセスはマルチチャンバーシステムにおいて、連続的におこなうことができる。

このようにして、アルミニウム膜を形成した後、これをパターニング・エッチングして、下層のトランジスタのソース配線１１０、ドレイン配線１１１、ゲイト配線１１２を形成した。ここで、注意しなければならないことは、図１では図示されていないが、下層のトランジスタのドレイン配線１１１とＴＦＴのゲイト配線１１２は一体となっていることである。したがって、この段階で、下層のトランジスタのドレインとＴＦＴのゲイト配線は電気的に接続されている。（図１（Ｃ））

そして、イオンドーピング法によって、ＴＦＴの活性半導体層１０８に、ゲイト配線１１２をマスクとして自己整合的に不純物を注入し、Ｐ型のソース１１３、ドレイン１１４を形成した。ドーピングガスとしてはジボラン（Ｂ_２Ｈ_６）を用いた。その後、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、活性層中に導入された不純物イオンの活性化をおこなった。レーザーとしては、ＸｅＣｌエキシマーレーザー（波長３０８ｎｍ、パルス幅５０ｎｓｅｃ）を用いてもよかった。

なおエキシマーレーザー以外に、他のレーザーを用いてもよいことはいうまでもない。パルスレーザーに関しては、Ｎｄ：ＹＡＧレーザー（Ｑスイッチパルス発振が望ましい）のごとき赤外光レーザーやその第２高調波のごとき可視光レーザーが使用できる。また、レーザー光は、基板側から照射してもよい。この場合には下に存在する珪素半導体膜を透過するレーザー光を選択する必要がある。このようにして、ソース１１３、ドレイン１１４を活性化させた。（図１（Ｄ））

最後に、全面に層間絶縁物１１５として、ＣＶＤ法によって酸化珪素膜を厚さ２０００Å〜１μｍ、例えば、３０００Å形成した。さらに、ＴＦＴのソース１１３、ドレイン１１４、および下層のトランジスタのソース配線１１０にコンタクトホールを形成し、アルミニウム配線１１６、１１７、１１８を２０００Å〜１μｍ、例えば５０００Åの厚さに形成した。このアルミニウム配線１１６〜１１８とコンタクトする部分との間にバリヤメタルとして、例えば窒化チタンを形成するとより一層、信頼性を向上させることができた。（図１（Ｅ））

かくすることにより、相補型の構成を得ることができた。重要なことは、これまでの相補型ＦＥＴは、多層型であっても、インバータの思想を中心としていたためＰチャネルＦＥＴとＮチャネルＦＥＴのゲイト電極を同時に形成していた。しかし、本発明は、相補型ＦＥＴにおいて、一方のゲイト電極と他方のソースまたはドレインの配線とを金属材料で形成したものである。
図２、図３には本実施例を用いて、フリップフロップ回路を形成する例を示す。図２（Ａ）は、下層トランジスタのソース／ドレインおよびゲイト配線等を示す。図の左上の十文字２００はマーカーを意味する。図の斜線部はソース／ドレインを表し、太線はゲイト配線を意味する。すなわち、図２（Ａ）においては、下層トランジスタのドレイン２０１、２０２、同じくソース２０３、ゲイト配線２０６、２０７が示される。ソース２０３は、そのまま電源供給線２０４、２０５となり、接地される。（図２（Ａ））

図２（Ｂ）は、ＴＦＴのソース／ドレイン（活性半導体層）およびゲイト配線、コンタクトの位置等を示す。図の斜線部はソース／ドレインを表し、太線はゲイト配線を意味する。すなわち、図２（Ｂ）においては、ＴＦＴのドレイン２０８、２０９、同じくソース２１０、ゲイト配線２１３、２１４が示される。ソース２１０は、そのまま電源供給線２１１、２１２となり、外部の電源に接続される。コンタクト２１５は下層の第１のトランジスタのゲイト配線２０６に、コンタクト２１６は下層の第２のトランジスタのドレイン２０２に、コンタクト２１８は下層の第２のトランジスタのゲイト配線２０７に、コンタクト２１７は下層の第１のトランジスタのドレイン２０１に、それぞれ接続する。また、コンタクト２１５と２１６、およびコンタクト２１７と２１８が、それぞれＴＦＴのゲイト配線２１３、２１４によって接続されるため、下層の第１のトランジスタのゲイト配線２０６と第２のトランジスタのドレイン２０２、および、下層の第２のトランジスタのゲイト配線２０７と第１のトランジスタのドレイン２０１が互いに接続される。

図２（Ｃ）は、ＴＦＴのソース／ドレイン配線とコンタクトの位置を示す。すなわち、図２（Ｃ）においては、第１のＴＦＴのドレイン２０８と第２のＴＦＴのゲイト配線２１４がコンタクト２２１、２２２と配線２１９によって接続され、同じく、第２のＴＦＴのドレイン２０９と第１のＴＦＴのゲイト配線２１３がコンタクト２２３、２２４と配線２２０によって接続される。（図２（Ｃ））
図２から特徴的なことは、下層のトランジスタのチャネルとＴＦＴのチャネルが６０〜１２０°の角度をなすように配置されていることであり、こうすることにより無駄なスペースを極力無くすことができる。より集積度を高めるには、この角度は８０〜１００°、好ましくは９０°となるようにすることが効果的である。

図３（Ｂ）は、図２（Ａ）および（Ｂ）を重ね合わせたものである。重なりがわるように、意図的に重なりをわずかにずらしてある。図３（Ｃ）は、図３（Ｂ）にさらに、図２（Ｃ）を重ねたものである。このようにして、図３（Ａ）に示すようなフリップフロップ回路が得られた。図３（Ａ）の点Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈは、図２の２１６（２２３、２２４）、２１５、２１８、２１７（２２１、２２２）、２０４、２０５、２１１、２１２に、それぞれ対応する。

本実施例をさらに発展させて、ＣＭＯＳフリップフロップ回路を用いたスタティックＲＡＭ（ＳＲＡＭ）を構成した例を図４に示す。図の点線で囲まれた部分は、ＳＲＡＭの１ビットセルの専有面積を示す。図３（Ｄ）は図３（Ａ）のフリップフロップ回路に選択トランジスタを左右に付属させたＳＲＡＭの単位回路を示す。同様に本発明の構成を用いることによりセル面積をより小さくすることができる。
図４（Ａ）は、このＳＲＡＭ回路の下層トランジスタのソース／ドレインおよびゲイト配線等を示す。図の斜線部はソース／ドレインを表し、太線はゲイト配線を意味する。すなわち、図２（Ａ）においては、下層トランジスタのドレイン４０１、４０２、選択トランジスタのソース４０３、４０４、ゲイト配線４０５、４０６、およびワード線（選択トランジスタのゲイト配線）４０７が示される。下層トランジスタのソースはＶ_Ｌの電位に保たれる。（図４（Ａ））

図４（Ｂ）は、ＴＦＴのソース／ドレイン（活性半導体層）およびゲイト配線、コンタクトの位置等を示す。図の斜線部はソース／ドレインを表し、太線はゲイト配線等を意味する。すなわち、図４（Ｂ）においては、ＴＦＴのドレイン４０８、４０９、ゲイト配線４１０、４１１、選択トランジスタのソース配線４１２、４１３が示される。ＴＦＴのソースは、そのままＶ_Ｈの電位に保たれる。ゲイト配線４１０、４１１のコンタクトの配置は、実質的には図２（Ｂ）のものと同じである。（図４（Ｂ））

図４（Ｃ）は、ＴＦＴのソース／ドレイン配線とコンタクトの位置を示す。すなわち、図４（Ｃ）においては、第１のＴＦＴのドレイン４０８と第２のＴＦＴのゲイト配線４１１が配線４１６によって接続され、同じく、第２のＴＦＴのドレイン４０９と第１のＴＦＴのゲイト配線４１０が配線４１７によって接続される。また、ビット線（選択トランジスタのソース配線）４１４、４１５もこの層に設けられる。（図４（Ｃ））
図４（Ｄ）は、図４（Ａ）、（Ｂ）、（Ｃ）を重ね合わせたものである。このようにして、ＳＲＡＭの１ビットセルが形成される。図４に示したセルは１ビットの面積を極力少なくするようにレイアウトされたものである。

図５に本発明の例（作製工程断面図）を示す。まず、実施例１と同様に単結晶シリコンウェハー５０１上にフィールド絶縁物５０２、ゲイト熱酸化膜５０３、Ｎ^＋型多結晶シリコンのゲイト電極５０４、Ｐ型のソース５０５、ドレイン５０６、層間絶縁物５０７を形成し、下層のトランジスタとした。
その後、アモルファスシリコン膜を１００〜５０００Å、好ましくは３００〜１０００Å堆積し、これを、５５０〜６００℃の還元雰囲気に４〜２４時間放置して、結晶化せしめた。この工程は、レーザー照射によっておこなってもよい。そして、このようにして結晶化させたシリコン膜をパターニング・エッチングして、ＴＦＴの活性半導体層５０８とした。さらに、酸素雰囲気中、９００〜１１００℃で、１〜５時間アニールして、表面に熱酸化膜５０９を形成した。（図５（Ａ））

その後、層間絶縁物５０７をエッチングして、下層のトランジスタのソース５０５、ドレイン５０６にコンタクトホールを形成した。そして、厚さ１０００Å〜３μｍのアルミニウム（１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ％のＳｃ（スカンジウム）を含む）膜を電子ビーム蒸着法もしくはスパッタ法によって形成した。そして、その表面に公知のスピンコート法によってフォトレジストを形成し、公知のフォトリソグラフィー法によって、パターニングをおこなった。そして、燐酸によって、アルミニウム膜のエッチングをおこなった。このようにして、下層のトランジスタのソース配線５１０、ドレイン配線５１１、ゲイト配線５１２を形成した。この際にも、下層のトランジスタのドレイン配線５１１とＴＦＴのゲイト配線５１２は一体となっている。また、これらのアルミニウム配線上にはフォトレジストのマスク５１３、５１４、５１５が残存したままとなり、配線の側面はフォトレジストの側面よりも内側にある。（図５（Ｂ））

この状態で、イオンドーピング法によって、ＴＦＴの活性半導体層５０８に、フォトレジスト５１５をマスクとして自己整合的にＮ型不純物（ここでは燐）を注入し、Ｎ型のソース５１６、ドレイン５１７を形成した。ここで、フォトレジスト５１５に対して、ゲイト電極５１２は距離ｘだけ内側にあるため、図に示したように、ゲイト電極とソース／ドレインが重ならないオフセット状態となっている。距離ｘは、アルミニウム配線の際のエッチング時間を加減することによって増減できる。ｘとしては、０．３〜５μｍが好ましかった。このような構造のＴＦＴをオフセットゲイト型ＴＦＴという。（図５（Ｃ））

その後、フォトレジスト５１３〜５１５を剥離し、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、活性層中に導入された不純物イオンの活性化をおこなった。最後に、全面に層間絶縁物５１８として、ＣＶＤ法によって酸化珪素膜を厚さ２０００Å〜１μｍ、例えば、３０００Å形成した。さらに、ＴＦＴのソース５１６、ドレイン５１７、および下層のトランジスタのソース配線５１０にコンタクトホールを形成し、アルミニウム配線５１９、５２０、５２１を２０００Å〜１μｍ、例えば５０００Åの厚さに形成した。（図５（Ｄ））

本実施例ではＴＦＴはＮチャネル型であった。本来であれば、Ｎチャネル型のＴＦＴでは、移動度が大きい半面、ゲイト電極に負の電圧が印加されるとソース／ドレイン間のリーク電流が増加して実用上の困難をきたすのであるが、本実施例のように、オフセット形とすることによって、ドレイン近傍の電界強度を緩和し、上記のリーク電流を抑制することができた。
実施例１（図１）の場合には、ＴＦＴとしてＰチャネル型を用いたが、これは移動度が小さく、単結晶シリコン上の移動度の大きなＮＭＯＳトランジスタと組み合わせてＣＭＯＳを構成する上で問題があったが、本実施例では、下層のＭＯＳトランジスタが移動度の小さいＰＭＯＳであり、移動度のバランスが取りやすかった。

図６に本発明の例（作製工程断面図）を示す。まず、実施例１と同様に単結晶シリコンウェハー６０１上にフィールド絶縁物６０２、ゲイト熱酸化膜、Ｎ^＋型多結晶シリコンのゲイト電極６０３を形成した。そして、低濃度の燐イオンを注入して、低濃度Ｎ型不純物領域（低濃度Ｎ型ドレイン、Ｎ型ＬＤＤ）６０５、６０６を形成した。
さらに、全面に絶縁被膜を形成し、これを異方性エッチングすることにより、ゲイト電極の側面に側壁６０４を形成した。そして、側壁をマスクとして、高濃度の砒素イオンを注入して、Ｎ型のソース６０８、ドレイン６０７を形成した。ここで、ソース６０８は図４の回路と同様にＶ_Ｌに保たれる。さらに、層間絶縁物６０９を形成し、下層のトランジスタとした。（図６（Ａ））

その後、層間絶縁物６０９をエッチングして、下層のトランジスタのドレイン６０７にコンタクトホールを形成した。そして、厚さ３０００Åのアルミニウム（１ｗｔ％のＳｉを含む）膜によって、下層のトランジスタのドレイン配線６１０と上層のＴＦＴのゲイト配線６１１を形成した。（図６（Ｂ））
さらに、厚さ１２００Åの酸化珪素膜６１２を形成した。この酸化珪素膜はＴＦＴのゲイト絶縁膜として機能する。そして、レーザー照射によって結晶化せしめた。そして、このようにして結晶化させたシリコン膜をパターニング・エッチングして、ＴＦＴの活性半導体層６１３とした。さらに、半導体層上に酸化珪素によって、ドーピングマスク６１４を形成した。（図６（Ｃ））

この状態で、イオンドーピング法によって、ＴＦＴの活性半導体層６１３に、硼素イオンを注入し、Ｐ型のソース６１５、ドレイン６１６を形成した。ここで、ソース６１５は図４の回路と同様にＶ_Ｈに保たれる。（図６（Ｄ））
その後、４５０℃で１時間の熱アニールをおこない、ＴＦＴのソース／ドレインを活性化させた。さらに、下層のトランジスタのドレイン配線６１７にコンタクトホールを形成し、アルミニウム配線６１７、６１８を５０００Åの厚さに形成した。このようにして、図４に示すものと同等な回路を形成することができた。（図６（Ｅ））

本実施例ではＴＦＴをボトムゲイト型とすることにより、コンタクトホール開孔の工程を他の実施例よりも減らすことができ、歩留りを向上させるうえで効果的であった。
本発明において、アルミニウムを主成分とする金属材料を上層のトランジスタのゲイト電極として用いる方法を示した。しかし、このアルミニウムをボンディングパッドにまで延在する最上層のアルミニウムに比べて１／４〜１／２の厚さに薄くして、高精度パターンとすることは有効であった。また、この配線を下層のトランジスタのソース／ドレインと同一導電型の半導体またはタングステン等のシリサイドを用いてもよい。

実施例１によるＴＦＴの作製工程断面図を示す。実施例１によるフリップフロップ回路の配置を示す。実施例１によるフリップフロップ回路の配置を示す。実施例１によるＳＲＡＭの回路配置を示す。実施例２によるＴＦＴの作製工程断面図を示す。実施例３によるＴＦＴの作製工程断面図を示す。

符号の説明

１０１単結晶シリコンウェハー
１０２フィールド絶縁物
１０３下層のトランジスタのゲイト酸化膜
１０４下層のトランジスタのゲイト配線
１０５下層のトランジスタのソース
１０６下層のトランジスタのドレイン
１０７下層のトランジスタの層間絶縁物
１０８ＴＦＴの活性半導体層
１０９ＴＦＴのゲイト酸化膜
１１０下層のトランジスタのソース配線
１１１下層のトランジスタのドレイン配線
１１２ＴＦＴのゲイト配線
１１３ＴＦＴのソース
１１４ＴＦＴのドレイン
１１５ＴＦＴの層間絶縁物
１１６〜１１８配線

Claims

第１のトランジスタ及び第２のトランジスタと、前記第１のトランジスタ及び前記第２のトランジスタを覆う絶縁膜と、前記絶縁膜上に設けられた第１のＴＦＴ及び第２のＴＦＴとを有し、
前記第１のトランジスタのゲイト配線と前記第２のトランジスタのドレインは電気的に接続され、
前記第２のトランジスタのゲイト配線と前記第１のトランジスタのドレインは電気的に接続され、
前記第１のＴＦＴのドレインと前記第２のＴＦＴのゲイト配線は電気的に接続され、
前記第２のＴＦＴのドレインと前記第１のＴＦＴのゲイト配線は電気的に接続され、
前記第１のＴＦＴのドレインと前記第２のトランジスタのゲイト配線は電気的に接続され、
前記第２のＴＦＴのドレインと前記第１のトランジスタのゲイト配線は電気的に接続され、
前記第１のトランジスタのドレインと前記第２のＴＦＴのゲイト配線は電気的に接続され、
前記第２のトランジスタのドレインと前記第１のＴＦＴのゲイト配線は電気的に接続され、
前記第１のトランジスタのドレインに接続されたドレイン配線は、前記第２のＴＦＴのゲイト配線と一体となった配線であり、
前記第２のトランジスタのドレインに接続されたドレイン配線は、前記第１のＴＦＴのゲイト配線と一体となった配線であり、
前記第１のトランジスタ及び前記第２のトランジスタのソースは接地され、
前記第１のＴＦＴ及び前記第２のＴＦＴのソースは外部の電源と電気的に接続されてなるフリップフロップ回路。
前記第１のトランジスタのゲイト配線に電気的に接続された第１のコンタクトと、
前記第２のトランジスタのドレインに電気的に接続された第２のコンタクトと、
前記第２のトランジスタのゲイト配線に電気的に接続された第３のコンタクトと、
前記第１のトランジスタのドレインに電気的に接続された第４のコンタクトを有し、
前記第１のコンタクト及び前記第２のコンタクトは前記第１のＴＦＴのゲイト配線を介して電気的に接続され、
前記第３のコンタクト及び前記第４のコンタクトは前記第２のＴＦＴのゲイト配線を介して電気的に接続されてなる、請求項１に記載のフリップフロップ回路。
請求項１または２に記載のフリップフロップ回路を用いたスタティックＲＡＭ。