JP4805655B2 - 半導体記憶装置 - Google Patents

Description

この発明は、半導体記憶装置及び半導体装置に関するものであり、例えばＳＲＡＭセルを有する不揮発性半導体記憶装置に関するものである。

現在のＳＲＡＭのメモリセルは、６個のＭＯＳトランジスタから構成されたＣＭＯＳ型の６Ｔｒセルが主流である。これは、２つのＣＭＯＳインバータからなるフリップフロップと、フリップフロップの両ノードを、ビット線対に接続する２つのトランスファーゲートからなる。ＳＲＡＭは、データ記憶を、フリップフロップにより静的（Static）に行うので、データ保持が安定的にできることを特徴としている（例えば、特許文献１参照）。

しかし、ＬＳＩ（大規模集積回路）の性能向上、搭載素子数の増大を図るために、素子の微細化が進み、それに伴い電源電圧がスケーリングされてきている。微細化に伴い、均一に制御されるべきトランジスタのしきい値電圧Ｖthが、素子毎にばらつく現象が顕著になってきた。

ＳＲＡＭの動作マージンを示す指標のひとつとして、スタティックノイズマージン（Static Noise Margin（以下、ＳＮＭと記す））がある。ＳＮＭは、セルのワード線が選択状態にあり、つまり、トランスファーゲートのトランジスタがオンしている状態における、フリップフロップを構成する、二つのインバータの入出力特性を重ねた、所謂、ＳＲＡＭセルのメガネ特性としてよく知られているものであり、動作時における電圧マージンのことである。ノイズによって、入出力特性がずれても、メガネがつぶれてデータ破壊するまでにＳＮＭ分余裕があるということになる。このＳＮＭが大きければ大きいほど、セルのデータ保持特性は安定していることとなる。通常のインバータ特性との違いは、ワード線がオンすると、ロウ（“Ｌ”）レベル側の電位が、トランスファーゲートを介してつながるビット線のレベル（通常、ハイ（“Ｈ”）レベル）により吊り上げられ、トランスファーゲートとドライバ（インバータを構成するＮＭＯＳトランジスタ）との駆動力の比で決まる中間電位になることである。

先に述べたように、電源電圧がスケーリングされれば、メガネ特性も全体としてスケーリングされることとなり、当然、ＳＮＭも小さくなる。さらに、しきい値電圧Ｖthのばらつきがあると、フリップフロップを構成する２つのインバータ特性が互いにずれることとなり、メガネ特性が非対称となり、ＳＲＡＭセルのＳＮＭは、小さい方の特性で決まることとなる。電源電圧がスケーリングされ、また、しきい値電圧Ｖthのばらつきがある程度以上に大きくなり分布をもってばらつくと、結果としてＳＮＭが確保されない、つまり、メガネ特性がかけなくなるセルが確率的に存在することとなり、ＳＲＡＭの大容量化、つまりＳＲＡＭセルの数が多くなればなるほど、その確率は増すことなる。そのようなセルは、ワード線が選択状態にあり、トランスファーゲートがオンすると、それだけで記憶されているデータが破壊されるおそれがあり、メモリとしての正常動作ができなくなるという問題を生じる。

ＳＲＡＭにおけるアレイのアーキテクチャは各種考えられるが、ＡＳＩＣなどで混載される、ビット数や構成に自由度があるコンパイラブルのＳＲＡＭでは、Ｉ／Ｏ幅の自由度を持たせるために、アレイはＩ／Ｏ毎にまとめられる構成をとることが、面積効率や、スピードやパワーの性能を考えると一般的である。このような場合、あるロウが選択されたときに、Ｉ／Ｏ毎にひとつ選択されるカラムとのクロスポイントにあるセルが、実際に選択されたセルとなり、データの書き込み、読み出しが実行される。よって、選択されたセルと同じロウにありながら、カラムが非選択のセルは、ワード線はオンするが、データの読み書きは行われずに、データは保持されていることが必要である。このようなセルに、先に述べたようなＳＮＭが破綻しているセルがある場合を考える。まず書き込み時は、選択されたカラムにある選択セルには、新たなデータが書き込まれるために、データ破壊は免れる。しかし、ワード線はオンするが非選択のカラムにあるすべてのセルは、データ破壊のおそれがある。一方、読み出し時は、カラムの選択・非選択にかかわらず、選択されたロウにあり、ワード線がオンする全てのセルにおいて、データが破壊されるおそれがある。
特開２００２−１６４４４５号公報

この発明は、読み出し及び書き込み動作時におけるスタティックノイズマージン（ＳＮＭ）を改善できるメモリセルを有する半導体記憶装置を提供することを目的とする。また、この発明は、スタティックノイズマージンの改善を、面積増大を抑えつつ実現できるメモリセルを有する半導体記憶装置を提供することを目的とする。また、この発明は、標準のＣＭＯＳプロセスで形成したダイオードに比べて、小さな面積で形成されたダイオードを有する半導体装置を提供することを目的とする。

前記目的を達成するために、この発明の第１の実施態様の半導体記憶装置は、２つのインバータの入力と出力をクロス接続してなるフリップフロップと、前記フリップフロップの一端である第１記憶ノードにゲートが接続された第１導電型の第１ＭＯＳトランジスタと、前記フリップフロップの他端である第２記憶ノードにゲートが接続された第１導電型の第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタの電流通路の一端に、その電流通路の一端が接続された第１トランスファーゲートと、前記第１トランスファーゲートの前記電流通路の他端に接続された第１ビット線と、前記第２ＭＯＳトランジスタの電流通路の一端に、その電流通路の一端が接続された第２トランスファーゲートと、前記第２トランスファーゲートの前記電流通路の他端に接続された第２ビット線と、前記フリップフロップの前記第１記憶ノードにアノードが接続され、前記第２トランスファーゲートの前記電流通路の前記一端にカソードが接続された第１ダイオードと、前記フリップフロップの前記第２記憶ノードにアノードが接続され、前記第１トランスファーゲートの前記電流通路の前記一端にカソードが接続された第２ダイオードとを具備することを特徴とする。

この発明の第２の実施態様の半導体記憶装置は、２つのインバータの入力と出力をクロス接続してなるフリップフロップと、前記フリップフロップの一端である第１記憶ノードにゲートが接続された第１導電型のＭＯＳトランジスタと、前記ＭＯＳトランジスタの電流通路の一端に、その電流通路の一端が接続された第１トランスファーゲートと、前記第１トランスファーゲートの前記電流通路の他端に接続された第１ビット線と、前記フリップフロップの前記第１記憶ノードにアノードが接続された第１ダイオードと、前記第１ダイオードのカソードに電流通路の一端が接続された第２トランスファーゲートと、前記第２トランスファーゲートの前記電流通路の他端に接続された第２ビット線と、前記フリップフロップの前記第２記憶ノードにアノードが接続され、前記第１トランスファーゲートの前記電流通路の前記一端にカソードが接続された第２ダイオードとを具備することを特徴とする。

この発明によれば、読み出し及び書き込み動作時におけるスタティックノイズマージン（ＳＮＭ）を改善できるメモリセルを有する半導体記憶装置を提供できる。また、この発明によれば、スタティックノイズマージンの改善を、面積増大を抑えつつ実現できるメモリセルを有する半導体記憶装置を提供できる。また、この発明によれば、標準のＣＭＯＳプロセスで形成したダイオードに比べて、小さな面積で形成されたダイオードを有する半導体装置を提供できる。

以下、図面を参照してこの発明の実施形態の半導体記憶装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１実施形態］
図１は、この発明の第１実施形態のＳＲＡＭセルを有する半導体記憶装置の構成を示す図であり、出力側の回路の一部を示している。

セルアレイ１１には、ＳＲＡＭセルＳＣがロウ方向及びカラム方向に行列状に複数個配列されている。同一のロウに配列されたセルが一つのワード線に接続され、同一のカラムに配列されたセルが一つのビット線対に接続されている。セルアレイ１１は、複数のビット線対を入出力回路毎にまとめた構成をとることが、面積効率や、スピードやパワーの性能を考えると有利である。そこで、実施形態においても所定数のビット線対毎にマルチプレクサ（ＭＵＸ）１２が接続され、マルチプレクサ１２にはセンスアンプ（Ｓ／Ａ）１３を介して入出力回路（Ｉ／Ｏ）１４が接続されている。このようなセルアレイでは、あるロウ（ワード線）が選択されたときに、Ｉ／Ｏ毎にひとつ選択されるカラム（ビット線対）とのクロスポイントにあるセルが、実際に選択されたセルとなり、データの書き込み、読み出しが実行される。

図２は、ＳＲＡＭセルＳＣの構成を示す回路図である。

このＳＲＡＭセルは、ＣＭＯＳインバータ２つで構成されるフリップフロップ、トランスファーゲートトランジスタＮ３、Ｎ５、二つのＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）Ｎ４、Ｎ６、ＰＮダイオードＤ１、Ｄ２を備えている。フリップフロップは、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）Ｐ１とＮＭＯＳトランジスタＮ１からなるインバータと、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２からなるインバータから構成される。なお、ＰＭＯＳトランジスタＰ１、Ｐ２がロードトランジスタであり、ＮＭＯＳトランジスタＮ１、Ｎ２がドライバトランジスタである。ＰＭＯＳトランジスタＰ１、Ｐ２のソースには電源電圧ＶDDが供給され、ＮＭＯＳトランジスタＮ１、Ｎ２のソースには接地電位Ｖssが供給されている。

フリップフロップは、従来のＳＲＡＭセルのものと同様であるが、ワード線ＷＬでゲートが制御される各トランスファーゲートＮ３、Ｎ５の一端が、フリップフロップのノードａ、ｂではなく、ソースが接地される二つのＮＭＯＳトランジスタＮ４、Ｎ６の各ドレインｃ、ｄにつながり、このＮＭＯＳトランジスタＮ４、Ｎ６のゲートに、フリップフロップの各ノードａ、ｂが接続される。トランスファーゲートＮ３、Ｎ５とＮＭＯＳトランジスタＮ４、Ｎ６の間の各接続ノードｃ、ｄと、反対側のフリップフロップの各ノードｂ、ａとの間には、フリップフロップのノードがＰ側（アノード側）となるような向きにＰＮダイオードＤ１、Ｄ２がそれぞれ接続される。さらに、トランスファーゲートＮ３、Ｎ５の他端にはビット線対ＢＬ、／ＢＬがそれぞれ接続されている。

フリップフロップのノードによるビット線駆動を、トランスファーゲートによる直接駆動でなく、ＮＭＯＳトランジスタＮ４、Ｎ６のゲート駆動にしたのは、前述のＳＮＭが不足したセルにおける読み出し時のデータ破壊を防ぐためである。すなわち、ＳＮＭ不足によるデータ破壊は、フリップフロップの“Ｌ”レベル側のノードが、ビット線の“Ｈ”レベルによって吊り上げられることが問題の原因であった。よって、フリップフロップのノードａ、ｂが、トランスファーゲートを介して直接ビット線と接続することをやめることで、フリップフロップのメガネ特性は、通常のＣＭＯＳインバータの特性となり、ＳＮＭは大幅に改善される。言い換えると、ＣＭＯＳインバータ同様のマージンを持つこととなり、実質的にＳＮＭフリーとなる、すなわちＳＮＭが飛躍的に高まる。

次に、第１実施形態のＳＲＡＭセルにおける読み出し、書き込みの動作を述べる。

読み出し時のビット線駆動は、図３（ａ）に示すように、フリップフロップの“Ｈ”レベル側のノードｂにおいて、ＮＭＯＳトランジスタＮ６がオンして、オンしているトランスファーゲートＮ５との直列二段のＮＭＯＳトランジスタによりビット線（この場合／ＢＬ）の電位“Ｈ”が放電され、ビット線対ＢＬ、／ＢＬに電位差を生じる。

一方、書き込みを考える。このような読み出し構成にした場合、書き込み時に、ビット線電位により、フリップフロップのノードを強制駆動するために、読み出しパスとは別のトランスファーゲートを設けて、書き込みを行うことが考えられる。しかし、その場合は、書き込み専用のトランスファーゲートが追加されるために素子がさらに増えること、トランスファーゲートを駆動するワード線も、読み出し時にはオンしないようにするために、読み出しと書き込みで別々に設けるなどの必要があり、セル面積の大幅増加は避けられず、集積度が問題となるＳＲＡＭセルには不向きである。

そこで第１実施形態では、書き込みをダイオードを用いて行うようにした。書き込み時には、ビット線の一方を“Ｌ”レベルに下げるが、図３（ｂ）に示すように、ビット線ＢＬが“Ｌ”レベルになると、その“Ｌ”レベルが、トランスファーゲートＮ３を介して、ノードｃを“Ｌ”レベルにする。すると、ダイオードＤ１のＮ側（カソード側）が“Ｌ”レベルとなり、ＰＮダイオードＤ１がオンして、ノードｂを“Ｌ”レベルに引き下げる。このときに、ＰＮ接合のＶＦ分の電位差により、ノードｂは完全に“Ｌ”レベルには引き下げられないが、そのレベルが、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１で構成されるインバータの論理しきい値よりも低くなるように設定しておけば、そのインバータのノードａの出力が“Ｈ”レベルにシフトして、ＮＭＯＳトランジスタＮ２がオン、ＰＭＯＳトランジスタＰ２がオフする方向に動作点が移る。これにより、フリップフロップが反転して、データの書き込みが行われる。

このようにダイオードＤ１、Ｄ２を接続しても、読み出し時や、書き込み時の非選択カラムなど、ビット線対がいずれも“Ｈ”レベルの場合は、これによりデータ破壊を起こすことは無い。つまり、トランスファーゲートＮ３、Ｎ５がオンして、ノードｃ、ｄが“Ｈ”レベルになっても、ＰＮダイオードのＮ側が“Ｈ”になるだけなので、Ｐ側のノードａあるいはｂが“Ｌ”レベルであっても、ＰＮダイオードＤ１、Ｄ２がオンすることはなく、フリップフロップのノードレベルに影響を及ぼすことはない。以上述べたように、読み出し、書き込みともに、前述したようなワード線が開いたときのＳＮＭが不足していることによるデータ破壊の問題は回避されることとなる。

ここで、ＳＲＡＭセルへダイオードＤ１、Ｄ２を追加することによる面積増加を考える。標準のＣＭＯＳプロセスにおいて、ＰＮダイオードを形成しようとすると、Ｎ型ウェル中のＰ＋拡散層や、Ｐ型ウェル中のＮ＋拡散層によって形成することになる。しかし、この場合、ウェル周りのデザインルールにより一般的に非常に大きな面積が必要となり、さらに、ウェル層の下の逆導電型の基板あるいはウェル層の存在により、寄生のバイポーラを形成することとなり、動作電圧の制約を受ける。

ところが、近年、素子の高性能化の目的で、ＳＯＩ（Silicon on Insulator)技術が実施されるようになった。完全空乏型のＳＯＩ（Fully-depleted ＳＯＩ；ＦＤ−ＳＯＩ）の場合は、拡散層下が、ウェルや基板ではなく、絶縁層となっているために、拡散層は電気的に絶縁されている。よって、同一拡散領域上にＮ＋領域とＰ＋領域とが接するように不純物をドーピングして形成することで、基板やウェルと絶縁されたＰＮダイオードを形成することが可能となる。但し、近年、一般的に用いられる、拡散上のサリサイド層は、Ｎ＋領域とＰ＋領域との接合上には形成しないことが必要である。

図４（ａ）に、完全空乏型のＳＯＩを用いて、ＮＭＯＳトランジスタＮ４（またはＮ６）とダイオードＤ１（またはＤ２）の直列回路を形成した場合の断面構造を示す。絶縁層２１上には、ソースであるＮ＋領域２２Ｓ及び導電層２２ＳＳとドレインであるＮ＋領域２２Ｄが離隔して形成されている。導電層２２ＳＳは、Ｎ＋領域２２Ｓ上に形成されており、例えばサリサイド層、あるいは金属層からなる。これらＮ＋領域２２ＳとＮ＋領域２２Ｄとの間のチャネル領域となるＰ領域２３上にはゲート絶縁膜２４が形成される。ゲート絶縁膜２４上にはゲート電極２５が形成され、このゲート電極２５上には導電層２５Ｇ、例えばサリサイド層、あるいは金属層が形成されている。さらに、ドレインであるＮ＋領域２２Ｄに接するようにＰ＋領域２６が形成されている。

また、導電層２２ＳＳ上、Ｎ＋領域２２Ｄ上、Ｐ＋領域２６上、及び導電層２５Ｇ上を含む絶縁層２１の上方には、層間絶縁膜２８が形成されている。導電層２２ＳＳ上には、この導電層２２ＳＳに接触するようにコンタクト材２９が形成され、Ｐ＋領域２６上にはこのＰ＋領域２６に接触するようにコンタクト材３０が形成される。さらに、Ｎ＋領域２２ＳとＰ＋領域２６の両側には、これら素子領域を電気的に絶縁する素子分離絶縁膜２７が形成されている。このように、Ｐ＋領域２６をＮＭＯＳトランジスタＮ４（またはＮ６）のドレイン領域に形成すれば、Ｐ＋領域２６を作るためのわずかな面積増で、ＮＭＯＳトランジスタＮ４（またはＮ６）とダイオードＤ１（またはＤ２）の直列回路が形成できる。図４（ｂ）は図４（ａ）に示した断面構造の回路図である。

なおここでは、ＮＭＯＳトランジスタのドレイン領域にダイオードを形成する例を説明したが、図５に示すように、完全空乏型のＳＯＩを用いてダイオードのみを形成する場合でも、標準のＣＭＯＳプロセスで形成する場合に比べて、小さな面積でダイオードを形成することが可能である。

図５に、完全空乏型のＳＯＩを用いてダイオードを形成した場合の断面図を示す。

絶縁層２１上には、Ｎ＋領域２２とＰ＋領域２６が接触するように形成されている。Ｎ＋領域２２上及びＰ＋領域２６上を含む絶縁層２１の上方には、層間絶縁膜２８が形成されている。Ｎ＋領域２２上には、このＮ＋領域２２に接触するようにコンタクト材２９が形成され、Ｐ＋領域２６上にはこのＰ＋領域２６に接触するようにコンタクト材３０が形成されている。さらに、Ｎ＋領域２２とＰ＋領域２６を囲うように、これら素子領域を電気的に絶縁する素子分離絶縁膜２７が形成されている。このように、Ｎ＋領域２２とＰ＋領域２６を絶縁膜２１上に形成すれば、前述したように、小さな面積でダイオードを形成することができる。

図６に、第１実施形態のＳＲＡＭセルのレイアウト例を示す。Ｎ＋拡散層３１、Ｐ＋拡散層３２が形成され、さらにゲート電極３３、３４、及びワード線ＷＬが形成されている。コンタクト３５は、Ｎ＋拡散層３１あるいはＰ＋拡散層３２と上部配線（図示しない）とを接続するものである。完全空乏型のＳＯＩの場合、ウェルが形成されないのでＰＭＯＳトランジスタとＮＭＯＳトランジスタの拡散層は直接つながり、Ｐ＋拡散層、Ｎ＋拡散層で区別されるが、Ｐ＋拡散層上及びＮ＋拡散層上には、通常、サリサイド層が形成されているのでこれらは電気的に接続されている。よって、図６中に３６で示したダイオードＤ１、Ｄ２を形成したいＰ＋拡散層とＮ＋拡散層との接合部分には、サリサイド層を形成しないことでダイオード接続が形成される。

このレイアウトによる面積増加については、精度良い見積もりは、ＰＮダイオード形成のためのＰ＋拡散層形成や、ＰＮ接合部のサリサイド形成をしない部分にかかわるデザインルールにもよるが、基本的には、図７に示す従来の６トランジスタからなるＳＲＡＭセルに対して、読み出しパスを別に形成するためにＮＭＯＳトランジスタを追加したＳＲＡＭセルにおいて、ＮＭＯＳトランジスタの増加分の面積増加とほぼ変わらない。よって、図６に示したレイアウトでは、書き込みパスをＳＮＭフリーにするための面積増を、非常に小さく抑えることが可能となる。さらには、完全空乏型のＳＯＩでは、従来の図７に示したＳＲＡＭセルで面積縮小の制約となっていたウェル分離が不要となる分、標準ＣＭＯＳプロセスに比べてセルが小さくなる要素を持っており、その分でも、面積増大を小さく抑えること可能である。

以上述べたように第１実施形態の半導体記憶装置によれば、ＳＲＡＭセルにおいて、トランスファーゲートを介して、ビット線とフリップフロップの記憶ノードが直接接続されていないため、しきい値電圧ＶthのばらつきなどによりＳＮＭが不足しているセルにおいても、ワード線が開くことによるディスターブでデータ破壊がおこることはなく、読み出し時および書き込み時のいずれにおいても、ＳＮＭフリー、すなわちＳＮＭを大きく改善できるＳＲＡＭセルが実現できる。また、完全空乏型のＳＯＩプロセスを用いて、絶縁層上の拡散層に形成されたＰＮ接合を書き込みパスとして働くダイオードとして用いることにより、書き込み時におけるＳＮＭフリーを、面積増大を抑えつつ実現できる。

［第２実施形態］
次に、この発明の第２実施形態の半導体記憶装置について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。

一般的なＳＲＡＭセルは、ビット線対ＢＬ、／ＢＬを持ち、読み出し時も書き込み時も、ビット線対のいずれかのレベルが下がり相補なデータを得ることにより動作を行う。しかし、近年、しきい値電圧Ｖthばらつきが大きくなり、高速に微小な電位差を読み取ることが難しくなってきたことを受けて、ビット線を非常に短くし、ビット線振幅を大きくとることにより、読み出しを片側のビット線のみで行う手法が用いられることがある。

図８に、前記手法を用いた、この発明の第２実施形態のＳＲＡＭセルの回路図を示す。このＳＲＡＭセルは、第１実施形態において、読み出しパスを形成するＮＭＯＳトランジスタＮ６を削除した構成を有する。このような構成を持つ第２実施形態では、読み出しは、ビット線ＢＬ側のみを用い、書きこみは、ビット線対ＢＬと／ＢＬを用いることで実現できる。その他の構成及び効果は、第１実施形態と同様である。

［第３実施形態］
次に、この発明の第３実施形態の半導体記憶装置について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。

近年、リーク電流低減などのために、ＳＲＡＭセル内のフリップフロップの電源を通常の動作電源ＶDDや接地電位Ｖssとは別の電圧レベルに制御することがある。

図９に、この発明の第３実施形態のＳＲＡＭセルの回路図を示す。フリップフロップにおいて、ＰＭＯＳトランジスタＰ１、Ｐ２のソースには電源電圧ＶDDと異なる電圧ＶDDCLが供給され、ＮＭＯＳトランジスタＮ１、Ｎ２のソースには接地電位Ｖssと異なる電圧ＶSSCLが供給されている。この場合、ＮＭＯＳトランジスタＮ４、Ｎ６のソースには、ドライバトランジスタであるＮＭＯＳトランジスタＮ１、Ｎ２のソースに供給された電圧と同じ電圧レベル、すなわち電圧ＶSSCLを供給する。

このような構成を持つ第３実施形態では、例えば、電圧ＶDDCLと電圧ＶSSCLとの電位差を、電圧ＶDDと電圧Ｖssとの電位差より小さく設定すれば、第１実施形態よりリーク電流を低減することができる。その他の構成及び効果は、第１実施形態と同様である。

また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

この発明の第１実施形態のＳＲＡＭセルを有する半導体記憶装置の構成を示す図である。 第１実施形態のＳＲＡＭセルの構成を示す回路図である。 （ａ）は第１実施形態のＳＲＡＭセルにおける書き込み動作を説明するための回路図であり、（ｂ）読み出し動作を説明するための回路図である。 （ａ）は完全空乏型のＳＯＩを用いて、ＮＭＯＳトランジスタとダイオードの直列回路を形成した場合の断面図であり、（ｂ）は（ａ）に示した断面の回路図である。 完全空乏型のＳＯＩを用いてダイオードを形成した場合の断面図である。 第１実施形態のＳＲＡＭセルのレイアウト図である。 従来の６トランジスタからなるＳＲＡＭセルのレイアウト図である。 この発明の第２実施形態のＳＲＡＭセルの構成を示す回路図である。 この発明の第３実施形態のＳＲＡＭセルの構成を示す回路図である。

符号の説明

１１…セルアレイ、１２…マルチプレクサ（ＭＵＸ）、１３…センスアンプ（Ｓ／Ａ）、１４…入出力回路（Ｉ／Ｏ）、２１…絶縁層、２２Ｓ…Ｎ＋領域、２２Ｄ…Ｎ＋領域、２３…Ｐ領域、２４…ゲート絶縁膜、２５…ゲート電極、２６…Ｐ＋領域、２７…素子分離絶縁膜、３１…Ｎ＋拡散層、３２…Ｐ＋拡散層、３３，３４…ゲート電極、３５…コンタクト、３６…サリサイド層が形成されない領域、ＢＬ，／ＢＬ…ビット線対、Ｄ１、Ｄ２…ＰＮダイオード、Ｎ１，Ｎ２，Ｎ４，Ｎ６…ＮチャネルＭＯＳトランジスタ、Ｎ３，Ｎ５…トランスファーゲートトランジスタ、Ｐ１，Ｐ２…ＰチャネルＭＯＳトランジスタ、ＷＬ…ワード線。

Claims (3)

1. ２つのインバータの入力と出力をクロス接続してなるフリップフロップと、
   前記フリップフロップの一端である第１記憶ノードにゲートが接続された第１導電型の第１ＭＯＳトランジスタと、
   前記フリップフロップの他端である第２記憶ノードにゲートが接続された第１導電型の第２ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタの電流通路の一端に、その電流通路の一端が接続された第１トランスファーゲートと、
   前記第１トランスファーゲートの前記電流通路の他端に接続された第１ビット線と、
   前記第２ＭＯＳトランジスタの電流通路の一端に、その電流通路の一端が接続された第２トランスファーゲートと、
   前記第２トランスファーゲートの前記電流通路の他端に接続された第２ビット線と、
   前記フリップフロップの前記第１記憶ノードにアノードが接続され、前記第２トランスファーゲートの前記電流通路の前記一端にカソードが接続された第１ダイオードと、
   前記フリップフロップの前記第２記憶ノードにアノードが接続され、前記第１トランスファーゲートの前記電流通路の前記一端にカソードが接続された第２ダイオードと、
   を具備することを特徴とする半導体記憶装置。
2. ２つのインバータの入力と出力をクロス接続してなるフリップフロップと、
   前記フリップフロップの一端である第１記憶ノードにゲートが接続された第１導電型のＭＯＳトランジスタと、
   前記ＭＯＳトランジスタの電流通路の一端に、その電流通路の一端が接続された第１トランスファーゲートと、
   前記第１トランスファーゲートの前記電流通路の他端に接続された第１ビット線と、
   前記フリップフロップの前記第１記憶ノードにアノードが接続された第１ダイオードと、
   前記第１ダイオードのカソードに電流通路の一端が接続された第２トランスファーゲートと、
   前記第２トランスファーゲートの前記電流通路の他端に接続された第２ビット線と、
   前記フリップフロップの前記第２記憶ノードにアノードが接続され、前記第１トランスファーゲートの前記電流通路の前記一端にカソードが接続された第２ダイオードと、
   を具備することを特徴とする半導体記憶装置。
3. 前記第１、第２ダイオードの各々は、絶縁層上に形成された、互いに接する前記第１導電型の第１半導体領域と、前記第２導電型の第２半導体領域とで形成され、前記第１半導体領域と前記第２半導体領域は素子分離絶縁領域で囲まれている請求項１または２に記載の半導体記憶装置。

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