JP4810504B2

JP4810504B2 - 自己整合方式でリセスゲートｍｏｓトランジスタ素子を製作する方法

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Publication number: JP4810504B2
Application number: JP2007155416A
Authority: JP
Inventors: 培瑛李; 謙▲り▼ 程; ▲しあん▼智林
Original assignee: 南亞科技股▲ふん▼有限公司
Priority date: 2006-04-20
Filing date: 2007-06-12
Publication date: 2011-11-09
Anticipated expiration: 2027-06-12
Also published as: DE102007018760B4; US20070246755A1; CN101281886B; JP2008258556A; DE102007018760A1; CN101281886A; TW200741981A; TWI323498B; US7679137B2

Description

本発明は半導体素子の製作方法に関し、特に自己整合方式でリセスゲートＭＯＳ（金属酸化膜半導体）トランジスタ素子を製作する方法に関する。

半導体素子の小型化につれ、ゲートチャネルの短縮に起因する短チャネル効果は集積度の向上に支障をきたしている。それを改善するため、ゲート酸化膜を薄くするか、不純物濃度を高めるなどが考えられるが、素子の信頼性とデータ送信速度が低下しかねないため、実用性に乏しい。

リセスゲート構造のＭＯＳトランジスタ素子は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）などの回路の集積度を向上させるために開発され、ソース、ゲート、ドレインを横方向に並べる従来のＭＯＳトランジスタと比べ、基板に予め形成された溝の中にゲート、ドレイン、ソースが埋め込まれ、溝の底部にゲートチャネル領域（リセスチャンネル）が設けられる構造を有し、ＭＯＳトランジスタの面積を縮小し、集積度を高める効果がある。

しかし、リセスゲートＭＯＳトランジスタはいくつか問題点を抱えている。例えば、リセスゲートＭＯＳトランジスタのゲート溝はフォトリソグラフィー及びドライエッチング法で基板に形成されるものであり、両工法は溝の深さを均一にすることが困難であるため、各トランジスタのチャネル長が均一でなく、閾値電圧の制御に支障をきたすという問題がある。また、溝の微細化によりチャネル長が十分に得られないため、短チャネル効果の弊害は従来の技術と変わりがない。

本発明は上記問題を解決するため、自己整合方式でリセスゲートＭＯＳトランジスタ素子を製作する方法を提供することを課題とする。

本発明はリセスゲートＭＯＳトランジスタ素子の製作方法を提供する。該方法は、主表面と、アレイ領域と、サポート回路領域を有する半導体基板を設け、上記半導体基板の主表面から突き出ているＴＴＯ（トレンチトップ酸化膜）に覆われる複数のトレンチキャパシタを半導体基板に形成し、ＴＴＯの側壁にスペーサ遮蔽部を形成し、スペーサ遮蔽部をエッチングハードマスクとして半導体基板をドライエッチングし、自己整合式の溝を形成し、自己整合式の溝の内面に薄い誘電膜を形成し、ドープソース／ドレイン領域を形成し、上記自己整合式の溝の側壁と底部に誘電ライナー膜を形成し、ドライエッチング工程で上記自己整合式の溝の底部にある誘電ライナー膜と半導体基板をエッチングし、ドープソース／ドレイン領域をソース拡散領域及びドレイン拡散領域と二分するゲート溝を形成し、ゲート溝の表面にゲート酸化膜を形成し、上記ゲート酸化膜の上にゲート材料膜を形成するステップからなる。

本発明によるリセスゲートＭＯＳトランジスタ素子は、側壁と底部を有するゲート溝を備える基板と、ゲート溝の側壁に設けられるドレイン／ソースドープ領域と、ゲート溝の底部に設けられるゲートチャネル領域と、ゲート溝の側壁と底部に設けられ、ゲート溝の側壁における第一膜厚とゲート溝の底部における第二膜厚が相違するゲート酸化膜と、ゲート溝に埋め込まれるゲート導体とを含む。

本発明はトレンチキャパシタ構造の上部に設けられるＴＴＯと、ＴＴＯの側壁に形成されるスペーサをエッチングハードマスクとして、自動整合方式で半導体基板にゲート溝を掘り出す。この方法で製作されたゲート誘電膜は、ゲート溝の側壁にある部分がゲート溝の底部にある部分より厚く、ゲート対ドレイン／ソースドープ領域の容量値を低減させ、ＭＯＳトランジスタ素子の電気的特性を改善する効果がある。

かかる方法の特徴を詳述するために、具体的な実施例を挙げ、図を参照にして以下に説明する。

図１から図１５を参照する。図１から図１５は本発明によるＴＴＯ（トレンチトップ酸化膜）スペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す断面図である。まずは図１に示すように、半導体基板１０にパッド酸化膜１２とパッド窒化シリコン膜１４を形成し、更に半導体基板１０のメモリアレイ領域１００におけるキャパシタ溝２２ａ、２２ｂに複数のトレンチキャパシタ構造２０ａ、２０ｂを形成する。

トレンチキャパシタ構造２０ａは側壁キャパシタ誘電膜（ｓｉｄｅｗａｌｌｃａｐａｃｉｔｏｒｄｉｅｌｅｃｔｒｉｃ）２４ａと、ドープポリシリコン膜２６ａを含み、トレンチキャパシタ構造２０ｂは側壁キャパシタ誘電膜２４ｂと、ドープポリシリコン膜２６ｂを含む。ドープポリシリコン膜２６ａ、２６ｂはトレンチキャパシタ構造２０ａ、２０ｂの上電極とされる。

説明を簡素化するため、図面はトレンチキャパシタ構造２０ａ、２０ｂの上部構造のみ示し、トレンチキャパシタ構造２０ａ、２０ｂの埋め込み型の下電極（ｂｕｒｉｅｄｐｌａｔｅ）は図示されない。

図２に示すようにＳＳＢＳ（ｓｉｎｇｌｅ−ｓｉｄｅｄｂｕｒｉｅｄｓｔｒａｐ、片側埋め込み型ストラップ）工程でトレンチキャパシタ構造２０ａ、２０ｂの上部にＳＳＢＳ２８ａ、２８ｂと、ＴＴＯ３０ａ、３０ｂを形成する。ＴＴＯ３０ａ、３０ｂは半導体基板１０の表面１１から突き出ている。

上記ＳＳＢＳ工程は、側壁キャパシタ誘電膜とポリシリコン膜（Ｐｏｌｙ−２）を第一所定深さまでエッチバックし、他のポリシリコン膜（Ｐｏｌｙ−３）を埋め込んで第二所定深さまでエッチバックし、更にＰｏｌｙ−３に非対称なスペーサを形成するステップを含む。その後、スペーサに被覆されないＰｏｌｙ−３とＰｏｌｙ−２をエッチングし、ＴＴＯシリコン酸化絶縁膜を埋め込んでＣＭＰ（化学的機械研磨）法で平坦化させる。

図３に示すように、ＳＳＢＳ２８ａ、２８ｂの完成後、半導体基板１０上のパッド窒化シリコン膜１４を剥ぎ取る。パッド窒化シリコン膜１４は湿式の化学的方法、例えば熱燐酸液で除去することができる。もっとも、本発明はそれに限らない。

その後、ＬＰＣＶＤ（低圧化学気相成長）やＰＥＣＶＤ（プラズマ化学気相成長）などのＣＶＤ工程で、半導体基板１０のメモリアレイ領域１００とサポート回路領域に等厚のエッチングストップ膜４２を堆積する。エッチングストップ膜４２は窒化シリコンを含み、その膜厚は５０〜５００Å、望ましくは１００〜３００Åである。

更に、ＬＰＣＶＤ（低圧化学気相成長）やＰＥＣＶＤ（プラズマ化学気相成長）などのＣＶＤ工程で、エッチングストップ膜４２の上に遮蔽膜４４を堆積する。遮蔽膜４４の膜厚は５０〜５００Å、望ましくは１００〜４００Åである。注意すべきは、非晶質の遮蔽膜４４をポリシリコン膜に取り替えることが可能である。

図４に示すように、異方性ドライエッチング工程で遮蔽膜４４をエッチングし、ＴＴＯ３０ａ、３０ｂを囲むような遮蔽スペーサ４４ａをＴＴＯ３０ａ、３０ｂの側壁に形成する。更に、一回目のチルト角イオン注入工程５０ａで、ＢＦ_２などの不純物を片側の遮蔽スペーサ４４ａに注入する。チルト角イオン注入工程は、ＢＦ_２、Ｐ＋、Ａｓ＋、Ｉｎ＋、Ａｒ＋またはその他注入領域と非注入領域のエッチングレートを選択的にする不純物を、ＴＴＯ３０ａ、３０ｂの片側の遮蔽スペーサ４４ａに注入する工程である。

図５に示すように、二回目のチルト角イオン注入工程５０ｂで、ＢＦ_２などの不純物を他側の遮蔽スペーサ４４ａに注入する。二回目のチルト角イオン注入工程５０ｂは一回目の反対側で行われる。

図６に示すように、選択的ポリシリコンウェットエッチング工程で、ＢＦ_２イオン注入を受けていない遮蔽スペーサ４４ａを除去し、ＴＴＯ３０ａ、３０ｂの側壁に相称的な遮蔽スペーサ４４ｂを形成する。

図７に示すように、酸化工程でＴＴＯ３０ａ、３０ｂの側壁に形成された遮蔽スペーサ４４ｂを酸化シリコンスペーサ５４に変える。そうすると遮蔽スペーサ４４ｂは１．４〜１．８倍に膨張する。

図８に示すように、ウェットエッチングや異方性ドライエッチングなどのエッチング工程を行い、酸化シリコンスペーサ５４をハードマスクとして露出したエッチングストップ膜４２をエッチングし、パッド酸化膜１２とＴＴＯ３０ａ、３０ｂの上表面を露出させる。

図９に示すように異方性ドライエッチング工程を行い、酸化シリコンスペーサ５４と、エッチングストップ膜４２と、ＴＴＯ３０ａ、３０ｂをマスクとして、自己整合方式で半導体基板１０にゲート溝６０を掘り出す。

図１０に示すように、熱酸化工程でゲート溝６０の表面に犠牲酸化膜７２を形成し、更にＬＰＣＶＤやＰＥＣＶＤ工程でドープポリシリコン膜７４を形成してゲート溝６０に埋め込む。ドープポリシリコン膜７４はＮ型ドープまたはＰ型ドープであり、本実施例はＮ型ドープを例にする。

図１１に示すようにＣＭＰ工程を行い、エッチングストップ膜４２を研磨ストップ膜として、半導体基板１０の表面を平坦化する。更にＬＰＣＶＤやＰＥＣＶＤ工程で半導体基板１０に窒化シリコンライナー膜８２を堆積する。

次に後記方法でサポート回路の能動領域を定義する。（１）ホウ素シリケートガラス（ＢＳＧ）堆積、（２）能動領域でのポリシリコン堆積、（３）能動領域に対するフォトリソグラフィー及びエッチング、（４）能動領域の酸化、（５）能動領域の絶縁溝埋め込み及びＣＭＰ。

その後、サポート回路をフォトレジスト（図示せず）で被覆し、メモリアレイ領域１００を開き、その中の窒化シリコンライナー膜８２をエッチングして除去する。注意すべきは、本発明はサポート回路の能動領域を製作すると同時に、その製作工程に含まれる熱工程でゲート溝６０に埋め込まれるドープポリシリコン膜７４の不純物を拡散させ、図１２に示すようなドープ領域８８を形成する。

図１３に示すように、ドープポリシリコン膜７４を除去し、ゲート溝６０を空きにする。その後、ゲート溝６０内の犠牲酸化膜７２を除去し、更に半導体基板１０上、ゲート溝６０の内壁と底部に誘電ライナー膜９２を均一に堆積する。

図１４に示すように、異方性ドライエッチング工程でゲート溝６０の底部に形成された誘電ライナー膜９２を貫通し、半導体基板１０の所定深さまでエッチングする。当該所定深さは、ゲート溝６０の底部にあるドープ領域８８の界面より深い。したがって、エッチングはドープ領域８８をドレイン／ソースドープ領域１８０に二分し、新たなゲート溝１６０を形成する。

図１５に示すように、誘電ライナー膜９２とゲート溝１６０の側壁と底部にゲート酸化膜１１０、例えばＩＳＳＧ（ｉｎ−ｓｉｔｕｓｔｅａｍｇｒｏｗｔｈ）法で製作される高品質ゲート酸化膜やその他のゲート誘電材を形成する。上記誘電ライナー膜９２とゲート酸化膜１１０はＭＯＳトランジスタ素子のゲート誘電膜を構成する。ゲート誘電膜は、誘電ライナー膜９２とゲート酸化膜１１０からなるゲート溝１６０の側壁にある部分は、ゲート溝１６０の底部にある部分より厚いため、ゲート対ドレイン／ソースドープ領域１８０の容量値を低減させ、ＭＯＳトランジスタ素子の電気的特性を改善する効果がある。

本発明はゲート溝１６０の側壁に比較的に厚いゲート誘電膜の設置を必要とするが、ゲート誘電膜はゲート溝１６０の側壁全体を被覆するに限らず、設計上の要求に従って側壁の一部、側壁全体、または側壁全体と底部の一部を被覆することが可能である。

最後に、ゲート溝１６０にゲート材料膜（例えばドープポリシリコン）１２０を埋め込み、ＣＭＰ法で表面を平坦化させ、リセスゲートＭＯＳトランジスタ素子を完成させる。

以上は本発明に好ましい実施例であって、本発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。

本発明は従来の技術を工夫したものであり、実施可能である。

本発明によるＴＴＯスペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す第一断面図である。本発明によるＴＴＯスペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す第二断面図である。本発明によるＴＴＯスペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す第三断面図である。本発明によるＴＴＯスペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す第四断面図である。本発明によるＴＴＯスペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す第五断面図である。本発明によるＴＴＯスペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す第六断面図である。本発明によるＴＴＯスペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す第七断面図である。本発明によるＴＴＯスペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す第八断面図である。本発明によるＴＴＯスペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す第九断面図である。本発明によるＴＴＯスペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す第十断面図である。本発明によるＴＴＯスペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す第十一断面図である。本発明によるＴＴＯスペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す第十二断面図である。本発明によるＴＴＯスペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す第十三断面図である。本発明によるＴＴＯスペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す第十四断面図である。本発明によるＴＴＯスペーサ自動整合方式で、ゲート溝及びリセスゲートＭＯＳトランジスタを製作する方法を示す第十五断面図である。

符号の説明

１０半導体基板
１１表面
１２パッド酸化膜
１４パッド窒化シリコン膜
２０ａ、２０ｂトレンチキャパシタ構造
２２ａ、２２ｂキャパシタ溝
２４ａ、２４ｂ側壁キャパシタ誘電膜
２６ａ、２６ｂ、７４ドープポリシリコン膜
２８ａ、２８ｂＳＳＢＳ
３０ａ、３０ｂＴＴＯ
４２エッチングストップ膜
４４遮蔽膜
４４ａ、４４ｂ遮蔽スペーサ
５０ａ、５０ｂチルト角イオン注入工程
５４酸化シリコンスペーサ
６０、１６０ゲート溝
７２犠牲酸化膜
８２窒化シリコンライナー膜
８８ドープ領域
９２誘電ライナー膜
１００メモリアレイ領域
１１０ゲート酸化膜
１２０ゲート材料膜
１８０ドレイン／ゲートドープ領域

Claims

リセスゲートＭＯＳトランジスタ素子の製作方法であって、
主表面と、アレイ領域と、サポート回路領域を有する半導体基板を設け、
上記半導体基板の主表面から突き出ているＴＴＯ（トレンチトップ酸化膜）に覆われる複数のトレンチキャパシタを半導体基板に形成し、
ＴＴＯの側壁にスペーサ遮蔽部を形成し、
スペーサ遮蔽部をエッチングハードマスクとして半導体基板をドライエッチングし、自己整合式の溝を形成し、
自己整合式の溝の内面に薄い誘電膜を形成し、
ドープソース／ドレイン領域を形成し、
上記自己整合式の溝の側壁と底部に誘電ライナー膜を形成し、
ドライエッチング工程で上記自己整合式の溝の底部にある誘電ライナー膜と半導体基板をエッチングし、ドープソース／ドレイン領域をソース拡散領域及びドレイン拡散領域と二分するゲート溝を形成し、
ゲート溝の表面にゲート酸化膜を形成し、
上記ゲート酸化膜の上にゲート材料膜を形成するステップからなることを特徴とするＭＯＳトランジスタ素子の製作方法。
前記半導体基板は主表面にパッド酸化膜とパッド窒化シリコン膜が形成されることを特徴とする請求項１記載のＭＯＳトランジスタ素子の製作方法。
前記ＴＴＯはシリコン酸化膜であることを特徴とする請求項１記載のＭＯＳトランジスタ素子の製作方法。
前記ＴＴＯの側壁にスペーサ遮蔽部を形成するステップは更に、
前記パッド膜とＴＴＯを被覆するようにエッチングストップ膜を半導体基板に堆積し、
エッチングストップ膜に遮蔽膜を堆積し、
遮蔽膜を異方性エッチングしてＴＴＯの側壁に遮蔽スペーサを形成し、
チルト角イオン注入工程でＴＴＯの両側にある遮蔽スペーサに不純物を注入し、
選択的エッチング工程でイオン注入を受けていない遮蔽スペーサを除去してポリシリコンハードマスクを形成し、
ポリシリコンハードマスクを酸化させてスペーサ遮蔽部を形成するステップを含むことを特徴とする請求項１記載のＭＯＳトランジスタ素子の製作方法。
前記エッチングストップ膜は窒化シリコンを含むことを特徴とする請求項１記載のＭＯＳトランジスタ素子の製作方法。
前記エッチングストップ膜は膜厚５０〜５００Åであることを特徴とする請求項１記載のＭＯＳトランジスタ素子の製作方法。
前記遮蔽膜はポリシリコンまたは非晶質シリコン膜であることを特徴とする請求項４記載のＭＯＳトランジスタ素子の製作方法。
前記遮蔽膜は膜厚５０〜５００Åであることを特徴とする請求項４記載のＭＯＳトランジスタ素子の製作方法。
前記チルト角イオン注入工程で利用される不純物は、ＢＦ_２、Ｐ ^＋、Ａｓ ^＋、Ｉｎ ^＋、Ａｒ ^＋またはその他注入領域と非注入領域のエッチングレートを選択的にする不純物であることを特徴とする請求項４記載のＭＯＳトランジスタ素子の製作方法。
前記ドープソース／ドレイン領域を形成するステップは、
自己整合式の溝にドープシリコン膜を埋め込み、
熱工程でドープシリコン膜の不純物を半導体基板に拡散させて拡散領域を形成し、
ドープシリコン膜を除去するステップを含むことを特徴とする請求項１記載のＭＯＳトランジスタ素子の製作方法。