JP4814072B2

JP4814072B2 - Logic circuit

Info

Publication number: JP4814072B2
Application number: JP2006336013A
Authority: JP
Inventors: 守宇賀神; 充原田
Original assignee: Nippon Telegraph and Telephone Corp; NTT Inc USA
Current assignee: NTT Inc; NTT Inc USA
Priority date: 2006-12-13
Filing date: 2006-12-13
Publication date: 2011-11-09
Anticipated expiration: 2026-12-13
Also published as: JP2008148229A

Description

本発明は、間欠動作する論理回路の低消費電力化技術に係わり、特に動作停止時（待機時）のリーク電流を低減して平均消費電力を削減する論理回路に関する。なお、間欠動作する論理回路とは、例えば無線タグ（ＲＦＩＤ）や携帯型無線端末に使用される高周波アナログ回路を想定しているが、一般に集積回路における論理回路や演算回路も含むものとする。 The present invention relates to a technique for reducing power consumption of a logic circuit that operates intermittently, and more particularly to a logic circuit that reduces average power consumption by reducing leakage current when operation is stopped (standby). Note that the intermittently operating logic circuit is assumed to be a high-frequency analog circuit used in, for example, a wireless tag (RFID) or a portable wireless terminal, but generally includes a logic circuit or an arithmetic circuit in an integrated circuit.

図９は、ＣＭＯＳトランジスタを用いた従来の論理回路の構成例を示す（非特許文献１）。ここでは、論理回路のとしてインバータ回路の例を示す。インバータ回路は、ｎＭＯＳトランジスタ１１とｐＭＯＳトランジスタ２１を縦積み接続した構成である。ｐＭＯＳトランジスタ２１のソース端子Ｓを電源電位（Ｖdd）に接続し、ｎＭＯＳトランジスタ１１のソース端子Ｓを接地電位(GND) に接続し、各トランジスタのゲート端子Ｇを接続して入力端子ＩＮとし、各トランジスタのドレイン端子Ｄを接続して出力端子ＯＵＴとし、各トランジスタの相補的なスイッチング動作により、入力信号の論理を反転した出力信号が得られる構成である。
小林隆夫、高木茂孝、「デジタル集積回路入門」、p.92、ISBN4-7856-1202-9 FIG. 9 shows a configuration example of a conventional logic circuit using CMOS transistors (Non-Patent Document 1). Here, an example of an inverter circuit is shown as a logic circuit. The inverter circuit has a configuration in which the nMOS transistor 11 and the pMOS transistor 21 are connected in cascade. The source terminal S of the pMOS transistor 21 is connected to the power supply potential (Vdd), the source terminal S of the nMOS transistor 11 is connected to the ground potential (GND), the gate terminal G of each transistor is connected to the input terminal IN, The drain terminal D of the transistor is connected to be an output terminal OUT, and an output signal obtained by inverting the logic of the input signal is obtained by complementary switching operation of each transistor.
Takao Kobayashi, Shigetaka Takagi, “Introduction to Digital Integrated Circuits”, p.92, ISBN4-7856-1202-9

ＣＭＯＳトランジスタを用いた従来の論理回路は、スイッチオフになっているトランジスタのゲート／ソース間電位が０Ｖであるため、リーク電流を十分に小さくできない問題があった。また、論理回路のスイッチング動作時に、縦積み接続されたトランジスタが同時にオンになって貫通電流が発生する問題があった。 The conventional logic circuit using a CMOS transistor has a problem that the leakage current cannot be sufficiently reduced because the gate-source potential of the transistor that is switched off is 0V. In addition, when the logic circuit is switched, the vertically connected transistors are simultaneously turned on to generate a through current.

本発明は、以上の問題点を考慮し、間欠動作する論理回路の動作停止時（待機時）のリーク電流を低減し、さらにスイッチング動作時のトランジスタ間の貫通電流を低減することができる論理回路を提供することを目的とする。 In view of the above problems, the present invention reduces a leakage current when a logic circuit that operates intermittently is stopped (standby), and further reduces a through current between transistors during a switching operation. The purpose is to provide.

本発明は、縦積み接続したｎＭＯＳトランジスタとｐＭＯＳトランジスタを用いて構成される論理回路において、論理回路を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれが、高電位側に配置したｎＭＯＳトランジスタと低電位側に配置したｐＭＯＳトランジスタの各ソース端子を接続した複合トランジスタで構成され、複合トランジスタを構成するｎＭＯＳトランジスタとｐＭＯＳトランジスタの各ゲート端子に、相補的なディジタル信号が入力される構成である。 According to the present invention, in a logic circuit configured by using vertically connected nMOS transistors and pMOS transistors, each of the nMOS transistor and the pMOS transistor constituting the logic circuit is connected to an nMOS transistor disposed on a high potential side and a low potential side. It is composed of a composite transistor in which the source terminals of the arranged pMOS transistors are connected, and complementary digital signals are inputted to the gate terminals of the nMOS transistor and the pMOS transistor constituting the composite transistor.

複合トランジスタを構成するｎＭＯＳトランジスタのドレイン端子を複合トランジスタのドレイン端子とし、複合トランジスタを構成するｐＭＯＳトランジスタのドレイン端子を複合トランジスタのソース端子とし、複合トランジスタをｎＭＯＳトランジスタとして機能させる構成である。 The drain terminal of the nMOS transistor constituting the composite transistor is used as the drain terminal of the composite transistor, the drain terminal of the pMOS transistor constituting the composite transistor is used as the source terminal of the composite transistor, and the composite transistor functions as an nMOS transistor.

この複合トランジスタを構成するｐＭＯＳトランジスタは、デプレッション型トランジスタとしてもよい。 The pMOS transistor constituting this composite transistor may be a depletion type transistor.

複合トランジスタを構成するｎＭＯＳトランジスタのドレイン端子を複合トランジスタのソース端子とし、複合トランジスタを構成するｐＭＯＳトランジスタのドレイン端子を複合トランジスタのドレイン端子とし、複合トランジスタをｐＭＯＳトランジスタとして機能させる構成である。 In this configuration, the drain terminal of the nMOS transistor constituting the composite transistor is used as the source terminal of the composite transistor, the drain terminal of the pMOS transistor constituting the composite transistor is used as the drain terminal of the composite transistor, and the composite transistor functions as a pMOS transistor.

この複合トランジスタを構成するｎＭＯＳトランジスタは、デプレッション型トランジスタとしてもよい。 The nMOS transistor constituting this composite transistor may be a depletion type transistor.

本発明は、複合トランジスタを２以上組み合わせて構成される論理演算部を２組備え、各組の論理演算部に相補的なディジタル信号を入力し、相補的な２つの出力を得る構成である。 The present invention is configured to include two sets of logic operation units configured by combining two or more composite transistors, and to input complementary digital signals to each set of logic operation units to obtain two complementary outputs.

本発明の論理回路は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタを縦積み接続した複合トランジスタを用いて、論理回路を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを置き換えることにより、待機時に電流を遮断する複合トランジスタを構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのゲート／ソース間を共に逆バイアス状態にできる。したがって、間欠動作する論理回路では、高い閾値のトランジスタを用いずに待機時のリーク電流を大幅に低減することができる。また、論理回路のスイッチング動作時に、縦積み接続された複合トランジスタは同時にオンになることがないので貫通電流が発生しない。これにより、非常に低消費電力の論理回路を実現することができる。 The logic circuit of the present invention replaces an nMOS transistor and a pMOS transistor that constitute a logic circuit by using a composite transistor in which nMOS transistors and pMOS transistors are connected in cascade, thereby forming an nMOS that constitutes a composite transistor that cuts off current during standby. Both the gate and source of the transistor and the pMOS transistor can be reverse-biased. Therefore, in the logic circuit that operates intermittently, the leakage current during standby can be significantly reduced without using a high threshold transistor. Further, during the switching operation of the logic circuit, the vertically stacked composite transistors are not turned on at the same time, so that no through current is generated. As a result, a logic circuit with very low power consumption can be realized.

（第１の基本構成）
図１は、本発明の論理回路の第１の基本構成を示す。本発明の論理回路は、論理回路を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを、エンハンスメント型トランジスタを用いた複合トランジスタに置き換える。 (First basic configuration)
FIG. 1 shows a first basic configuration of the logic circuit of the present invention. In the logic circuit of the present invention, the nMOS transistor and the pMOS transistor constituting the logic circuit are replaced with a composite transistor using an enhancement type transistor.

図１(1) に示すｎＭＯＳトランジスタ１１は、高電位側に配置したエンハンスメント型のｎＭＯＳトランジスタ１２と、低電位側に配置したエンハンスメント型のｐＭＯＳトランジスタ１３を縦積み接続した複合トランジスタに置き換える。この複合トランジスタは、ｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ１３の各ソース端子を接続する。ｎＭＯＳトランジスタ１２のゲート端子を複合トランジスタのゲート端子Ｇとし、ｐＭＯＳトランジスタ１３のドレイン端子を複合トランジスタのソース端子Ｓとし、ｎＭＯＳトランジスタ１２のドレイン端子を複合トランジスタのドレイン端子Ｄとし、それぞれｎＭＯＳトランジスタ１１のゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄに対応する。ｐＭＯＳトランジスタ１３のゲート端子Ｇには、ｎＭＯＳトランジスタ１２のゲート端子Ｇの入力信号の論理を反転させた反転信号が入力する。 The nMOS transistor 11 shown in FIG. 1 (1) is replaced with a composite transistor in which an enhancement type nMOS transistor 12 arranged on the high potential side and an enhancement type pMOS transistor 13 arranged on the low potential side are connected in cascade. This composite transistor connects the source terminals of the nMOS transistor 12 and the pMOS transistor 13. The gate terminal of the nMOS transistor 12 is the gate terminal G of the composite transistor, the drain terminal of the pMOS transistor 13 is the source terminal S of the composite transistor, the drain terminal of the nMOS transistor 12 is the drain terminal D of the composite transistor, It corresponds to the gate terminal G, the source terminal S, and the drain terminal D. An inverted signal obtained by inverting the logic of the input signal of the gate terminal G of the nMOS transistor 12 is input to the gate terminal G of the pMOS transistor 13.

図１(2) に示すｐＭＯＳトランジスタ２１は、高電位側に配置したエンハンスメント型のｎＭＯＳトランジスタ２２と、低電位側に配置したエンハンスメント型のｐＭＯＳトランジスタ２３を縦積み接続した複合トランジスタに置き換える。この複合トランジスタは、ｎＭＯＳトランジスタ２２とｐＭＯＳトランジスタ２３の各ソース端子を接続する。ｐＭＯＳトランジスタ２３のゲート端子を複合トランジスタのゲート端子Ｇとし、ｎＭＯＳトランジスタ２２のドレイン端子を複合トランジスタのソース端子Ｓとし、ｐＭＯＳトランジスタ２３のドレイン端子を複合トランジスタのドレイン端子Ｄとし、それぞれｐＭＯＳトランジスタ２１のゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄに対応する。ｎＭＯＳトランジスタ２２のゲート端子Ｇには、ｐＭＯＳトランジスタ２３のゲート端子Ｇの入力信号の論理を反転させた反転信号が入力する。 The pMOS transistor 21 shown in FIG. 1 (2) is replaced with a composite transistor in which an enhancement type nMOS transistor 22 arranged on the high potential side and an enhancement type pMOS transistor 23 arranged on the low potential side are vertically connected. This composite transistor connects the source terminals of the nMOS transistor 22 and the pMOS transistor 23. The gate terminal of the pMOS transistor 23 is the gate terminal G of the composite transistor, the drain terminal of the nMOS transistor 22 is the source terminal S of the composite transistor, the drain terminal of the pMOS transistor 23 is the drain terminal D of the composite transistor, It corresponds to the gate terminal G, the source terminal S, and the drain terminal D. An inverted signal obtained by inverting the logic of the input signal of the gate terminal G of the pMOS transistor 23 is input to the gate terminal G of the nMOS transistor 22.

図１に示す複合トランジスタは、エンハンスメント型のｎＭＯＳトランジスタ１２，２２とエンハンスメント型のｐＭＯＳトランジスタ１３，２３を用いた構成であるため、高周波信号に対しては図１(3) に示すように入力信号振幅に対して出力信号振幅が小さくなる。 The composite transistor shown in FIG. 1 has a configuration using enhancement-type nMOS transistors 12 and 22 and enhancement-type pMOS transistors 13 and 23, so that an input signal for a high-frequency signal is shown in FIG. The output signal amplitude becomes smaller than the amplitude.

（第２の基本構成）
図２は、本発明の論理回路の第２の基本構成を示す。本発明の論理回路は、論理回路を構成するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを、エンハンスメント型トランジスタおよびデプレッション型トランジスタを用いた複合トランジスタに置き換える。 (Second basic configuration)
FIG. 2 shows a second basic configuration of the logic circuit of the present invention. In the logic circuit of the present invention, the nMOS transistor and the pMOS transistor constituting the logic circuit are replaced with a composite transistor using an enhancement type transistor and a depletion type transistor.

図２(1) に示すｎＭＯＳトランジスタ１１は、高電位側に配置したエンハンスメント型のｎＭＯＳトランジスタ１２と、低電位側に配置したデプレッション型のｐＭＯＳトランジスタ１４を縦積み接続した複合トランジスタに置き換える。ここに示す複合トランジスタは、図１(1) に示す複合トランジスタのエンハンスメント型のｐＭＯＳトランジスタ１３の代わりにデプレッション型のｐＭＯＳトランジスタ１４を用いた構成である。その他の端子関係は同様である。 The nMOS transistor 11 shown in FIG. 2 (1) is replaced with a composite transistor in which an enhancement type nMOS transistor 12 arranged on the high potential side and a depletion type pMOS transistor 14 arranged on the low potential side are connected in cascade. The composite transistor shown here uses a depletion type pMOS transistor 14 instead of the enhancement type pMOS transistor 13 of the composite transistor shown in FIG. Other terminal relationships are the same.

図２(2) に示すｐＭＯＳトランジスタ２１は、高電位側に配置したデプレッション型のｎＭＯＳトランジスタ２４と、低電位側に配置したエンハンスメント型のｐＭＯＳトランジスタ２３を縦積み接続した複合トランジスタに置き換える。ここに示す複合トランジスタは、図１(2) に示す複合トランジスタのエンハンスメント型のｎＭＯＳトランジスタ２２の代わりにデプレッション型のｎＭＯＳトランジスタ２４を用いた構成である。その他の端子関係は同様である。 The pMOS transistor 21 shown in FIG. 2 (2) is replaced with a composite transistor in which a depletion type nMOS transistor 24 arranged on the high potential side and an enhancement type pMOS transistor 23 arranged on the low potential side are connected in cascade. The composite transistor shown here uses a depletion type nMOS transistor 24 instead of the enhancement type nMOS transistor 22 of the composite transistor shown in FIG. Other terminal relationships are the same.

このような図１または図２に示す複合トランジスタを用いることにより、リーク電流を大幅に低減することができる。これについて図３を参照して説明する。図３は、ドレイン／ソース間に一定電圧が印加されている時のゲート／ソース間電圧（Ｖ_GS）とドレイン電流（ log｜I_D｜）の関係を模式的に示す。ＣＭＯＳトランジスタを用いた論理回路では、トランジスタがスイッチとして動作し、オフ状態になっているトランジスタのゲート／ソース間電圧は０Ｖ、ドレイン／ソース間には電源電圧Ｖddが印加される。このため、図３に示すゲート／ソース間電圧が０Ｖの場合のリーク電流が流れる。これに対して、複合トランジスタを用いた論理回路は、オフの状態になっている複合トランジスタを構成する２つのトランジスタのゲート／ソース間電圧は、電源電圧Ｖddの約半分の電圧で逆バイアスされ、ドレイン／ソース間には電源電圧の約半分の電圧が印加される。このため、複合トランジスタを用いた論理回路のリーク電流は、従来構成に比べて桁違いに小さくなる。 By using the composite transistor shown in FIG. 1 or FIG. 2, the leakage current can be greatly reduced. This will be described with reference to FIG. FIG. 3 schematically shows the relationship between the gate / source voltage (V _GS ) and the drain current (log | I _D |) when a constant voltage is applied between the drain and source. In a logic circuit using a CMOS transistor, the transistor operates as a switch, the gate / source voltage of the transistor in the off state is 0 V, and the power supply voltage Vdd is applied between the drain / source. For this reason, a leak current flows when the gate-source voltage shown in FIG. 3 is 0V. On the other hand, in the logic circuit using the composite transistor, the gate / source voltages of the two transistors constituting the composite transistor in the off state are reverse-biased with a voltage about half the power supply voltage Vdd, A voltage about half the power supply voltage is applied between the drain / source. For this reason, the leakage current of the logic circuit using the composite transistor is orders of magnitude smaller than that of the conventional configuration.

また、複合トランジスタを構成することにより、閾値の小さいトランジスタを用いることができる。これは、図３に示すように、オフ時に電源電圧の約半分の電圧でトランジスタが逆バイアスされるため、閾値の小さいトランジスタでも十分にリーク電流が低減されるためである。このため、閾値の大きなトランジスタは不要となり、プロセスコストを削減することができる。 In addition, a transistor with a small threshold can be used by forming a composite transistor. This is because, as shown in FIG. 3, since the transistor is reverse-biased at about half the power supply voltage when turned off, the leakage current is sufficiently reduced even with a transistor having a small threshold. For this reason, a transistor having a large threshold value is not necessary, and the process cost can be reduced.

また、複合トランジスタを構成することにより、貫通電流がなく消費電力を低減することができる。例えばインバータ回路を例にすると、インバータ回路の入力信号が例えばハイレベルからローレベルに切り替わる瞬間、ｎＭＯＳトランジスタとｐＭＯＳトランジスタの両方が同時にオンになり貫通電流が流れる。これに対して、複合トランジスタを用いるインバータ回路（以下に説明する）は、４個のトランジスタが同時にオンになることはなく、貫通電流は流れない。このように、複合トランジスタで構成された論理回路は、貫通電流が発生しない特徴がある。 In addition, by forming a composite transistor, there is no through current and power consumption can be reduced. For example, taking an inverter circuit as an example, at the moment when the input signal of the inverter circuit is switched from a high level to a low level, for example, both the nMOS transistor and the pMOS transistor are simultaneously turned on and a through current flows. On the other hand, in an inverter circuit using a composite transistor (described below), four transistors are not turned on at the same time, and no through current flows. As described above, the logic circuit including the composite transistor has a feature that no through current is generated.

また、デプレッション型のｎＭＯＳトランジスタおよびｐＭＯＳトランジスタは、電流が流れ始めるゲート／ソース間閾値電圧がエンハンスメント型トランジスタに比べて低い。そのため、図３に示すように、デプレッション型のｎＭＯＳトランジスタのゲート／ソース間に電源電圧Ｖddの半分の電圧を印加した場合、エンハンスメント型トランジスタに比べて大きな電流が得られる。これにより、高周波信号に対しても図２(3) に示すように、出力信号振幅が広がり、フル振幅の論理回路を構成することができる。 In addition, the depletion type nMOS transistor and pMOS transistor have a lower gate / source threshold voltage at which current starts to flow than the enhancement type transistor. Therefore, as shown in FIG. 3, when a voltage that is half of the power supply voltage Vdd is applied between the gate and source of a depletion type nMOS transistor, a larger current can be obtained compared to the enhancement type transistor. As a result, as shown in FIG. 2 (3), the output signal amplitude is widened even for high-frequency signals, and a full amplitude logic circuit can be configured.

（第１の実施形態）
図４は、本発明の論理回路の第１の実施形態を示す。ここではインバータ回路を例として示すが、比較のために従来のインバータ回路の構成も示す。 (First embodiment)
FIG. 4 shows a first embodiment of the logic circuit of the present invention. Here, an inverter circuit is shown as an example, but a configuration of a conventional inverter circuit is also shown for comparison.

図において、従来のインバータ回路を構成するｎＭＯＳトランジスタ１１は、エンハンスメント型のｎＭＯＳトランジスタ１２とエンハンスメント型のｐＭＯＳトランジスタ１３を縦積みした複合トランジスタに置き換え、ｐＭＯＳトランジスタ２１は、エンハンスメント型のｎＭＯＳトランジスタ２２とエンハンスメント型のｐＭＯＳトランジスタ２３を縦積みした複合トランジスタに置き換える。ｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ２３のゲート端子を直結して入力端子ＩＮに接続し、ｐＭＯＳトランジスタ１３とｎＭＯＳトランジスタ２２のゲート端子を直結して反転入力端子ＩＮに接続し、ｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ２３のドレイン端子を直結して出力端子ＯＵＴに接続する。ｎＭＯＳトランジスタ２２のドレイン端子を電源電位（Ｖdd）に接続し、ｐＭＯＳトランジスタ１３のドレイン端子（複合トランジスタにおけるソース端子）を接地電位(GND) に接続する。 In the figure, an nMOS transistor 11 constituting a conventional inverter circuit is replaced with a composite transistor in which an enhancement type nMOS transistor 12 and an enhancement type pMOS transistor 13 are vertically stacked, and a pMOS transistor 21 is composed of an enhancement type nMOS transistor 22 and an enhancement type. The type pMOS transistor 23 is replaced with a vertically stacked composite transistor. The gate terminals of the nMOS transistor 12 and the pMOS transistor 23 are directly connected to the input terminal IN, the gate terminals of the pMOS transistor 13 and the nMOS transistor 22 are directly connected to the inverting input terminal IN , and the nMOS transistor 12 and the pMOS transistor 23 are connected. Are directly connected to the output terminal OUT. The drain terminal of the nMOS transistor 22 is connected to the power supply potential (Vdd), and the drain terminal of the pMOS transistor 13 (source terminal in the composite transistor) is connected to the ground potential (GND).

このように、本実施形態の論理回路には、入力信号および反転入力信号が必要になる。したがって、本実施形態の論理回路を多段接続することを想定すると、次段の複合トランジスタを用いた論理回路のために、出力信号の論理反転した反転出力信号が必要になる。図４(3) のインバータ回路は、出力端子ＯＵＴおよび反転出力端子ＯＵＴを有する構成例を示す。並列接続される２つのインバータ回路は相補的な構成であり、入力端子ＩＮと反転入力端子ＩＮが相補的に接続される。 Thus, the logic circuit of this embodiment requires an input signal and an inverted input signal. Therefore, assuming that the logic circuit of this embodiment is connected in multiple stages, an inverted output signal obtained by logically inverting the output signal is required for the logic circuit using the composite transistor in the next stage. The inverter circuit of FIG. 4 (3) shows a configuration example having an output terminal OUT and an inverted output terminal OUT . The two inverter circuits connected in parallel have a complementary configuration, and the input terminal IN and the inverting input terminal IN are connected complementarily.

（第２の実施形態）
図５は、本発明の論理回路の第２の実施形態を示す。ここではインバータ回路を例として示すが、比較のために従来のインバータ回路の構成も示す。 (Second Embodiment)
FIG. 5 shows a second embodiment of the logic circuit of the present invention. Here, an inverter circuit is shown as an example, but a configuration of a conventional inverter circuit is also shown for comparison.

図において、従来のインバータ回路を構成するｎＭＯＳトランジスタ１１は、エンハンスメント型のｎＭＯＳトランジスタ１２とデプレッション型のｐＭＯＳトランジスタ１４を縦積みした複合トランジスタに置き換え、ｐＭＯＳトランジスタ２１は、デプレッション型のｎＭＯＳトランジスタ２４とエンハンスメント型のｐＭＯＳトランジスタ２３を縦積みした複合トランジスタに置き換える。ｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ２３のゲート端子を直結して入力端子ＩＮに接続し、ｐＭＯＳトランジスタ１４とｎＭＯＳトランジスタ２４のゲート端子を直結して反転入力端子ＩＮに接続し、ｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ２３のドレイン端子を直結して出力端子ＯＵＴに接続する。ｎＭＯＳトランジスタ２４のドレイン端子を電源電位（Ｖdd）に接続し、ｐＭＯＳトランジスタ１４のドレイン端子（複合トランジスタにおけるソース端子）を接地電位(GND) に接続する。図５(3) には、出力端子ＯＵＴに対する反転出力端子ＯＵＴを形成するために、相補的な構成で入力信号が相補的に接続されるインバータ回路を並列に接続した構成を示す。 In the figure, the nMOS transistor 11 constituting the conventional inverter circuit is replaced with a composite transistor in which an enhancement type nMOS transistor 12 and a depletion type pMOS transistor 14 are stacked vertically, and the pMOS transistor 21 is composed of a depletion type nMOS transistor 24 and an enhancement type. The type pMOS transistor 23 is replaced with a vertically stacked composite transistor. The gate terminals of the nMOS transistor 12 and the pMOS transistor 23 are directly connected to the input terminal IN, the gate terminals of the pMOS transistor 14 and the nMOS transistor 24 are directly connected to the inverting input terminal IN , and the nMOS transistor 12 and the pMOS transistor 23 are connected. Are directly connected to the output terminal OUT. The drain terminal of the nMOS transistor 24 is connected to the power supply potential (Vdd), and the drain terminal of the pMOS transistor 14 (source terminal in the composite transistor) is connected to the ground potential (GND). FIG. 5 (3) shows a configuration in which inverter circuits to which input signals are complementarily connected in a complementary configuration are connected in parallel to form an inverted output terminal OUT with respect to the output terminal OUT .

（第３の実施形態）
図６は、本発明の論理回路の第３の実施形態を示す。ここではＮＡＮＤ回路を例として示すが、比較のために従来のＮＡＮＤ回路の構成も示す。 (Third embodiment)
FIG. 6 shows a third embodiment of the logic circuit of the present invention. Here, a NAND circuit is shown as an example, but a configuration of a conventional NAND circuit is also shown for comparison.

図において、従来のＮＡＮＤ回路を構成するｎＭＯＳトランジスタ１１ａは、エンハンスメント型のｎＭＯＳトランジスタ１２ａとエンハンスメント型のｐＭＯＳトランジスタ１３ａを縦積みした複合トランジスタに置き換え、ｎＭＯＳトランジスタ１１ｂは、エンハンスメント型のｎＭＯＳトランジスタ１２ｂとエンハンスメント型のｐＭＯＳトランジスタ１３ｂを縦積みした複合トランジスタに置き換える。また、ｐＭＯＳトランジスタ２１ａは、エンハンスメント型のｎＭＯＳトランジスタ２２ａとエンハンスメント型のｐＭＯＳトランジスタ２３ａを縦積みした複合トランジスタに置き換え、ｐＭＯＳトランジスタ２１ｂは、エンハンスメント型のｎＭＯＳトランジスタ２２ｂとエンハンスメント型のｐＭＯＳトランジスタ２３ｂを縦積みした複合トランジスタに置き換える。 In the figure, an nMOS transistor 11a constituting a conventional NAND circuit is replaced with a composite transistor in which an enhancement type nMOS transistor 12a and an enhancement type pMOS transistor 13a are vertically stacked, and the nMOS transistor 11b is composed of an enhancement type nMOS transistor 12b and an enhancement type. The type pMOS transistor 13b is replaced with a vertically stacked composite transistor. Also, the pMOS transistor 21a is replaced with a composite transistor in which an enhancement type nMOS transistor 22a and an enhancement type pMOS transistor 23a are vertically stacked, and the pMOS transistor 21b is a combination of an enhancement type nMOS transistor 22b and an enhancement type pMOS transistor 23b. Replace with the composite transistor.

ｎＭＯＳトランジスタ１２ａとｐＭＯＳトランジスタ２３ａのゲート端子を直結して入力端子Ａに接続し、ｐＭＯＳトランジスタ１３ａとｎＭＯＳトランジスタ２２ａのゲート端子を直結して反転入力端子Ａに接続する。ｎＭＯＳトランジスタ１２ｂとｐＭＯＳトランジスタ２３ｂのゲート端子を直結して入力端子Ｂに接続し、ｐＭＯＳトランジスタ１３ｂとｎＭＯＳトランジスタ２２ｂのゲート端子を直結して反転入力端子Ｂに接続する。ｎＭＯＳトランジスタ１２ａとｐＭＯＳトランジスタ２３ａとｐＭＯＳトランジスタ２３ｂの各ドレイン端子を直結して出力端子Ａ・Ｂに接続する。ｎＭＯＳトランジスタ２２ａ，２２ｂのドレイン端子を電源電位（Ｖdd）に接続し、ｐＭＯＳトランジスタ１３ｂのドレイン端子（複合トランジスタにおけるソース端子）を接地電位(GND) に接続する。ここでは、出力端子Ａ・Ｂに対する反転出力端子Ａ・Ｂを形成するために、ＮＡＮＤ回路と相補的な構成で入力信号が相補的に接続されるＡＮＤ回路を並列に接続した構成を示す。 The gate terminals of the nMOS transistor 12a and the pMOS transistor 23a are directly connected to the input terminal A, and the gate terminals of the pMOS transistor 13a and the nMOS transistor 22a are directly connected to the inverting input terminal A. The gate terminals of the nMOS transistor 12b and the pMOS transistor 23b are directly connected to the input terminal B, and the gate terminals of the pMOS transistor 13b and the nMOS transistor 22b are directly connected to the inverting input terminal B. The drain terminals of the nMOS transistor 12a, the pMOS transistor 23a, and the pMOS transistor 23b are directly connected to the output terminals A and B. The drain terminals of the nMOS transistors 22a and 22b are connected to the power supply potential (Vdd), and the drain terminal of the pMOS transistor 13b (source terminal in the composite transistor) is connected to the ground potential (GND). Here, in order to form a inverting output terminal A · B to the output terminal A · B, it shows the configuration of the input signal in a complementary configuration and NAND circuit is connected in parallel to AND circuit are complementarily connected.

（第４の実施形態）
図７は、本発明の論理回路の第４の実施形態を示す。ここではＮＡＮＤ回路を例として示すが、比較のために従来のＮＡＮＤ回路の構成も示す。 (Fourth embodiment)
FIG. 7 shows a fourth embodiment of the logic circuit of the present invention. Here, a NAND circuit is shown as an example, but a configuration of a conventional NAND circuit is also shown for comparison.

図において、従来のＮＡＮＤ回路を構成するｎＭＯＳトランジスタ１１ａは、エンハンスメント型のｎＭＯＳトランジスタ１２ａとデプレッション型のｐＭＯＳトランジスタ１４ａを縦積みした複合トランジスタに置き換え、ｎＭＯＳトランジスタ１１ｂは、エンハンスメント型のｎＭＯＳトランジスタ１２ｂとデプレッション型のｐＭＯＳトランジスタ１４ｂを縦積みした複合トランジスタに置き換える。また、ｐＭＯＳトランジスタ２１ａは、デプレッション型のｎＭＯＳトランジスタ２４ａとエンハンスメント型のｐＭＯＳトランジスタ２３ａを縦積みした複合トランジスタに置き換え、ｐＭＯＳトランジスタ２１ｂは、デプレッション型のｎＭＯＳトランジスタ２４ｂとエンハンスメント型のｐＭＯＳトランジスタ２３ｂを縦積みした複合トランジスタに置き換える。 In the figure, the nMOS transistor 11a constituting the conventional NAND circuit is replaced with a composite transistor in which an enhancement type nMOS transistor 12a and a depletion type pMOS transistor 14a are vertically stacked, and the nMOS transistor 11b is composed of an enhancement type nMOS transistor 12b and a depletion type. The type pMOS transistor 14b is replaced with a vertically stacked composite transistor. Also, the pMOS transistor 21a is replaced with a composite transistor in which a depletion type nMOS transistor 24a and an enhancement type pMOS transistor 23a are vertically stacked, and the pMOS transistor 21b is a vertical stack of a depletion type nMOS transistor 24b and an enhancement type pMOS transistor 23b. Replace with the composite transistor.

ｎＭＯＳトランジスタ１２ａとｐＭＯＳトランジスタ２３ａのゲート端子を直結して入力端子Ａに接続し、ｐＭＯＳトランジスタ１４ａとｎＭＯＳトランジスタ２４ａのゲート端子を直結して反転入力端子Ａに接続する。ｎＭＯＳトランジスタ１２ｂとｐＭＯＳトランジスタ２３ｂのゲート端子を直結して入力端子Ｂに接続し、ｐＭＯＳトランジスタ１４ｂとｎＭＯＳトランジスタ２４ｂのゲート端子を直結して反転入力端子Ｂに接続する。ｎＭＯＳトランジスタ１２ａとｐＭＯＳトランジスタ２３ａとｐＭＯＳトランジスタ２３ｂの各ドレイン端子を直結して出力端子Ａ・Ｂに接続する。ｎＭＯＳトランジスタ２４ａ，２４ｂのドレイン端子を電源電位（Ｖdd）に接続し、ｐＭＯＳトランジスタ１４ｂのドレイン端子（複合トランジスタにおけるソース端子）を接地電位(GND) に接続する。ここでは、出力端子Ａ・Ｂに対する反転出力端子Ａ・Ｂを形成するために、ＮＡＮＤ回路と相補的な構成で入力信号が相補的に接続されるＡＮＤ回路を並列に接続した構成を示す。 The gate terminals of the nMOS transistor 12a and the pMOS transistor 23a are directly connected to the input terminal A, and the gate terminals of the pMOS transistor 14a and the nMOS transistor 24a are directly connected to the inverting input terminal A. The gate terminals of the nMOS transistor 12b and the pMOS transistor 23b are directly connected to the input terminal B, and the gate terminals of the pMOS transistor 14b and the nMOS transistor 24b are directly connected to the inverting input terminal B. The drain terminals of the nMOS transistor 12a, the pMOS transistor 23a, and the pMOS transistor 23b are directly connected to the output terminals A and B. The drain terminals of the nMOS transistors 24a and 24b are connected to the power supply potential (Vdd), and the drain terminal of the pMOS transistor 14b (source terminal in the composite transistor) is connected to the ground potential (GND). Here, in order to form an inverted output terminal A · B to the output terminal A · B, it shows the configuration of the input signal in a complementary configuration and NAND circuit is connected in parallel to AND circuit are complementarily connected.

（第５の実施形態）
図８は、本発明の論理回路の第５の実施形態を示す。
一般的に論理関数をｆ_kとし、入力（ｘ₁,ｘ₂,…,ｘ_n）に対して出力ｆ_k（ｘ₁,ｘ₂,…,ｘ_n) を得る論理回路を複合トランジスタで構成する場合には、図８(2) に示すように、反転入力（ｘ ₁,ｘ ₂,…,ｘ _n）が必要になる。そこで、多段接続される論理回路を複合トランジスタで構成する場合には、前段の論理回路で反転出力ｆ _k （ｘ ₁ ,ｘ ₂ ,…,ｘ _n )が得られる構成とする。 (Fifth embodiment)
FIG. 8 shows a fifth embodiment of the logic circuit of the present invention.
Generally the logic function and f _k, the input _{_{(x 1, x 2, ...}} , x n) output _{_{_{f k (x 1, x 2}}} , ..., x n) with respect to a composite transistor logic circuit for obtaining a In this case, as shown in FIG. 8 (2), inverting inputs ( x ₁ , x ₂ ,..., X _n ) are required. Therefore, when a logic circuit connected in multiple stages is composed of composite transistors, an inverted output f _k (x ₁ , x ₂ ,..., X _n ) is obtained by the preceding logic circuit.

図８(3),(4) は、多段接続される従来の論理回路を本発明の複合トランジスタで構成する例を示す。ここで、論理関数ｆ₃，ｆ₆で表す論理回路は、例えば図６または図７に示すＮＡＮＤ回路であり、論理関数ｆ₄，ｆ₅で表す論理回路は、例えば図４または図５に示すインバータ回路である。本発明の複合トランジスタを用いた論理回路は、正反の２種類の入力信号が必要になるので、次段の論理回路が接続される場合には正反の２種類の出力信号が得られる構成をとる。図８(2),(4) では、反転信号を破線で示す。 8 (3) and 8 (4) show an example in which a conventional logic circuit connected in multiple stages is composed of the composite transistor of the present invention. Here, the logic circuit represented by the logic functions f ₃ and f ₆ is, for example, the NAND circuit illustrated in FIG. 6 or FIG. 7, and the logic circuit represented by the logic functions f ₄ and f ₅ is illustrated, for example, in FIG. 4 or FIG. It is an inverter circuit. Since the logic circuit using the composite transistor of the present invention requires two types of input signals, both positive and negative, a configuration in which two types of positive and negative output signals can be obtained when the next stage logic circuit is connected. Take. 8 (2) and 8 (4), the inverted signal is indicated by a broken line.

本発明の論理回路の第１の基本構成を示す図。The figure which shows the 1st basic composition of the logic circuit of this invention. 本発明の論理回路の第２の基本構成を示す図。The figure which shows the 2nd basic composition of the logic circuit of this invention. エンハンスメント型トランジスタとデプレッション型トランジスタの特性を示す図。The figure which shows the characteristic of an enhancement type transistor and a depletion type transistor. 本発明の論理回路の第１の実施形態（インバータ回路）を示す図。The figure which shows 1st Embodiment (inverter circuit) of the logic circuit of this invention. 本発明の論理回路の第２の実施形態（インバータ回路）を示す図。The figure which shows 2nd Embodiment (inverter circuit) of the logic circuit of this invention. 本発明の論理回路の第３の実施形態（ＮＡＮＤ回路）を示す図。The figure which shows 3rd Embodiment (NAND circuit) of the logic circuit of this invention. 本発明の論理回路の第４の実施形態（ＮＡＮＤ回路）を示す図。The figure which shows 4th Embodiment (NAND circuit) of the logic circuit of this invention. 本発明の論理回路の第５の実施形態を示す図。The figure which shows 5th Embodiment of the logic circuit of this invention. 従来の論理回路の構成例を示す図。The figure which shows the structural example of the conventional logic circuit.

Explanation of symbols

１１ｎＭＯＳトランジスタ
２１ｐＭＯＳトランジスタ
１２，２２ｎＭＯＳトランジスタ（エンハンスメント型）
１３，２３ｐＭＯＳトランジスタ（エンハンスメント型）
１４ｎＭＯＳトランジスタ（デプレッション型）
２４ｐＭＯＳトランジスタ（デプレッション型） 11 nMOS transistor 21 pMOS transistor 12, 22 nMOS transistor (enhancement type)
13,23 pMOS transistor (enhancement type)
14 nMOS transistor (depletion type)
24 pMOS transistor (depletion type)

Claims

In a logic circuit composed of vertically stacked nMOS transistors and pMOS transistors,
Each of the nMOS transistor and the pMOS transistor constituting the logic circuit is composed of a composite transistor in which the source terminals of the nMOS transistor arranged on the high potential side and the pMOS transistor arranged on the low potential side are connected,
A logic circuit characterized in that a complementary digital signal is inputted to each gate terminal of an nMOS transistor and a pMOS transistor constituting the composite transistor.

The logic circuit according to claim 1,
The drain terminal of the nMOS transistor constituting the composite transistor is used as the drain terminal of the composite transistor, the drain terminal of the pMOS transistor constituting the composite transistor is used as the source terminal of the composite transistor, and the composite transistor functions as an nMOS transistor. A logic circuit characterized by

The logic circuit according to claim 1,
The drain terminal of the nMOS transistor constituting the composite transistor is used as the source terminal of the composite transistor, the drain terminal of the pMOS transistor constituting the composite transistor is used as the drain terminal of the composite transistor, and the composite transistor functions as a pMOS transistor. A logic circuit characterized by

The logic circuit according to claim 2,
The pMOS transistor which comprises the said composite transistor is a depletion type transistor. The logic circuit characterized by the above-mentioned.

The logic circuit according to claim 3, wherein
The nMOS transistor which comprises the said composite transistor is a depletion type transistor. The logic circuit characterized by the above-mentioned.

The logic circuit according to claim 1,
Two sets of logic operation units configured by combining two or more of the composite transistors are provided, and complementary digital signals are input to each set of logic operation units to obtain two complementary outputs. Logic circuit.