JP4816686B2 - 走査駆動回路 - Google Patents

Description

本発明は、走査駆動回路及び走査駆動回路を備えた表示装置に関する。より詳しくは、表示装置を構成する表示素子における表示期間と非表示期間の割合を容易に調整することができる走査駆動回路、及び、該走査駆動回路を備えた表示装置に関する。

２次元マトリクス状に配列された表示素子を備えた表示装置として、電圧駆動される液晶セルから成る液晶表示装置の他、電流を流すことにより発光する発光部（例えば、有機エレクトロルミネッセンス発光部）と、これを駆動するための駆動回路とから成る表示素子を備えた表示装置が知られている。

電流を流すことにより発光する発光部を備えた表示素子の輝度は、発光部を流れる電流値によって制御される。そして、液晶表示装置と同様に、係る表示素子を備えた表示装置（例えば、有機エレクトロルミネッセンス表示装置）においても、駆動方式として、単純マトリクス方式、及び、アクティブマトリクス方式が周知である。アクティブマトリクス方式は、単純マトリクス方式に比べて構造が複雑となるといった欠点はあるが、画像の輝度を高いものとすることができる等、種々の利点を有する。

アクティブマトリクス方式により発光部を駆動するための回路として、トランジスタと容量部とから構成された種々の駆動回路が周知である。例えば、特開２００５−３１６３０号公報には、有機エレクトロルミネッセンス発光部と駆動回路とから成る表示素子を用いた表示装置と、その駆動方法が開示されている。この駆動回路は、６つのトランジスタと１つの容量部から構成された駆動回路（以下、６Ｔｒ／１Ｃ駆動回路と呼ぶ）である。図２１に、表示素子が２次元マトリクス状に配列されて成る表示装置において、第ｍ行、第ｎ列目の表示素子を構成する駆動回路（６Ｔｒ／１Ｃ駆動回路）の等価回路図を示す。尚、表示素子は行毎に線順次走査されるものとして説明する。

６Ｔｒ／１Ｃ駆動回路は、書込みトランジスタＴＲ_W、駆動トランジスタＴＲ_D、及び、容量部Ｃ₁を備えており、更に、第１トランジスタＴＲ₁、第２トランジスタＴＲ₂、第３トランジスタＴＲ₃、及び、第４トランジスタＴＲ₄を備えている。

書込みトランジスタＴＲ_Wにおいては、一方のソース／ドレイン領域は、データ線ＤＴＬ_nに接続されており、ゲート電極は、走査線ＳＣＬ_mに接続されている。駆動トランジスタＴＲ_Dにおいては、一方のソース／ドレイン領域は、書込みトランジスタＴＲ_Wの他方のソース／ドレイン領域に接続されており、第１ノードＮＤ₁を構成する。容量部Ｃ₁の一端は給電線ＰＳ₁に接続されている。容量部Ｃ₁においては、一端には所定の基準電圧（図２１に示す例では後述する電圧Ｖ_CC）が印加され、他端と駆動トランジスタＴＲ_Dのゲート電極とは接続されており、第２ノードＮＤ₂を構成する。走査線ＳＣＬ_mは図示せぬ走査回路に接続され、データ線ＤＴＬ_nは信号出力回路１００に接続されている。

第１トランジスタＴＲ₁にあっては、一方のソース／ドレイン領域は、第２ノードＮＤ₂に接続されており、他方のソース／ドレイン領域は、駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域に接続されている。第１トランジスタＴＲ₁は、第２ノードＮＤ₂と駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域との間に接続されたスイッチ回路部を構成する。

第２トランジスタＴＲ₂にあっては、一方のソース／ドレイン領域は、第２ノードＮＤ₂の電位を初期化するための所定の初期化電圧Ｖ_Ini（例えば−４ボルト）が印加される給電線ＰＳ₃に接続され、他方のソース／ドレイン領域は、第２ノードＮＤ₂に接続されている。第２トランジスタＴＲ₂は、第２ノードＮＤ₂と所定の初期化電圧Ｖ_Iniが印加される給電線ＰＳ₃との間に接続されたスイッチ回路部を構成する。

第３トランジスタＴＲ₃にあっては、一方のソース／ドレイン領域は、所定の駆動電圧Ｖ_CC（例えば１０ボルト）が印加される給電線ＰＳ₁に接続され、他方のソース／ドレイン領域は、第１ノードＮＤ₁に接続されている。第３トランジスタＴＲ₃は、第１ノードＮＤ₁と駆動電圧Ｖ_CCが印加される給電線ＰＳ₁との間に接続されたスイッチ回路部を構成する。

第４トランジスタＴＲ₄にあっては、一方のソース／ドレイン領域は、駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域に接続されており、他方のソース／ドレイン領域は、発光部ＥＬＰの一端（より具体的には、発光部ＥＬＰのアノード電極）に接続されている。第４トランジスタＴＲ₄は、駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域と発光部ＥＬＰの一端との間に接続されたスイッチ回路部を構成する。

書込みトランジスタＴＲ_Wのゲート電極と第１トランジスタＴＲ₁のゲート電極とは、走査線ＳＣＬ_mに接続されている。第２トランジスタＴＲ₂のゲート電極は、初期化制御線ＡＺ_mに接続されている。走査線ＳＣＬ_mの直前に走査される図示せぬ走査線ＳＣＬ_m-1に供給される走査信号が、初期化制御線ＡＺ_mにも供給される。第３トランジスタＴＲ₃のゲート電極と第４トランジスタＴＲ₄のゲート電極とは、表示素子の表示状態／非表示状態を制御するための表示制御線ＣＬ_mに接続されている。

例えば、各トランジスタはｐチャネル型の薄膜トランジスタ（ＴＦＴ）から成り、発光部ＥＬＰは、駆動回路を覆うように形成された層間絶縁層等の上に設けられている。発光部ＥＬＰにおいては、アノード電極は第４トランジスタＴＲ₄の他方のソース／ドレイン領域に接続されており、カソード電極は給電線ＰＳ₂に接続されている。発光部ＥＬＰのカソード電極には、電圧Ｖ_Cat（例えば、−１０ボルト）が印加される。符号Ｃ_ELは発光部ＥＬＰの寄生容量を表す。

トランジスタをＴＦＴから構成する場合、或る程度閾値電圧がばらつくことを避けることはできない。駆動トランジスタＴＲ_Dの閾値電圧のばらつきに伴って発光部ＥＬＰに流れる電流量がばらつくと、表示装置における輝度の均一性が悪化する。そのため、駆動トランジスタＴＲ_Dの閾値電圧がばらついても、発光部ＥＬＰに流れる電流量がその影響を受けないようにする必要がある。後述するように、発光部ＥＬＰは、駆動トランジスタＴＲ_Dの閾値電圧のばらつきの影響を受けないように駆動される。

図２２を参照して、Ｎ×Ｍ個の表示素子が２次元マトリクス状に配列されて成る表示装置における、第ｍ行、第ｎ列目の表示素子の駆動方法を説明する。図２２の（Ａ）は、初期化制御線ＡＺ_m、走査線ＳＣＬ_m、及び、表示制御線ＣＬ_mにおける信号の模式的なタイミングチャートを示す。図２２の（Ｂ）、並びに、図２３の（Ａ）及び（Ｂ）に、６Ｔｒ／１Ｃ駆動回路の各トランジスタのオン／オフ状態等を模式的に示す。説明の便宜のため、初期化制御線ＡＺ_mが走査される期間を第（ｍ−１）番目の水平走査期間と呼び、走査線ＳＣＬ_mが走査される期間を第ｍ番目の水平走査期間と呼ぶ。

図２２の（Ａ）に示すように、第（ｍ−１）番目の水平走査期間において初期化工程を行う。図２２の（Ｂ）を参照して詳細に説明する。第（ｍ−１）番目の水平走査期間において、初期化制御線ＡＺ_mはハイレベルからローレベルとなり、表示制御線ＣＬ_mはローレベルからハイレベルとなる。尚、走査線ＳＣＬ_mはハイレベルである。従って、第（ｍ−１）番目の水平走査期間において、書込みトランジスタＴＲ_W、第１トランジスタＴＲ₁、第３トランジスタＴＲ₃、及び、第４トランジスタＴＲ₄はオフ状態である。一方、第２トランジスタＴＲ₂はオン状態である。

第２ノードＮＤ₂には、オン状態の第２トランジスタＴＲ₂を介して、第２ノードＮＤ₂の電位を初期化するための所定の初期化電圧Ｖ_Iniが印加される。これにより、第２ノードＮＤ₂の電位が初期化される。

次いで、図２２の（Ａ）に示すように、第ｍ番目の水平走査期間において映像信号Ｖ_Sigの書込みを行う。このとき、駆動トランジスタＴＲ_Dの閾値電圧キャンセル処理が併せて行われる。具体的には、第２ノードＮＤ₂と駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域とを電気的に接続し、走査線ＳＣＬ_mからの信号によりオン状態とされた書込みトランジスタＴＲ_Wを介してデータ線ＤＴＬ_nから映像信号Ｖ_Sigを第１ノードＮＤ₁に印加し、以て、映像信号Ｖ_Sigから駆動トランジスタＴＲ_Dの閾値電圧Ｖ_thを減じた電位に向かって第２ノードＮＤ₂の電位を変化させる。

図２２の（Ａ）及び図２３の（Ａ）を参照して詳細に説明する。第ｍ番目の水平走査期間において、初期化制御線ＡＺ_mはローレベルからハイレベルとなり、走査線ＳＣＬ_mはハイレベルからローレベルとなる。尚、表示制御線ＣＬ_mはハイレベルである。従って、第ｍ番目の水平走査期間において、書込みトランジスタＴＲ_W、及び、第１トランジスタＴＲ₁はオン状態である。第２トランジスタＴＲ₂、第３トランジスタＴＲ₃、及び、第４トランジスタＴＲ₄はオフ状態である。

第２ノードＮＤ₂と駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域とがオン状態の第１トランジスタＴＲ₁を介して電気的に接続され、走査線ＳＣＬ_mからの信号によりオン状態とされた書込みトランジスタＴＲ_Wを介してデータ線ＤＴＬ_nから映像信号Ｖ_Sigが第１ノードＮＤ₁に印加される。これにより、映像信号Ｖ_Sigから駆動トランジスタＴＲ_Dの閾値電圧Ｖ_thを減じた電位に向かって第２ノードＮＤ₂の電位が変化する。

即ち、上述した初期化工程により、第ｍ番目の水平走査期間の始期において駆動トランジスタＴＲ_Dがオン状態となるように第２ノードＮＤ₂の電位が初期化されているとすれば、第２ノードＮＤ₂の電位は、第１ノードＮＤ₁に印加される映像信号Ｖ_Sigの電位に向かって変化する。しかしながら、駆動トランジスタＴＲ_Dのゲート電極と一方のソース／ドレイン領域との間の電位差がＶ_thに達すると、駆動トランジスタＴＲ_Dはオフ状態となる。この状態にあっては、第２ノードＮＤ₂の電位は、概ね（Ｖ_Sig−Ｖ_th）である。

次いで、駆動トランジスタＴＲ_Dを介して電流を発光部ＥＬＰに流すことにより、発光部ＥＬＰを駆動する。

図２２の（Ａ）及び図２３の（Ｂ）を参照して詳細に説明する。第ｍ番目の水平走査期間の終期において、走査線ＳＣＬ_mはローレベルからハイレベルとなる。また、表示制御線ＣＬ_mをハイレベルからローレベルとする。尚、初期化制御線ＡＺ_mはハイレベルを維持する。第３トランジスタＴＲ₃、及び、第４トランジスタＴＲ₄はオン状態である。書込みトランジスタＴＲ_W、第１トランジスタＴＲ₁、及び、第２トランジスタＴＲ₂はオフ状態である。

駆動トランジスタＴＲ_Dの一方のソース／ドレイン領域には、オン状態の第３トランジスタＴＲ₃を介して駆動電圧Ｖ_CCが印加される。また、駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域と、発光部ＥＬＰの一端とは、オン状態の第４トランジスタＴＲ₄を介して接続される。

発光部ＥＬＰを流れる電流は、駆動トランジスタＴＲ_Dのソース領域からドレイン領域へと流れるドレイン電流Ｉ_dsであるので、駆動トランジスタＴＲ_Dが飽和領域において理想的に動作するとすれば、以下の式（Ａ）で表すことができる。図２３の（Ｂ）に示すように、発光部ＥＬＰにはドレイン電流Ｉ_dsが流れ、発光部ＥＬＰはドレイン電流Ｉ_dsの値に応じた輝度で発光する。

Ｉ_ds＝ｋ・μ・（Ｖ_gs−Ｖ_th）² （Ａ）
但し、
μ ：実効的な移動度
Ｌ ：チャネル長
Ｗ ：チャネル幅
Ｖ_gs：駆動トランジスタＴＲ_Dのソース領域とゲート電極との間の電圧
Ｃ_ox：（ゲート絶縁層の比誘電率）×（真空の誘電率）／（ゲート絶縁層の厚さ）
ｋ≡（１／２）・（Ｗ／Ｌ）・Ｃ_ox
とする。

そして、
Ｖ_gs≒Ｖ_CC−（Ｖ_Sig−Ｖ_th） （Ｂ）
であるから、上記式（Ａ）は、
Ｉ_ds＝ｋ・μ・（Ｖ_CC−（Ｖ_Sig−Ｖ_th）−Ｖ_th）²
＝ｋ・μ・（Ｖ_CC−Ｖ_Sig）² （Ｃ）
と変形することができる。

上記式（Ｃ）から明らかなように、駆動トランジスタＴＲ_Dの閾値電圧Ｖ_thは、ドレイン電流Ｉ_dsの値に対して無関係である。換言すれば、駆動トランジスタＴＲ_Dの閾値電圧Ｖ_thの値に影響されることなく、映像信号Ｖ_Sigに対応したドレイン電流Ｉ_dsを発光部ＥＬＰに流すことができる。上述した駆動方法によれば、駆動トランジスタＴＲ_Dの閾値電圧Ｖ_thのばらつきが表示素子の輝度に影響を与えることがない。

特開２００５−３１６３０号公報

上述した表示素子を備えた表示装置を動作させるためには、走査線、初期化制御線、及び、表示制御線に信号を供給する回路が必要である。これらの回路が占めるレイアウト面積の縮小や、回路コストの低減といった観点からは、これらの信号を供給する回路は、統合された構造の回路であることが好ましい。また、走査線や初期化制御線に供給される信号に影響を与えることなく、表示制御線に供給するパルスの幅の設定を容易に変えることができる構造であることが、非表示期間の割合を増やすことにより動画特性の改善を図るといった観点から好ましい。

従って、本発明の目的は、走査線、初期化制御線、及び、表示制御線に信号を供給することができ、表示制御線に供給するパルスの幅の設定を容易に変えることができる走査駆動回路、及び、係る走査駆動回路を備えた表示装置を提供することにある。

上記の目的を達成するための本発明に係る表示装置は、
（１）２次元マトリクス状に配列された表示素子、
（２）第１の方向に延びる走査線、表示素子を初期化するための初期化制御線、及び、表示素子の表示状態／非表示状態を制御するための表示制御線、
（３）第１の方向とは異なる第２の方向に延びるデータ線、並びに、
（４）走査駆動回路、
を備えている。

上記の目的を達成するための本発明に係る表示装置を構成する走査駆動回路、及び、上記の目的を達成するための本発明に係る走査駆動回路は、
（Ａ）Ｐ段（但し、Ｐは３以上の自然数）のシフトレジスタから構成されており、入力されたスタートパルスを順次シフトして、各段から出力信号を出力するシフトレジスタ部、並びに、
（Ｂ）シフトレジスタ部からの出力信号、及び、イネーブル信号に基づいて動作する論理回路部、
から構成されており、
（Ｃ）第ｐ段目（但し、ｐ＝１，２・・・，Ｐ−１）のシフトレジスタの出力信号をＳＴ_pと表すとき、出力信号ＳＴ_pにおけるスタートパルスの始期と終期との間に、第（ｐ＋１）段目のシフトレジスタの出力信号ＳＴ_p+1におけるスタートパルスの始期が位置し、
（Ｄ）出力信号ＳＴ_pにおけるスタートパルスの始期と出力信号ＳＴ_p+1におけるスタートパルスの始期との間には、第１イネーブル信号乃至第Ｑイネーブル信号（但し、Ｑは２以上の自然数）が、それぞれ１つ、順次存在し、
（Ｅ）論理回路部は、（Ｐ−２）×Ｑ個の否定論理積回路を備えており、
（Ｆ）第ｑイネーブル信号（但し、ｑは１からＱまでの任意の自然数）をＥＮ_qと表すとき、第（ｐ’，ｑ）番目の否定論理積回路（但し、ｐ’は１から（Ｐ−２）までの任意の自然数）は、出力信号ＳＴ_p'、出力信号ＳＴ_p'+1を反転した信号、及び、第ｑイネーブル信号ＥＮ_qに基づいて走査信号を発生する走査駆動回路である。

そして、上記の目的を達成するための本発明に係る表示装置は、第（ｐ’，ｑ）番目の否定論理積回路（但し、ｐ’＝１且つｑ＝１の場合を除く）からの走査信号に基づいた信号が走査線を介して供給される表示素子にあっては、
該表示素子に接続された初期化制御線から、ｑ＝１の場合に第（ｐ’−１，ｑ’）番目の否定論理積回路（但し、ｑ’は１からＱまでのいずれか１つの自然数）からの走査信号に基づいた信号が供給され、ｑ＞１の場合に第（ｐ’，ｑ”）番目の否定論理積回路（但し、ｑ”は１から（ｑ−１）までのいずれか１つの自然数）からの走査信号に基づいた信号が供給されると共に、
該表示素子に接続された表示制御線から、ｑ＝１の場合に第（ｐ’＋１）段目のシフトレジスタからの出力信号ＳＴ_p'+1に基づいた信号が供給され、ｑ＞１の場合に第（ｐ’＋２）段目のシフトレジスタからの出力信号ＳＴ_p'+2に基づいた信号が供給される。

ここで、初期化制御線から所定の否定論理積回路に到る配線の長さを短くするといった観点からは、第（ｐ’，ｑ）番目の否定論理積回路からの走査信号に基づいた信号が走査線を介して供給される表示素子にあっては、該表示素子に接続された初期化制御線から、ｑ＝１の場合に第（ｐ’−１，Ｑ）番目の否定論理積回路からの走査信号に基づいた信号が供給され、ｑ＞１の場合に第（ｐ’，ｑ−１）番目の否定論理積回路からの走査信号に基づいた信号が供給される構成とすることが好ましい。

本発明の走査駆動回路を備えた本発明の表示装置にあっては、走査駆動回路からの信号に基づいて、走査線、初期化制御線、及び、表示制御線に必要とされる信号が供給される。これにより、信号を供給するための回路が占めるレイアウト面積の縮小や、回路コストの低減を図ることができる。ＰやＱの値は、走査駆動回路や表示装置の仕様等に応じて適宜設定すればよい。

また、本発明の表示装置にあっては、表示制御線には、走査駆動回路を構成するシフトレジスタからの出力信号に基づいた信号が供給される。本発明の走査駆動回路にあっては、シフトレジスタによって順次シフトされるスタートパルスの終期の位置は、否定論理積回路部の動作に特に影響を与えない。従って、初段のシフトレジスタに入力するスタートパルスを変えるといった容易な手段により、走査線や初期化制御線に供給される信号に影響を与えることなく、表示制御線に供給するパルスの幅の設定を容易に変えることができる。

尚、表示素子を構成するトランジスタの極性等によっては、否定論理積回路からの走査信号やシフトレジスタからの出力信号を適宜反転して供給すればよい。「走査信号に基づいた信号」とは、走査信号そのものである場合もあるし、極性を反転した信号の場合もある。同様に、「シフトレジスタからの出力信号に基づいた信号」とは、シフトレジスタからの出力信号そのものである場合もあるし、極性を反転した信号の場合もある。

本発明の走査駆動回路は、広く周知の半導体装置製造技術により製造することができる。シフトレジスタ部を構成するシフトレジスタ、論理回路部を構成する否定論理積回路や否定論理回路は、広く周知の構成、構造とすることができる。走査駆動回路は、単独の回路として構成されていてもよいし、表示装置と一体として構成されていてもよい。例えば、表示装置を構成する表示素子がトランジスタを備える場合に、係る表示素子の製造プロセスにおいて同時に走査駆動回路を形成することもできる。

上述した各種の好ましい構成を含む本発明の表示装置にあっては、走査線からの信号により走査され、初期化制御線からの信号に基づいて初期化工程が行われる構成の表示素子、更には、表示制御線からの信号により表示期間と非表示期間が切り替えられる構成の表示素子を、広く用いることができる。

本発明の表示装置を構成する表示素子として、
（１−１）書込みトランジスタ、駆動トランジスタ、及び、容量部を備えた駆動回路、並びに、
（１−２）駆動トランジスタを介して電流が流される発光部、
から構成された表示素子を挙げることができる。発光部として、電流を流すことにより発光する発光部を広く用いることができる。例えば、発光部として、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部等を挙げることができる。カラー表示の平面表示装置を構成する観点からは、中でも、発光部が有機エレクトロルミネッセンス発光部から成る構成が好ましい。そして、上述した表示素子を構成する駆動回路（以下、単に、本発明の表示素子を構成する駆動回路と呼ぶ場合がある）にあっては、
書込みトランジスタにおいては、
（ａ−１）一方のソース／ドレイン領域は、データ線に接続されており、
（ａ−２）ゲート電極は、走査線に接続されており、
駆動トランジスタにおいては、
（ｂ−１）一方のソース／ドレイン領域は、書込みトランジスタの他方のソース／ドレイン領域に接続されており、第１ノードを構成し、
容量部においては、
（ｃ−１）一端には所定の基準電圧が印加され、
（ｃ−２）他端と駆動トランジスタのゲート電極とは接続されており、第２ノードを構成し、
書込みトランジスタは、走査線からの信号により制御される構成とすることができる。

そして、本発明の表示素子を構成する駆動回路にあっては、更に、
（ｄ）第２ノードと駆動トランジスタの他方のソース／ドレイン領域との間に接続された第１スイッチ回路部、
を備えており、
第１スイッチ回路部は、走査線からの信号により制御される構成とすることができる。また、上述した好ましい構成を含む本発明の表示素子を構成する駆動回路にあっては、更に、
（ｅ）第２ノードと所定の初期化電圧が印加される給電線との間に接続された第２スイッチ回路部、
第２スイッチ回路部は、初期化制御線からの信号により制御される構成とすることができる。

そして、上述した好ましい構成を含む本発明の表示素子を構成する駆動回路にあっては、更に、
（ｆ）第１ノードと駆動電圧が印加される給電線との間に接続された第３スイッチ回路部、
を備えており、
第３スイッチ回路部は、表示制御線からの信号により制御される構成とすることができる。また、上述した好ましい構成を含む本発明の表示素子を構成する駆動回路にあっては、更に、
（ｇ）駆動トランジスタの他方のソース／ドレイン領域と発光部の一端との間に接続された第４スイッチ回路部、
を備えており、
第４スイッチ回路部は、表示制御線からの信号により制御される構成とすることができる。

上述した第１スイッチ回路部乃至第４スイッチ回路部を備えた駆動回路を有する表示素子にあっては、
（ａ）オン状態とされた第２スイッチ回路部を介して給電線から第２ノードに所定の初期化電圧を印加した後、第２スイッチ回路部をオフ状態とし、以て、第２ノードの電位を所定の基準電位に設定する初期化工程を行い、
（ｂ）次いで、第２スイッチ回路部、第３スイッチ回路部、及び、第４スイッチ回路部のオフ状態を維持し、第１スイッチ回路部をオン状態とし、オン状態とされた第１スイッチ回路部により第２ノードと駆動トランジスタの他方のソース／ドレイン領域とを電気的に接続した状態で、走査線からの信号によりオン状態とされた書込みトランジスタを介して、データ線から第１ノードに映像信号を印加し、以て、映像信号から駆動トランジスタの閾値電圧を減じた電位に向かって第２ノードの電位を変化させる書込み工程を行い、
（ｃ）その後、走査線からの信号により書込みトランジスタをオフ状態とし、
（ｄ）次いで、第１スイッチ回路部と第２スイッチ回路部のオフ状態を維持し、オン状態とされた第４スイッチ回路部を介して駆動トランジスタの他方のソース／ドレイン領域と発光部の一端を電気的に接続し、オン状態とされた第３スイッチ回路部を介して給電線から第１ノードに所定の駆動電圧を印加し、以て、駆動トランジスタを介して電流を発光部に流す、
ことにより発光部を駆動することができる。

本発明の表示素子を構成する駆動回路にあっては、容量部の一端には所定の基準電圧が印加される。これにより、表示装置の動作時に容量部の一端の電位が保たれる。所定の基準電圧の値は特に限定するものではない。例えば、容量部の一端が、発光部の他端に所定の電圧を印加するための給電線に接続され、基準電圧として所定の電圧が印加される構成とすることもできる。

以上に説明した各種の好ましい構成を含む本発明の表示装置において、走査線、初期化制御線、表示制御線、データ線、給電線等の各種の配線の構成、構造は、周知の構成、構造とすることができる。また、発光部の構成、構造も、周知の構成、構造とすることができる。具体的には、発光部を有機エレクトロルミネッセンス発光部とする場合には、例えば、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極等から構成することができる。データ線に接続される信号出力回路等の構成、構造も、周知の構成、構造とすることができる。

本発明の表示装置は、所謂モノクロ表示の構成であってもよいし、１つの画素は複数の副画素から構成されている構成、具体的には、１つの画素は、赤色発光副画素、緑色発光副画素、青色発光副画素の３つの副画素から成る構成とすることもできる。更には、これらの３種の副画素に更に１種類あるいは複数種類の副画素を加えた１組（例えば、輝度向上のために白色光を発光する副画素を加えた１組、色再現範囲を拡大するために補色を発光する副画素を加えた１組、色再現範囲を拡大するためにイエローを発光する副画素を加えた１組、色再現範囲を拡大するためにイエロー及びシアンを発光する副画素を加えた１組）から構成することもできる。

表示装置の画素（ピクセル）の値として、ＶＧＡ（６４０，４８０）、Ｓ−ＶＧＡ（８００，６００）、ＸＧＡ（１０２４，７６８）、ＡＰＲＣ（１１５２，９００）、Ｓ−ＸＧＡ（１２８０，１０２４）、Ｕ−ＸＧＡ（１６００，１２００）、ＨＤ−ＴＶ（１９２０，１０８０）、Ｑ−ＸＧＡ（２０４８，１５３６）の他、（１９２０，１０３５）、（７２０，４８０）、（１２８０，９６０）等、画像表示用解像度の幾つかを例示することができるが、これらの値に限定するものではない。モノクロ表示装置の場合には、基本的には画素数と同じ数の表示素子がマトリクス状に形成される。カラー表示装置の場合には、基本的には画素数の３倍の数の表示素子がマトリクス状に形成される。表示素子は、例えばストライプ状に配列されていてもよいし、デルタ状に配列されていてもよい。表示素子の配列は、表示装置の設計に応じて適宜設定すればよい。

本発明の表示素子を構成する駆動回路にあっては、書込みトランジスタや駆動トランジスタは、例えば、ｐチャネル型の薄膜トランジスタ（ＴＦＴ）から構成することができる。尚、書込みトランジスタをｎチャネル型としてもよい。第１スイッチ回路部、第２スイッチ回路部、第３スイッチ回路部及び第４スイッチ回路部は、ＴＦＴ等の周知のスイッチング素子から構成することができる。例えば、ｐチャネル型のＴＦＴから構成されていてもよいし、ｎチャネル型のＴＦＴから構成されていてもよい。

本発明の表示素子を構成する駆動回路にあっては、駆動回路を構成する容量部は、例えば、一方の電極、他方の電極、及び、これらの電極に挟まれた誘電体層（絶縁層）から構成することができる。駆動回路を構成するトランジスタ及び容量部は、或る平面内に形成され、例えば、支持体上に形成される。発光部を有機エレクトロルミネッセンス発光部とする場合、発光部は、例えば、層間絶縁層を介して、駆動回路を構成するトランジスタ及び容量部の上方に形成されている。また、駆動トランジスタの他方のソース／ドレイン領域は、例えば他のトランジスタ等を介して、発光部の一端（発光部に備えられたアノード電極等）に接続されている。尚、半導体基板等にトランジスタを形成した構成であってもよい。

１つのトランジスタの有する２つのソース／ドレイン領域において、「一方のソース／ドレイン領域」という用語を、電源側に接続された側のソース／ドレイン領域といった意味において使用する場合がある。また、トランジスタがオン状態にあるとは、ソース／ドレイン領域間にチャネルが形成されている状態を意味する。係るトランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に電流が流れているか否かは問わない。一方、トランジスタがオフ状態にあるとは、ソース／ドレイン領域間にチャネルが形成されていない状態を意味する。また、或るトランジスタのソース／ドレイン領域が他のトランジスタのソース／ドレイン領域に接続されているとは、或るトランジスタのソース／ドレイン領域と他のトランジスタのソース／ドレイン領域とが同じ領域を占めている形態を包含する。更には、ソース／ドレイン領域は、不純物を含有したポリシリコンやアモルファスシリコン等の導電性物質から構成することができるだけでなく、金属、合金、導電性粒子、これらの積層構造、有機材料（導電性高分子）から成る層から構成することができる。また、以下の説明で用いるタイミングチャートにおいて、各期間を示す横軸の長さ（時間長）は模式的なものであり、各期間の時間長の割合を示すものではない。

本発明の走査駆動回路を備えた本発明の表示装置にあっては、走査駆動回路からの信号に基づいて、走査線、初期化制御線、及び、表示制御線に必要とされる信号が供給される。これにより、信号を供給するための回路が占めるレイアウト面積の縮小や、回路コストの低減を図ることができる。

本発明の表示装置にあっては、表示制御線には、走査駆動回路を構成するシフトレジスタからの出力信号に基づいた信号が供給される。本発明の走査駆動回路にあっては、シフトレジスタによって順次シフトされるスタートパルスの終期の位置は、否定論理積回路部の動作に特に影響を与えない。従って、初段のシフトレジスタに入力するスタートパルスを変えるといった容易な手段により、走査線や初期化制御線に供給される信号に影響を与えることなく、表示制御線に供給するパルスの幅の設定を容易に変えることができる。これにより、表示装置の設計に応じて、表示素子における非表示期間を好適に設定することができる。

以下、図面を参照して、実施例に基づき本発明を説明する。

実施例１は、本発明の走査駆動回路及びこれを備えた表示装置に関する。実施例１の表示装置は、発光部とその駆動回路とを備えた表示素子を用いた表示装置である。

図１は、実施例１の走査駆動回路１１０の回路図である。図２は、図１に示す走査駆動回路１１０を備えた実施例１の表示装置１の概念図である。図３は、図１に示す走査駆動回路１１０の模式的なタイミングチャートである。図４は、図２に示す表示装置１において、第ｍ行（但し、ｍ＝１，２，３・・・，Ｍ）、第ｎ列目（但し、ｎ＝１，２，３・・・，Ｎ）の表示素子１０を構成する駆動回路１１の等価回路図である。先ず、表示装置１の概要について説明する。

図２に示すように、表示装置１は、
（１）２次元マトリクス状に配列された表示素子１０、
（２）第１の方向に延びる走査線ＳＣＬ、表示素子１０を初期化するための初期化制御線ＡＺ、及び、表示素子１０の表示状態／非表示状態を制御するための表示制御線ＣＬ、
（３）第１の方向とは異なる第２の方向に延びるデータ線ＤＴＬ、並びに、
（４）走査駆動回路１１０、
を備えている。走査線ＳＣＬ、初期化制御線ＡＺ、及び、表示制御線ＣＬは走査駆動回路１１０に接続されている。データ線ＤＴＬは信号出力回路１００に接続されている。尚、図２においては、第ｍ行、第ｎ列目の表示素子１０を中心とした３×３個の表示素子１０を図示しているが、これは、あくまでも例示に過ぎない。また、図２においては、図４に示す給電線ＰＳ₁，ＰＳ₂，ＰＳ₃の図示を省略した。

表示素子１０は、第１の方向にＮ個、第１の方向とは異なる第２の方向にＭ個配列されている。そして、表示装置１は、（Ｎ／３）×Ｍ個の２次元マトリクス状に配列された画素から構成されている。１つの画素は、３つの副画素（赤色を発光する赤色発光副画素、緑色を発光する緑色発光副画素、青色を発光する青色発光副画素）から構成されている。各画素を構成する表示素子１０は、線順次駆動されるとし、表示フレームレートをＦＲ（回／秒）とする。即ち、第ｍ行目に配列された（Ｎ／３）個の画素（Ｎ個の副画素）のそれぞれを構成する表示素子１０が同時に駆動される。換言すれば、１つの行を構成する各表示素子１０にあっては、その発光／非発光のタイミングは、それらが属する行単位で制御される。

図４に示すように、各表示素子１０は、書込みトランジスタＴＲ_W、駆動トランジスタＴＲ_D、及び、容量部Ｃ₁を備えた駆動回路１１と、駆動トランジスタＴＲ_Dを介して電流が流される発光部ＥＬＰとから構成されている。発光部ＥＬＰは有機エレクトロルミネッセンス発光部から成る。表示素子１０は、駆動回路１１と発光部ＥＬＰとが積層された構造を有する。駆動回路１１は、更に、第１トランジスタＴＲ₁、第２トランジスタＴＲ₂、第３トランジスタＴＲ₃、及び、第４トランジスタＴＲ₄を備えているが、これらのトランジスタについては後述する。

第ｍ行、第ｎ列目の表示素子１０において、書込みトランジスタＴＲ_Wにおいては、一方のソース／ドレイン領域は、データ線ＤＴＬ_nに接続されており、ゲート電極は、走査線ＳＣＬ_mに接続されている。駆動トランジスタＴＲ_Dにおいては、一方のソース／ドレイン領域は、書込みトランジスタＴＲ_Wの他方のソース／ドレイン領域に接続されており、第１ノードＮＤ₁を構成する。容量部Ｃ₁の一端は給電線ＰＳ₁に接続されている。容量部Ｃ₁においては、一端には所定の基準電圧（実施例１においては、後述する所定の駆動電圧Ｖ_CC）が印加され、他端と駆動トランジスタＴＲ_Dのゲート電極とは接続されており、第２ノードＮＤ₂を構成する。書込みトランジスタＴＲ_Wは、走査線ＳＣＬ_mからの信号により制御される。

データ線ＤＴＬ_nには、信号出力回路１００から、発光部ＥＬＰにおける輝度を制御するための映像信号（駆動信号、輝度信号）Ｖ_Sigが印加される。詳細については後述する。

駆動回路１１は、更に、第２ノードＮＤ₂と駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域との間に接続された第１スイッチ回路部ＳＷ₁を備えている。第１スイッチ回路部ＳＷ₁は第１トランジスタＴＲ₁から構成されている。第１トランジスタＴＲ₁にあっては、一方のソース／ドレイン領域は、第２ノードＮＤ₂に接続されており、他方のソース／ドレイン領域は、駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域に接続されている。第１トランジスタＴＲ₁のゲート電極は、走査線ＳＣＬ_mに接続されており、第１トランジスタＴＲ₁は、走査線ＳＣＬ_mからの信号により制御される。

駆動回路１１は、更に、第２ノードＮＤ₂と後述する所定の初期化電圧Ｖ_Iniが印加される給電線ＰＳ₃との間に接続された第２スイッチ回路部ＳＷ₂を備えている。第２スイッチ回路部ＳＷ₂は第２トランジスタＴＲ₂から構成されている。第２トランジスタＴＲ₂にあっては、一方のソース／ドレイン領域は給電線ＰＳ₃に接続されており、他方のソース／ドレイン領域は第２ノードＮＤ₂に接続されている。第２トランジスタＴＲ₂のゲート電極は、初期化制御線ＡＺ_mに接続されている。第２トランジスタＴＲ₂は、初期化制御線ＡＺ_mからの信号により制御される。

駆動回路１１は、更に、第１ノードＮＤ₁と駆動電圧Ｖ_CCが印加される給電線ＰＳ₁との間に接続された第３スイッチ回路部ＳＷ₃を備えている。第３スイッチ回路部ＳＷ₃は第３トランジスタＴＲ₃から構成されている。第３トランジスタＴＲ₃にあっては、一方のソース／ドレイン領域は給電線ＰＳ₁に接続されており、他方のソース／ドレイン領域は第１ノードＮＤ₁に接続されている。第３トランジスタＴＲ₃のゲート電極は、表示制御線ＣＬ_mに接続されている。第３トランジスタＴＲ₃は、表示制御線ＣＬ_mからの信号により制御される。

駆動回路１１は、更に、駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域と発光部ＥＬＰの一端との間に接続された第４スイッチ回路部ＳＷ₄を備えている。第４スイッチ回路部ＳＷ₄は第４トランジスタＴＲ₄から構成されている。第４トランジスタＴＲ₄にあっては、一方のソース／ドレイン領域は、駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域に接続されており、他方のソース／ドレイン領域は、発光部ＥＬＰの一端に接続されている。第４トランジスタＴＲ₄のゲート電極は、表示制御線ＣＬ_mに接続されている。第４トランジスタＴＲ₄は、表示制御線ＣＬ_mからの信号により制御される。発光部ＥＬＰの他端（カソード電極）は、給電線ＰＳ₂に接続されており、後述する電圧Ｖ_Catが印加される。符号Ｃ_ELは発光部ＥＬＰの寄生容量を表す。

駆動トランジスタＴＲ_Dはｐチャネル型のＴＦＴから成り、書込みトランジスタＴＲ_Wもｐチャネル型のＴＦＴから成る。また、第１トランジスタＴＲ₁、第２トランジスタＴＲ₂、第３トランジスタＴＲ₃、及び、第４トランジスタＴＲ₄もｐチャネル型のＴＦＴから成る。尚、書込みトランジスタＴＲ_W等をｎチャネル型としてもよい。各トランジスタはデプレッション型であるとして説明するが、これに限るものではない。

信号出力回路１００、走査線ＳＣＬ、初期化制御線ＡＺ、表示制御線ＣＬ、及び、データ線ＤＴＬの構成、構造は、周知の構成、構造とすることができる。

走査線ＳＣＬと同様に第１の方向に延びる給電線ＰＳ₁，ＰＳ₂，ＰＳ₃は、図示せぬ電源部に接続されている。給電線ＰＳ₁には駆動電圧Ｖ_CCが印加され、給電線ＰＳ₂には電圧Ｖ_Catが印加され、給電線ＰＳ₃には初期化電圧Ｖ_Iniが印加される。給電線ＰＳ₁，ＰＳ₂，ＰＳ₃の構成、構造も、周知の構成、構造とすることができる。

図５は、図２に示す表示装置１を構成する表示素子１０の一部分における模式的な一部断面図である。後で詳しく説明するが、表示素子１０の駆動回路１１を構成する各トランジスタ及び容量部Ｃ₁は支持体２０上に形成され、発光部ＥＬＰは、例えば、層間絶縁層４０を介して、駆動回路１１を構成する各トランジスタ及び容量部Ｃ₁の上方に形成されている。発光部ＥＬＰは、例えば、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極等の周知の構成、構造を有する。尚、図５においては、駆動トランジスタＴＲ_Dのみを図示する。他のトランジスタは隠れて見えない。また、駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域は、図示せぬ第４トランジスタＴＲ₄を介して発光部ＥＬＰに備えられたアノード電極に接続されているが、第４トランジスタＴＲ₄と発光部ＥＬＰのアノード電極との接続部も隠れて見えない。

駆動トランジスタＴＲ_Dは、ゲート電極３１、ゲート絶縁層３２、半導体層３３から構成されている。より具体的には、駆動トランジスタＴＲ_Dは、半導体層３３に設けられた一方のソース／ドレイン領域３５及び他方のソース／ドレイン領域３６、並びに、一方のソース／ドレイン領域３５と他方のソース／ドレイン領域３６の間の半導体層３３の部分が該当するチャネル形成領域３４を備えている。図示せぬ他のトランジスタも同様の構成である。

容量部Ｃ₁は、電極３７、ゲート絶縁層３２の延在部から構成された誘電体層、及び、電極３８から成る。尚、電極３７と駆動トランジスタＴＲ_Dのゲート電極３１との接続部、及び、電極３８と給電線ＰＳ₁との接続部は隠れて見えない。

ゲート電極３１、ゲート絶縁層３２の一部、及び、容量部Ｃ₁を構成する電極３７は、支持体２０上に形成されている。駆動トランジスタＴＲ_D及び容量部Ｃ₁等は、層間絶縁層４０で覆われており、層間絶縁層４０上に、アノード電極５１、正孔輸送層、発光層、電子輸送層、及び、カソード電極５３から成る発光部ＥＬＰが設けられている。尚、図５においては、正孔輸送層、発光層、及び、電子輸送層を１層５２で表した。発光部ＥＬＰが設けられていない層間絶縁層４０の部分の上には、第２層間絶縁層５４が設けられ、第２層間絶縁層５４及びカソード電極５３上には透明な基板２１が配置されており、発光層にて発光した光は、基板２１を通過して、外部に出射される。カソード電極５３と給電線ＰＳ₂を構成する配線３９とは、第２層間絶縁層５４、層間絶縁層４０に設けられたコンタクトホール５６，５５を介して接続されている。

図５に示す表示装置の製造方法を説明する。先ず、支持体２０上に、走査線等の各種配線、容量部を構成する電極、半導体層から成るトランジスタ、層間絶縁層、コンタクトホール等を、周知の方法により適宜形成する。次いで、周知の方法により成膜及びパターニングを行い、マトリクス状に配列された発光部ＥＬＰを形成する。そして、上記工程を経た支持体２０と、基板２１とを対向させ周囲を封止する。そして、信号出力回路１００、走査駆動回路１１０との接続を行い、表示装置を完成することができる。

次いで、走査駆動回路１１０について説明する。尚、走査駆動回路１１０の動作の説明にあっては、便宜のため、走査線ＳＣＬ₁乃至ＳＣＬ₃₁に供給するための走査信号を順次生成するものとして説明する。他の実施例においても同様である。

図１に示すように、走査駆動回路１１０は、
（Ａ）Ｐ段（但し、Ｐは３以上の自然数。以下同じ。）のシフトレジスタＳＲから構成されており、入力されたスタートパルスＳＴＰを順次シフトして、各段から出力信号ＳＴを出力するシフトレジスタ部１１１、並びに、
（Ｂ）シフトレジスタ部１１１からの出力信号ＳＴ、及び、イネーブル信号（実施例１にあっては、後述する第１イネーブル信号ＥＮ₁及び第２イネーブル信号ＥＮ₂）とに基づいて動作する論理回路部１１２から構成されている。

第ｐ段目（但し、ｐ＝１，２・・・，Ｐ−１。以下同じ。）のシフトレジスタＳＲ_pの出力信号をＳＴ_pと表すとき、図３に示すように、出力信号ＳＴ_pにおけるスタートパルスの始期と終期との間に、第（ｐ＋１）段目のシフトレジスタＳＲ_p+1の出力信号ＳＴ_p+1におけるスタートパルスの始期が位置する。シフトレジスタ部１１１は、上記の条件を満たすように、クロック信号ＣＫとスタートパルスＳＴＰに基づいて動作する。

具体的には、初段のシフトレジスタＳＲ₁に入力されるスタートパルスＳＴＰは、図３に示す期間Ｔ₁の始期と終期との間に立ち上がり、期間Ｔ₂₉の始期と終期との間に立ち下がるパルスである。図３や後述する他の図面に示すＴ₁等の各期間は、１水平走査期間（所謂１Ｈ）に対応する。クロック信号ＣＫは、２水平走査期間（２Ｈ）毎に極性が反転する矩形波状の信号である。シフトレジスタＳＲ₁の出力信号ＳＴ₁におけるスタートパルスは、期間Ｔ₃の始期に立ち上がり、期間Ｔ₃₀の終期に立ち下がるパルスである。シフトレジスタＳＲ₂以降の出力信号ＳＴ₂，ＳＴ₃等におけるスタートパルスは、順次２水平走査期間だけシフトしたパルスである。

また、出力信号ＳＴ_pにおけるスタートパルスの始期と出力信号ＳＴ_p+1におけるスタートパルスの始期との間には、第１イネーブル信号乃至第Ｑイネーブル信号（但し、Ｑは２以上の自然数。以下同じ。）が、それぞれ１つ、順次存在する。実施例１においてはＱ＝２であり、第１イネーブル信号ＥＮ₁と第２イネーブル信号ＥＮ₂が、それぞれ１つ、順次存在する。換言すれば、第１イネーブル信号ＥＮ₁と第２イネーブル信号ＥＮ₂は、上記の条件を満たすように生成された信号であり、基本的には、同一の周期の矩形波状の信号であって、位相を異にする信号である。

具体的には、第１イネーブル信号ＥＮ₁と第２イネーブル信号ＥＮ₂は、２水平走査期間を１周期とする矩形波状の信号である。実施例１では、これらの信号は１水平走査期間毎に極性が反転し、第１イネーブル信号ＥＮ₁と第２イネーブル信号ＥＮ₂とは逆相の関係にある。尚、図３においては、イネーブル信号ＥＮ₁，ＥＮ₂のハイレベルが１水平走査期間の間続くとして表したが、これに限るものではない。ハイレベルが、１水平走査期間より短い期間となる矩形波状の信号であってもよい。

例えば、出力信号ＳＴ₁におけるスタートパルスの始期（即ち、期間Ｔ₃の始期）と出力信号ＳＴ₂におけるスタートパルスの始期（即ち、期間Ｔ₅の始期）との間には、期間Ｔ₃における第１イネーブル信号ＥＮ₁と、期間Ｔ₄における第２イネーブル信号ＥＮ₂が、それぞれ１つ、順次存在する。出力信号ＳＴ₂におけるスタートパルスの始期と出力信号ＳＴ₃におけるスタートパルスの始期との間等においても同様に、第１イネーブル信号ＥＮ₁と第２イネーブル信号ＥＮ₂が、それぞれ１つ、順次存在する。出力信号ＳＴ₄以降においても同様である。

図１に示すように、論理回路部１１２は、（Ｐ−２）×Ｑ個の否定論理積回路１１３を備えている。具体的には、第（１，１）番目乃至第（Ｐ−２，２）番目までの否定論理積回路１１３を備えている。

第ｑイネーブル信号（但し、ｑは１からＱまでの任意の自然数。以下同じ。）をＥＮ_qと表すとき、図１及び図３に示すように、第（ｐ’，ｑ）番目の否定論理積回路１１３（但し、ｐ’は１から（Ｐ−２）までの任意の自然数。以下同じ。）は、出力信号ＳＴ_p'、出力信号ＳＴ_p'+1を反転した信号、及び、第ｑイネーブル信号ＥＮ_qに基づいて走査信号を発生する。より具体的には、図１に示す否定論理回路１１４によって、出力信号ＳＴ_p'+1が反転され第（ｐ’，ｑ）番目の否定論理積回路１１３の入力側に伝えられる。出力信号ＳＴ_p'と第ｑイネーブル信号ＥＮ_qは、直接、第（ｐ’，ｑ）番目の否定論理積回路１１３の入力側に伝えられる。

図１に示すように、第（１，２）番目の否定論理積回路１１３の信号が、第１行目の表示素子１０に接続される走査線ＳＣＬ₁に供給され、第（２，１）番目の否定論理積回路１１３の信号が、第２行目の表示素子１０に接続される走査線ＳＣＬ₂に供給される。他の走査線ＳＣＬにおいても同様である。即ち、第（ｐ’，ｑ）番目の否定論理積回路１１３（但し、ｐ’＝１且つｑ＝１の場合を除く）の信号が、第ｍ行目（但し、ｍ＝Ｑ×（ｐ’−１）＋ｑ−１）の表示素子１０に接続される走査線ＳＣＬ_mに供給される。

そして、第（ｐ’，ｑ）番目の否定論理積回路１１３からの走査信号に基づいた信号が走査線ＳＣＬ_mを介して供給される表示素子１０にあっては、該表示素子１０に接続された初期化制御線ＡＺ_mから、ｑ＝１の場合に第（ｐ’−１，ｑ’）番目の否定論理積回路１１３（但し、ｑ’は１からＱまでのいずれか１つの自然数。以下同じ。）からの走査信号に基づいた信号が供給され、ｑ＞１の場合に第（ｐ’，ｑ”）番目の否定論理積回路１１３（但し、ｑ”は１から（ｑ−１）までのいずれか１つの自然数。以下同じ。）からの走査信号に基づいた信号が供給される。

より具体的には、実施例１においては、第（ｐ’，ｑ）番目の否定論理積回路１１３からの走査信号に基づいた信号が走査線ＳＣＬ_mを介して供給される表示素子１０にあっては、該表示素子１０に接続された初期化制御線ＡＺ_mから、ｑ＝１の場合に第（ｐ’−１，Ｑ）番目の否定論理積回路１１３からの走査信号に基づいた信号が供給され、ｑ＞１の場合に第（ｐ’，ｑ−１）番目の否定論理積回路１１３からの走査信号に基づいた信号が供給される。

また、該表示素子１０に接続された表示制御線ＣＬ_mには、ｑ＝１の場合に第（ｐ’＋１）段目のシフトレジスタＳＲ_p'+1からの出力信号ＳＴ_p'+1に基づいた信号が供給され、ｑ＞１の場合に第（ｐ’＋２）段目のシフトレジスタＳＲ_p'+2からの出力信号ＳＴ_p'+2に基づいた信号が供給される。尚、図４に示す第３トランジスタＴＲ₃及び第４トランジスタＴＲ₄がｐチャネル型であるので、表示制御線ＣＬ_mには、否定論理回路１１５を介して信号が供給される。

図１を参照して、より具体的に説明する。例えば、第（５，１）番目の否定論理積回路１１３からの走査信号に基づいた信号が走査線ＳＣＬ₈を介して供給される表示素子１０に着目すると、該表示素子１０に接続された初期化制御線ＡＺ₈には、第（４，２）番目の否定論理積回路１１３からの走査信号に基づいた信号が供給される。そして、該表示素子１０に接続された表示制御線ＣＬ₈には、第６段目のシフトレジスタＳＲ₆からの出力信号ＳＴ₆に基づいた信号が供給される。また、第（５，２）番目の否定論理積回路１１３からの走査信号に基づいた信号が走査線ＳＣＬ₉を介して供給される表示素子１０に着目すると、該表示素子１０に接続された初期化制御線ＡＺ₉には、第（５，１）番目の否定論理積回路１１３からの走査信号に基づいた信号が供給される。そして、該表示素子１０に接続された表示制御線ＣＬ₉には、第７段目のシフトレジスタＳＲ₇からの出力信号ＳＴ₇に基づいた信号が供給される。

次いで、第（ｐ’，ｑ）番目の否定論理積回路１１３の信号が、走査線ＳＣＬ_mから供給される第ｍ行、第ｎ列目の表示素子１０の動作に関して、表示装置１の動作を説明する。係る表示素子１０を、以下、第（ｎ，ｍ）番目の表示素子１０あるいは第（ｎ，ｍ）番目の副画素と呼ぶ。また、第ｍ行目に配列された各表示素子１０の水平走査期間（より具体的には、現表示フレームにおける第ｍ番目の水平走査期間）を、以下、単に、第ｍ番目の水平走査期間と呼ぶ。後述する他の実施例においても同様である。

図６は、第ｍ行、第ｎ列目の表示素子１０の模式的な駆動のタイミングチャートである。図７の（Ａ）及び（Ｂ）は、第ｍ行、第ｎ列目の表示素子１０を構成する駆動回路１１における各トランジスタのオン／オフ状態等を模式的に示す図である。図８の（Ａ）及び（Ｂ）は、図７の（Ｂ）に引き続き、第ｍ行、第ｎ列目の表示素子１０を構成する駆動回路１１における各トランジスタのオン／オフ状態等を模式的に示す図である。図９の（Ａ）及び（Ｂ）は、図８の（Ｂ）に引き続き、第ｍ行、第ｎ列目の表示素子１０を構成する駆動回路１１における各トランジスタのオン／オフ状態等を模式的に示す図である。

尚、説明の便宜上、図６に示すタイミングチャートを図３と対比する際には、例えば、ｐ’＝５且つｑ＝１であって、ｍ＝８であるとし、図３に示すＡＺ₈、ＳＣＬ₈、ＣＬ₈のタイミングチャートを参照する。

駆動トランジスタＴＲ_Dは、表示素子１０の発光状態においては、以下の式（１）に従ってドレイン電流Ｉ_dsを流すように駆動される。表示素子１０の発光状態においては、駆動トランジスタＴＲ_Dの一方のソース／ドレイン領域はソース領域として働き、他方のソース／ドレイン領域はドレイン領域として働く。説明の便宜のため、以下の説明において、駆動トランジスタＴＲ_Dの一方のソース／ドレイン領域を単にソース領域と呼び、他方のソース／ドレイン領域を単にドレイン領域と呼ぶ場合がある。尚、
μ ：実効的な移動度
Ｌ ：チャネル長
Ｗ ：チャネル幅
Ｖ_gs：ゲート電極とソース領域との間の電位差
Ｖ_th：閾値電圧
Ｃ_ox：（ゲート絶縁層の比誘電率）×（真空の誘電率）／（ゲート絶縁層の厚さ）
ｋ≡（１／２）・（Ｗ／Ｌ）・Ｃ_ox
とする。

Ｉ_ds＝ｋ・μ・（Ｖ_gs−Ｖ_th）² （１）

実施例１及び後述する他の実施例の説明において、電圧あるいは電位の値を以下のとおりとするが、これは、あくまでも説明のための値であり、これらの値に限定されるものではない。

Ｖ_Sig ：発光部ＥＬＰにおける輝度を制御するための映像信号
・・・０ボルト（最高輝度）〜８ボルト（最低輝度）
Ｖ_CC ：駆動電圧
・・・１０ボルト
Ｖ_Ini ：第２ノードＮＤ₂の電位を初期化するための初期化電圧
・・・−４ボルト
Ｖ_th ：駆動トランジスタＴＲ_Dの閾値電圧
・・・２ボルト
Ｖ_Cat ：給電線ＰＳ₂に印加される電圧
・・・−１０ボルト

［期間−ＴＰ（１）_-2］（図６、図７の（Ａ）参照）
この［期間−ＴＰ（１）_-2］は、従前に書き込まれた映像信号Ｖ’_Sigに対応して、第（ｎ，ｍ）番目の表示素子１０が発光状態にある期間である。例えばｍ＝８の場合、この［期間−ＴＰ（１）_-2］は、図３に示す期間Ｔ₈の終期までの期間に対応する。初期化制御線ＡＺ₈及び走査線ＳＣＬ₈はハイレベルであり、発光制御線ＣＬ₈はローレベルである。

従って、書込みトランジスタＴＲ_W、第１トランジスタＴＲ₁、及び、第２トランジスタＴＲ₂はオフ状態である。第３トランジスタＴＲ₃と第４トランジスタＴＲ₄はオン状態である。第（ｎ，ｍ）番目の副画素を構成する表示素子１０における発光部ＥＬＰには、後述する式（５）に基づくドレイン電流Ｉ’_dsが流れており、第（ｎ，ｍ）番目の副画素を構成する表示素子１０の輝度は、係るドレイン電流Ｉ’_dsに対応した値である。

［期間−ＴＰ（１）_-1］（図６、図７の（Ｂ）参照）
この［期間−ＴＰ（１）_-1］から後述する［期間−ＴＰ（１）₂］まで、第（ｎ，ｍ）番目の表示素子１０は非発光状態にある。［期間−ＴＰ（１）_-1］の終期は、現表示フレームにおける第（ｍ−２）番目の水平走査期間の終期である。例えばｍ＝８の場合、この［期間−ＴＰ（１）_-1］は、図３に示す期間Ｔ₉に対応する。初期化制御線ＡＺ₈及び走査線ＳＣＬ₈はハイレベルを維持し、発光制御線ＣＬ₈はハイレベルとなる。

従って、書込みトランジスタＴＲ_W、第１トランジスタＴＲ₁、及び、第２トランジスタＴＲ₂はオフ状態を維持する。第３トランジスタＴＲ₃と第４トランジスタＴＲ₄はオン状態からオフ状態となる。これにより、第１ノードＮＤ₁は給電線ＰＳ₁と切り離され、更には、発光部ＥＬＰと駆動トランジスタＴＲ_Dは切り離された状態となる。従って、発光部ＥＬＰに電流は流れず非発光状態となる。

［期間−ＴＰ（１）₀］（図６、図８の（Ａ）参照）
この［期間−ＴＰ（１）₀］は、現表示フレームにおける第（ｍ−１）番目の水平走査期間である。例えばｍ＝８の場合、この［期間−ＴＰ（１）₀］は、図３に示す期間Ｔ₁₀に対応する。走査線ＳＣＬ₈と発光制御線ＣＬ₈はハイレベルを維持する。初期化制御線ＡＺ₈はローレベルとなった後期間Ｔ₁₀の終期にハイレベルとなる。

この［期間−ＴＰ（１）₀］に、第１スイッチ回路部ＳＷ₁、第３スイッチ回路部ＳＷ₃、及び、第４スイッチ回路部ＳＷ₄をオフ状態に維持し、オン状態とされた第２スイッチ回路部ＳＷ₂を介して給電線ＰＳ₃から第２ノードＮＤ₂に所定の初期化電圧Ｖ_Iniを印加した後、第２スイッチ回路部ＳＷ₂をオフ状態とし、以て、第２ノードＮＤ₂の電位を所定の基準電位に設定する初期化工程を行う。

即ち、書込みトランジスタＴＲ_W、第１トランジスタＴＲ₁、第３トランジスタＴＲ₃及び第４トランジスタＴＲ₄は、オフ状態を維持する。第２トランジスタＴＲ₂はオフ状態からオン状態となり、第２ノードＮＤ₂にオン状態とされた第２トランジスタＴＲ₂を介して給電線ＰＳ₃から所定の初期化電圧Ｖ_Iniが印加される。そして、［期間−ＴＰ（１）₀］の終期において第２トランジスタＴＲ₂はオフ状態となる。容量部Ｃ₁の一端には駆動電圧Ｖ_CCが印加され、容量部Ｃ₁の一端の電位は保たれた状態にあるので、第２ノードＮＤ₂の電位は初期化電圧Ｖ_Iniにより所定の基準電位（−４ボルト）に設定される。

［期間−ＴＰ（１）₁］（図６、図８の（Ｂ）参照）
この［期間−ＴＰ（１）₁］は、現表示フレームにおける第ｍ番目の水平走査期間である。例えばｍ＝８の場合、この［期間−ＴＰ（１）₁］は、図３に示す期間Ｔ₁₁に対応する。初期化制御線ＡＺ₈と発光制御線ＣＬ₈はハイレベルであり、走査線ＳＣＬ₈はローレベルとなる。

この［期間−ＴＰ（１）₁］に、第２スイッチ回路部ＳＷ₂、第３スイッチ回路部ＳＷ₃、及び、第４スイッチ回路部ＳＷ₄のオフ状態を維持し、第１スイッチ回路部ＳＷ₁をオン状態とし、オン状態とされた第１スイッチ回路部ＳＷ₁により第２ノードＮＤ₂と駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域とを電気的に接続した状態で、走査線ＳＣＬ_mからの信号によりオン状態とされた書込みトランジスタＴＲ_Wを介して、データ線ＤＴＬ_nから第１ノードＮＤ₁に映像信号Ｖ_Sigを印加し、以て、映像信号Ｖ_Sigから駆動トランジスタＴＲ_Dの閾値電圧Ｖ_thを減じた電位に向かって第２ノードＮＤ₂の電位を変化させる書込み工程を行う。

即ち、第２トランジスタＴＲ₂、第３トランジスタＴＲ₃、及び、第４トランジスタＴＲ₄のオフ状態を維持する。走査線ＳＣＬ_mからの信号により書込みトランジスタＴＲ_Wと第１トランジスタＴＲ₁とをオン状態とする。そして、オン状態とされた第１トランジスタＴＲ₁を介して第２ノードＮＤ₂と駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域とを電気的に接続した状態とする。また、走査線ＳＣＬ_mからの信号によりオン状態とされた書込みトランジスタＴＲ_Wを介して、データ線ＤＴＬ_nから第１ノードＮＤ₁に映像信号Ｖ_Sigを印加する。これにより、映像信号Ｖ_Sigから駆動トランジスタＴＲ_Dの閾値電圧Ｖ_thを減じた電位に向かって第２ノードＮＤ₂の電位が変化する。

即ち、上述した初期化工程により、［期間−ＴＰ（１）₁］の始期において駆動トランジスタＴＲ_Dがオン状態となるように第２ノードＮＤ₂の電位が初期化されているので、第２ノードＮＤ₂の電位は、第１ノードＮＤ₁に印加される映像信号Ｖ_Sigの電位に向かって変化する。しかしながら、駆動トランジスタＴＲ_Dのゲート電極と一方のソース／ドレイン領域との間の電位差がＶ_thに達すると、駆動トランジスタＴＲ_Dはオフ状態となる。この状態にあっては、第２ノードＮＤ₂の電位は、概ね（Ｖ_Sig−Ｖ_th）である。第２ノードＮＤ₂の電位Ｖ_ND2は、以下の式（２）のように表される。第（ｍ＋１）番目の水平走査期間が始まるより前に、走査線ＳＣＬ_mからの信号により書込みトランジスタＴＲ_W及び第１トランジスタＴＲ₁をオフ状態とする。

Ｖ_ND2≒（Ｖ_Sig−Ｖ_th） （２）

［期間−ＴＰ（１）₂］（図６、図９の（Ａ）参照）
この［期間−ＴＰ（１）₂］は、書込み工程後発光期間が始まるまでの期間であり、第（ｎ，ｍ）番目の表示素子１０は非発光状態にある。例えばｍ＝８の場合、この［期間−ＴＰ（１）₂］は、図３に示す期間Ｔ₁₂に対応する。走査線ＳＣＬ₈はハイレベルとなり、初期化制御線ＡＺ₈と発光制御線ＣＬ₈はハイレベルを維持する。

即ち、書込みトランジスタＴＲ_W及び第１トランジスタＴＲ₁はオフ状態となり、第２トランジスタＴＲ₂、第３トランジスタＴＲ₃、及び、第４トランジスタＴＲ₄はオフ状態を維持する。第１ノードＮＤ₁は給電線ＰＳ₁と切り離された状態を維持し、発光部ＥＬＰと駆動トランジスタＴＲ_Dは切り離された状態を維持する。容量部Ｃ₁により、第２ノードＮＤ₂の電位Ｖ_ND2は上記の式（２）を維持する。

［期間−ＴＰ（１）₃］（図６、図９の（Ｂ）参照）
この［期間−ＴＰ（１）₃］において、第１スイッチ回路部ＳＷ₁と第２スイッチ回路部ＳＷ₂のオフ状態を維持し、オン状態とされた第４スイッチ回路部ＳＷ₄を介して駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域と発光部ＥＬＰの一端を電気的に接続し、オン状態とされた第３スイッチ回路部ＳＷ₃を介して給電線ＰＳ₁から第１ノードＮＤ₁に所定の駆動電圧Ｖ_CCを印加し、以て、駆動トランジスタＴＲ_Dを介して電流を発光部ＥＬＰに流すことにより発光部ＥＬＰを駆動する発光工程を行う。

例えばｍ＝８の場合、この［期間−ＴＰ（１）₃］は、図３に示す期間Ｔ₁₃の始期から次のフレームにおける期間Ｔ₈の終期までの期間に対応する。初期化制御線ＡＺ₈と走査線ＳＣＬ₈はハイレベルを維持し、表示制御線ＣＬ₈はローレベルとなる。

即ち、第１トランジスタＴＲ₁と第２トランジスタＴＲ₂のオフ状態を維持し、表示制御線ＣＬ_mからの信号により、第３トランジスタＴＲ₃及び第４トランジスタＴＲ₄をオフ状態からオン状態とする。オン状態とされた第３トランジスタＴＲ₃を介して第１ノードＮＤ₁に所定の駆動電圧Ｖ_CCを印加する。また、オン状態とされた第４トランジスタＴＲ₄を介して駆動トランジスタＴＲ_Dの他方のソース／ドレイン領域と発光部ＥＬＰの一端を電気的に接続する。以て、駆動トランジスタＴＲ_Dを介して電流を発光部ＥＬＰに流すことにより発光部ＥＬＰを駆動する。

そして、式（２）より、
Ｖ_gs≒Ｖ_CC−（Ｖ_Sig−Ｖ_th） （３）
であるから、上記式（１）は、
Ｉ_ds＝ｋ・μ・（Ｖ_gs−Ｖ_th）²
＝ｋ・μ・（Ｖ_CC−Ｖ_Sig）² （４）
と表すことができる。

従って、発光部ＥＬＰを流れる電流Ｉ_dsは、Ｖ_CCとＶ_Sigとの電位差の値の２乗に比例する。云い換えれば、発光部ＥＬＰを流れる電流Ｉ_dsは、駆動トランジスタＴＲ_Dの閾値電圧Ｖ_thには依存しない。即ち、発光部ＥＬＰの発光量（輝度）は、駆動トランジスタＴＲ_Dの閾値電圧Ｖ_thの影響を受けない。そして、第（ｎ，ｍ）番目の表示素子１０の輝度は、係る電流Ｉ_dsに対応した値である。

発光部ＥＬＰの発光状態を、次のフレームにおける［期間−ＴＰ（１）_-2］の終期に相当する期間まで継続する。

以上によって、第（ｎ，ｍ）番目の副画素を構成する表示素子１０の発光の動作が完了する。

非発光期間の長さは、ｍの値に係わらず同一となる。しかしながら、ｍの値によって、非発光期間における［期間−ＴＰ（１）_-1］と［期間−ＴＰ（１）₂］の占める割合は変化する。後述する他の実施例においても同様である。例えば、図３における走査線ＳＣＬ₇等のタイミングチャートにおいては、［期間−ＴＰ（１）_-1］は存在しない。尚、［期間−ＴＰ（１）_-1］がない場合であっても、表示装置の動作に特段の支障は生じない。

実施例１の走査駆動回路１１０は、走査線ＳＣＬ、初期化制御線ＡＺ、及び、表示制御線ＣＬに信号を供給する統合された構造の回路である。これにより、回路が占めるレイアウト面積の縮小や、回路コストの低減を図ることができる。

実施例１の走査駆動回路１１０を備えた表示装置１にあっては、図３に示すスタートパルスＳＴＰの終期を変えても、初期化制御線ＡＺと走査線ＳＣＬとに印加される信号は影響を受けない。以下、図面を参照して説明する。

図３においては、スタートパルスＳＴＰは期間Ｔ₁の始期と終期との間に立ち上がり、期間Ｔ₂₉の始期と終期との間に立ち下がるパルスであった。図１０は、スタートパルスＳＴＰの立ち下がるタイミングを変えたときの走査駆動回路１１０の模式的なタイミングチャートである。具体的には、例えばスタートパルスＳＴＰが期間Ｔ₉の始期と終期との間に立ち下がるものとした。

上述したように、走査駆動回路１１０にあっては、第（ｐ’，ｑ）番目の否定論理積回路は、出力信号ＳＴ_p'、出力信号ＳＴ_p'+1を反転した信号、及び、第ｑイネーブル信号ＥＮ_qに基づいて走査信号を発生する。従って、スタートパルスＳＴＰの立ち下がりを変えても、初期化制御線ＡＺと走査線ＳＣＬとに印加される信号は図３と同様である。図３と図１０とを比較して明らかなように、図１０においては、表示制御線ＣＬに供給される波形のみが変化している。

図１１は、図６に対応する図であり、スタートパルスＳＴＰが期間Ｔ₉の始期と終期との間に立ち下がるものとしたときの、第ｍ行、第ｎ列目の表示素子１０の模式的な駆動のタイミングチャートである。表示装置１にあっては、表示制御線ＣＬがハイレベルである期間が、図６や図１０に示す非発光期間となる。例えば、ｍ＝８のときには、図６において非発光期間は期間Ｔ₉から期間Ｔ₁₂であった。これに対し、図１１において非発光期間は前の期間Ｔ’₂₁から期間Ｔ₁₂となる。このように、スタートパルスＳＴＰの幅を変えるといった容易な方法により、走査線ＳＣＬや初期化制御線ＡＺに供給される信号に影響を与えることなく、表示制御線ＣＬに供給するパルスの幅の設定を容易に変えることができる。

比較例と対比して更に説明する。図１２は、比較例の走査駆動回路１２０の回路図である。走査駆動回路１２０にあっては、論理回路部１２２の構成が、実施例１の走査駆動回路１１０の論理回路部１１２と相違する。走査駆動回路１２０のシフトレジスタ部１２１の構成は、走査駆動回路１１０のシフトレジスタ部１１１と同様である。

より具体的には、比較例の走査駆動回路１２０においては、図１に示す否定論理回路１１４，１１５が省略されている。また、第（ｐ’，ｑ）番目の否定論理積回路１２３からの走査信号に基づいた信号が走査線ＳＣＬを介して供給される表示素子１０にあっては、該表示素子１０に接続された表示制御線ＣＬから、ｑ＝１の場合に第ｐ’段目のシフトレジスタＳＲ_p'からの出力信号ＳＴ_p'に基づいた信号が供給され、ｑ＞１の場合に第（ｐ’＋１）段目のシフトレジスタＳＲ_p'+1からの出力信号ＳＴ_p'+1に基づいた信号が供給される。

上述した構成の走査駆動回路１２０にあっては、第（ｐ’，ｑ）番目の否定論理積回路１２３は、出力信号ＳＴ_p'、出力信号ＳＴ_p'+1、及び、第ｑイネーブル信号ＥＮ_qに基づいて走査信号を発生する。従って、出力信号ＳＴ_p'のスタートパルスと出力信号ＳＴ_p'+1のスタートパルスの重複期間に、第ｑイネーブル信号ＥＮ_qが複数存在すると、上記重複期間に走査信号が複数発生してしまう。このため、スタートパルスＳＴＰが期間Ｔ₁の始期と終期との間に立ち上がるとすれば、スタートパルスＳＴＰは、期間Ｔ₅の始期と終期との間に立ち下がるように設定する必要がある。

図１３は、スタートパルスＳＴＰが期間Ｔ₁の始期と終期との間に立ち上がり、期間Ｔ₅の始期と終期との間に立ち下がるときの、図１２に示す走査駆動回路１２０のタイミングチャートである。図３のタイミングチャートと比較して明らかなように、位相のずれはあるものの、初期化制御線ＡＺ、走査線ＳＣＬ、表示制御線ＣＬに図３と同様の信号が供給される。

次いで、例えばスタートパルスＳＴＰが期間Ｔ₉の始期と終期との間に立ち下がるとしたときの、走査駆動回路１２０のタイミングチャートを図１４に示す。この場合には、出力信号ＳＴ_p'のスタートパルスと出力信号ＳＴ_p'+1のスタートパルスの重複期間に走査信号が複数発生してしまう。このように、比較例の走査駆動回路１２０にあっては、スタートパルスＳＴＰの幅を変えると走査線ＳＣＬや初期化制御線ＡＺに供給される信号に影響を与え、表示装置の動作に支障をきたす。

このように、比較例の走査駆動回路１２０にあっては、スタートパルスＳＴＰの幅を変えることにより、表示制御線ＣＬに供給するパルスの幅を変更するといったことができない。実施例１の走査駆動回路１１０においてはこのような制限はない。

実施例２も、本発明の走査駆動回路及びこれを備えた表示装置に関する。図２に示すように、実施例２の表示装置２は、走査駆動回路が相違する他は、実施例１の表示装置１と同様の構成である。従って、実施例２においては表示装置２の説明を省略する。

図１５は、実施例２の走査駆動回路２１０の回路図である。図１６は、図１５に示す走査駆動回路２１０の模式的なタイミングチャートである。

実施例１の走査駆動回路１１０にあっては、第１イネーブル信号ＥＮ₁と第２イネーブル信号ＥＮ₂とを用いた。実施例２の走査駆動回路２１０にあっては、これらに加えて更に第３イネーブル信号ＥＮ₃と第４イネーブル信号ＥＮ₄を用いる。これにより、実施例２の走査駆動回路１１０よりも、走査駆動回路を構成するシフトレジスタ部の構成段数を減らすことができる。

図１５に示すように、走査駆動回路２１０も、
（Ａ）Ｐ段のシフトレジスタＳＲから構成されており、入力されたスタートパルスＳＴＰを順次シフトして、各段から出力信号ＳＴを出力するシフトレジスタ部２１１、並びに、
（Ｂ）シフトレジスタ部２１１からの出力信号ＳＴ、及び、イネーブル信号（実施例２にあっては、後述する第１イネーブル信号ＥＮ₁、第２イネーブル信号ＥＮ₂、第３イネーブル信号ＥＮ₃、及び、第４イネーブル信号ＥＮ₄）とに基づいて動作する論理回路部２１２から構成されている。

第ｐ段目のシフトレジスタＳＲ_pの出力信号をＳＴ_pと表すとき、図１６に示すように、出力信号ＳＴ_pにおけるスタートパルスの始期と終期との間に、第（ｐ＋１）段目のシフトレジスタＳＲ_p+1の出力信号ＳＴ_p+1におけるスタートパルスの始期が位置する。シフトレジスタ部２１１は、上記の条件を満たすように、クロック信号ＣＫとスタートパルスＳＴＰに基づいて動作する。

スタートパルスＳＴＰは、図１６に示す期間Ｔ₁の始期と終期との間に立ち上がり、例えば期間Ｔ₂₄の始期と終期との間に立ち下がるパルスである。

実施例１においては、クロック信号ＣＫは、２水平走査期間毎に極性が反転する矩形波状の信号であった。これに対し、実施例２おいては、クロック信号ＣＫは、４水平走査期間毎に極性が反転する矩形波状の信号である。シフトレジスタＳＲ₁の出力信号ＳＴ₁におけるスタートパルスは、期間Ｔ₃の始期に立ち上がり、期間Ｔ₂₅の終期に立ち下がるパルスである。シフトレジスタＳＲ₂以降の出力信号ＳＴ₂，ＳＴ₃等におけるスタートパルスは、順次４水平走査期間だけシフトしたパルスとなる。

また、出力信号ＳＴ_pにおけるスタートパルスの始期と出力信号ＳＴ_p+1におけるスタートパルスの始期との間には、第１イネーブル信号乃至第Ｑイネーブル信号が、それぞれ１つ、順次存在する。実施例２においてはＱ＝４であり、第１イネーブル信号ＥＮ₁、第２イネーブル信号ＥＮ₂、第３イネーブル信号ＥＮ₃、及び、第４イネーブル信号ＥＮ₄が、それぞれ１つ、順次存在する。換言すれば、第１イネーブル信号ＥＮ₁、第２イネーブル信号ＥＮ₂、第３イネーブル信号ＥＮ₃、及び、第４イネーブル信号ＥＮ₄は、上記の条件を満たすように生成された信号であり、基本的には、同一の周期の矩形波状の信号であって、位相を異にする信号である。

具体的には、第１イネーブル信号ＥＮ₁は、４水平走査期間を１周期とする矩形波状の信号である。第２イネーブル信号ＥＮ₂は、第１イネーブル信号ＥＮ₁に対して、位相が１水平走査期間遅れた信号である。第３イネーブル信号ＥＮ₃は、第１イネーブル信号ＥＮ₁に対して、位相が２水平走査期間遅れた信号である。第４イネーブル信号ＥＮ₄は、第１イネーブル信号ＥＮ₁に対して、位相が３水平走査期間遅れた信号である。尚、図１６においても、イネーブル信号ＥＮ₁，ＥＮ₂，ＥＮ₃，ＥＮ₄のハイレベルが１水平走査期間の間続くとして表したが、これに限るものではない。ハイレベルが、１水平走査期間より短い期間となる矩形波状の信号であってもよい。

そして、例えば、出力信号ＳＴ₁におけるスタートパルスの始期（即ち、期間Ｔ ₃ の始期）と出力信号ＳＴ₂におけるスタートパルスの始期（即ち、期間Ｔ₇の始期）との間には、期間Ｔ₃における第１イネーブル信号ＥＮ₁、期間Ｔ₄における第２イネーブル信号ＥＮ₂、期間Ｔ₅における第３イネーブル信号ＥＮ₃、期間Ｔ₆における第４イネーブル信号ＥＮ₄が、それぞれ１つ、順次存在する。出力信号ＳＴ₂におけるスタートパルスの始期と出力信号ＳＴ₃におけるスタートパルスの始期との間等においても同様に、第１イネーブル信号ＥＮ₁、第２イネーブル信号ＥＮ₂、第３イネーブル信号ＥＮ₃、第４イネーブル信号ＥＮ₄が、それぞれ１つ、順次存在する。出力信号ＳＴ₄以降においても同様である。

図１５に示すように、論理回路部２１２は、（Ｐ−２）×Ｑ個の否定論理積回路２１３を備えている。具体的には、第（１，１）番目乃至第（Ｐ−２，４）番目までの否定論理積回路２１３を備えている。

第ｑイネーブル信号をＥＮ_qと表すとき、図１５及び図１６に示すように、第（ｐ’，ｑ）番目の否定論理積回路２１３は、出力信号ＳＴ_p'、出力信号ＳＴ_p'+1を反転した信号、及び、第ｑイネーブル信号ＥＮ_qに基づいて走査信号を発生する。より具体的には、図１５に示す否定論理回路２１４によって、出力信号ＳＴ_p'+1が反転され第（ｐ’，ｑ）番目の否定論理積回路２１３の入力側に伝えられる。出力信号ＳＴ_p'と第ｑイネーブル信号ＥＮ_qは、直接、第（ｐ’，ｑ）番目の否定論理積回路２１３の入力側に伝えられる。

図１５に示すように、第（１，２）番目の否定論理積回路２１３の信号が、第１列目の表示素子１０に接続される走査線ＳＣＬ₁に供給され、第（１，３）番目の否定論理積回路２１３の信号が、第２列目の表示素子１０に接続される走査線ＳＣＬ₂に供給される。他の走査線ＳＣＬにおいても同様である。即ち、実施例１において説明したと同様に、第（ｐ’，ｑ）番目の否定論理積回路２１３（但し、ｐ’＝１且つｑ＝１の場合を除く）の信号が、第ｍ行目（但し、ｍ＝Ｑ×（ｐ’−１）＋ｑ−１）の表示素子１０に接続される走査線ＳＣＬ_mに供給される。

そして、第（ｐ’，ｑ）番目の否定論理積回路２１３からの走査信号に基づいた信号が走査線ＳＣＬ_mを介して供給される表示素子１０にあっては、該表示素子１０に接続された初期化制御線ＡＺ_mから、ｑ＝１の場合に第（ｐ’−１，ｑ’）番目の否定論理積回路２１３からの走査信号に基づいた信号が供給され、ｑ＞１の場合に第（ｐ’，ｑ”）番目の否定論理積回路２１３からの走査信号に基づいた信号が供給される。

より具体的には、第（ｐ’，ｑ）番目の否定論理積回路２１３からの走査信号に基づいた信号が走査線ＳＣＬ_mを介して供給される表示素子１０にあっては、該表示素子１０に接続された初期化制御線ＡＺ_mから、ｑ＝１の場合に第（ｐ’−１，Ｑ）番目の否定論理積回路２１３からの走査信号に基づいた信号が供給され、ｑ＞１の場合に第（ｐ’，ｑ−１）番目の否定論理積回路２１３からの走査信号に基づいた信号が供給される。

また、該表示素子１０に接続された表示制御線ＣＬ_mには、ｑ＝１の場合に第（ｐ’＋１）段目のシフトレジスタＳＲ_p'+1からの出力信号ＳＴ_p'+1に基づいた信号が供給され、ｑ＞１の場合に第（ｐ’＋２）段目のシフトレジスタＳＲ_p'+2からの出力信号ＳＴ_p'+2に基づいた信号が供給される。尚、実施例１においても説明したが、図４に示す第３トランジスタＴＲ₃及び第４トランジスタＴＲ₄がｐチャネル型であるので、表示制御線ＣＬ_mには、否定論理回路２１５を介して信号が供給される。

図１５を参照して、より具体的に説明する。例えば、第（３，１）番目の否定論理積回路２１３からの走査信号に基づいた信号が走査線ＳＣＬ₈を介して供給される表示素子１０に着目すると、該表示素子１０に接続された初期化制御線ＡＺ₈には、第（２，４）番目の否定論理積回路２１３からの走査信号に基づいた信号が供給される。そして、該表示素子１０に接続された表示制御線ＣＬ₈には、第４段目のシフトレジスタＳＲ₄からの出力信号ＳＴ₄に基づいた信号が供給される。また、第（３，２）番目の否定論理積回路２１３からの走査信号に基づいた信号が走査線ＳＣＬ₉を介して供給される表示素子１０に着目すると、該表示素子１０に接続された初期化制御線ＡＺ₉には、第（３，１）番目の否定論理積回路２１３からの走査信号に基づいた信号が供給される。そして、該表示素子１０に接続された表示制御線ＣＬ₉には、第５段目のシフトレジスタＳＲ₅からの出力信号ＳＴ₅に基づいた信号が供給される。

実施例１において説明したと同様に、実施例２の走査駆動回路２１０において、図１６に示すスタートパルスＳＴＰの終期を変えても、初期化制御線ＡＺと走査線ＳＣＬとに印加される信号は影響を受けない。図１７は、スタートパルスＳＴＰの立ち下がるタイミングを変えたときのときの走査駆動回路２１０の模式的なタイミングチャートである。具体的には、例えばスタートパルスＳＴＰが期間Ｔ₉の始期と終期との間に立ち下がるものとした。図１６と図１７とを比較して明らかなように、図１７においては、表示制御線ＣＬに供給される波形のみが変化している。

図１８は、比較例の走査駆動回路２２０の回路図である。この走査駆動回路２２０は、実施例１において説明した比較例の走査駆動回路１２０に対応する。走査駆動回路２２０にあっては、論理回路部２２２の構成が、実施例２の走査駆動回路２１０の論理回路部２１２と相違する。走査駆動回路２２０のシフトレジスタ部２２１の構成は、走査駆動回路２１０のシフトレジスタ部２１１と同様である。

実施例１において説明したと同様に、比較例の走査駆動回路２２０においては、図１５に示す否定論理回路２１４，２１５が省略されている。また、第（ｐ’，ｑ）番目の否定論理積回路２２３からの走査信号に基づいた信号が走査線ＳＣＬを介して供給される表示素子１０にあっては、該表示素子１０に接続された表示制御線ＣＬから、ｑ＝１の場合に第ｐ’段目のシフトレジスタＳＲ_p'からの出力信号ＳＴ_p'に基づいた信号が供給され、ｑ＞１の場合に第（ｐ’＋１）段目のシフトレジスタＳＲ_p'+1からの出力信号ＳＴ_p'+1に基づいた信号が供給される。

実施例１において説明したと同様に、上述した構成の走査駆動回路２２０にあっては、第（ｐ’，ｑ）番目の否定論理積回路２２３は、出力信号ＳＴ_p'、出力信号ＳＴ_p'+1、及び、第ｑイネーブル信号ＥＮ_qに基づいて走査信号を発生する。従って、出力信号ＳＴ_p'のスタートパルスと出力信号ＳＴ_p'+1のスタートパルスの重複期間に、第ｑイネーブル信号ＥＮ_qが複数存在すると、上記重複期間に走査信号が複数発生してしまう。このため、スタートパルスＳＴＰが期間Ｔ₁の始期と終期との間に立ち上がるとすれば、スタートパルスＳＴＰは、期間Ｔ₉の始期と終期との間に立ち下がるように設定する必要がある。

図１９は、スタートパルスＳＴＰが期間Ｔ₁の始期と終期との間に立ち上がり、期間Ｔ₉の始期と終期との間に立ち下がるときの、図１８に示す走査駆動回路２２０のタイミングチャートである。図１６のタイミングチャートと比較して明らかなように、位相のずれはあるものの、初期化制御線ＡＺ、走査線ＳＣＬ、表示制御線ＣＬに図３とほぼ同様の信号が供給される。

次いで、例えばスタートパルスＳＴＰが期間Ｔ₁₇の始期と終期との間に立ち下がるとしたときの、走査駆動回路２２０のタイミングチャートを図２０に示す。この場合には、出力信号ＳＴ_p'のスタートパルスと出力信号ＳＴ_p'+1のスタートパルスの重複期間に走査信号が複数発生してしまう。このように、比較例の走査駆動回路２２０にあっては、スタートパルスＳＴＰの幅を変えると走査線ＳＣＬや初期化制御線ＡＺに供給される信号に影響を与え、表示装置の動作に支障をきたす。

以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例において説明した走査駆動回路、表示装置、表示素子を構成する各種の構成要素の構成、構造、表示装置の動作における工程は例示であり、適宜、変更することができる。

例えば、図４に示す表示素子１０を構成する駆動回路１１において、第３トランジスタＴＲ₃及び第４トランジスタ₄をｎチャネル型とした場合には、図１に示す否定論理回路１１５や図１５に示す否定論理回路２１５は不要である。このように、表示素子の構成に応じて走査駆動回路からの信号の極性を適宜設定して、走査線、初期化制御線、表示制御線に供給すればよい。

図１は、実施例１の走査駆動回路の回路図である。 図２は、図１に示す走査駆動回路を備えた実施例１の表示装置の概念図である。 図３は、図１に示す走査駆動回路の模式的なタイミングチャートである。 図４は、図２に示す表示装置において、第ｍ行、第ｎ列目の表示素子を構成する駆動回路の等価回路図である。 図５は、図２に示す表示装置を構成する表示素子の一部分における模式的な一部断面図である。 図６は、第ｍ行、第ｎ列目の表示素子の模式的な駆動のタイミングチャートである。 図７の（Ａ）及び（Ｂ）は、第ｍ行、第ｎ列目の表示素子を構成する駆動回路１１における各トランジスタのオン／オフ状態等を模式的に示す図である。 図８の（Ａ）及び（Ｂ）は、図７の（Ｂ）に引き続き、第ｍ行、第ｎ列目の表示素子を構成する駆動回路１１における各トランジスタのオン／オフ状態等を模式的に示す図である。 図９の（Ａ）及び（Ｂ）は、図８の（Ｂ）に引き続き、第ｍ行、第ｎ列目の表示素子を構成する駆動回路における各トランジスタのオン／オフ状態等を模式的に示す図である。 図１０は、スタートパルスの立ち下がるタイミングを変えたときのときの走査駆動回路の模式的なタイミングチャートである。 図１１は、図６に対応する図であり、スタートパルスが期間Ｔ₉の始期と終期との間に立ち下がるものとしたときの、第ｍ行、第ｎ列目の表示素子の模式的な駆動のタイミングチャートである。 図１２は、比較例の走査駆動回路の回路図である。 図１３は、スタートパルスが期間Ｔ₁の始期と終期との間に立ち上がり、期間Ｔ₅の始期と終期との間に立ち下がるときの、図１２に示す走査駆動回路のタイミングチャートである。 図１４は、スタートパルスが期間Ｔ₉の始期と終期との間に立ち下がるとしたときの、走査駆動回路のタイミングチャートである。 図１５は、実施例２の走査駆動回路の回路図である。 図１６は、図１５に示す走査駆動回路の模式的なタイミングチャートである。 図１７は、スタートパルスの立ち下がるタイミングを変えたときのときの走査駆動回路の模式的なタイミングチャートである。 図１８は、比較例の走査駆動回路の回路図である。 図１９は、スタートパルスが期間Ｔ₁の始期と終期との間に立ち上がり、期間Ｔ₉の始期と終期との間に立ち下がるときの、図１８に示す走査駆動回路２２０のタイミングチャートである。 図２０は、スタートパルスが期間Ｔ₁₇の始期と終期との間に立ち下がるとしたときの、走査駆動回路のタイミングチャートである。 図２１は、表示素子が２次元マトリクス状に配列されて成る表示装置において、第ｍ行、第ｎ列目の表示素子を構成する駆動回路の等価回路図を示す。 図２２の（Ａ）は、初期化制御線、走査線、及び、表示制御線における信号の模式的なタイミングチャートである。図２２の（Ｂ）は、駆動回路の各トランジスタのオン／オフ状態等を模式的に示す図である。 図２３の（Ａ）及び（Ｂ）は、図２２の（Ｂ）に引き続き、駆動回路を構成する各トランジスタのオン／オフ状態等を模式的に示す図である。

符号の説明

ＳＷ₁・・・第１スイッチ回路部、ＳＷ₂・・・第２スイッチ回路部、ＳＷ₃・・・第３スイッチ回路部、ＳＷ₄・・・第４スイッチ回路部、ＴＲ_W・・・書込みトランジスタ、ＴＲ_D・・・駆動トランジスタ、ＴＲ₁・・・第１トランジスタ、ＴＲ₂・・・第２トランジスタ、ＴＲ₃・・・第３トランジスタ、ＴＲ₄・・・第４トランジスタ、Ｃ₁・・・容量部、ＥＬＰ・・・発光部、Ｃ_EL・・・発光部ＥＬＰの容量、ＮＤ₁・・・第１ノード、ＮＤ₂・・・第２ノード、ＳＣＬ・・・走査線、ＡＺ・・・初期化制御線、ＣＬ・・・表示制御線、ＤＴＬ・・・データ線、ＰＳ₁・・・給電線、ＰＳ₂・・・給電線、ＰＳ₃・・・給電線、ＳＲ・・・シフトレジスタ、ＳＴＰ・・・スタートパルス、ＣＫ・・・クロック信号、ＳＴ・・・シフトレジスタの出力信号、ＥＮ₁・・・第１イネーブル信号、ＥＮ₂・・・第２イネーブル信号、ＥＮ₃・・・第３イネーブル信号、ＥＮ₄・・・第４イネーブル信号、１０・・・表示素子、１１・・・駆動回路、２０・・・支持体、２１・・・基板、３１・・・ゲート電極、３２・・・ゲート絶縁層、３３・・・半導体層、３４・・・チャネル形成領域、３５・・・一方のソース／ドレイン領域、３６・・・他方のソース／ドレイン領域、３７・・・一方の電極、３８・・・他方の電極、３９・・・配線、４０・・・層間絶縁層、５１・・・アノード電極、５２・・・正孔輸送層、発光層及び電子輸送層、５３・・・カソード電極、５４・・・第２層間絶縁層、５５，５６・・・コンタクトホール、１００・・・信号出力回路、１１０・・・走査駆動回路、１１１・・・シフトレジスタ部、１１２・・・論理回路部、１１３・・・否定論理積回路、１１４・・・否定論理回路、１１５・・・否定論理回路、１２０・・・走査駆動回路、１２１・・・シフトレジスタ部、１２２・・・論理回路部、１２３・・・否定論理積回路、２１０・・・走査駆動回路、２１１・・・シフトレジスタ部、２１２・・・論理回路部、２１３・・・否定論理積回路、２１４・・・否定論理回路、２１５・・・否定論理回路、２２０・・・走査駆動回路、２２１・・・シフトレジスタ部、２２２・・・論理回路部、２２３・・・否定論理積回路

Claims (1)

1. （Ａ）Ｐ段（但し、Ｐは３以上の自然数）のシフトレジスタから構成されており、入力されたスタートパルスを順次シフトして、各段から出力信号を出力するシフトレジスタ部、並びに、
   （Ｂ）シフトレジスタ部からの出力信号、及び、イネーブル信号に基づいて動作する論理回路部、
   から構成されており、
   （Ｃ）第ｐ段目（但し、ｐ＝１，２・・・，Ｐ−１）のシフトレジスタの出力信号をＳＴ _p と表すとき、出力信号ＳＴ _p におけるスタートパルスの始期と終期との間に、第（ｐ＋１）段目のシフトレジスタの出力信号ＳＴ _p+1 におけるスタートパルスの始期が位置し、
   （Ｄ）出力信号ＳＴ _p におけるスタートパルスの始期と出力信号ＳＴ _p+1 におけるスタートパルスの始期との間には、第１イネーブル信号乃至第Ｑイネーブル信号（但し、Ｑは２以上の自然数）が、それぞれ１つ、順次存在し、
   （Ｅ）論理回路部は、（Ｐ−２）×Ｑ個の否定論理積回路を備えており、
   （Ｆ）第ｑイネーブル信号（但し、ｑは１からＱまでの任意の自然数）をＥＮ _q と表すとき、第（ｐ’，ｑ）番目の否定論理積回路（但し、ｐ’は１から（Ｐ−２）までの任意の自然数）は、出力信号ＳＴ _p' 、出力信号ＳＴ _p'+1 を反転した信号、及び、第ｑイネーブル信号ＥＮ _q に基づいて走査信号を発生する走査駆動回路。

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