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JP4823089B2 - 積層型半導体装置の製造方法 - Google Patents
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JP4823089B2 - 積層型半導体装置の製造方法 - Google Patents

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Description

本発明は積層型半導体装置製造方法に関する。
半導体装置の小型化や高密度実装化等を実現するために、1つのパッケージ内に複数の半導体素子を積層して封止した積層型半導体装置が実用化されている。積層型半導体装置において、複数の半導体素子は配線基板やリードフレーム等の回路基材上に接着剤層を介して順に積層される。各半導体素子の電極パッドは、回路基材の接続パッドと金属ワイヤを介して電気的に接続される。このような積層体を封止樹脂でパッケージングすることによって、積層型半導体装置が構成される。
このような積層型半導体装置において、同形状の半導体素子同士や上段側に下段側より大きい半導体素子を積層する場合、下段側半導体素子に接続された金属ワイヤと上段側半導体素子とが接触するおそれがある。このため、金属ワイヤの上段側半導体素子との接触による絶縁不良やショート等の発生を防止することが重要となる。そこで、下段側半導体素子に接続する金属ワイヤのループ高さを低く制御するために、金属ワイヤによるボンディング方法の改良が種々行われている。
ワイヤループの高さを低くすることが可能なボンディング方法としては、(1)半導体素子の電極パッド上に金属ボールによるバンプを形成した後、回路基材の接続パッドに金属ワイヤの一端をボール接続すると共に、他端を電極パッド上の金属バンプに圧着して接続する方法(逆ボンディング法(例えば特許文献1参照))、(2)半導体素子の電極パッドに金属ワイヤの一端をボール接続した後、ボール頂上部分を金属ワイヤの一部と共に潰してから金属ワイヤを繰り出し、金属ワイヤの他端を回路基材の接続パッドに圧着して接続する方法(特許文献2参照)等が知られている。
(1)の逆ボンディング(リバースボンディング)は、通常の正ボンディングに比べてループ高さを低くすることが可能であるものの、半導体素子の電極パッド上に形成された金属バンプに金属ワイヤを圧着するため、従来の方法では金属バンプの高さがワイヤループの高さをさらに低減する際の障害となっている。(2)のボンディング方法は、半導体素子の電極パッドに接合されたボールを潰すとしても、ボール高さの低減には限界があり、金属ワイヤのループ高さを例えばボール接合部を含めてワイヤ径の略2倍の高さより低くすることは困難である。
また、特許文献3には半導体素子の中央付近に設けられた電極パッドに金属ワイヤを接続するにあたって、半導体素子の電極パッドに金属ワイヤの一端をボール接続した後、金属ワイヤがM字形状のループ(3箇所の屈曲部を有するループ形状)となるように、金属ワイヤを半導体素子表面の絶縁膜(シリコン窒化膜)と接触させつつ繰り出し、金属ワイヤの他端を外部端子に圧着して接続することが開示されている。しかしながら、金属ワイヤをM字ループとした場合、半導体素子の外周端部と金属ワイヤとの接触は防止できるものの、金属ワイヤのループ高さを十分に低くすることはできない。
特開2005−328005号公報 特開2004−172477号公報 特開2005−116916号公報
本発明の目的は、下段側半導体素子に接続された金属ワイヤのループ高さを低くすることによって、上段側半導体素子との接触による絶縁不良やショート等の発生を防止しつつ、半導体素子間の隙間を低減して薄型化することを可能にした積層型半導体装置とその製造方法を提供することにある
本発明の態様に係る積層型半導体装置の製造方法は、回路基材の素子搭載部に第1の半導体素子を搭載する工程と、前記第1の半導体素子の電極パッド上に金属バンプを形成する工程と、前記回路基材の接続部に、ボンディングツールに支持された金属ワイヤの先端に形成された金属ボールを圧着して接続した後、前記金属ワイヤを繰り出してワイヤリングしつつ前記ボンディングツールを移動させる工程と、前記金属ワイヤを、前記第1の半導体素子の前記電極パッドの周囲を覆うように設けられた絶縁性保護膜に接触させつつ、前記電極パッド上に形成された前記金属バンプに接続した後、前記ボンディングツールをワイヤ入線方向またはその反対側の方向に移動させる工程と、前記第1の半導体素子上にスペーサ層を介して第2の半導体素子を積層する工程とを具備することを特徴としている。
本発明の態様に係る積層型半導体装置製造方法によれば、第1の金属ワイヤの第1の半導体素子の電極パッドとの接続側端部を絶縁性保護膜に接触させているため、第1の半導体素子と第2の半導体素子との間に配置される第1の金属ワイヤのループ高さを低くすることができる。これによって、第1の金属ワイヤと第2の半導体素子との接触による絶縁不良やショート等の発生を防止しつつ、半導体素子間の隙間を低減して薄型化した積層型半導体装置を提供することが可能となる。
以下、本発明を実施するための形態について、図面を参照して説明する。図1は本発明の第1の実施形態によるスタック型マルチチップパッケージ構造の積層型半導体装置の構成を示す断面図である。同図に示す積層型半導体装置1は、素子搭載用の回路基材として配線基板2を有している。配線基板2は半導体素子を搭載することが可能で、かつ表面や内部に設けられた配線網を有するものであればよい。
配線基板2を構成する基板には、樹脂基板、セラミックス基板、ガラス基板等の絶縁基板、あるいは半導体基板等を適用することができる。樹脂基板を適用した配線基板2としては、一般的な多層銅張積層板(多層プリント配線板)等が挙げられる。配線基板2の下面には半田バンプ等の外部接続端子3が設けられている。配線基板2の上面には素子搭載部2aが設けられており、この素子搭載部2aの周囲には外部接続端子3と配線網(図示せず)を介して電気的に接続された接続パッド4が設けられている。接続パッド4はワイヤボンディング時の接続部となるものである。
配線基板2の素子搭載部2aには、第1の半導体素子5が第1の接着剤層6を介して接着されている。第1の接着剤層6には一般的なダイアタッチ材が用いられる。第1の半導体素子5はトランジスタを含む回路等が形成された素子本体の表面(上面)に配置された第1の電極パッド7を有している。さらに、第1の半導体素子5の上面は第1の電極パッド7を露出させるように設けられた絶縁性保護膜8で覆われている。絶縁性保護膜8にはSiOx層やSiNx層等からなるパッシベーション層、さらにその上に形成されたポリイミド樹脂層等の絶縁樹脂層が適用される。
第1の電極パッド7はAuワイヤ等の第1の金属ワイヤ9を介して配線基板2の接続パッド4と電気的に接続されている。図1において、第1の金属ワイヤ9は逆ボンディングを適用してワイヤボンディングされている。すなわち、第1の電極パッド7上には金属バンプ10が形成されている。第1の金属ワイヤ9の一端は配線基板2の接続パッド4にボール接続されており、他端は第1の電極パッド7上に形成された金属バンプ10に接続されている。第1の金属ワイヤ9は後に詳述するように、第1の電極パッド7との接続側端部(素子側端部)の近傍部分が絶縁性保護膜8と接触している。
第1の半導体素子5上には、第2の半導体素子11が第2の接着剤層12を介して接着されている。第2の半導体素子11は、第1の半導体素子5と同形またはそれより少なくとも一部が大形の形状を有している。第2の接着剤層12はその少なくとも一部が接着時温度で軟化または溶融し、その内部に第1の金属ワイヤ9の第1の半導体素子5との接続側端部(素子側端部)を取り込みつつ、第1の半導体素子5と第2の半導体素子11とを接着するものである。従って、第2の接着剤層12には第1の金属ワイヤ9の絶縁を確保するために絶縁性樹脂等からなる接着剤が用いられる。
第1の金属ワイヤ9の素子側端部は第2の接着剤層12内に埋め込まれており、これにより第2の半導体素子11との接触が防止されている。このように、第2の接着剤層12は接着層としての機能に加えて、スペーサ層として機能を併せ持つものである。なお、スペーサ層は半導体素子5、11より小形のチップ等で構成してもよい。この場合、第1の金属ワイヤ9の素子側端部は半導体素子5、11間に配置されたスペーサ層に基づいて形成された空間内に配置され、これにより第2の半導体素子11との接触が防止される。
図1に示す積層型半導体装置1において、第1の金属ワイヤ9は第2の接着剤層12の厚さ(第1の半導体素子5と第2の半導体素子11との間隔)に基づいて第2の半導体素子11の下面から離間している。このようなスペーサ層としての機能を得る上で、第2の接着剤層12の厚さは30μm以上、さらに50μm以上とすることが好ましい。一方、第2の接着剤層12の厚さが厚すぎると積層型半導体装置1の薄型化を阻害するため、第2の接着剤層12の厚さは100μm以下、さらに80μm以下とすること好ましい。
第1の金属ワイヤ9の素子側端部と第2の半導体素子11との接触をより確実に防止する上で、第2の接着剤層12は接着時温度で軟化または溶融する第1の樹脂層(接着層)と、接着時温度に対して層形状が維持される第2の樹脂層(絶縁層)とを有していてもよい。第1の金属ワイヤ9の素子側端部は、第1の半導体素子5側に配置される第1の樹脂層内に取り込まれ、さらに第2の半導体素子11側に配置される第2の樹脂層で第2の半導体素子11との接触が防止される。第1の樹脂層の厚さは30〜70μm程度とすることが好ましい。第2の樹脂層の厚さは5〜15μm程度とすることが好ましい。
第1の金属ワイヤ9は上述したような第2の接着剤層12内に配置されるため、ループ高さ(具体的には第1の半導体素子5上の高さ)を第2の接着剤層12の厚さより低くする必要がある。例えば、第2の接着剤層12の厚さを60μmとした場合、第1の金属ワイヤ9の第1の半導体素子5上における高さは50μm以下とする必要がある。2層構造の接着剤層12を適用する場合においても、第2の樹脂層(絶縁層)は10μm程度の厚さを有するため、第1の金属ワイヤ9の高さは50μm以下とする必要がある。
上記したような第1の金属ワイヤ9の高さを実現する上で、第1の実施形態では第1の金属ワイヤ9の接続に逆ボンディングを適用すると共に、第1の金属ワイヤ9の素子側端部の近傍部分を絶縁性保護膜8と接触させている。逆ボンディングを適用してループ高さを低減した上で、第1の金属ワイヤ9を絶縁性保護膜8と接触させてワイヤリングすることによって、第1の金属ワイヤ9の第1の半導体素子5上における高さを十分に低減することが可能となる。例えば、直径が25μmのAuワイヤを適用した場合に、第1の半導体素子5上における第1の金属ワイヤ9の高さを50μm以下、さらには金属ワイヤ9の直径に近い値にまで低減することができる。
第1の半導体素子5上に接着された第2の半導体素子11は、素子本体の表面(上面)に配置された第2の電極パッド13を有している。第2の電極パッド13は逆ボンディングを適用した第2の金属ワイヤ14を介して配線基板2の接続パッド4と電気的に接続されている。第2の電極パッド13上には金属バンプ15が形成されており、第2の金属ワイヤ14の一端は金属バンプ15に接続されている。第2の半導体素子11の表面は第1の半導体素子5と同様に絶縁性保護膜16で覆われている。
そして、配線基板2上に積層、配置された第1および第2の半導体素子5、11を、例えばエポキシ樹脂のような封止樹脂17を用いて封止することによって、スタック型マルチチップパッケージ構造を有する積層型半導体装置1が構成される。なお、図1では2個の半導体素子5、11を積層した構造について説明したが、半導体素子の積層数はこれに限られるものではない。半導体素子の積層数は3層もしくはそれ以上であってもよい。
図1では第1および第2の半導体素子5、11を配線基板2上に積層、配置した構造を示したが、第1の実施形態の積層型半導体装置1の構造はこれに限られるものではない。第1の実施形態の積層型半導体装置1は、図2に示すように、リードフレーム18上に第1および第2の半導体素子5、11を順に積層して配置した半導体パッケージ(TSOP等)であってもよい。半導体素子の積層数は3層もしくはそれ以上としてもよい。
図2に示すTSOP構造の積層型半導体装置1は、素子搭載用の回路基材としてリードフレーム18を具備している。リードフレーム18は素子搭載部19とその周囲に配置されたリード部20とを有している。リード部20は素子搭載部19上に積層された第1および第2の半導体素子5、11と電気的に接続される接続部(インナーリード部)と外部接続端子(アウターリード部)とを兼ねるものである。
リードフレーム18の素子搭載部19上には、第1の半導体素子5と第2の半導体素子11とが第1および第2の接着剤層6、12を介して順に接着されている。第1および第2の半導体素子5、11の電極パッド7、13とリードフレーム18のリード部20とは、それぞれ金属ワイヤ9、14を介して電気的に接続されている。金属ワイヤ9、14の接続構造(ボンディング法や素子側端部の形態等)は、図1に示す積層型半導体装置1と同様とされている。さらに、第2の接着剤層12の機能、構成、形状等についても、図1に示す積層型半導体装置1と同様である。
次に、第1の実施形態の積層型半導体装置1における第1の金属ワイヤ9の接続工程について、図3ないし図8を参照して詳述する。まず、第1の金属ワイヤ9の接続工程に先立って、第1の電極パッド7上に金属バンプ10を形成する。すなわち、Auワイヤ等の金属ワイヤの先端に形成した金属ボール(Auボール等)を電極パッド7に圧接した後、金属ボールに荷重と超音波振動を加えて電極パッド7と接合(圧着)する。
この際、図3に示すように、金属ワイヤ21を支持するボンディングツール(キャピラリ)22を、半導体素子5の端部方向(後述する金属ワイヤの入線方向)に移動させることによって、電極パッド7に接合された金属ボール23を潰すことが好ましい。金属ボール23の潰し工程は、圧着後にボンディングツール22を一旦上昇させて半導体素子5の端部方向に移動させた後、ボンディングツール22を下降させて金属ボール23を再加圧することによって実施してもよい。
このように、ボンディングツール22で金属ボール23を潰すことによって、電極パッド7に接合した金属ボール(金属バンプ)23の高さを低減することができる。金属ボール23の高さを低減することによって、第1の金属ワイヤ9の第1の半導体素子5上における高さをより低くすることができる。この後、ボンディングツール22を引き上げて金属ワイヤ21を切断して、電極パッド7上に金属バンプ10を形成する。
次に、図4に示すように、ワイヤボンディング用の金属ワイヤ(Auワイヤ等)21の先端に金属ボール(Auボール等)24を形成し、この金属ボール24を配線基板2の接続パッド4に対して接続(ボール接続)する。ボール接続工程は通常の工程と同様に荷重と超音波振動を加えて実施する。続いて、ボンディングツール22から金属ワイヤ21を繰り出してワイヤリングしつつ、ボンディングツール22を電極パッド7上に形成された金属バンプ10の上方に移動させる。
この際、ボンディングツール22をワイヤ入線方向の絶縁性保護膜8上に下降させることによって、図5に示すように金属ワイヤ21を電極パッド7の周囲に設けられた絶縁性保護膜8に接触させつつ、金属バンプ10と接続(ステッチ接続)する。ステッチ接続は通常の工程と同様に荷重と超音波振動を加えて実施する。ここで、単に金属ワイヤ21を金属バンプ10に接続した場合には、金属ワイヤ21の半導体素子5上における高さは、金属バンプ10の高さに基づく接続高さ、さらには金属バンプ10に接続した際の金属ワイヤ21のループ形状に基づく高さより低くすることができない。
そこで、第1の実施形態では金属ワイヤ21を絶縁性保護膜8に接触させつつ、金属バンプ10に接続している。すなわち、金属ワイヤ21の電極パッド7(金属バンプ10)との接続部の近傍部分(金属ワイヤ21の入線方向に対する近傍部分)を絶縁性保護膜8と接触させることによって、金属ワイヤ21の半導体素子5上における高さを低くしている。具体的には、金属バンプ10との接続高さを除くと、金属ワイヤ21の直径に近い値にまで、金属ワイヤ21の高さを低くすることができる。
金属ワイヤ21の金属バンプ10との接続高さについては、図3に示した金属ボール23の接合工程における潰し動作に加えて、図6に示すような金属バンプ10の潰し動作を実施することで、より一層低くすることができる。すなわち、金属ワイヤ21を金属バンプ10に接続した後に、ボンディングツール22をワイヤ入線方向と反対側の方向(半導体素子5の中央方向)に水平移動させ、金属バンプ10をさらに潰すことによって、金属バンプ10との接続高さをより一層低くすることができる。
金属ワイヤ21の絶縁性保護膜8に対する接触動作は、図7および図8に示すように、金属ワイヤ21を金属バンプ10に接続した後に実施してもよい。まず、図7に示すように、ワイヤリングした金属ワイヤ21を金属バンプ10に接続する。この後、図8に示すように、ボンディングツール22をワイヤ入線方向に水平移動させ、金属ワイヤ21を絶縁性保護膜8に接触させる。このような動作によっても、金属ワイヤ21を絶縁性保護膜8と接触させることができ、それによって金属ワイヤ21の高さを低くすることが可能となる。金属バンプ10との接続高さも同様である。
上述した金属ワイヤ21の金属バンプ10への接続工程(絶縁性保護膜8への接触工程を含む)を実施した後、ボンディングツール22を引き上げて金属ワイヤ21を切断することによって、第1の半導体素子5の第1の電極パッド7と配線基板2の接続パッド4とを電気的に接続する第1の金属ワイヤ9を形成する。このような接続工程を適用することによって、第1の半導体素子5上における高さを十分に低くした第1の金属ワイヤ9を再現性よく得ることができる。さらに、金属ワイヤ21のワイヤリングに基づいて第1の金属ワイヤ9が第1の半導体素子5のエッジに接触するようなこともない。
第1の実施形態によれば、第1の金属ワイヤ9の第1の半導体素子5上における高さを十分に低くすることができるため、第1の金属ワイヤ9の素子側端部を第1の半導体素子5と第2の半導体素子11との隙間を低く保ちつつ接着する第2の接着剤層12内に良好に埋め込むことができる。すなわち、第2の接着剤層12内に埋め込まれた第1の金属ワイヤ9が第2の半導体素子11と接触することによる絶縁不良やショートの発生、あるいは第1の金属ワイヤ9の第1の電極パッド7との接続部等が第2の半導体素子11の接着時に過剰に変形することによる接続不良の発生等を抑制することができる。
従って、第1の金属ワイヤ9と第2の半導体素子11との接触による絶縁不良やショートの発生、第1の金属ワイヤ9の過剰な変形による接続不良の発生等を防止しつつ、第1および第2の半導体素子5、11間の隙間を低減して薄型化した積層型半導体装置1を再現性よく提供することができる。言い換えると、薄型化した積層型半導体装置1の製造歩留りや信頼性等を高めることが可能となる。
次に、本発明の第2の実施形態による積層型半導体装置について、図9を参照して説明する。図9は本発明の第2の実施形態によるスタック型マルチチップパッケージ構造の積層型半導体装置の構成を示す断面図である。同図に示す積層型半導体装置30は、第1および第2の半導体素子5、11の電極パッド7、13と配線基板2の接続パッド4との間を、正ボンディングを適用した第1および第2の金属ワイヤ31、32を介して電気的に接続している。それ以外の構成については第1の実施形態と同様とされている。
第1の半導体素子5の第1の電極パッド7と配線基板2の接続パッド4とを接続する第1の金属ワイヤ31は、一端が第1の電極パッド7にボール接続されており、他端が接続パッド4にステッチ接続されている。第1の金属ワイヤ31は第1の電極パッド7との接続側端部(素子側端部)の近傍部分が絶縁性保護膜8と接触している。第2の半導体素子11の第2の電極パッド13と配線基板2の接続パッド4とを接続する第2の金属ワイヤ32も同様であり、一端が第2の電極パッド13にボール接続されており、他端が接続パッド4にステッチ接続されている。
第2の実施形態においては、第1の電極パッド7にボール接続した第1の金属ワイヤ31を絶縁性保護膜8に接触させることによって、第1の金属ワイヤ9の第1の半導体素子5上における高さを低減している。このように、第1の金属ワイヤ31の接続工程に正ボンディングを適用する場合においても、第1の金属ワイヤ31の素子側端部の近傍部分を絶縁性保護膜8に接触させることによって、第1の金属ワイヤ9の高さを低くすることができる。これによって、積層型半導体装置30の薄型化と第1の金属ワイヤ9の接続部の健全性や信頼性等の向上とを両立させることが可能となる。
なお、第2の実施形態の積層型半導体装置30も、第1の実施形態の積層型半導体装置1と同様に、リードフレーム上に第1および第2の半導体素子を順に積層して配置した半導体パッケージ(TSOP等)であってもよい。その場合の具体的な構成は図2に示した通りである。半導体素子の積層数も3層もしくはそれ以上であってもよい。
次に、第2の実施形態の積層型半導体装置30における第1の金属ワイヤ31の接続工程について、図10ないし図12を参照して詳述する。まず、ワイヤボンディング用の金属ワイヤ(Auワイヤ等)の先端に金属ボール(Auボール等)を形成し、この金属ボールを第1の半導体素子5の第1の電極パッド7に対して接続(ボール接続)する。ボール接続工程は通常の工程と同様に荷重と超音波振動を加えて実施する。
図10に示すように、金属ワイヤ33の先端に形成された金属ボール34を電極パッド7に接続した後、金属ワイヤ33を支持するボンディングツール(キャピラリ)35を下降させつつ、半導体素子5のエッジ方向(金属ワイヤ33のワイヤリング方向/配線基板2の接続パッド4に向かう方向)に移動させることによって、金属ワイヤ33を電極パッド7の周囲に設けられた絶縁性保護膜8に接触させる。これによって、正ボンディングを適用した金属ワイヤ33の半導体素子5上における高さを低くすることができる。
金属ワイヤ33の絶縁性保護膜8への接触動作は、図11および図12に示すように、金属ボールの潰し動作と共に実施してもよい。すなわち、図11に示すように、金属ワイヤ33の先端に形成された金属ボール34を電極パッド7に圧着して接続した後、金属ボール34の頂上付近にボンディングツール35を押し当てて、金属ボール34を金属ワイヤ33の一部と共に潰して接続高さを低くする。
次いで、図12に示すように、ボンディングツール35を下降させつつ、半導体素子5のエッジ方向(金属ワイヤ33のワイヤリング方向)に移動させることによって、金属ワイヤ33を電極パッド7の周囲に設けられた絶縁性保護膜8に接触させる。このような動作を適用することによって、金属ボール34の接続高さと共に、金属ワイヤ33の半導体素子5上における高さを低くすることが可能となる。
上述した金属ボール34の電極パッド7への接続工程(金属ワイヤ33の絶縁性保護膜8への接触工程を含む)を実施した後、ボンディングツール35から金属ワイヤ33を繰り出してワイヤリングしつつ、ボンディングツール35を配線基板2の接続パッド4上に移動させる。そして、金属ワイヤ33を接続パッド4にステッチ接続した後、ボンディングツール35を引き上げて金属ワイヤ33を切断することによって、第1の電極パッド7と接続パッド4とを電気的に接続する第1の金属ワイヤ31を形成する。
第2の実施形態においても、第1の金属ワイヤ31の第1の半導体素子5上における高さを低くすることができるため、第1の金属ワイヤ31の素子側端部を第1の半導体素子5と第2の半導体素子11との隙間を低く保ちつつ接着する第2の接着剤層12内に良好に埋め込むことができる。すなわち、第2の接着剤層12内に埋め込まれた第1の金属ワイヤ31が第2の半導体素子11と接触することによる絶縁不良やショートの発生、あるいは第1の金属ワイヤ31の第1の電極パッド7との接続部等が第2の半導体素子11の接着時に過剰に変形することによる接続不良の発生等を抑制することができる。
従って、第1の金属ワイヤ31と第2の半導体素子11との接触による絶縁不良やショートの発生、第1の金属ワイヤ31の過剰な変形による接続不良の発生等を防止しつつ、第1および第2の半導体素子5、11間の隙間を低減して薄型化した積層型半導体装置30を提供することができる。言い換えると、薄型化した積層型半導体装置30の製造歩留りや信頼性等を高めることが可能となる。なお、第1の金属ワイヤの高さの低減に関しては、逆ボンディングを適用している第1の実施形態の方がより効果的である。
なお、本発明は上記した各実施形態に限定されるものではなく、回路基材上に複数の半導体素子を積層して搭載すると共に、回路基材と半導体素子との接続にワイヤボンディングを適用した各種構造の積層型半導体装置に適用することができる。そのような積層型半導体装置およびその製造方法についても、本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の第1の実施形態による積層型半導体装置を示す断面図である。 図1に示す積層型半導体装置の変形例を示す断面図である。 図1に示す積層型半導体装置の製造工程における第1の電極パッド上への金属バンプの形成工程を拡大して示す断面図である。 図1に示す積層型半導体装置の製造工程における第1の金属ワイヤのワイヤリング動作を含む接続工程を示す図である。 図1に示す積層型半導体装置の製造工程における金属バンプへの第1の金属ワイヤの接続工程を拡大して示す断面図である。 図5に示す第1の金属ワイヤの接続工程の変形例を示す断面図である。 図5に示す第1の金属ワイヤの接続工程の他の変形例における金属ワイヤの金属バンプへの接続動作を示す断面図である。 図5に示す第1の金属ワイヤの接続工程の他の変形例における金属ワイヤの絶縁性保護膜への接触動作を示す断面図である。 本発明の第2の実施形態による積層型半導体装置を示す断面図である。 図9に示す積層型半導体装置の製造工程における第1の電極パッド上への第1の金属ワイヤのボール接続工程を拡大して示す断面図である。 図10に示す第1の金属ワイヤのボール接続工程の変形例における金属ボールの接続動作を示す断面図である。 図10に示す第1の金属ワイヤのボール接続工程の変形例における金属ワイヤの絶縁性保護膜への接触動作を示す断面図である。
符号の説明
1,30…半導体装置、2…配線基板、2a…素子搭載部、4…接続パッド、5…第1の半導体素子、6…第1の接着剤層、7…第1の電極パッド、8,16…絶縁性保護膜、9,31…第1の金属ワイヤ、10,15…金属バンプ、11…第2の半導体素子、12…第1の接着剤層、13…第2の電極パッド、14,32…第2の金属ワイヤ、17…封止樹脂、21,33…金属ワイヤ、22,35…ボンディングツール、23,24,34…金属ボール。

Claims (3)

  1. 回路基材の素子搭載部に第1の半導体素子を搭載する工程と、
    前記第1の半導体素子の電極パッド上に金属バンプを形成する工程と、
    前記回路基材の接続部に、ボンディングツールに支持された金属ワイヤの先端に形成された金属ボールを圧着して接続した後、前記金属ワイヤを繰り出してワイヤリングしつつ前記ボンディングツールを移動させる工程と、
    前記金属ワイヤを、前記第1の半導体素子の前記電極パッドの周囲を覆うように設けられた絶縁性保護膜に接触させつつ、前記電極パッド上に形成された前記金属バンプに接続した後、前記ボンディングツールをワイヤ入線方向またはその反対側の方向に移動させる工程と、
    前記第1の半導体素子上にスペーサ層を介して第2の半導体素子を積層する工程と
    を具備することを特徴とする積層型半導体装置の製造方法。
  2. 前記ボンディングツールを前記ワイヤ入線方向またはその反対側の方向に移動させることにより、前記金属バンプを潰すことを特徴とする、請求項1記載の積層型半導体装置の製造方法。
  3. 前記ボンディングツールを前記金属ボールの頂上付近に押し当てることにより、前記金属ボールを前記金属ワイヤの一部と共に潰すことを特徴とする、請求項1記載の積層型半導体装置の製造方法。
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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8525314B2 (en) 2004-11-03 2013-09-03 Tessera, Inc. Stacked packaging improvements
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US8680686B2 (en) * 2010-06-29 2014-03-25 Spansion Llc Method and system for thin multi chip stack package with film on wire and copper wire
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
KR20120062366A (ko) * 2010-12-06 2012-06-14 삼성전자주식회사 멀티칩 패키지의 제조 방법
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
JP5595314B2 (ja) * 2011-03-22 2014-09-24 ルネサスエレクトロニクス株式会社 半導体装置
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US11830845B2 (en) 2011-05-03 2023-11-28 Tessera Llc Package-on-package assembly with wire bonds to encapsulation surface
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8687378B2 (en) * 2011-10-17 2014-04-01 Murata Manufacturing Co., Ltd. High-frequency module
KR20130090173A (ko) * 2012-02-03 2013-08-13 삼성전자주식회사 반도체 패키지
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
JP2013191738A (ja) * 2012-03-14 2013-09-26 Toshiba Corp 半導体装置およびその製造方法
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
JP2018056539A (ja) * 2016-09-23 2018-04-05 東芝メモリ株式会社 半導体装置及びその製造方法
US10651103B2 (en) * 2016-10-28 2020-05-12 Qorvo Us, Inc. Environmental protection for wafer level and package level applications
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US11877505B2 (en) 2020-10-15 2024-01-16 Qorvo Us, Inc. Fluorinated polymers with low dielectric loss for environmental protection in semiconductor devices

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59224153A (ja) * 1983-06-03 1984-12-17 Hitachi Ltd 半導体装置の製造法
JPH0240928A (ja) * 1988-07-30 1990-02-09 Nec Corp 樹脂封止型半導体装置
JPH04324946A (ja) * 1991-04-25 1992-11-13 Hitachi Ltd 半導体装置
JP2707979B2 (ja) * 1994-09-16 1998-02-04 日本電気株式会社 ハイブリッドic及びその製造方法
JP3344235B2 (ja) * 1996-10-07 2002-11-11 株式会社デンソー ワイヤボンディング方法
JP3980807B2 (ja) * 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
JP2002141459A (ja) * 2000-10-31 2002-05-17 Sony Corp 半導体装置および製造方法
US6564449B1 (en) 2000-11-07 2003-05-20 Advanced Semiconductor Engineering, Inc. Method of making wire connection in semiconductor device
KR100401020B1 (ko) * 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
JP4454181B2 (ja) * 2001-05-15 2010-04-21 富士通マイクロエレクトロニクス株式会社 半導体装置
US6683385B2 (en) 2002-04-23 2004-01-27 Ultratera Corporation Low profile stack semiconductor package
JP2004063569A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
KR100472286B1 (ko) 2002-09-13 2005-03-10 삼성전자주식회사 접착 테이프가 본딩와이어에 부착된 반도체 칩 패키지
JP2004172477A (ja) 2002-11-21 2004-06-17 Kaijo Corp ワイヤループ形状、そのワイヤループ形状を備えた半導体装置、ワイヤボンディング方法及び半導体製造装置
JP2004193363A (ja) * 2002-12-11 2004-07-08 Fujitsu Ltd 半導体装置及びその製造方法
JP2004228479A (ja) * 2003-01-27 2004-08-12 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
JP4175138B2 (ja) * 2003-02-21 2008-11-05 日本電気株式会社 半導体装置
KR20040087501A (ko) 2003-04-08 2004-10-14 삼성전자주식회사 센터 패드 반도체 칩의 패키지 및 그 제조방법
JP2004312008A (ja) * 2003-04-08 2004-11-04 Samsung Electronics Co Ltd 半導体マルチチップパッケージ及びその製造方法
JP2005116916A (ja) 2003-10-10 2005-04-28 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20050205981A1 (en) 2004-03-18 2005-09-22 Kabushiki Kaisha Toshiba Stacked electronic part
JP4544407B2 (ja) * 2004-05-17 2010-09-15 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation

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