JP4825699B2 - フェールセーフｃｐｕ動作監視装置 - Google Patents

Description

本発明は、列車制御装置に用いられるフェールセーフＣＰＵの動作監視を行うフェーセーフＣＰＵ動作監視装置に関する。

従来、列車制御装置の信頼性を保証するためのフェールセーフＣＰＵ動作監視装置は、図５に示す構成をとっている。すなわち、制御演算用のＣＰＵをＡ系、Ｂ系２台併設して、またこれらＡ系、Ｂ系ＣＰＵ１Ａ，１Ｂの動作照合のための照合回路２を設け、さらに、外部のオスシレータ３から、例えば、８ＭＨｚ周期のクロック信号をＡ系、Ｂ系ＣＰＵ１Ａ，１Ｂに並列に与え、両ＣＰＵ１Ａ，１Ｂの同期を保つようにしている。そして、Ａ系、Ｂ系ＣＰＵ１Ａ，１Ｂのデータ、バスクロックを照合回路２によって照合し、一致しない場合に安全出力を停止することにより、異常を外部に知らせるようにしている。

しかしながら、このような従来のフェールセーフＣＰＵ動作監視装置では、外部のオスシレータ３からＡ系ＣＰＵ１Ａ、Ｂ系ＣＰＵ１Ｂに対して並列に同じクロック信号を入力し、両ＣＰＵ間の同期をとるようにしていたため、オスシレータ３のクロック周期が図６のように８．１ＭＨｚにずれたような場合でも、同じ周期のクロック信号が同期的に両ＣＰＵ１Ａ，１Ｂに入力されるため、クロック周期のずれが動作範囲を超えない限り、そのクロック周期のずれを検出することができず、安全出力を出し続けることになり、フェールセーフの信頼性を損なう問題点があった。

本発明は、このような従来の技術的課題を解決するためになされたものであって、外部クロックのずれを確実に検出して安定出力を停止し、フェールセーフ動作の信頼性を高めることができるフェールセーフＣＰＵ動作監視装置を提供することを目的とする。

請求項１の発明のフェールセーフＣＰＵ動作監視装置は、フェールセーフのために並列動作する第１ＣＰＵ及び第２ＣＰＵと、前記第１、第２ＣＰＵに同時に並列にクロック信号を入力する第１オスシレータと、前記第１オスシレータと並列にクロック信号を出力する第２オスシレータと、前記第１オスシレータのクロック信号の一定個数をカウントするびに前記第１、第２ＣＰＵそれぞれに第１タイミング信号として入力する、並列された第１タイミング手段と、前記第２オスシレータのクロック信号を前記第１タイミング信号の周期に相当する期間分ずつカウントするたびに前記第１、第２ＣＰＵそれぞれに第２タイミング信号として入力する、並列された第２タイミング手段とを備え、前記第１、第２ＣＰＵそれぞれは、前記第１タイミング手段それぞれからの前記第１タイミング信号、前記第２タイミング手段それぞれからの前記第２タイミング信号それぞれをカウントし、いずれか一方のカウント数が所定個数分に達したタイミングのたびに他方のカウント数と比較し、不一致のときに前記第１オスシレータの異常と判定するオスシレータ異常判定機能を有することを特徴とするものである。

請求項１の発明のフェールセーフＣＰＵ動作監視装置では、第１オスシレータが正常な状態では、第１タイミング手段、第２タイミング手段それぞれが第１ＣＰＵ、第２ＣＰＵそれぞれに入力する第１タイミング信号と第２タイミング信号との入力周期、タイミングは一致している。しかしながら、第１オスシレータのクロック信号の周期がずれると、第１タイミング手段、第２タイミング手段それぞれが第１ＣＰＵ、第２ＣＰＵそれぞれに入力する第１タイミング信号と第２タイミング信号との入力周期がずれるようになり、第１、第２ＣＰＵそれぞれの第１タイミング信号、第２タイミング信号を所定個数までカウントしたときのタイミングが一致しなくなる。そこで第１、第２ＣＰＵそれぞれのオスシレータ異常判定機能はこの不一致を検出して第１オスシレータの異常と判定する。これにより、第１ＣＰＵと第２ＣＰＵとに同期的に入力される第１オスシレータのクロック周期のずれを確実に検出することができることになり、フェールセーフ機能の信頼性が向上する。

請求項２の発明は、請求項１のフェールセーフＣＰＵ動作監視装置において、前記第２オスシレータは、前記第１オスシレータと異なる周期のクロック信号を出力し、前記第２タイミング手段は、前記第１タイミング手段の第１タイミング信号の周期に相当する期間になるまで前記第２オスシレータのクロック信号をカウントし、前記第２タイミング信号を出力することを特徴とするものであり、第２オスシレータのクロック周波数が第１オスシレータのクロック周波数より粗いものであっても、第１タイミング手段、第２タイミング手段からは各オスシレータが正常である限り同じ周期で第１タイミング信号、第２タイミング信号を第１ＣＰＵ、第２ＣＰＵそれぞれに入力することができ、かつ、第１オスシレータに異常が発生して周波数がずれた場合には、第１タイミング手段、第２タイミング手段から各ＣＰＵに入力する第１タイミング信号、第２タイミング信号の周期が異なったものとなり、各ＣＰＵのオスシレータ異常判定機能により第１オスシレータの異常を検出することができる。これにより、請求項２の発明のフェールセーフＣＰＵ動作監視装置では、第１オスシレータと併設する第２オスシレータには第１オスシレータほどの高速度のものを採用せずとも済み、コストの上昇を抑えることができる。

請求項３の発明は、請求項１のフェールセーフＣＰＵ動作監視装置において、第３オスシレータと、当該第３オスシレータのクロック信号をカウントして前記第１及び第２タイミング手段と同一の周期、同一のタイミングに相当する周期、タイミングで第３タイミング信号を出力する、並列された第３タイミング手段と、前記第１〜第３タイミング手段それぞれの出力する前記第１〜第３タイミング信号それぞれの出力タイミングを比較し、２以上のタイミング信号の出力タイミングが一致するときに当該一致タイミングごとに前記第１、第２ＣＰＵそれぞれにタイミング信号を出力する、並列された多数決論理手段とを備え、前記第１、第２ＣＰＵそれぞれは、前記多数決論理手段それぞれからの前記タイミング信号の入力が停止したときに異常と判断するオスシレータ異常判定機能を有することを特徴とするものである。

請求項３の発明のフェールセーフＣＰＵ動作監視装置では、第１〜第３オスシレータすべてが正常である限り、多数決論理手段から各ＣＰＵにタイミング信号が周期的に入力されるが、いずれかの２つのオスシレータのクロック周波数にずれが発生すれば多数決論理手段から各ＣＰＵにタイミング信号が入力されなくなるため、各ＣＰＵのオスシレータ異常判定機能はオスシレータ異常を検出することができる。しかも、多数決論理手段により３つのオスシレータのうち２つのオスシレータが正常である限り、各ＣＰＵは異常検出信号を出力しないため、オスシレータ異常に対するフェールセーフ機能の信頼性向上と稼働率の維持とを図ることができる。

請求項１の発明によれば、第１ＣＰＵと第２ＣＰＵとに同期的に入力される第１オスシレータのクロック周期のずれを確実に検出することができ、フェールセーフ機能の信頼性が向上する。

請求項２の発明によれば、第１オスシレータと併設する第２オスシレータには第１オスシレータほどの高速度のものを採用せずとも済み、コストの上昇を抑えることができる。

請求項３の発明によれば、第１〜第３オスシレータのうちの２つが正常である限り、各ＣＰＵは異常検出信号を出力しないため、オスシレータ異常に対するフェールセーフ機能の信頼性向上と共に稼働率の維持を図ることができる。

以下、本発明の実施の形態を図に基づいて詳説する。

（第１の実施の形態）図１は本発明の第１実施の形態のフェールセーフＣＰＵ動作監視装置の構成を示している。この実施の形態のフェールセーフＣＰＵ動作監視装置は、フェールセーフのために併設された２台の制御演算用ＣＰＵ、つまりＡ系ＣＰＵ１Ａ、Ｂ系ＣＰＵ１Ｂと、これらＡ系、Ｂ系ＣＰＵ１Ａ，１Ｂの動作照合のための照合回路２と、Ａ系、Ｂ系ＣＰＵ１Ａ，１Ｂに同期タイミングを与えるために並行して８ＭＨｚ（特に、周波数が限定されるものではない）のクロック信号を与えるメインオスシレータ（ＯＳＣ１）３‐１と、このメインオスシレータ３‐１に併設された同じ周波数のクロック信号を出力するサブオスシレータ（ＯＳＣ２）３‐２を備えている。

この実施の形態のフェールセーフＣＰＵ動作監視装置はまた、メインオスシレータ３−１のクロック信号を１ｍｓに相当する個数だけカウントするたびにＡ系、Ｂ系ＣＰＵ１Ａ，１Ｂそれぞれに第１タイミング信号ＴＡ１，ＴＢ１として入力する、並列された第１クロックカウンタ（ＴＩＭ１）４Ａ１，４Ｂ１と、サブオスシレータ３−２のクロック信号を１ｍｓに相当する個数だけカウントするたびにＡ系、Ｂ系ＣＰＵ１Ａ，１Ｂそれぞれに第２タイミング信号ＴＡ２，ＴＢ２として入力する、並列された第２クロックカウンタ（ＴＩＭ２）４Ａ２，４Ｂ２を備えている。

Ａ系、Ｂ系ＣＰＵ１Ａ，１Ｂそれぞれはさらに、演算処理機能としてオスシレータ異常判定機能５Ａ，５Ｂを備えている。このオスシレータ異常判定機能５Ａ，５Ｂは、第１クロックカウンタ４Ａ１，４Ｂ１それぞれからの第１タイミング信号ＴＡ１，ＴＢ１と、第２クロックカウンタ４Ａ２，４Ｂ２それぞれからの第２タイミング信号ＴＡ２，ＴＢ２とをカウントし、いずれか一方のカウント数が所定個数分、例えば１００ｍｓ分カウントするタイミングのたびに他方のカウント数と比較し、不一致のときにメインオスシレータの異常と判定し、照合回路２にオスシレータ異常を出力し、照合回路２からの安全出力を停止させるものである。

次に、上記の構成のフェールセーフＣＰＵ動作監視装置の動作について、図１及び図２を用いて説明する。メインオスシレータ３‐１は８．０ＭＨｚのクロック信号をＡ系ＣＰＵ１Ａ、Ｂ系ＣＰＵ１Ｂに同期的に与えている。Ａ系ＣＰＵ１Ａ、Ｂ系ＣＰＵ１Ｂそれぞれはこのメインオスシレータ３‐１からのクロック信号を同期信号として、同期的に所定の演算制御処理を実行する。照合回路２は、Ａ系ＣＰＵ１Ａ、Ｂ系ＣＰＵ１Ｂ間のデータ照合、バスクロック照合を行い、データやクロックに一致があるときに安全出力を出し、照合が成立しないときに安全出力を停止する。そして、メインオスシレータ３‐１のクロック信号の健全性については、次のようにして監視する。図１はメインオスシレータ３‐１のクロック周期が８．０ＭＨｚで正常な場合、図２はメインオスシレータ３‐１のクロック周期が８．１ＭＨｚにずれた場合の動作を例示している。

まず図１に示す正常な状態では、メインオスシレータ３‐１からの８．０ＭＨｚのクロック信号に対し、第１クロックカウンタ４Ａ１，４Ｂ１それぞれが１ｍｓに相当するクロック数をカウントするごとに１ｍｓの第１タイミング信号ＴＡ１，ＴＢ１をＡ系ＣＰＵ１Ａ、Ｂ系ＣＰＵ１Ｂそれぞれに出力する。同様に、サブオスシレータ３‐２からの８．０ＭＨｚのクロック信号に対し、第２クロックカウンタ４Ａ２，４Ｂ２それぞれが１ｍｓに相当するクロック数をカウントするごとに１ｍｓの第２タイミング信号ＴＡ２，ＴＢ２をＡ系ＣＰＵ１Ａ、Ｂ系ＣＰＵ１Ｂそれぞれに出力する。Ａ系ＣＰＵ１Ａでは、内部のオスシレータ異常判定機能５Ａにおいて第１タイミング信号ＴＡ１、第２タイミング信号ＴＡ２それぞれを１００個カウントするたびに相互のカウント数を比較し、両カウント数が一致するときにメインオスシレータ３‐１が正常と判定する。Ｂ系ＣＰＵ１Ｂでも、オスシレータ異常判定機能５Ｂによって第１タイミング信号ＴＢ１、第２タイミング信号ＴＢ２それぞれを１００個カウントするたびに相互のカウント数を比較し、両カウント数が一致するときにメインオスシレータ３‐１が正常と判定する。

他方、図２に示すようにメインオスシレータ３‐１の発振周波数が例えば８．１ＭＨｚにずれた場合、次のようにして各ＣＰＵ１Ａ，１Ｂはオスシレータ異常を判定する。メインオスシレータ３‐１からの８．１ＭＨｚのクロック信号は第１クロックカウンタ４Ａ１，４Ｂ１それぞれに入力される。これらの第１クロックカウンタ４Ａ１，４Ｂ１はクロック周波数が８．０ＭＨｚの正常時の周波数に基づいて１ｍｓに相当する所定のクロック数をカウントするたびに１ｍｓの第１タイミング信号ＴＡ１，ＴＢ１としてＡ系ＣＰＵ１Ａ、Ｂ系ＣＰＵ１Ｂそれぞれに出力する。これと並行して、第２クロックカウンタ４Ａ２，４Ｂ２それぞれは、正常なサブオスシレータ３‐２の８．０ＭＨｚ周波数のクロック信号を１ｍｓに相当する所定のクロック数だけカウントするたびに１ｍｓの第２タイミング信号ＴＡ２，ＴＢ２をＡ系ＣＰＵ１Ａ、Ｂ系ＣＰＵ１Ｂそれぞれに出力する。

Ａ系ＣＰＵ１Ａでは、そのオスシレータ異常判定機能５Ａにおいて第１タイミング信号ＴＡ１、第２タイミング信号ＴＡ２それぞれを１００個ずつカウントするたびに相互のカウント数を比較する。この場合、メインオスシレータ３‐１のクロック周波数が８．１ＭＨｚにずれているため、図２に示すように第１クロックカウンタ４Ａ１は１ｍｓごとの第１タイミング信号ＴＡ１を実際には０．９９ｍｓごとに出力するので、オスシレータ異常判定機能５Ａにおける第１タイミング信号ＴＡ１を１００個カウントするのに要する時間は９９ｍｓとなり、正常なサブオスシレータ３‐２の８．０ＭＨｚ周波数のクロック信号に基づく１ｍｓごとの第２タイミング信号ＴＡ２を１００個カウントするのに要する時間１００ｍｓとはカウントアップのタイミングがずれてくることになる。この結果、オスシレータ異常判定機能５Ａにおいて、メインオスシレータ異常と判定して照合回路２に出力する。同様に、Ｂ系ＣＰＵ１Ｂでも、そのオスシレータ異常判定機能５Ａにおいて第１タイミング信号ＴＢ１、第２タイミング信号ＴＢ２それぞれを１００個カウントするタイミングがずれてくるので、オスシレータ異常と判定して照合回路２に出力する。

照合回路２は、Ａ系ＣＰＵ１Ａ、Ｂ系ＣＰＵ１Ｂのいずれかからオスシレータ異常判定を受け取ると、安全出力を停止する。

このようにして、第１の実施の形態のフェールセーフＣＰＵ動作監視装置によれば、メインオスシレータ３‐１のクロック異常を速やかに検知して安全出力を停止することができ、より信頼性の高いフェールセーフＣＰＵシステムの構築することができる。

（第２の実施の形態）次に、本発明の第２の実施の形態のフェールセーフＣＰＵ動作監視装置について、図３を用いて説明する。第２の実施の形態では、第１の実施の形態に対して、メインオスシレータ（ＯＳＣ１）３−１のクロック周波数は８．０ＭＨｚで同一であるが、サブオスシレータ（ＯＳＣ２）３‐２としてクロック周波数がより低く、それゆえに製品コストが比較的安いもの、例えば１ＭＨｚ周波数のクロック信号を出力するものを採用した点に特徴がある。そして、第２クロックカウンタ（ＴＩＭ２）４Ａ２，４Ｂ２それぞれは、１ｍｓごとの第２タイミング信号を出力するために、１ｍｓに相当する数とし、第１の実施の形態の第２クロックカウンタがカウントするクロック数よりも少ない個数（＝１０００個分）をカウントするたびに第２タイミング信号ＴＡ２，ＴＢ２をＡ系ＣＰＵ１Ａ、Ｂ系ＣＰＵ１Ｂそれぞれに出力することになる。なお、その他の構成要素については、図１に示した第１の実施の形態の構成要素と共通する。

この第２の実施の形態のフェールセーフＣＰＵ動作監視装置でも、サブオスシレータ３‐２のクロック周波数が１．０ＭＨｚであり、第２クロックカウンタ４Ａ２，４Ｂ２がカウントするクロックカウント数が少なくなった以外、第１の実施の形態と同様の動作をし、例えば、メインオスシレータ３−１のクロック周波数が８．０ＭＨｚから８．１ＭＨｚにずれる異常が発生した場合、Ａ系ＣＰＵ１Ａ、Ｂ系ＣＰＵ１Ｂのオスシレータ異常判定機能５Ａ，５Ｂそれぞれは、入力される第１タイミング信号ＴＡ１，ＴＢ１と第２タイミング信号ＴＡ２，ＴＢ２それぞれを１００個ずつカウントアップするタイミングがずれたことを検出してメインオスシレータ３‐１のクロック異常と判断し、照合回路２は安全出力を停止する。

これにより、第２の実施の形態のフェールセーフＣＰＵ動作監視装置にあっても、メインオスシレータ３‐１のクロック異常を速やかに検知して安全出力を停止することができ、より信頼性の高いフェールセーフＣＰＵシステムの構築することができ、その上、サブオスシレータ３‐２として第１の実施の形態で採用するものよりもクロック周波数の低いものを採用するため、第１の実施の形態の装置よりも低いコストで製作できる。

（第３の実施の形態）次に、本発明の第３の実施の形態のフェールセーフＣＰＵ動作監視装置について、図４を用いて説明する。第３の実施の形態のフェールセーフＣＰＵ動作監視装置は、第１の実施の形態に対して、もう１つのサブオスシレータ（ＯＳＣ３）３‐３と、１ｍｓの第３タイミング信号を出力する第３クロックカウンタ（ＴＩＭ３）４Ａ３，４Ｂ３と、２−ｏｕｔ−ｏｆ−３多数決論理回路６Ａ，６Ｂを追加的に備え、またＡ系ＣＰＵ１Ａ、Ｂ系ＣＰＵ１Ｂそれぞれのオスシレータ異常判定機能５Ａ，５Ｂそれぞれが多数決論理回路６Ａ，６Ｂそれぞれの信号ＴＡ４，ＴＢ４によってオスシレータ異常を判定するようにした点に特徴がある。

Ａ系ＣＰＵ１Ａ側の系統においては、第１、第２クロックカウンタ４Ａ１，４Ａ２と同様に第３クロックカウンタ４Ａ３も１ｍｓ相当のクロック信号をカウントするたびに１ｍｓの第３のタイミング信号ＴＡ３を出力する。そして、多数決論理回路６Ａが、第１〜第３クロックカウンタそれぞれからの第１〜第３タイミング信号ＴＡ１〜ＴＡ３の入力タイミングの同期を計り、２以上のタイミング信号が同期しているときにはその同期タイミング１ｍｓごとにタイミング信号ＴＡ４をＡ系ＣＰＵ１Ａに出力する。しかしながら、多数決論理回路６Ａは、第１〜第３タイミング信号ＴＡ１〜ＴＡ３の入力タイミングがバラバラでいずれのタイミング信号間にも同期がとれない場合には、１ｍｓのタイミング信号ＴＡ４をＡ系ＣＰＵ１Ａに出力しなくなる。

Ａ系ＣＰＵ１Ａのオスシレータ異常判定機能５Ａでは、多数決論理回路６Ａからタイミング信号ＴＡ４が入力されなくなるとオスシレータ異常と判定し、照合回路２に出力する。Ｂ系ＣＰＵ１Ｂ側でも、３台のオスシレータ３‐１〜３‐３のうちの２台が故障し、クロック周波数が８．０ＭＨｚからバラバラにずれると、多数決論理回路６Ｂからタイミング信号ＴＢ４が出力されなくなり、Ｂ系ＣＰＵ１Ｂのオスシレータ異常判定機能５Ｂではオスシレータ異常と判定する。

照合回路２では、第１の実施の形態の場合と同様に、Ａ系ＣＰＵ１Ａ、Ｂ系ＣＰＵ１Ｂの少なくとも一方からオスシレータ異常判定信号が入力されると安全出力を停止する。

これにより、第３の実施の形態のフェーセーフＣＰＵ動作監視装置によれば、第１の実施の形態と同様に、メインオスシレータ３‐１のクロック異常を速やかに検知して安全出力を停止することができ、高信頼性のフェールセーフＣＰＵシステムの構築することができる。そして、第３の実施の形態の場合、図４に示したようにメインオスシレータ３−１のクロック信号の周期が８．０ＭＨｚから８．１ＭＨｚにずれたとしても、残る２つのサブオスシレータ３‐２，３‐３のクロック周波数にずれが生じておらず、その結果、２−ｏｕｔ−ｏｆ−３多数決論理回路６Ａ，６Ｂが１ｍｓのタイミング信号ＴＡ４を継続して出力する状況ではＡ系ＣＰＵ１Ａ、Ｂ系ＣＰＵ１Ｂは共にオスシレータ異常判定を行わず、照合回路２は安全出力を継続することになるので、稼働率が第１の実施の形態よりも高くできる。

なお、上記の各実施の形態では、Ａ系、Ｂ系ＣＰＵそれぞれにオスシレータ異常判定機能を持たせたが、この機能は少なくとも一方のＣＰＵにだけ持たせた構成にすることができる。また、各実施の形態での数値は特に限定されるものではなく、システムに応じて適宜に設定するものである。

本発明の第１の実施の形態の回路ブロック図。 上記の実施の形態による異常検出動作を示すブロック図。 本発明の第２の実施の形態による異常検出動作を示すブロック図。 本発明の第３の実施の形態による動作を示すブロック図。 従来例の回路ブロック図。 従来例の動作を示すブロック図。

符号の説明

１Ａ Ａ系ＣＰＵ
１Ｂ Ｂ系ＣＰＵ
２ 照合回路
３‐１ メインオスシレータ
３‐２ サブオスシレータ
３‐３ サブオスシレータ
４Ａ１，４Ｂ１ 第１クロックカウンタ
４Ａ２，４Ｂ２ 第２クロックカウンタ
４Ａ３，４Ｂ３ 第３クロックカウンタ
５Ａ，５Ｂ オスシレータ異常判定機能
６Ａ，６Ｂ 多数決論理回路

Claims (3)

1. フェールセーフのために並列動作する第１ＣＰＵ及び第２ＣＰＵと、
   前記第１、第２ＣＰＵに同時に並列にクロック信号を入力する第１オスシレータと、
   前記第１オスシレータと並列にクロック信号を出力する第２オスシレータと、
   前記第１オスシレータのクロック信号の一定個数をカウントするたびに前記第１、第２ＣＰＵそれぞれに第１タイミング信号として入力する、並列された第１タイミング手段と、
   前記第２オスシレータのクロック信号の一定個数を、前記第１タイミング信号の周期に相当する期間分カウントするたびに前記第１、第２ＣＰＵそれぞれに第２タイミング信号として入力する、並列された第２タイミング手段とを備え、
   前記第１、第２ＣＰＵそれぞれは、前記第１タイミング手段それぞれからの前記第１タイミング信号、前記第２タイミング手段それぞれからの前記第２タイミング信号それぞれをカウントし、いずれか一方のカウント数が所定個数分に達したタイミングのたびに他方のカウント数と比較し、不一致のときに前記第１オスシレータの異常と判定するオスシレータ異常判定機能を有して成るフェールセーフＣＰＵ動作監視装置。
2. 前記第２オスシレータは、前記第１オスシレータと異なる周期のクロック信号を出力し、
   前記第２タイミング手段は、前記第１タイミング手段の第１タイミング信号の周期に相当する期間になるまで前記第２オスシレータのクロック信号をカウントし、前記第２タイミング信号を出力することを特徴とする請求項１記載のフェールセーフＣＰＵ動作監視装置。
3. 第３オスシレータと、当該第３オスシレータのクロック信号をカウントして前記第１及び第２タイミング手段と同一の周期、同一のタイミングに相当する周期、タイミングで第３タイミング信号を出力する、並列された第３タイミング手段と、前記第１〜第３タイミング手段それぞれの出力する前記第１〜第３タイミング信号それぞれの出力タイミングを比較し、２以上のタイミング信号の出力タイミングが一致するときに当該一致タイミングごとに前記第１、第２ＣＰＵそれぞれにタイミング信号を出力する、並列された多数決論理手段とを備え、
   前記第１、第２ＣＰＵそれぞれは、前記多数決論理手段それぞれからの前記タイミング信号の入力が停止したときに異常と判断するオスシレータ異常判定機能を有して成る請求項１記載のフェールセーフＣＰＵ動作監視装置。

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