JP4829306B2 - 電子コンポーネント保持用フレームパッケージ化アレーデバイス - Google Patents

Description

本出願は、米国特許法第１１９条に従って、２００５年１１月３日に出願された仮特許出願第６０／７３３，２７５号の優先権を主張する出願で、この仮特許出願を全体的に援用する出願である。
本発明は、部品のアレーパッケージ化に関する。より具体的には、本発明は、フレームパッケージ化アレー電子コンポーネントまたは光学コンポーネント、および製造方法に関する。

以下、本発明を電子素子について説明するが、本発明は、光学素子にも関する。

例えば心臓治療装置などの電子装置の場合、小型化の上に機能改善が続いており、回路基盤の実質的サイズの小型化が望まれている。現在、医療用途や他のフィルター処理電子的用途に、低電圧積層セラミックキャパシターが広く利用されている。一部のフィルター構成を対象とするコンポーネントを小型化する場合、ごく近く設定されたキャパシタンスをもつ２つかそれ以上のキャパシターが必要である。このため、印刷回路やＰＣ基盤に一回の操作で実装できるキャパシタンスが一致した２つの以上のキャパシターからなるアレーが利用されている。

単一のモノリシックな積層セラミックコンポーネント内に２つかそれ以上のキャパシターを実装したキャパシターアレーが利用できる。このようなコンポーネント内に実装したキャパシターの場合、デバイス内の個別の各セットの相互接続内部電極に端子を接続する。これらコンポーネントを回路基盤に実装した場合、単一のアレーは、並列接続した２つかそれ以上の個々の積層セラミックキャパシターと同様に振舞う。他の電子デバイスも同タイプのアレーをもつ。

アレーには、２つかそれ以上の標準積層キャパシターの代わりに、パーツ毎の操作ではなく、単一の操作でＰＣ基盤に実装できる一つのコンポーネントを使用できる利点がある。さらに、アレーのＰＣ基盤に必要な面積が、個々の複数の積層セラミックキャパシターに必要な面積よりも少なくてすむ。これは、スペースが重要になる用途において有利である。

技術が進歩し、アレーの小型化が必要条件になってくると、この方法には大きな問題が出てくる。小型化が進み、アレー内の２つかそれ以上のキャパシターの電極の接近度が大きくなると、２つのキャパシターの電場が相互セラミック界面を介して相互作用するため、回路性能に悪影響を与えるクロストークが発生する。さらに、特別な試験装置を開発しなければ、アレー内の個々のキャパシターを試験することは簡単ではない。このタイプのアレーの別な問題は、単一のモノリシックな構成であるため、アレーが一つのセラミック誘電タイプに制限されることである。さらに、アレー内の一つのキャパシターに欠陥が発生すると、アレー全体が欠陥を呈することになる。

ＵＳＰ６，０５８，００４には、レジスターまたはインダクターとともに２つかそれ以上の積層セラミックキャパシターをエポキシで接着して単一のコンポーネントにする方法が開示されている。この方法では、キャパシターまたは他のコンポーネントの電極間に直接リンクを形成する単一の材料がないため、クロストークを最小限に抑制できる。この方法には、アレーを組み立てる前に、標準タイプのコンポーネントを個別に試験でき、またモノリシックな構成とは違って、広範な材料およびサイズのコンポーネントでアレーを形成できる利点がある。０６０３ケースサイズ（長さ＝０．０６３±０．００５インチ、幅＝０．０３１±０．００５インチ）程度の小さい積層セラミックキャパシターのアレーを使用して、エポキシ接着アレーを形成するが、この方法には、さらに小型化を行って回路設計面積を小さくすることに関して、大きな制限があり、具体的には、実装時に、キャパシターのスペーシング許容度およびアラインメントを維持することが難しい。従って、より小さな電子コンポーネントを実装できる改良フレームパッケージ化アレー電子部品が望まれている。
ＵＳＰ６，０５８，００４

以上から、本発明の第１の目的（作用効果）は、改良フレームパッケージ化アレー電子コンポーネントを提供することである。

本発明の第２の目的（作用効果）は、表面積がより小さく、および／またはヘッドルームのより低い、小型電子コンポーネントアレーを提供することである。

本発明の第３の目的（作用効果）は、従来の電子コンポーネント試験方法を利用して試験できる電子コンポーネントアレーシステムを提供することである。

本発明の第４の目的（作用効果）は、一回の操作で回路基盤に実装できる複数の電子コンポーネントを有する電子アレーを提供することである。

本発明の第５の目的（作用効果）は、電子コンポーネントを回路基盤に表面実装するさいの高温に耐えることができる電子コンポーネントアレーデバイスを提供することである。

本発明の第６の目的（作用効果）は、同じアレーに異なるタイプの電子コンポーネントを使用して電子アレーを形成できる電子フレームパッケージ化アレーデバイスを提供することである。

本発明の第７の目的（作用効果）は、アレー内の電子コンポーネント間のスペースを均一化または制御できる電子アレーデバイスを提供することである。

本発明の第８の目的（作用効果）は、アレー内の複数の電子コンポーネントに剛性を与える電子アレーデバイスを提供することである。

本発明の第９の目的（作用効果）は、製造が経済的で、耐久性があり、操作効率のよいフレームパッケージ化アレー電子コンポーネントを提供することである。

本発明の第１０の目的（作用効果）は、電子コンポーネントアレーを製造／組み立てるフレームパッケージ化アレー電子コンポーネント方法を提供することである。

本発明の以上の、およびそれ以外の目的、特徴または作用効果のひとつかそれ以上は、以下の説明および特許請求の範囲から明らかになるはずである。

以上の特徴または作用効果の一つかそれ以上は、スパイン部とこのスパイン部から軸方向に延設した一つかそれ以上のリブ部からなり、複数の電子コンポーネントを一つかそれ以上のリブ部に隣接するスパイン部に配設するアレーとして複数の電子コンポーネントを保持するアレーフレームであって、上記コンポーネントが、これらを比較的平面の回路基盤に実装する平面を形成するアレーフレームによって実現することができる。

本発明の第２態様は、プラスチックで構成するアレーとして、複数の電子コンポーネントを保持するアレーフレームに関する。

上記特徴（作用効果）の一つかそれ以上は、スパイン部およびこのスパイン部から軸方向に延設した一つかそれ以上のリブ部からなり、複数の電子コンポーネントを一つかそれ以上のリブ部に隣接するスパイン部に取り付けたアレーフレームであって、上記コンポーネントが、これらを比較的平面の回路基盤に実装する平面を形成するアレーフレームを有する電子デバイスアレーによって実現することができる。なお、電子コンポーネントは、キャパシター、レジスター、コンダクター、その他の電子デバイスである。

また、上記特徴（作用効果）の一つかそれ以上は、印刷回路基盤、スパイン部およびこのスパイン部から軸方向に延設した一つかそれ以上のリブ部を有するアレーフレームを備えた電子デバイスアレー、および一つかそれ以上のリブ部に隣接するスパイン部に配設した複数の電子コンポーネントを有する電子回路であって、上記コンポーネントが、これらを比較的平面の回路基盤に実装する平面を形成し、そして電子コンポーネントの一つかそれ以上を回路基盤に電気的に接続した電子回路によって実現することができる。コンポーネントは、好ましくは、表面実装デバイスである。

また、上記特徴（作用効果）の一つかそれ以上は、アレーアセンブリに装入する電子コンポーネントを選択し、これら電子コンポーネントをアレーフレームに取り付けて、印刷回路基盤に電気的に接続することによって、電子パッケージアレーアセンブリデバイスを製造する方法によって実現することができる。本発明の他の態様は、電子コンポーネントを試験し、接着剤を利用して電子コンポーネントをアレーフレーム上の所定位置に保持し、アレーアセンブリを配列パッケージ化して回路基盤に自動装着することに関する。

なお、ここで使用する“アレー”とは、２つのキャパシターなどの複数の電子デバイスであって、ひとつの装置で結合して回路基盤に装着できる電子デバイスを意味する。電子コンポーネントを回路基盤に実装するさいに、複数の電子コンポーネントからなるアレーを一回の操作で回路基盤に装着できる。これは、時間に節約になるだけでなく、電子コンポーネントを配列することが望ましい場合や、特異的な許容度をもつ電子コンポーネントに適する構成である。この場合、電子コンポーネントは、アレーに組み立てる前に配列できる。本発明のアレーは、任意の数の電子デバイスを保持でき、また任意のタイプまたはスタイルの電子デバイスを電子コンポーネントとして使用できる。具体例を挙げれば、レジスター、キャパシター、インダクター、その他の電子デバイスの表面実装またはスルーホール実装であるが、これらに制限されない。

図１〜４に、フレームパッケージ化アレーアセンブリ１０を示す。このフレームパッケージ化アレーアセンブリ１０は、任意の数の電子コンポーネント１２を保持するために構成できる。電子コンポーネント１２は、好ましくは、表面実装レジスター、インダクター、キャパシターなどであるが、本発明の場合、どのようなタイプの電子コンポーネント１２にも対応可能である。

図示のように、フレームパッケージ化アレーアセンブリ１０をまとめて保持するアレーフレーム２０はスパイン部２２とリブ部２４をもつ。リブ部２４は、スパイン部２２から軸方向に突出し、電子コンポーネント１２間に間隔を確保し、フレームパッケージ化アレーアセンブリ１０上で電子コンポーネント１２を相互に分離保持するものである。電子コンポーネント１２をアレーフレーム２０上に配置すると、ギャップ２６がリブ部２４と電子コンポーネント１２との間に場合によっては発生することがある。電子コンポーネント１２は摩擦嵌めとしてアレーフレーム２０に保持することができる。あるいは接着剤によっても保持することができる。このため、図５に示すように、アレーアセンブリ１０を印刷回路基盤４０に実装するまで、電子コンポーネント１２をアレーフレーム２０に取り付けておくことができる。

フレームパッケージ化アレーアセンブリ１０については、電子コンポーネント１２の端子１４を印刷回路基盤４０上のトレース４２に半田付けできるように構成する。リブ部２４をスパイン部２２から大きく突出させないのが好ましく、従って、フレームパッケージ化アレーアセンブリ１０を印刷回路基盤４０に配設したときに、印刷回路基盤４０上のトレース４２に接触する電子コンポーネント１２の端子１４に干渉することがなくなる。即ち、リブ部２４は、電子コンポーネント１２の幅と、端子１４が電子コンポーネント１２の幅を超えて延長する距離があればこの距離をあわせた長さよりも短くする必要がある。

なお、フレームパッケージ化アレーアセンブリ１０は、サイズ、個数、タイプが任意の電子コンポーネント１２に対応できる。さらに、フレームパッケージ化アレーアセンブリ１０は、複数の電子コンポーネント１２を必要とする印刷回路基盤４０の上の任意のタイプの回路に対応できる。電子コンポーネント１２は、アレーフレーム２０に装着する前に試験でき、アレーアセンブリ１０上でコンポーネントが一致しているかを確認できる。

電子コンポーネント１２を印刷回路基盤４０のトレース４２に半田付けするために使用できるサンプル半田ＩＲリフロープロファイルを図６に示す。本発明では、他のＩＲリフロープロファイルも使用可能である。

アレーフレーム２０については、加熱半田工程で収縮やそりその他の欠陥を発生しないプラスチック材料で構成するのが好ましい。アレーフレーム２０を構成するために好ましいプラスチック材料は、液晶ポリマーであるが、アレーフレーム２０を構成するためには、他のタイプの材料も使用できる。

つまり、本発明は、本質的に、キャパシター、レジスターまたはインダクターなどの２つかそれ以上のディスクリートな２端子１４電子コンポーネント１２をパッケージ化できる成型プラスチックフレーム２０に関するものである。プラスチックフレーム２０の機能は、最終的にアセンブリを回路に構成するさいに、各コンポーネントの２端子１４をＰＣ基盤に個別に接触係合または半田付けできる単独のデバイスまたはアレー１０に、電子コンポーネント１２を配列離間することである。フレーム２０については、コンポーネント１２を摩擦または接着剤によって所定位置に保持できるように構成することができる。さらに、フレーム２０のスパイン部２２は、回路基盤アセンブリに使用される装着機の単一の装着面になる。

フレーム２０に使用する材料については、タイトな許容誤差で成型でき、かつ装着後の回路組み立て操作時に電気接点を形成する高温半田操作に耐えることができる材料でなければならない。フレーム２０内においてコンポーネント１２を接着するために接着剤を使用する場合、この接着剤は、半田操作に耐えるものでなければならない。

以下に、フレームパッケージ化アレーアセンブリ１０を例示する。

フレームパッケージ化アレーアセンブリ１０の最良の実施態様を図１〜５に示す。液晶ポリマープラスチックを使用して、アレーフレーム２０を構成した。このアレーフレーム２０は、４個の０４０２キャパシター（長さ＝０．０４±０．００４インチ、幅＝０．０２０±０．００４インチ）を装着するものである。本実施例では、接着剤としてエポキシ実装化合物を利用し、各コンポーネントをフレーム２０内に装着する前にこの接着剤を塗布し、エポキシを１２５℃で１５分間硬化処理することによってキャパシターをフレーム２０に保持した。図６に示した半田プロファイルを使用して回路基盤に半田付けを行ったため、半田操作がうまくいき、フレーム２０に歪みや亀裂がなく、またキャパシターの損傷もなかった。

本実施例では、０．００５２正方インチ（０．１１８インチ×０．０４４インチ）の最大面積内で４個のキャパシターを単一のコンポーネントに組み込んだ。これは、０．００７２正方インチ以上の面積内で単一のコンポーネント内に又は４個の０６０３キャパシターを接着することによって製造した代表的な０６１２アレーに匹敵するものである。このフレームパッケージ化アレーアセンブリ１０の場合、必要な面積を２５％以上狭くした上に、個々の積層セラミックキャパシターを一括接着した場合に発生するクロストークもないという作用効果もある。さらに、フレーム２０のスパイン部２２が、各組み立てコンポーネントを印刷回路基盤に装着する単独の装着平面になる。この場合、図６に示すプロセスプロファイルを使用して図５に４０で示すような印刷回路基盤にアレーアセンブリ１０を半田付けできる。

以上、好適な実施態様について本発明を説明してきたが、本発明の意図する精神および範囲から逸脱せずに、多数の変更、置換や追加を実施することができる。以上の説明から、本発明によれば、少なくとも以上説明した目的すべてを達成できることが理解できるはずである。

フレームパッケージ化アレー電子コンポーネントの一実施態様を示す斜視図である。 図１の端面図である。 図１の正面図である。 図１の側面図である。 本発明の電子コンポーネントアレーシステムを利用した電子回路の一実施態様を示す図である。 電子コンポーネントを印刷回路基盤に装着するために本発明の電子コンポーネントアレーシステムを利用するさいの例示的な半田プロファイルを示す図である。

符号の説明

１０：フレームパッケージ化アレーアセンブリ、
１２：電子コンポーネント、
１４：端子、
２０：アレーフレーム、
２２：スパイン部、
２４：リブ部、
２６：ギャップ、
４０：印刷回路基盤、
４２：トレース。

Claims (14)

1. 表面実装用の複数の電子コンポーネントを回路基盤上に実装するために用いるアレーデバイスであり、前記電子コンポーネント各々の本体の両端部に第１及び第２端子を有した前記電子コンポーネントをアレーフレームで保持し、前記電子コンポーネントをパッケージ化する前記アレーデバイスにおいて、
   前記アレーフレームが、複数のリブを有し且つ前記リブの夫々を互いに接続する要素としてスパイン部を有し、
   前記スパイン部の一面側から同じ方向に向けて夫々の前記リブが前記スパイン部から突出しており、さらに、
   前記回路基盤へ実装する前記電子コンポーネントを取り付ける為、前記電子コンポーネントの本体に隣接して配置するための前記スパイン部であり、且つ前記電子コンポーネントの本体の間毎に配置するための前記リブであり、
   前記第１及び第２端子が前記スパイン部及び前記リブのいずれにも接触することなく、前記電子コンポーネント各々を互いに分離して保持するように前記スパイン部及び前記リブを構成することを特徴とする電子コンポーネントをパッケージ化するアレーデバイス。
2. 前記アレーフレームをプラスチックで構成する請求項１記載のアレーデバイス。
3. 前記電子コンポーネントが、表面実装用のレジスター、インダクター、キャパシターのうち少なくともいずれか一つである請求項１記載のアレーデバイス。
4. 電子コンポーネントを摩擦作用により保持するように構成した請求項１記載のアレーデバイス。
5. 表面実装用の複数の電子コンポーネントを回路基盤上に実装するために用いるアレーデバイスであり、前記電子コンポーネント各々の本体の両端部に第１及び第２端子を有した前記電子コンポーネントをアレーフレームで保持し、前記電子コンポーネントをパッケージ化する前記アレーデバイスにおいて、
   前記アレーフレームが、複数のリブを有し且つ前記リブの夫々を互いに接続する要素としてスパイン部を有し、
   前記スパイン部の一面側から同じ方向に向けて夫々の前記リブが前記スパイン部から突出しており、さらに、
   前記回路基盤に実装するための前記電子コンポーネントの前記本体を、前記スパイン部に隣接して配置し且つ前記夫々のリブを間にして配置して、前記電子コンポーネントを前記アレーフレームに備え、
   前記スパイン部及び前記リブが前記本体のみを介して前記電子コンポーネントを保持していることを特徴とする電子コンポーネントをパッケージ化するアレーデバイス。
6. 前記電子コンポーネントが、表面実装用のレジスター、インダクター、キャパシターのうち少なくともいずれかの一つである請求項５記載のアレーデバイス。
7. さらに、前記電子コンポーネントを前記アレーフレームに取り付けるために接着剤を有する請求項５記載のアレーデバイス。
8. 電子コンポーネントをパッケージ化するアレーデバイスにおいて、
   アレーフレームが、複数のリブを有し且つ前記リブの夫々を互いに接続する要素としてスパイン部を有し、
   前記スパイン部の一面側から同じ方向に向けて夫々の前記リブが前記スパイン部から突出しており、さらに、
   電気接続用の２つの端子を有した電子コンポーネントを、前記スパイン部に隣接して配置し且つ前記夫々のリブを間にして配置して、複数の前記電子コンポーネントを前記アレーフレームに備え、
   前記スパイン部及び前記リブに前記端子が接触しないように前記電子コンポーネントを保持するための前記スパイン部及び前記リブであり、その上、
   前記電子コンポーネントが前記端子を介して回路基盤と電気的な接続を可能とすることを特徴とする電子コンポーネントをパッケージ化するアレーデバイス。
9. 前記電子コンポーネントが、表面実装用のレジスター、インダクター、キャパシターのうち少なくともいずれかの一つである請求項８記載のアレーデバイス。
10. 表面実装用の複数の電子コンポーネントを回路基盤上に実装するために用いるアレーデバイスを製造する方法であり、前記電子コンポーネント各々の本体の両端部に第１及び第２端子を有した前記電子コンポーネントをアレーフレームで保持し、前記電子コンポーネントをパッケージ化する前記アレーデバイスの製造方法において、
    前記アレーデバイスに設ける前記電子コンポーネントを選択し、
    前記本体のみを介して前記電子コンポーネントを前記アレーフレームに取り付け、
    前記アレーフレームが、複数のリブを有し且つ前記リブの夫々を互いに接続する要素としてスパイン部を有し、
    前記スパイン部の一面側から同じ方向に向けて夫々の前記リブが前記スパイン部から突出しており、さらに、
    前記電子コンポーネントの前記本体が、前記スパイン部に隣接して配置され且つ前記夫々のリブを間にして配置されて、
    前記回路基盤に実装するための前記電子コンポーネントを前記アレーフレームに備えることを特徴とする電子コンポーネントをパッケージ化するアレーデバイスの製造方法。
11. さらに、電子コンポーネントを試験することを含む請求項１０記載の製造方法。
12. さらに、接着剤を塗布して、前記アレーフレーム上の所定位置に前記電子コンポーネントを保持することを含む請求項１０記載の製造方法。
13. さらに、前記アレーフレームに前記電子コンポーネントを保持し、パッケージ化して回路基盤に自動的に装着できるようにした請求項１０記載の製造方法。
14. 電子コンポーネントを印刷回路基盤に電気的に取り付けることを含む請求項１０記載の製造方法。

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