JP4833455B2 - 定電圧発生回路および半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電圧安定化技術に係り、特にオーバーシュートやアンダーシュート発生時に速やかに出力電圧を回復させ安定化ならしめることが可能な定電圧発生回路および半導体装置に関する。
【０００２】
【従来の技術】
図９は、従来の一般的な定電圧回路の構成を説明するための図である。
同図に示すように、従来の一般的な定電圧回路は、誤差増幅器Ａ３１、Ｐ型の出力トランジスタＱ３５、および抵抗Ｒ３３から構成され、出力トランジスタＱ３５のゲートは誤差増幅器Ａ３１の出力に接続され、出力トランジスタＱ３５のソースは電源Ｖｄｄへ、出力トランジスタＱ３５のドレインは抵抗Ｒ３３を介してグランドＶｓｓに接地されるとともに誤差増幅器Ａ３１の非反転入力端子（＋）へ接続される。また、誤差増幅器Ａ３１の反転入力端子（−）には内部基準電圧Ｖｒｅｆが入力される。さらに、出力トランジスタＱ３５のドレインには容量Ｃ３３を含む負荷回路が接続される。
【０００３】
以上の構成を有する定電圧回路において、負荷が任意の時点で電力を消費した時、容量Ｃ３３を含む負荷回路への出力電圧Ｖｏｕｔに変動を生じるが、この出力電圧Ｖｏｕｔを誤差増幅器Ａ３１の非反転入力端子（＋）に入力して反転入力端子（−）に入力される内部基準電圧Ｖｒｅｆと比較し、その比較結果により出力トランジスタＱ３５のゲート電位を上下させて出力トランジスタＱ３５のオン抵抗を制御するようにしている。これにより、出力電圧ＶｏｕｔをＶｒｅｆと略等しくすることができ、結果的に出力電圧Ｖｏｕｔの定電圧化を図ることを可能にしている。
【０００４】
図１０は、特許第３０８５５６２号公報「基準電圧発生回路および内部降圧回路」に開示された内部降圧回路，配線等価回路，および負荷回路の回路構成例を説明するための図である。本公報に開示されたものは、外部電源電圧を降圧して内部電源電圧を生成する回路に関するものである。
【０００５】
図１０に示すように、本公報に開示された内部降圧回路４０は誤差増幅器（差動増幅器）Ａ４１と出力トランジスタＱ４５から構成され、内部電源供給線Ｖｏｕｔと出力トランジスタＱ４５のゲートとの間に出力トランジスタＱ４５のゲート容量以上の容量値を持つ帰還容量Ｃ４１が接続されている。また、配線等価回路５０は抵抗Ｒ５４，２つの容量Ｃ５３およびＣ５４から構成され、負荷回路６０は信号φによりゲートが制御されるＰ型トランジスタＱ６６、Ｎ型トランジスタＱ６７、負荷容量Ｃ６５、および抵抗Ｒ６３から構成されている。
【０００６】
図１０の構成において、信号φによりＰ型トランジスタＱ６６とＮ型トランジスタＱ６７に高速スイッチング動作を行わせて負荷容量Ｃ６５を制御する場合、帰還容量Ｃ４１により出力電圧Ｖｏｕｔの変化が容量結合を介して遅延なく出力トランジスタＱ４５のゲートに伝達されるため、応答遅延により内部電源電圧Ｖｏｕｔが振動することを抑制できる。
【０００７】
図１１は、特開２０００−４７７４０号公報「電圧補助回路および半導体集積回路装置」に開示された電圧補助回路を含む半導体集積回路の構成を説明するための図であり、内部降圧回路８０、電圧補助回路７０、および負荷回路（内部回路）９０が示されている。
【０００８】
同図において、内部降圧回路８０は誤差増幅器（コンパレータ）Ａ８１と出力トランジスタＱ８５から構成され、電圧補助回路７０は定電流源Ｉ７１およびＰ型トランジスタＱ７１〜７３、コンパレータＡ７２、容量Ｃ７１から構成されている。
【０００９】
電圧補助回路７０において、Ｐ型トランジスタＱ７１は電源ＶｄｄとコンパレータＡ７２の反転入力端子（−）との間に接続される。Ｐ型トランジスタＱ７１のゲートはコンパレータＡ７２の反転入力端子（−）と接続される。定電流源Ｉ７１はノードＺ７１とグランドＶｓｓとの間に接続される。定電流源Ｉ７１およびＰ型トランジスタＱ７１の直列接続構成により、電源電圧Ｖｄｄに対して一定電圧をノードＺ７１に発生させる。
【００１０】
Ｐ型トランジスタＱ７２は電源ＶｄｄとノードＺ７２との間に接続される。Ｐ型トランジスタＱ７２のゲートはノードＺ７２と接続される。容量Ｃ７１およびＰ型トランジスタＱ７２は直列接続されて分圧回路を構成している。Ｐ型トランジスタＱ７２はノードＺ７２の電位に応答してオン／オフする。
【００１１】
Ｐ型トランジスタＱ７３は電源Ｖｄｄと出力ノードＺ７０との間に接続される。Ｐ型トランジスタＱ７３のゲートはコンパレータＡ７２の出力に接続される。コンパレータＡ７２はノードＺ７１の電圧とノードＺ７２の電圧とを入力し、それらを比較する。Ｐ型トランジスタＱ７３はコンパレータＡ７２によるノードＺ７１の電圧とノードＺ７２の電圧と比較結果に応答してオン／オフの制御が行われる。
【００１２】
本構成において、定常状態でノードＺ７２の方がノードＺ７１よりも高電位になるように設定しておく。この状態で、負荷回路９０の動作により例えば出力電圧Ｖｏｕｔが急激に低下したとすると、ノードＺ７２の電位、すなわちコンパレータＡ７２の非反転入力端子（＋）の電位が容量Ｃ７１のカップリングにより低下する。この結果、コンパレータＡ７２の出力はＬレベルになり、Ｐ型トランジスタＱ７３がオンする。
【００１３】
これにより出力ノードＺ７０が充電され、またコンパレータＡ７２の非反転入力端子（＋）の電位もＰ型トランジスタＱ７２を介して充電されるためコンパレータＡ７２の出力がＨレベルになるまで回復し、一連の充電動作が終了する。このように、電圧補助回路７０は、急激に出力電圧Ｖｏｕｔが低下したときにその微分成分のみに応答して出力端子を充電する。なお、本公報（特開２０００−４７７４０号公報）には、Ｎ型トランジスタを用いた対グランド側への電圧補助回路についても言及されている。
【００１４】
【発明が解決しようとする課題】
図９に示す従来の一般的な定電圧回路では、出力トランジスタＱ３５のドレインとグランドＶｓｓ間に接続される抵抗Ｒ３３に流れる電流は定常的な漏れ電流として全体の消費電流に影響を与えるため、携帯端末機器などのシステムにおいては抵抗Ｒ３３は数ＭΩ〜数十ＭΩオーダの値が選定されるのが一般的である。また、出力トランジスタＱ３５の電流駆動能力は、定電圧回路の立ち上がり特性を向上することや、負荷回路が必要とする電流供給能力の最大値で決定されるため、大きな駆動能力が得られるように設計され、システムによっては数十ｍＡ〜数百ｍＡのオーダに達する。
【００１５】
このように定常的な消費電流を抑えること、高い電流供給能力を維持すること、という２つの要求を満たすために、従来から高抵抗値の抵抗Ｒ３３と駆動能力の高い出力トランジスタＱ３５を組み合わせる方法が採用されている。一方、定電圧回路の出力電圧配線には配線容量が寄生し、また出力端子にはその性格上からノイズ成分除去のため負荷回路の一部として安定化容量Ｃ３３が接続されることも多い。
【００１６】
ここで、このようなシステムにおいて、抵抗Ｒ３３と出力トランジスタＱ３５の電流駆動能力に大きな差があることによって、出力端子に接続された容量Ｃ３３により過渡応答特性が著しく悪化するという問題が生じる。
【００１７】
すなわち、電源Ｖｄｄに突発的なノイズが重畳されたり、内部基準電圧Ｖｒｅｆに正ノイズが発生したりすると、出力電圧Ｖｏｕｔが規定値より高くなる。また、負荷回路の動作により出力電流が急激に減少する際に、ドレイン電圧−誤差増幅器−出力トランジスタＱ３５の制御ループの動作遅れによって出力電圧Ｖｏｕｔがオーバシュートを起こす。この状態を後述する図３および図５の破線で示す。
【００１８】
この図３および図５の破線に示すように、出力トランジスタＱ３５の高い駆動能力により容量Ｃ３３に電荷が充電され、一度このような電荷が充電されると、今度は電荷を放電するパスが高抵抗値のＲ３３しか存在しないために、容量Ｃ３３に充電された電荷により長時間にわたり出力電圧Ｖｏｕｔが高く維持されるという現象が生じる。また、このような出力電圧を上昇させる外的要因が短い周期で加わると出力電圧Ｖｏｕｔが恒常的に上昇するという問題があった。
【００１９】
これに対し、図１０に示した如き特許第３０８５５６２号公報に開示された回路においては、出力ノード（Ｖｏｕｔ）と出力トランジスタＱ４５のゲート間に接続した帰還容量Ｃ４１による容量結合を介して出力電圧Ｖｏｕｔの変化を遅延なく出力トランジスタＱ４５のゲートに伝達するようにして、応答遅延により内部電源電圧Ｖｏｕｔが振動することを抑制することを可能にしている。
【００２０】
しかし、この場合に接続する帰還容量Ｃ４１は出力トランジスタＱ４５のゲート容量以上の容量が必要であり、また対象とする負荷回路６０が半導体記憶装置で、常時接続される容量Ｃ５３が微小（ｐＦオーダ）且つ定常的な出力電流が存在する場合には有効であるが、出力電流が０Ａ〜数十ｍＡまで変動し、容量Ｃ５３がμＦオーダに至るようなケースでは対応不可能である。つまり、このような状況では容易にオーバーシュートを発生し、さらに余分な電圧を放電する手段を有していない。
【００２１】
また、図１１に示した如き特開２０００−４７７４０号公報に開示された回路では、急激な出力電圧（Ｖｏｕｔ）の変動を、容量Ｃ７１を介してコンパレータＡ７２の非反転入力端子（＋）に入力し、この入力電圧と第２の基準電圧である反転入力端子（−）の入力電圧を比較することにより、出力電圧（Ｖｏｕｔ）が急激に変動した場合のみ出力ノードを充電あるいは放電する回路を提案している。しかしこの場合、回路構成が複雑で占有面積が大きく、また従来の定電圧回路と同様の帰還系を利用しているので、系に内在する応答遅延の問題から主となる定電圧回路に比べてことさら高速に反応させることは不可能である。
【００２２】
さらに、図１１の回路においては、コンパレータＡ７２および第２の基準電圧源に常時電流が流れ、且つコンパレータＡ７２の応答速度はその電流量で決定されるため、高速化が要求される場合は、ある程度の電流量を確保する必要がある。一方、コンパレータＡ７２の両入力端子の定常的な電圧関係を充電用トランジスタ（Ｑ７３）が非アクティブであるように設定することが要求されるが、これはコンパレータＡ７２の製造バラツキによるオフセットの問題と合わせて考慮すべき事項である。
【００２３】
そこで、本願出願人は、先に特願２０００−１３８４８９号「電圧発生方式、電圧発生回路、ボルテージレギュレータ、およびそれらを用いた携帯端末機器」（平成１２年５月１１日出願）を出願した。この出願では、過渡応答性を改善した基準電圧発生回路（先願発明）を提案している。
【００２４】
図１２は、上記先願発明に係る基準電圧発生回路の一例を説明するための図である。
同図において、基準電圧発生回路１００は、直列接続されたＰ型トランジスタＱ１０１と第１抵抗Ｒ１０１からなる充電用回路と、直列接続された第２抵抗Ｒ１０２とＮ型トランジスタＱ１０２からなる放電用回路を有している。
【００２５】
内部基準電圧回路１２０からの基準電圧Ｖｒｅｆの入力を、第１誤差増幅器Ａ１０１の反転入力端子（−）に供給するとともに、第３ダイオードＤ１０３と抵抗Ｒ１０３を介して接地し、その分圧点電位を第２誤差増幅器Ａ１０２の反転入力端子（−）へ供給している。出力電圧Ｖｏｕｔを第１誤差増幅器Ａ１０１と第２誤差増幅器Ａ１０２の非反転入力端子（＋）に供給する。
【００２６】
また、第１誤差増幅器Ａ１０１の出力をＰ型トランジスタＱ１０１のゲートに、第２誤差増幅器Ａ１０２の出力をＮ型トランジスタＱ１０２のゲートに供給する。
【００２７】
これに加えて、電源端子ＶｄｄからグランドＶｓｓの方向に導通する２つのダイオードを直列接続した第４ダイオードＤ１０４を第２抵抗Ｒ１０２とＮ型トランジスタＱ１０２の間に設け、出力電圧Ｖｏｕｔから第４ダイオードＤ１０４の両端に第１ダイオードＤ１０１と第２ダイオードＤ１０２とを逆並列に接続している。
【００２８】
さらに、高抵抗値の第２抵抗Ｒ１０２と並列に接続されるＰ型トランジスタＱ１０４のゲートが、ゲート抵抗Ｒ１０４を介して第１電源端子Ｖｄｄに接続され、さらにゲートコンデンサＣ１０４を介して第２抵抗Ｒ１０２と第４ダイオードＤ１０４の接続点に接続されている。つまり、Ｐ型トランジスタＱ１０４のゲートに接続されるゲート抵抗Ｒ１０４とゲートコンデンサＣ１０４とがハイパスフィルタを構成している。ゲート抵抗Ｒ１０４とゲートコンデンサＣ１０４とで構成されるハイパスフィルタにより、出力電圧Ｖｏｕｔが低下した瞬間、その低下が生じている分だけゲート抵抗Ｒ１０４に電圧が印加され、Ｐ型トランジスタＱ１０４をオンさせる。
【００２９】
出力電圧Ｖｏｕｔの上昇の高速性をトランジスタＱ１０１で確保し、出力電圧Ｖｏｕｔの降下をトランジスタＱ１０２で確保するとともに、出力電圧Ｖｏｕｔの変動の微分成分をＮ型トランジスタＱ１０４に伝達するようにしたため、出力電圧Ｖｏｕｔが設定電圧より一時的に低下した瞬間だけＮ型トランジスタＱ１０４がオンし、時間遅れなく出力電圧Ｖｏｕｔの降下を抑制し安定化することができる。
【００３０】
しかし、上記先願発明では、ゲート抵抗Ｒ１０４とゲートコンデンサＣ１０４とで構成されるハイパスフィルタと組み合わせるトランジスタＱ１０４のしきい値Ｖｔｈをキャンセルすることについて考慮していないため、トランジスタＱ１０４のしきい値Ｖｔｈが０Ｖの場合には有効であるが、そのままの構成では一般的に効果が充分ではない。あるいは低しきい値（Ｖｔｈ≒０Ｖ）のトランジスタを組み合わせた場合には製造バラツキなどによりトランジスタＱ１０４が常時オンして無効電流が流れ、出力ノードの制御系に影響を与えてしまうという問題点がある。
【００３１】
本発明は、上記問題点に鑑みてなされたものであり、オーバーシュートやアンダーシュート発生時に速やかに出力電圧を回復させ安定化ならしめることが可能で、かつ構成が簡単でプロセスによるバラツキを受けにくく、動作が安定で、遅延時間が短く、且つ占有面積が少なく、定常的な無効電流が極めて微小である定電圧発生回路（請求項１〜３）ならびに半導体装置（請求項４）を提供することを目的としている。
【００３８】
【課題を解決するための手段】
本発明は、上記目的を達成するために、次のような特徴を有する。すなわち、（１）請求項１記載の発明は、定電圧回路（２０）と、該定電圧回路（２０）の出力ノード（Ｖｏｕｔ）と第１の電源（Ｖｄｄ）の間に設けられ、第１の電極が第１の電源（Ｖｄｄ）に接続され、第２の電極が電力供給配線あるいは出力ノード（Ｖｏｕｔ）に接続され、制御電極が電力供給配線あるいは出力ノード（Ｖｏｕｔ）と第１の電源（Ｖｄｄ）の間に形成された第１のハイパスフィルタの出力点に接続された第１のトランジスタ（Ｑ２）と、定電圧回路（２０）の出力ノード（Ｖｏｕｔ）と第２の電源（Ｖｓｓ）の間に設けられ、第１の電極が第２の電源（Ｖｓｓ）に接続され、第２の電極が電力供給配線あるいは出力ノード（Ｖｏｕｔ）に接続され、制御電極が電力供給配線あるいは出力ノード（Ｖｏｕｔ）と第２の電源（Ｖｓｓ）の間に形成された第２のハイパスフィルタの出力点に接続された第２のトランジスタ（Ｑ３）と、第１の電源（Ｖｄｄ）と第２の電源（Ｖｓｓ）の間に直列に接続された、飽和結線された第３のトランジスタ（Ｑ１）と定電流源（Ｉ１）あるいは抵抗と飽和結線された第４のトランジスタ（Ｑ４）を有し、第１のハイパスフィルタが第３のトランジスタ（Ｑ１）と定電流源（Ｉ１）あるいは抵抗との接続点に接続され、第２のハイパスフィルタが定電流源（Ｉ１）あるいは抵抗と第４のトランジスタ（Ｑ４）との接続点に接続されたことを特徴としている（図２）。
【００３９】
（２）請求項２記載の発明は、請求項１において、第１および第２のハイパスフィルタを、それぞれ抵抗（Ｒ１，Ｒ２）と容量の直列接続で構成し、各ハイパスフィルタの出力点を該抵抗と容量の接続点にしたことを特徴としている（図２）。
【００４０】
（３）請求項３記載の発明は、請求項２において、各ハイパスフィルタを構成する抵抗および容量のうち、抵抗（Ｒ１，Ｒ２）を第１の電源（Ｖｄｄ）または第２の電源（Ｖｓｓ）と各トランジスタ（Ｑ２，Ｑ３）の制御電極との間に設け、容量（Ｃ１，Ｃ２）を各トランジスタ（Ｑ２，Ｑ３）の制御電極と電力供給配線あるいは出力ノード（Ｖｏｕｔ）の間に設けたことを特徴としている（図２）。
【００４１】
（４）請求項４記載の半導体装置は、請求項１〜３のいずれか１項に記載の定電圧発生回路を構成要素として具備させた半導体装置である。
【００４２】
【発明の実施の形態】
以下、図面を用いて、本発明の実施例を詳細に説明する。
図１は、本発明に係る定電圧発生回路の実施例を説明するための図であり、電圧安定化回路１０と、定電圧回路２０と、負荷回路３０を示している。定電圧回路２０は誤差増幅器Ａ１とＰ型トランジスタＱ５と抵抗Ｒ３からなり、負荷回路３０は負荷と容量Ｃ３を有する。
【００４３】
本実施例に係る電圧安定化回路１０は一対の安定化回路構成を有する。同図に示すように、その一方の安定化回路構成は、定電流源Ｉ１、Ｐ型トランジスタＱ１およびＱ２、容量Ｃ１、抵抗Ｒ１から構成され、もう一方の安定化回路構成は、定電流源Ｉ１’、Ｎ型トランジスタＱ３およびＱ４、容量Ｃ２、抵抗Ｒ２から構成される。これら一対の安定化回路構成は夫々独立して機能しており、対象とする出力ノードによっては必ずしも充電時と放電時の両方とも必要というわけではなく、充電時に機能する安定化回路（例えば、後述する図６（ａ）、図７（ａ）、図８（ａ）参照）、または放電時に機能する安定化回路（例えば、後述する図６（ｂ）、図７（ｂ）、図８（ｂ）参照）のいずれか一方のみでよい。
【００４４】
Ｐ型トランジスタＱ１、抵抗Ｒ１および容量Ｃ１は、電源Ｖｄｄ〜出力ノードＶｏｕｔ間に接続され、Ｐ型トランジスタＱ１のソースは電源Ｖｄｄに、Ｐ型トランジスタＱ１のゲートおよびドレインは抵抗Ｒ１に接続されるとともに定電流源Ｉ１を介してグランドＶｓｓへ、またＰ型トランジスタＱ２が電源Ｖｄｄ〜出力ノード間に配置され、Ｐ型トランジスタＱ２のソースは電源Ｖｄｄへ、Ｐ型トランジスタＱ２のドレインは出力ノードへ、Ｐ型トランジスタＱ２のゲートは容量Ｃ１と抵抗Ｒ１の接続点に夫々接続される。
【００４５】
一方、Ｎ型トランジスタＱ４、抵抗Ｒ２および容量Ｃ２はグランドＶｓｓ〜出力ノード間に接続される。Ｎ型トランジスタＱ４のソースはグランドＶｓｓに、Ｎ型トランジスタＱ４のゲートおよびドレインは抵抗Ｒ２に接続されるとともに定電流源Ｉ１’を介して電源Ｖｄｄへ、またＮ型トランジスタＱ３がグランドＶｓｓ〜出力ノード間に配置され、Ｎ型トランジスタＱ３のソースはグランドＶｓｓへ、Ｎ型トランジスタＱ３のドレインは出力ノードへ、Ｎ型トランジスタＱ３のゲートは容量Ｃ２と抵抗Ｒ２の接続点に夫々接続される。
【００４６】
なお、図１においては、それぞれ定電流源を有する一対の安定化回路構成を組み合わせて用いているが、図２に示すように、図１の定電流源Ｉ１と定電流源Ｉ１’を一つの定電流源Ｉ１で共通化（兼用）してＰ型トランジスタＱ１とＮ型トランジスタＱ４の間に直列接続し、定電流源Ｉ１を一対の安定化回路構成で兼用するようにしてもよい。また、定電流源Ｉ１の代わりに単純に高抵抗を設ける構成にしてもよい。
【００４７】
以上のように、容量Ｃ１と抵抗Ｒ１、あるいは容量Ｃ２と抵抗Ｒ２で構成されるハイパスフィルタの出力が、それぞれ各電源間に接続されたＰ型トランジスタＱ２とＮ型トランジスタＱ３のゲートに加えられる構成を採用することにより、定常的には容量Ｃ１および容量Ｃ２には出力ノードの設定電圧〜電源間の電圧よりも各トランジスタのしきい値分だけ少ない電圧が充電されてバランスしている。この時、Ｐ型トランジスタＱ２とＮ型トランジスタＱ３はともにオフ状態にある。
【００４８】
次に、負荷変動により出力ノードの電圧が設定電圧より過渡的に変動した時を考える。この場合、その変動量の微分成分が容量を介してＰ型トランジスタＱ２とＮ型トランジスタＱ３のゲートに伝えられこれらのトランジスタを制御する。例えば出力電圧Ｖｏｕｔが上昇した時は直ちにＮ型トランジスタＱ３がオンしてその電圧を放電し、反対に出力電圧Ｖｏｕｔが降下した時は直ちにＰ型トランジスタＱ２がオンして電圧を充電し、その後定電圧を保つ。
【００４９】
なお、Ｐ型トランジスタＱ１およびＮ型トランジスタＱ４は、Ｐ型トランジスタＱ２とＮ型トランジスタＱ３のしきい値Ｖｔｈの影響をキャンセルするためのトランジスタであり、本回路の本来の特性自体は、Ｐ型トランジスタＱ１およびＮ型トランジスタＱ４と組み合わされる定電流源Ｉ１の電流値には左右されない。
【００５０】
図３は、図１に示した回路構成を用いて求めた負荷回路に流れる負荷電流とそのときの出力電圧の時間的変化を示す特性図である。図３において、出力電圧における実線は図２に示した本発明の実施例の回路構成における出力電圧の変化を、出力電圧における破線は図９に示した従来の一般的な定電圧回路における出力電圧の変化を示す図である（図４、図５も同様）。
【００５１】
本例で用いた各素子の具体的な物理値の一例を示すと、抵抗Ｒ１およびＲ２の抵抗値は１００ＭΩ、容量Ｃ１およびＣ２の容量は１０ｐＦ、トランジスタＱ２およびＱ３のＷ／Ｌサイズは５００μ／２μ、定電流源Ｉ１（定電流源Ｉ１’）の電流値は１ｎＡであり、これは十分に現実的な値であり、容易に実現可能である。
【００５２】
図４は、図３における負荷電流の立ち上がり時の出力電圧を拡大して示した図である。同図に示すように、負荷電流の立ち上がり時における出力電圧のアンダーシュートやオーバーシュートは、従来の一般的な定電圧回路の場合に比較して本願回路構成（図２参照）の場合の方が減少しており、より急速に安定状態になることがわかる。
【００５３】
図５は、図３における負荷電流の立ち下がり時の出力電圧を拡大して示した図である。同図に示すように、負荷電流の立ち下がり時における出力電圧は、従来の一般的な定電圧回路の場合は上昇したままであるが（図９の説明参照）、本願回路構成（図４参照）の場合は上昇した後直ちに低下して安定することがわかる。
【００５４】
このように、抵抗と容量からなるハイパスフィルタを設けることにより負荷電流の過渡的な変動時にその微分成分を得、この微分成分によりトランジスタＱ２あるいはＱ３をオン制御して出力電圧を速やかに安定化させるようにしたため、効果的な電圧安定化回路を実現できる。
【００５５】
また上述したように、充電時に機能する安定化回路構成と放電時に機能する安定化回路構成は必ずしも常に両方とも備えている必要はなく、適用する回路によってはいずれか一方のみでよい。図６〜図８は一方の安定化回路構成のみを有する例を示す図であり、これら各図において（ａ）は充電時に機能する安定化回路構成のみを有する例、（ｂ）は放電時に機能する安定化回路構成のみを有する例を示している。
【００５６】
なお、図１、図２、図６（ａ）または図６（ｂ）では、ハイパスフィルタと電源（ＶｄｄまたはＶｓｓ）の間に充電または放電を行うトランジスタ（Ｐ型トランジスタＱ２またはＮ型トランジスタＱ３）のしきい値Ｖｔｈと同等の電圧を発生する一導電性の飽和結線されたトランジスタ（Ｐ型トランジスタＱ１およびＮ型トランジスタＱ４）を設けているが、該しきい値Ｖｔｈと同等の電圧を発生する構成としては必ずしもトランジスタである必要はなく、しきい値Ｖｔｈと同等の電圧を発生する電圧源であれば如何なるものであってもよい。
【００５７】
図７（ａ）はハイパスフィルタと電源Ｖｄｄの間に充電を行うトランジスタＱ２のしきい値Ｖｔｈと同等の電圧を発生する電圧源を設けた回路図であり、図７（ｂ）はハイパスフィルタと電源Ｖｓｓの間に放電を行うトランジスタＱ３のしきい値Ｖｔｈと同等の電圧を発生する電圧源を設けた回路図である。しかし、該電圧源として図１，図２，図６に示したように充放電を行うトランジスタ（Ｑ２，Ｑ３）と同様のプロセスで作製されるトランジスタ（Ｑ１，Ｑ４）を用いるようにすればプロセスによるバラツキが少なくなり安定した動作を行う安定化回路が得られる。
【００５８】
以上、図１，図２，図６，および図７を用いて説明したように、Ｐ型トランジスタＱ２とＮ型トランジスタＱ３のしきい値Ｖｔｈの影響をトランジスタまたは電圧源を用いてキャンセルすることにより、遅延時間が短く、且つ占有面積が少なく、定常的な無効電流が極めて微小である電圧安定化回路を実現することができる。特に図１，図２、図６に示すように、充放電を行うトランジスタのしきい値Ｖｔｈの影響を、同様な構造を有するトランジスタを用いてキャンセルするようにすれば、簡単な構成で、プロセスによるバラツキを受けにくい、安定した動作の電圧安定化回路を実現することができる。
【００５９】
なお、Ｐ型トランジスタＱ２とＮ型トランジスタＱ３のしきい値Ｖｔｈの影響をキャンセルする必要がなければ、単に、図８（ａ）に示すように充電用トランジスタＱ２のゲートにハイパスフィルタを、および／または図８（ｂ）に示すように放電用トランジスタＱ３のゲートにハイパスフィルタを設けるようにしてもよい。この構成によれば、非常に簡単な構成で、定常的にノード電圧を制御する系には何ら影響を与えず、負荷変動により出力ノードの電圧が過渡的に変動した場合に、その微分成分にのみに応答して出力電圧を速やかに安定化させることができるようになる。
【００６０】
以上、特に電圧安定化回路へ適用した場合の実施例を中心に本発明を説明したが、本発明は直接説明した電圧安定化回路や電圧発生回路に限らず、電圧変動が発生した場合に、速やかに安定化させる必要がある回路を含む全ての回路に適用可能であり、またこのような電圧安定化回路や電圧発生回路を組み込むことによって同様の効果を有する半導体装置を得ることができる。
【００６４】
【発明の効果】
請求項１〜３および４記載の発明によれば、オーバーシュートやアンダーシュート発生時に速やかに出力電圧を回復させ安定化ならしめることが可能で、かつ構成が簡単でプロセスによるバラツキを受けにくく、動作が安定で、遅延時間が短く、且つ占有面積が少なく、定常的な無効電流が極めて微小である定電圧発生回路および半導体装置を実現可能である。
【図面の簡単な説明】
【図１】本発明に係る電圧安定化回路の実施例を説明するための図である。
【図２】図１の変形例で、定電流源を兼用した例を示す図である。
【図３】図２に示した回路構成を用いて求めた負荷回路に流れる負荷電流とそのときの出力電圧の時間的変化を示す特性図である。
【図４】図３における負荷電流の立ち上がり時の出力電圧を拡大して示した図である。
【図５】図３における負荷電流の立ち下がり時の出力電圧を拡大して示した図である。
【図６】一方の安定化回路構成のみを有する例を示す図である（その１：ハイパスフィルタを用いた例）。
【図７】一方の安定化回路構成のみを有する例を示す図である（その２：電圧源を用いた例）。
【図８】一方の安定化回路構成のみを有する例を示す図である（その３：トランジスタを用いた例）。
【図９】従来の一般的な定電圧回路の構成を説明するための図である。
【図１０】特許第３０８５５６２号公報に開示された内部降圧回路，配線等価回路，および負荷回路の回路構成例を説明するための図である。
【図１１】特開２０００−４７７４０号公報に開示された電圧補助回路を含む半導体集積回路の構成を説明するための図である。
【図１２】先願発明（特願２０００−１３８４８９号）に係る基準電圧発生回路の一例を説明するための図である。
【符号の説明】
１０：電圧安定化回路、２０：定電圧回路、３０：負荷回路、
Ｉ１，Ｉ１’：定電流源、Ｑ１〜Ｑ５：トランジスタ、Ｃ１〜Ｃ３：容量、Ｒ１〜Ｒ３：抵抗、Ｖｄｄ：電源（第１の電源）、Ｖｓｓ：電源（第２の電源）、Ｖｏｕｔ：出力ノード（または出力電圧）、Ｖｔｈ：しきい値（またはしきい値Ｖｔｈを有する電圧源）、Ａ１：誤差増幅器。

Claims (4)

1. 定電圧回路と、
   該定電圧回路の出力ノードと第１の電源の間に設けられ、第１の電極が前記第１の電源に接続され、第２の電極が前記電力供給配線あるいは前記出力ノードに接続され、制御電極が前記電力供給配線あるいは前記出力ノードと前記第１の電源の間に形成された第１のハイパスフィルタの出力点に接続された第１のトランジスタと、
   前記定電圧回路の出力ノードと第２の電源の間に設けられ、第１の電極が前記第２の電源に接続され、第２の電極が前記電力供給配線あるいは前記出力ノードに接続され、制御電極が前記電力供給配線あるいは前記出力ノードと前記第２の電源の間に形成された第２のハイパスフィルタの出力点に接続された第２のトランジスタと、
   前記第１の電源と前記第２の電源の間に直列に接続された、飽和結線された第３のトランジスタと定電流源あるいは抵抗と飽和結線された第４のトランジスタを有し、
   前記第１のハイパスフィルタが前記第３のトランジスタと前記定電流源あるいは抵抗との接続点に接続され、
   前記第２のハイパスフィルタが前記定電流源あるいは抵抗と前記第４のトランジスタとの接続点に接続されたことを特徴とする定電圧発生回路。
2. 請求項１に記載の定電圧発生回路であって、
   前記第１および第２のハイパスフィルタは、それぞれ抵抗と容量の直列接続で構成され、前記各ハイパスフィルタの出力点は抵抗と容量の接続点であることを特徴とする定電圧発生回路。
3. 請求項２に記載の定電圧発生回路であって、
   前記各ハイパスフィルタを構成する抵抗および容量のうち、前記抵抗は前記第１または第２の電源と前記各トランジスタの制御電極との間に直列に設けられ、前記容量は前記各トランジスタの制御電極と前記電力供給配線あるいは前記出力ノードの間に直列に設けられることを特徴とする定電圧発生回路。
4. 請求項１〜３のいずれか１項に記載の定電圧発生回路を具備する半導体装置。

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