JP4840305B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4840305B2 JP4840305B2 JP2007238774A JP2007238774A JP4840305B2 JP 4840305 B2 JP4840305 B2 JP 4840305B2 JP 2007238774 A JP2007238774 A JP 2007238774A JP 2007238774 A JP2007238774 A JP 2007238774A JP 4840305 B2 JP4840305 B2 JP 4840305B2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- thin
- semiconductor device
- lead frame
- external electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
- H10W74/142—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations exposing the passive side of the semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
凹凸状の上面と、平坦な下面を備えた領域を複数有する板状体からなり、
この板状体の複数の領域のそれぞれは、
複数のパッド電極を備えた第1の半導体チップを搭載するための肉厚の第1の部分と、
この第1の部分の外側に上記第1の半導体チップのパッド電極に対応して配置された各々の外部電極部を構成するために設けられた複数の第1の肉厚部と、
複数のパッド電極を備えた第2の半導体チップを搭載するための肉薄の第2の部分と、
この第2の部分の外側に上記第2の半導体チップのパッド電極に対応して配置された各々の外部電極部を構成するために設けられた複数の第2の肉厚部と、
この複数の第1の肉厚部および複数の第2の肉厚部のそれぞれを囲繞するように設けられた肉薄部とを備えてなるリードフレームを用い、
上記第1の部分に搭載した上記第1の半導体チップの複数のパッド電極と、上記複数の第1の肉厚部との間を第1の接続手段で電気的に接続し、
さらに上記第2の部分に搭載した上記第2の半導体チップの複数のパッド電極と、上記複数の第2の肉厚部との間を第2の接続手段で電気的に接続した後、
上記第1および第2の半導体チップ、上記複数の第1の肉厚部の上面、上記複数の第2の肉厚部の上面、上記肉薄部の上面、および上記接続手段を、封止樹脂層により一体に封止し、
上記肉薄部及び上記肉薄の第2の部分をエッチングで除去することにより、上記複数の第1の肉厚部を外部への接続部位を構成する外部電極部として互いに電気的に分離し、上記複数の第2の肉厚部を、外部への接続部位を構成する外部電極部として互いに電気的に分離することを特徴とするものである。
図1(a)は半導体装置の構成を示す断面図、図1(b)は図1(a)の底面図である。図2(a)は単列に配置されたこの実施の形態1の配線基材として用いられるリードフレームの平面図、図2(b)は図2(a)における矢視IIb−IIb線から見た断面図、図2(c)は図2(a)における矢視IIc−IIc線から見た断面図である。
図8(a)はこの発明の実施の形態2の半導体装置の構成を示す断面図、図8(b)は図8(a)の底面図である。図9(a)はこの実施の形態2の配線基材として用いられるリードフレームの平面図、図9(b)は図9(a)における矢視IXb-IXb線から見た断面図、図9(c)は図9(a)における矢視IXc-IXc線から見た断面図である。
Claims (1)
- 凹凸状の上面と、平坦な下面を備えた領域を複数有する板状体からなり、
この板状体の複数の領域のそれぞれは、
複数のパッド電極を備えた第1の半導体チップを搭載するための肉厚の第1の部分と、
この第1の部分の外側に上記第1の半導体チップのパッド電極に対応して配置された各々の外部電極部を構成するために設けられた複数の第1の肉厚部と、
複数のパッド電極を備えた第2の半導体チップを搭載するための肉薄の第2の部分と、
この第2の部分の外側に上記第2の半導体チップのパッド電極に対応して配置された各々の外部電極部を構成するために設けられた複数の第2の肉厚部と、
この複数の第1の肉厚部および複数の第2の肉厚部のそれぞれを囲繞するように設けられた肉薄部とを備えてなるリードフレームを用い、
上記第1の部分に搭載した上記第1の半導体チップの複数のパッド電極と、上記複数の第1の肉厚部との間を第1の接続手段で電気的に接続し、
さらに上記第2の部分に搭載した上記第2の半導体チップの複数のパッド電極と、上記複数の第2の肉厚部との間を第2の接続手段で電気的に接続した後、
上記第1および第2の半導体チップ、上記複数の第1の肉厚部の上面、上記複数の第2の肉厚部の上面、上記肉薄部の上面、および上記接続手段を、封止樹脂層により一体に封止し、
上記肉薄部及び上記肉薄の第2の部分をエッチングで除去することにより、上記複数の第1の肉厚部を外部への接続部位を構成する外部電極部として互いに電気的に分離し、上記複数の第2の肉厚部を、外部への接続部位を構成する外部電極部として互いに電気的に分離することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007238774A JP4840305B2 (ja) | 2007-09-14 | 2007-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007238774A JP4840305B2 (ja) | 2007-09-14 | 2007-09-14 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25130799A Division JP2001077232A (ja) | 1999-09-06 | 1999-09-06 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008028414A JP2008028414A (ja) | 2008-02-07 |
| JP4840305B2 true JP4840305B2 (ja) | 2011-12-21 |
Family
ID=39118664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007238774A Expired - Fee Related JP4840305B2 (ja) | 2007-09-14 | 2007-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4840305B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102008064428B4 (de) | 2008-12-22 | 2016-02-25 | Austriamicrosystems Ag | Chipaufbau und Verfahren zur Herstellung eines Chipaufbaus |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2517465B2 (ja) * | 1990-09-28 | 1996-07-24 | 三洋電機株式会社 | リ―ドフレ―ム |
| JPH10335366A (ja) * | 1997-05-30 | 1998-12-18 | Sanyo Electric Co Ltd | 半導体装置 |
| JPH11135546A (ja) * | 1997-10-31 | 1999-05-21 | Nec Corp | 樹脂封止型半導体装置及びその製造方法 |
-
2007
- 2007-09-14 JP JP2007238774A patent/JP4840305B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008028414A (ja) | 2008-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN206259346U (zh) | 半导体封装件和电子器件 | |
| JP3793628B2 (ja) | 樹脂封止型半導体装置 | |
| US8133759B2 (en) | Leadframe | |
| JP3155741B2 (ja) | Cspのbga構造を備えた半導体パッケージ | |
| KR101131353B1 (ko) | 반도체 장치 | |
| JP2001077232A (ja) | 半導体装置およびその製造方法 | |
| US20060255438A1 (en) | Lead frame and resin-encapsulated semiconductor device | |
| US8981575B2 (en) | Semiconductor package structure | |
| JP2008306128A (ja) | 半導体装置およびその製造方法 | |
| JP5232394B2 (ja) | 半導体装置の製造方法 | |
| US8592962B2 (en) | Semiconductor device packages with protective layer and related methods | |
| CN100446201C (zh) | 半导体器件 | |
| JP2001077287A (ja) | 半導体装置用リードフレーム | |
| JP5278037B2 (ja) | 樹脂封止型半導体装置 | |
| JP7618072B2 (ja) | 半導体装置及びその製造方法 | |
| CN100568498C (zh) | 半导体器件及其制造方法 | |
| CN101325190A (zh) | 导线架上具有图案的四方扁平无引脚封装结构 | |
| CN101325191B (zh) | 芯片上具有图案的四方扁平无引脚封装方法 | |
| JP4840305B2 (ja) | 半導体装置の製造方法 | |
| CN217334014U (zh) | 半导体器件 | |
| JP5561072B2 (ja) | 半導体装置の製造方法 | |
| JP5025443B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| JP4732138B2 (ja) | 半導体装置及びその製造方法 | |
| CN101174599A (zh) | 半导体器件和半导体器件的制造方法 | |
| JP5378643B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100521 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101012 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101019 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110705 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110815 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110906 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110919 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141014 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |