JP4841082B2

JP4841082B2 - 不揮発性半導体記憶装置の製造方法

Info

Publication number: JP4841082B2
Application number: JP2001269676A
Authority: JP
Inventors: 健二斉藤
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2001-09-06
Filing date: 2001-09-06
Publication date: 2011-12-21
Anticipated expiration: 2021-09-06
Also published as: JP2003078049A

Description

【０００１】
【発明の属する技術分野】
この発明は、自己整合型ソース線形成方法を用いた不揮発性半導体記憶装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
図４は従来の不揮発性半導体記憶装置を示す平面図であり、図５，６は図４のＡ−Ａ’およびＢ−Ｂ’部の製造方法を示す工程断面図である。図５，６に従って順次説明を行なう。
【０００３】
まず、図５（ａ）に示すように、半導体基板１上に選択的に（この場合、Ａ−Ａ’断面）素子分離絶縁膜２を形成する。その後、半導体基板１および素子分離絶縁膜２上に熱酸化法によりゲート酸化膜３を形成する。さらにＣＶＤ法により浮遊ゲート用導電膜４であるＰｏｌｙ−Ｓｉ膜またはＤｏｐｅｄＰｏｌｙ−Ｓｉ膜を堆積する。
【０００４】
さらに、浮遊ゲート用導電膜４上に第１の層間絶縁膜５、制御ゲート用導電膜６であるＰｏｌｙ−Ｓｉ膜またはＤｏｐｅｄＰｏｌｙ−Ｓｉ膜、高融点金属膜７を順次堆積する。その後、シリコン酸化膜を形成し、写真製版および異方性エッチングを施して制御ゲート形成のためのシリコン酸化膜マスク８ａを形成する。
【０００５】
次に、図５（ｂ）に示すように、シリコン酸化膜マスク８ａを用いて、高融点金属膜７、制御ゲート用導電膜６、第１の層間絶縁膜５、浮遊ゲート用導電膜４に異方性ドライエッチングを施す。その結果、高融点金属膜７、制御ゲート用導電膜６からなる制御ゲート６ａ，７ａ、浮遊ゲート用導電膜４からなる浮遊ゲート４ａを備えたゲート電極を形成する。
その後、イオン注入によりソース・ドレイン領域９を形成する（Ｂ−Ｂ’断面）。
【０００６】
次に、図５（ｃ）に示すように、自己整合的にソース線を形成するためのマスクとしてフォトレジストパターン１０を形成する。
次に、図６（ａ）に示すように、フォトレジストパターン１０をマスクとして異方性ドライエッチングを施して、後にソース線となる部分上に形成されている素子分離絶縁膜２を除去する。その後、イオン注入により自己整合的にソース線１１を形成する。
【０００７】
このとき、図６（ａ）に示すように、フォトレジストパターン１０をマスクとして素子分離絶縁膜２の異方性ドライエッチングを施していることから、浮遊ゲート４ａ、第１の層間絶縁膜５ａ、制御ゲート６ａ，７ａからなるゲート電極側壁とソース線１１上にレジストポリマ１２が付着してしまう。
また、素子分離絶縁膜２除去時にシリコン酸化膜マスク８ａの一部も同時に除去されてしまい、制御ゲート上面７ａの高融点金属膜が露出してしまう。
【０００８】
次に、図６（ｂ）に示すように、フォトレジストパターン１０を除去した後、熱処理を行ない、ソース・ドレイン９，１１の拡散と、記憶保持性能を向上させるための側壁酸化膜１３を形成する。
その後、ＣＶＤ法により第２の層間絶縁膜１４を全面に堆積した後、写真製版処理および異方性ドライエッチングを施して、ドレインコンタクト１５を形成する。これにより、電気的導通を取り自己整合型ソース線を使用した不揮発性半導体記憶装置を完成する。
【０００９】
【発明が解決しようとする課題】
従来の不揮発性半導体記憶装置および製造方法は以上のようであり、図６（ａ）に示すように、ソース線１１を自己整合的に形成するためのマスクとして、フォトレジストパターン１０を使用していることから、浮遊ゲート４ａ、第１の層間絶縁膜５ａ、制御ゲート６ａ，７ａからなるゲート電極側壁とソース線１１上にレジストポリマ１２が付着してしまう。
【００１０】
その結果、図６（ｂ）の工程において、側壁酸化膜１３を形成する際に不純物汚染された側壁酸化膜が形成されてしまい、記憶保持性能を劣化させてしまうという問題点があった。
【００１１】
また、制御ゲート電極を形成するためのマスクがシリコン酸化膜で形成されているために、図６（ａ）に示すように、ソース線上に形成されている素子分離絶縁膜２を除去する際に、シリコン酸化膜マスク８ａも同時にエッチングされてしまい、制御ゲートの上面７ａが露出する。
【００１２】
その結果、図６（ｂ）の工程において、側壁酸化膜１３を形成する際の熱処理によって、制御ゲートの上面７ａに使用されている高融点金属膜が酸素雰囲気中に直接曝されて酸化されることになり、高融点金属膜の黒変、抵抗上昇、剥がれ等が発生するという問題点があった。
【００１３】
この発明は上記のような問題点を解消するためになされたもので、自己整合型ソース線形成方法において、ソース線形成時のマスクとしてフォトレジストを使用せず、制御ゲートの上面の露出を防止することのできる不揮発性半導体記憶装置およびその製造方法を提供することを目的としている。
【００１４】
【課題を解決するための手段】
この発明の請求項１に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に選択的に素子分離絶縁膜を形成し、浮遊ゲート用導電膜、層間絶縁膜、制御ゲート用導電膜、高融点金属膜を順次形成する工程と、制御ゲート用導電膜上に、第１のシリコン窒化膜からなる制御ゲート形成用マスクを形成する工程と、制御ゲート形成用マスクを用いて、高融点金属膜、制御ゲート用導電膜、層間絶縁膜、浮遊ゲート用導電膜を順次エッチングして、制御ゲート、層間絶縁膜、浮遊ゲートからなるゲート電極を形成する工程と、ゲート電極を含む半導体基板全面上に、制御ゲート形成用マスクと同材質の膜でかつ制御ゲート形成用マスクの膜厚よりも薄い第２のシリコン窒化膜を形成する工程と、第２のシリコン窒化膜上にフォトレジストパターンを形成し、フォトレジストパターンをマスクとして、第２のシリコン窒化膜をエッチングする工程と、フォトレジストパターンを除去した後、第１のシリコン窒化膜と第２のシリコン窒化膜とをマスクとして、素子分離絶縁膜を除去してイオン注入を行ない、自己整合的にソース線を形成する工程と、第２のシリコン窒化膜を除去した後、熱処理を行ないゲート電極全面に側壁酸化膜を形成する工程とを備えている。
【００１８】
【発明の実施の形態】
実施の形態１．
図１はこの発明の不揮発性半導体記憶装置を示す平面図であり、図２，３は図１のＡ−Ａ’およびＢ−Ｂ’部の製造方法を示す工程断面図である。図２，３に従って順次説明を行なう。
【００１９】
まず、図２（ａ）に示すように、半導体基板１上に選択的に（この場合、Ａ−Ａ’断面）素子分離絶縁膜２を形成する。その後、半導体基板１および素子分離絶縁膜２上に熱酸化法によりゲート酸化膜３を形成する。さらにＣＶＤ法により浮遊ゲート用導電膜４であるＰｏｌｙ−Ｓｉ膜またはＤｏｐｅｄＰｏｌｙ−Ｓｉ膜４、第１の層間絶縁膜５、制御ゲート用導電膜６であるＰｏｌｙ−Ｓｉ膜またはＤｏｐｅｄＰｏｌｙ−Ｓｉ膜、さらにゲート電極の抵抗値を下げるためにスパッタ法またはＣＶＤ法によりＷＳｉ２またはＴｉＳｉ等の高融点金属膜７を堆積する。
その後、高融点金属膜７上にＣＶＤ法により２００〜２５０ｎｍ程度堆積する。第１のシリコン窒化膜１６を形成し、写真製版および異方性エッチングを施して制御ゲート形成のための第１のシリコン窒化膜マスク１６ａを形成する。
【００２０】
次に、図２（ｂ）に示すように、第１のシリコン窒化膜マスク１６ａを用いて、高融点金属膜７、制御ゲート用導電膜６、第１の層間絶縁膜５、浮遊ゲート用導電膜４に異方性ドライエッチングを施す。その結果、高融点金属膜７、制御ゲート用導電膜６からなる制御ゲート６ａ，７ａ、浮遊ゲート用導電膜４からなる浮遊ゲート４ａを備えたゲート電極を形成する。
その後、イオン注入によりソース・ドレイン領域９を形成する（Ｂ−Ｂ’断面）。
【００２１】
次に、図２（ｃ）に示すように、全面に第２のシリコン窒化膜１７をＣＶＤ法で第１のシリコン窒化膜１６よりも薄く５０〜１００ｎｍ程度堆積する。この第２のシリコン窒化膜１７は後に自己整合的にソース線を形成するためのマスクとなる。
次に、図３（ａ）に示すように、第２のシリコン窒化膜１７上にフォトレジストパターン１０を形成し、フォトレジストパターン１０をマスクとして第２のシリコン窒化膜１７に異方性ドライエッチングを施して、第２のシリコン窒化膜マスク１７ａを形成する。
【００２２】
次に、図３（ｂ）に示すように、フォトレジストパターン１０を除去し、第１および第２のシリコン窒化膜マスク１６ａ，１７ａをマスクとして異方性ドライエッチングを施して、後にソース線となる部分上に形成されている素子分離絶縁膜２を除去する。その後、イオン注入により自己整合的にソース線１１を形成する。
【００２３】
このとき、フォトレジストパターンではなく第１および第２のシリコン窒化膜マスク１６ａ、１７ａをマスクとして異方性ドライエッチングを施していることから、浮遊ゲート４ａ、第１の層間絶縁膜５ａ、制御ゲート６ａ，７ａからなるゲート電極側壁とソース線１１上にレジストポリマが付着することがない。
【００２４】
次に、図３（ｃ）に示すように、全面に異方性ドライエッチングを施して、第２のシリコン窒化膜１７ａを除去する。
この時、第２のシリコン窒化膜マスク１７ａは第１のシリコン窒化膜マスク１６aよりも膜厚を薄く形成しているので、第２のシリコン窒化膜マスク１７aを除去しても制御ゲート上全面に第１のシリコン窒化膜マスク１６ａが残存し、制御ゲート上面７ａの高融点金属膜が露出することはない。
【００２５】
次に、図３（ｄ）に示すように、熱処理を行ない、ソース・ドレイン９，１１の拡散と、記憶保持性能を向上させるための側壁酸化膜１３を形成する。
このとき、制御ゲート上面７ａが露出することなく、高融点金属が酸化されることもない。また、レジストポリマの付着もないことから、側壁酸化膜１３の不純物汚染も防止できる。
【００２６】
その後、ＣＶＤ法により第２の層間絶縁膜１４を全面に堆積した後、写真製版処理および異方性ドライエッチングを施して、ドレインコンタクト１５を形成する。これにより、電気的導通を取り自己整合型ソース線を使用した不揮発性半導体記憶装置を完成する。
【００２７】
このように、シリコン窒化膜をマスクとして自己整合型ソース線形成を行なったので、レジストポリマによって側壁酸化膜が汚染されることを防止でき、
素子分離酸化膜２を除去する際の、制御ゲート上のシリコン窒化膜マスクの消失を防止でき、制御ゲート上面の高融点金属膜の酸化を防止できる。
【００２８】
【発明の効果】
以上のようにこの発明によれば、制御ゲート上面全体に上記制御ゲート形成用マスクを備えるようにしたので、自己整合的にソース線を形成する際に、制御ゲート上面が露出することを防止できる。
【００２９】
また、制御ゲート上部が高融点金属膜であり、制御ゲート形成用マスクがシリコン窒化膜であるので、自己整合的にソース線を形成する際の素子分離絶縁膜を除去時に制御ゲート形成用マスクの一部が同時に除去されることがない。従って、制御ゲート上部の高融点金属膜が露出することを防止できる。
【００３０】
また、この発明の自己整合的にソース線を形成するためのマスクを形成する工程が、制御ゲート形成用マスクと同材質の膜を、上記の膜厚制御ゲート形成用マスクよりも薄く全面に形成し、写真製版および異方性エッチングを施して形成する工程であるので、自己整合的にソース線を形成するためのマスクを除去しても、制御ゲート形成用マスクは制御ゲートの上面全体に残存し、良好な制御ゲートを形成できる不揮発性半導体記憶装置の製造方法が得られる。
【００３１】
また、制御ゲート形成用マスクおよび自己整合的にソース線を形成するためのマスクがシリコン窒化膜で形成されているので、自己整合型ソース線形成時の素子分離酸化膜除去時において、レジストポリマの付着を防止でき、それによる側壁酸化膜の汚染を防止できる。また、素子分離酸化膜の除去時に制御ゲート形成用マスクがエッチングされることなく、制御ゲートの上面全体に残存し、良好な制御ゲートを形成できる不揮発性半導体記憶装置の製造方法が得られる。
【図面の簡単な説明】
【図１】この発明の不揮発性半導体記憶装置を示す平面図である。
【図２】図１のＡ−Ａ’およびＢ−Ｂ’部の製造方法を示す工程断面図である。
【図３】図１のＡ−Ａ’およびＢ−Ｂ’部の製造方法を示す工程断面図である。
【図４】従来の不揮発性半導体記憶装置を示す平面図である。
【図５】図４のＡ−Ａ’およびＢ−Ｂ’部の製造方法を示す工程断面図である。
【図６】図４のＡ−Ａ’およびＢ−Ｂ’部の製造方法を示す工程断面図である。
【符号の説明】
１半導体基板、２素子分離絶縁膜、４浮遊ゲート用導電膜、
５第１の層間絶縁膜、６制御ゲート用導電膜、７高融点金属膜、
４ａ浮遊ゲート、６ａ，７ａ制御ゲート、１１ソース線、
１３側壁酸化膜、１６第１のシリコン窒化膜、
１６ａ第１のシリコン窒化膜マスク、１７第２のシリコン窒化膜、
１７ａ第２のシリコン窒化膜マスク。

Claims

半導体基板上に選択的に素子分離絶縁膜を形成し、浮遊ゲート用導電膜、層間絶縁膜、制御ゲート用導電膜、高融点金属膜を順次形成する工程と、
前記制御ゲート用導電膜上に、第１のシリコン窒化膜からなる制御ゲート形成用マスクを形成する工程と、
前記制御ゲート形成用マスクを用いて、前記高融点金属膜、前記制御ゲート用導電膜、前記層間絶縁膜、前記浮遊ゲート用導電膜を順次エッチングして、制御ゲート、層間絶縁膜、浮遊ゲートからなるゲート電極を形成する工程と、
前記ゲート電極を含む前記半導体基板全面上に、前記制御ゲート形成用マスクと同材質の膜でかつ前記制御ゲート形成用マスクの膜厚よりも薄い第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜上にフォトレジストパターンを形成し、前記フォトレジストパターンをマスクとして、前記第２のシリコン窒化膜をエッチングする工程と、
前記フォトレジストパターンを除去した後、前記第１のシリコン窒化膜と前記第２のシリコン窒化膜とをマスクとして、前記素子分離絶縁膜を除去してイオン注入を行ない、自己整合的にソース線を形成する工程と、
前記第２のシリコン窒化膜を除去した後、熱処理を行ない前記ゲート電極全面に側壁酸化膜を形成する工程とを備えた不揮発性半導体記憶装置の製造方法。