JP4841839B2 - データラッチ回路及び電子機器 - Google Patents
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Description
【技術分野】
【０００１】
本発明は、デジタル信号を取り込むデータラッチ回路に関する。また、本発明は、そのデータラッチ回路を駆動回路の一部に用いたアクティブマトリクス型表示装置に関する。また、本発明は、そのアクティブマトリクス型表示装置を用いた電子機器に関する。
【背景技術】
【０００２】
近年、液晶表示装置や発光装置などのアクティブマトリクス型表示装置は、携帯機器向け等の需要の増加から、それらの開発が進められている。特に絶縁体上に多結晶半導体（ｐｏｌｙ−Ｓｉ；ポリシリコン）により形成された薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）を用いて画素回路及び駆動回路（以下まとめて「内部回路」と称する。）を一体形成する技術は活発に開発が進められている。内部回路はソース信号線駆動回路及びゲート信号線駆動回路等を有しており、これらの駆動回路等がマトリクス状に配置された画素回路を制御する。
【０００３】
また、内部回路は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等を介して、コントローラＩＣ等（以下「外部回路」と称する。）と接続され、その動作が制御される。一般的に、外部回路に用いるＩＣの駆動電圧（即ち信号の振幅）は、低消費電力化の観点から、内部回路の駆動電圧と比較して小さくなっている。現状では、外部回路には３．３Ｖの電圧で動作するＩＣが用いられるのが一般的ではあるが、内部回路の動作電圧は１０Ｖ程度と外部回路と比較して高い。そのため、３．３Ｖの信号を外部回路から内部回路に入力する際、レベルシフト回路等で信号の振幅を１０Ｖ程度に変換する必要がある。
【０００４】
しかし、外部回路においてレベルシフトする場合には、レベルシフトＩＣ、電源ＩＣ等の部品の増加、消費電力の増加等の問題が生じる。一方、内部回路においてシフトレジスタやデータラッチ回路等に入力する前にレベルシフトする場合には、レイアウト面積の増加、消費電力の増加、高周波動作が困難等の問題が生じる。よって、外部回路からの低電圧の振幅の信号をそのまま内部回路の駆動回路を構成するシフトレジスタやデータラッチ回路等に入力して、正確に動作させる方式が求められている（以下、この方式を「低電圧駆動」と称する。）。
【０００５】
アクティブマトリクス型表示装置における駆動方法としては、デジタル駆動方式とアナログ駆動方式がある。デジタル駆動方式を用いる場合、内部回路を構成するソース信号線駆動回路内には、シフトレジスタからのサンプリングパルスによって順次デジタルの映像信号を取り込むデータラッチ回路が必要となる。
【０００６】
データラッチ回路には、低電圧信号入力を考慮したものもある（以下の特許文献１参照。）。
【０００７】
しかし、低電圧信号入力に対応したデータラッチ回路においては、ＴＦＴの諸特性のばらつきの影響により、誤作動してしまう場合がある。
ここで、一般的な従来型データラッチ回路を図２（Ａ）に示す。前記データラッチ回路はクロックドインバータ２００５及びインバータ２００６を有し、前記クロックドインバータ２００５は直列に接続されたＰ型ＴＦＴ２００１及び２００２、並びにＮ型ＴＦＴ２００３及び２００４を有する。Ｐ型ＴＦＴ２００１のゲート電極にはシフトレジスタからのサンプリングパルス（ＬＡＴ）が入力され、ソース電極は電源ＶＤＤが供給されるような接続構造をとる。Ｎ型ＴＦＴ２００４のゲート電極にはサンプリングパルス（ＬＡＴ）の反転パルス（ＬＡＴＢ）が入力され、ソース電極は電源ＶＳＳが供給されるような接続構造をとる。Ｐ型ＴＦＴ２００２及びＮ型ＴＦＴ２００３のゲート電極にはデジタル信号（ＤＡＴＡ）が入力される。また、Ｐ型ＴＦＴ２００２及びＮ型ＴＦＴ２００３のドレイン電極はインバータ２００６に接続されている。
【０００８】
図２（Ｂ）に、図２（Ａ）の従来形データラッチ回路のタイミングチャートを示す。図２（Ａ）及び（Ｂ）を用い従来型データラッチ回路の動作を説明する。なお、入力されるデジタル信号（以下「データ信号」と称する。）はデジタル形式であり、「１」を表現する電位と、「０」を表現する電位とを有する信号である。本明細書においては、如何なる場合にも、その電位を問わず、「１」を表現する電位レベルを「Ｈレベル」、「０」を表現する電位レベルを「Ｌレベル」と表記する。なお、特別の記載がない限り、その電位の高低は、Ｌレベル＜Ｈレベルとする。
【０００９】
まず期間Ｔ１において、シフトレジスタからＬレベルのサンプリングパルス（ＬＡＴ）が入力され、ＬＡＴがＬレベル、ＬＡＴＢがＨレベルとなり、Ｐ型ＴＦＴ２００１及びＮ型ＴＦＴ２００４がオンする。この時、ＤＡＴＡがＨレベルであると、Ｐ型ＴＦＴ２００２がオフ、且つＮ型ＴＦＴ２００３がオンし、クロックドインバータ２００５はＶＳＳを出力する。逆に、ＤＡＴＡがＬレベルであると、Ｐ型ＴＦＴ２００２がオン、且つＮ型ＴＦＴ２００３がオフし、クロックドインバータ２００５はＶＤＤを出力する。
【００１０】
【特許文献１】
特開平１１−１８４４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前記従来型データラッチ回路において、低電圧駆動を行う場合、つまり外部回路からのデジタル信号ＤＡＴＡをそのまま入力する場合について、その駆動を図２（Ａ）及び（Ｂ）を用いて説明する。ここで、ＶＳＳは−２Ｖ、ＶＤＤは５Ｖ、ＬＡＴ及びＬＡＴＢのＨレベルは５Ｖ、Ｌレベルは−２Ｖ、ＤＡＴＡのＨレベルは３Ｖ、Ｌレベルは０Ｖとする。
【００１２】
まず期間Ｔ１において、シフトレジスタからサンプリングパルス、ＬＡＴが入力され、ＬＡＴがＨレベル（５Ｖ）、ＬＡＴＢがＬレベル（−２Ｖ）となり、Ｐ型ＴＦＴ２００１及びＮ型ＴＦＴ２００４がオンする。この時、ＤＡＴＡがＨレベル（３Ｖ）であると、Ｐ型ＴＦＴ２００２がオフ、且つＮ型ＴＦＴ２００３がオンし、クロックドインバータ２００５はＶＳＳを出力する。しかしこの時、Ｐ型ＴＦＴ２００２の閾値電圧｜ＶＴＨ｜が２Ｖ以下であると、Ｐ型ＴＦＴ２００２もオンしてしまいリーク電流が流れる。
【００１３】
さらに、Ｐ型ＴＦＴ２００２及びＮ型ＴＦＴ２００３の諸特性、特に閾値特性がばらつき、その結果、Ｐ型ＴＦＴ２００２の｜Ｖｇｓ｜＝２Ｖにおけるオン電流が、Ｎ型ＴＦＴ２００３の｜Ｖｇｓ｜＝５Ｖにおけるオン電流を上回ると、論理が逆転し、クロックドインバータ２００５の出力は、ＶＳＳとはならず、ＶＤＤとなってしまうことになる。
【００１４】
反対にＤＡＴＡがＬレベル（０Ｖ）である場合において、Ｎ型ＴＦＴ２００３の｜ＶＴＨ｜が２Ｖ以下であると、Ｎ型ＴＦＴ２００３もオンしてしまいリーク電流が流れ、さらには、Ｎ型ＴＦＴ２００３の｜Ｖｇｓ｜＝２Ｖにおけるオン電流が、Ｐ型ＴＦＴ２００２の｜Ｖｇｓ｜＝５Ｖにおけるオン電流を上回ると、論理が逆転し、クロックドインバータ２００５の出力は、ＶＤＤとはならず、ＶＳＳとなってしまうことになる。
【００１５】
本発明は上記の問題点を鑑みてなされたものであり、ＴＦＴの特性ばらつきの影響を受けにくく、低消費電力、高周波動作が可能なデータラッチ回路を提供することを課題とするものである。
【課題を解決するための手段】
【００１６】
本発明は、データラッチ回路において、データ信号がＨレベルであるか又はＬレベルであるかを判定するインバータにおいて、前記インバータの入力端子と出力端子とを短絡する手段を有し、且つ、前記インバータの入力端子を容量の一方の電極と接続し、前記容量のもう一方の電極には、データ信号又は基準電位を取り込む構成にしておく。
初めに、前記インバータの入力端子と出力端子を短絡することで、前記インバータの入力端子と容量の一方の電極とを前記インバータの閾値電位にし、同時に、前記容量のもう一方の電極を基準電位にしておく。
次に、基準電位にした前記容量の一方の電極にデータ信号を取り込む。これにより、前記容量を介したインバータの入力端子の電位は閾値電位から上下に変動し、データ信号のＨレベル又はＬレベルの判別が可能となる。
【００１７】
よって、電源電圧幅に対してデータ信号の振幅が小さくても、ＴＦＴの特性ばらつきの影響を受けることなく、正確に動作することができる。
【００１８】
ここで、本発明の構成を以下に記す。
本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する容量手段と、前記第１の電極に入力端子が接続されたインバータと、前記インバータの前記入力端子と出力端子との間に接続されたスイッチとを有し、リセット期間において、前記スイッチをオンし、且つ前記容量手段の前記第２の電極に第１の電位を入力し、前記リセット期間後の取り込み期間において、前記容量手段の前記第２の電極に前記デジタル信号を入力することを特徴とする。
【００１９】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する容量手段と、前記第１の電極に入力端子が接続されたインバータと、前記インバータの前記入力端子と出力端子との間に接続された第１のスイッチと、前記第２の電極に接続された第２のスイッチ及び第３のスイッチとを有し、リセット期間において、前記第１のスイッチをオンし、且つ前記第２のスイッチをオンすることにより前記容量手段の前記第２の電極に第１の電位を入力し、前記リセット期間後の取り込み期間において、前記第３のスイッチをオンすることにより前記容量手段の前記第２の電極に前記デジタル信号を入力することを特徴とするデータラッチ回路。
【００２０】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する容量手段と、前記第１の電極に入力端子が接続された第１のインバータと、前記第１のインバータの前記入力端子と出力端子との間に接続されたスイッチと、前記第１のインバータの前記出力端子に入力端子が接続された第２のインバータと、前記第２のインバータの前記入力端子及び出力端子に出力端子及び入力端子がそれぞれ接続されたクロックドインバータとを有し、リセット期間において、前記スイッチをオンし、且つ前記容量手段の前記第２の電極に第１の電位を入力し、前記リセット期間後の取り込み期間において、前記容量手段の前記第２の電極に前記デジタル信号を入力することを特徴とする。
【００２１】
また、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する容量手段と、前記第１の電極に入力端子が接続された第１のインバータと、前記第１のインバータの前記入力端子と出力端子との間に接続された第１のスイッチと、前記第２の電極に接続された第２のスイッチ及び第３のスイッチと、前記第１のインバータの前記出力端子に入力端子が接続された第２のインバータと、前記第２のインバータの前記入力端子及び出力端子に出力端子及び入力端子がそれぞれ接続されたクロックドインバータとを有し、リセット期間において、前記第１のスイッチをオンし、且つ前記第２のスイッチをオンすることにより前記容量手段の前記第２の電極に第１の電位を入力し、前記リセット期間後の取り込み期間において、前記第３のスイッチをオンすることにより前記容量手段の前記第２の電極に前記デジタル信号を入力することを特徴とする。
【００２２】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する容量手段と、前記第１の電極に入力端子が接続された第１のインバータと、前記第１のインバータの前記入力端子と出力端子との間に接続されたスイッチと、前記第１のインバータの前記出力端子に入力端子が接続された第２のインバータと、前記第１のインバータの前記入力端子及び前記出力端子に出力端子及び入力端子がそれぞれ接続されたクロックドインバータとを有し、リセット期間において、前記スイッチをオンし、且つ前記容量手段の前記第２の電極に第１の電位を入力し、前記リセット期間後の取り込み期間において、前記容量手段の前記第２の電極に前記デジタル信号を入力することを特徴とする。
【００２３】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する容量手段と、前記第１の電極に入力端子が接続された第１のインバータと、前記第１のインバータの前記入力端子と出力端子との間に接続された第１のスイッチと、前記第２の電極に接続された第２のスイッチ及び第３のスイッチと、前記第１のインバータの前記出力端子に入力端子が接続された第２のインバータと、前記第１のインバータの前記入力端子及び前記出力端子に出力端子及び入力端子がそれぞれ接続されたクロックドインバータとを有し、リセット期間において、前記第１のスイッチをオンし、且つ前記第２のスイッチをオンすることにより前記容量手段の前記第２の電極に第１の電位を入力し、前記リセット期間後の取り込み期間において、前記第３のスイッチをオンすることにより前記容量手段の前記第２の電極に前記デジタル信号を入力することを特徴とする。
【００２４】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する第１の容量手段と、第３及び第４の電極を有する第２の容量手段と、前記第１の電極及び前記第３の電極に入力端子が接続されたインバータと、前記インバータの前記入力端子と出力端子との間に接続されたスイッチとを有し、リセット期間において、前記スイッチをオンし、且つ前記第１の容量手段の前記第２の電極に第１の電位を入力し、且つ前記第３の容量手段の前記第４の電極に第２の電位を入力し、前記リセット期間後の取り込み期間において、前記第１の容量手段の前記第２の電極および前記第２の容量手段の前記第４の電極に前記デジタル信号を入力することを特徴とする。
【００２５】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する第１の容量手段と、第３及び第４の電極を有する第２の容量手段と、前記第１の電極及び前記第３の電極に入力端子が接続されたインバータと、前記インバータの前記入力端子と出力端子との間に接続された第１のスイッチと、前記第２の電極に接続された第２のスイッチ及び第３のスイッチと、前記第４の電極に接続された第４のスイッチ及び第５のスイッチとを有し、リセット期間において、前記スイッチをオンし、且つ前記第２のスイッチをオンすることにより前記第１の容量手段の前記第２の電極に第１の電位を入力し、且つ前記第４のスイッチをオンすることにより前記第３の容量手段の前記第４の電極に第２の電位を入力し、前記リセット期間後の取り込み期間において、前記第３のスイッチをオンすることにより前記第１の容量手段の前記第２の電極に、且つ前記第５のスイッチをオンすることにより前記第２の容量手段の前記第４の電極に前記デジタル信号を入力することを特徴とする。
【００２６】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する第１の容量手段と、第３及び第４の電極を有する第２の容量手段と、前記第１の電極に入力端子が接続され且つ前記第３の電極に出力端子が接続された第１のインバータと、前記第１のインバータの前記入力端子と前記出力端子との間に接続された第１のスイッチと、第５及び第６の電極を有する第３の容量手段と、第７及び第８の電極を有する第４の容量手段と、前記第５の電極に入力端子が接続され且つ前記第７の電極に出力端子が接続された第２のインバータと、前記第２のインバータの前記入力端子と前記出力端子との間に接続された第２のスイッチと、前記第４及び前記第８の電極に入力端子が接続された第３のインバータと、前記第３のインバータの前記入力端子と出力端子との間に接続された第３のスイッチとを有し、リセット期間において、前記第１及び第２のスイッチをオンし、且つ前記第１の容量手段の前記第２の電極に第１の電位を入力し、且つ前記第３の容量手段の前記第４の電極に第２の電位を入力し、前記リセット期間後の取り込み期間において、前記第１の容量手段の前記第２の電極および前記第２の容量手段の前記第４の電極に前記デジタル信号を入力することを特徴とする。
【００２７】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する第１の容量手段と、第３及び第４の電極を有する第２の容量手段と、前記第１の電極に入力端子が接続され且つ前記第３の電極に出力端子が接続された第１のインバータと、前記第１のインバータの前記入力端子と前記出力端子との間に接続された第１のスイッチと、第５及び第６の電極を有する第３の容量手段と、第７及び第８の電極を有する第４の容量手段と、前記第５の電極に入力端子が接続され且つ前記第７の電極に出力端子が接続された第２のインバータと、前記第２のインバータの前記入力端子と前記出力端子との間に接続された第２のスイッチと、前記第４及び前記第８の電極に入力端子が接続された第３のインバータと、前記第３のインバータの前記入力端子と出力端子との間に接続された第３のスイッチと、前記第１の電極と前記第５の電極とに接続された第５の容量とを有し、リセット期間において、前記第１及び第２のスイッチをオンし、且つ前記第１の容量手段の前記第２の電極に第１の電位を入力し、且つ前記第３の容量手段の前記第４の電極に第２の電位を入力し、前記リセット期間後の取り込み期間において、前記第１の容量手段の前記第２の電極および前記第２の容量手段の前記第４の電極に前記デジタル信号を入力することを特徴とする。
【００２８】
また、前記第１の電位は、前記デジタル信号の１の電位又は０の電位であってもよい。
また、前記リセット期間を前段のシフトレジスタからのサンプリングパルスを用い決定し、前記取り込み期間を自段のシフトレジスタからのサンプリングパルスを用い決定するようにしてもよい。
また、前記デジタル信号の振幅が前記データラッチ回路に用いられる電源電圧幅と比較して小さくしてもよい。
また、前記クロックドインバータの制御端子に、前段のシフトレジスタからの出力パルスを用いるようにしてもよい。
また、前記データラッチ回路は薄膜トランジスタにより形成されるようにしてもよい。
【発明の効果】
【００２９】
本発明のデータラッチ回路は、電源電圧幅に対して入力信号の振幅が小さくても、ＴＦＴの諸特性のばらつきの影響を受けることなく、正確に動作することができる。よって、外部回路からの信号をレベルシフトする必要がなく、低消費電力化、レイアウト面積の縮小、コストダウンを実現することができる。
【発明を実施するための最良の形態】
本発明の実施形態について、以下に説明する。
【００３０】
（実施の形態１）
図１（Ａ）に本実施形態のデータラッチ回路の構成を示す。
【００３１】
本実施形態のデータラッチ回路はデータ取り込み用スイッチ１００１、リファレンス用スイッチ１００２、閾値セット用スイッチ１００３、容量手段１００４、及び補正インバータ１００５を有する。本実施形態のデータラッチ回路において、データ取り込み用スイッチ１００１、リファレンス用スイッチ１００２及び容量手段１００４からなる回路ブロックを「ブロックｘ」とする。また、必要に応じて、インバータ１００６を設けてもよい。
【００３２】
データ取り込み用スイッチ１００１はＬＡＴによりオン又はオフを制御され、入力されるＤＡＴＡをリファレンス用スイッチ１００２と容量手段１００４の第２の電極との接続部（以下「ノードａ」という。）へ入力する。リファレンス用スイッチ１００２はＬＡＴ−１によりオン又はオフを制御され、第１の電位（ここでは「基準電位」という。）を取り込み、データ取り込み用スイッチ１００１と容量手段１００４の第２の電極との接続部、即ちノードａに基準電位を出力する。補正インバータ１００５の入力端子及び出力端子は閾値セット用スイッチ１００３を介し、電気的に接続されている。補正インバータ１００５の入力端子及び出力端子と閾値セット用スイッチ１００３との接続部を、それぞれ、「ノードｂ」、「ノードｃ」という。また、前記閾値セット用スイッチ１００３のオン又はオフはＬＡＴ−１により制御される。補正インバータ１００５は、ノードｃに接続されたインバータ１００６にデータを出力する。
【００３３】
図１（Ｂ）に本実施形態のデータラッチ回路のタイミングチャートを示す。図１（Ａ）及び（Ｂ）を用い、本実施形態のデータラッチ回路を低電圧駆動した場合の動作について説明する。本実施形態においては、ＶＳＳは−２Ｖ、ＶＤＤは５Ｖ、ＬＡＴ、ＬＡＴＢ、ＬＡＴ−１及びＬＡＴ−１ＢそれぞれのＨレベルは５Ｖ、Ｌレベルは−２Ｖ、ＤＡＴＡのＨレベルは３Ｖ、Ｌレベルは０Ｖ、基準電位はＤＡＴＡのＬレベルとＨレベルとの中間電位である１．５Ｖとする。また、期間Ｔ１に入力されるＬＡＴと、その後の期間Ｔ２に入力されるＬＡＴ−１のパルスは重ならないことが望ましい。
【００３４】
まず期間Ｔ１においてリセット作業を行う。本データラッチ回路の前段にあるシフトレジスタからサンプリングパルスＬＡＴ−１（５Ｖ）が本データラッチ回路に入力され、リファレンス用スイッチ１００２及び閾値セット用スイッチ１００３がオンする。その結果、ノードａは基準電位（１．５Ｖ）となる。ノードｂはノードｃの電位がフィードバックされ電位が動かない方向に働くので、補正インバータ１００５の閾値電位（ここでは２Ｖとする）となる。
【００３５】
その後、続いて期間Ｔ２に移り、本データラッチ回路は、入力されるＤＡＴＡのＨレベル、Ｌレベルを判定する。前記シフトレジスタからのサンプリングパルスＬＡＴ（５Ｖ）が本データラッチ回路へ入力され、データ取り込み用スイッチ１００１がオンする。入力されるＤＡＴＡがＨレベル（３Ｖ）の場合、ノードａの電位が１．５Ｖから３Ｖとなる。容量手段１００４の両端の電位差は保持されるので、ノードｂはノードａの電圧変化分程度変化する。よって、ノードｂは２Ｖから１．５Ｖ程度上昇し、３．５Ｖ程度となる。
【００３６】
ここで、図３に一般的なインバータのＶＩＮ（入力信号電圧）−ＶＯＵＴ（出力信号電圧）特性を示す。図３に示されているように、ＶＩＮが閾値から上下どちらかに少しでも変動すると、ＶＯＵＴはＶＤＤ又はＶＳＳに大きく近づく。
【００３７】
よって、期間Ｔ１においてノードｂは補正インバータ１００５の閾値電位にセットされているため、ノードｂの電位の変化にノードｃは敏感に反応する。この場合、ノードｂの電位は２Ｖから３．５Ｖ程度に上昇しているため、ノードｃの電位はＶＳＳに大きく近づく。ノードｃの電位は、更に、インバータ１００６により整形され、その出力ＯＵＴにはＶＤＤ（Ｈレベル）が出力される。
【００３８】
反対に、期間Ｔ２においてＤＡＴＡがＬレベル（０Ｖ）である場合、ノードａの電位が１．５Ｖから０Ｖとなり、ノードｂの電位は２Ｖから１．５Ｖ程度下降し、０．５Ｖ程度となる。このように、ノードｂが閾値電位から下降するため、ノードｃはＶＤＤに大きく近づく。ノードｃの電位は、更に、インバータ１００６により整形され、その出力ＯＵＴにはＶＳＳ（Ｌレベル）が出力される。
【００３９】
また、基準電位が固定電位である場合は、理想的にはデータ信号（ここではＤＡＴＡ）の振幅の中間電位が望ましいが、厳密に中間電位である必要はなく、前記データ信号の最高電位又は最低電位と異なり、かつ、前記データ信号の振幅を出ない範囲で多少変動させることが可能である。
【００４０】
また、基準電位にデータ信号ＤＡＴＡの反転信号を１データ分前にずらし、入力してもよい。この場合、例えばＤＡＴＡがＨレベル（３Ｖ）であると、リセット期間Ｔ１にノードａがＬレベル（０Ｖ）になり、取り込み期間Ｔ２にＨレベル（３Ｖ）のＤＡＴＡが入力されると、ノードａ及びノードｂが３Ｖ程度変動し、より補正インバータ１００５が正確に動作しやすくなる。ＤＡＴＡがＬレベル（０Ｖ）であっても、リセット期間Ｔ１にノードａがＨレベル（３Ｖ）となり、取り込み期間Ｔ２にＬレベル（０Ｖ）のＤＡＴＡが入力されるため、同様にノードａ及びノードｂが３Ｖ程度変動する。
【００４１】
本実施形態の通り、データラッチ回路において、データ信号ＤＡＴＡのＨレベル又はＬレベルを判定して出力するインバータの閾値電位を予め取得し、前記閾値電位から上下どちらに変動するかによりデータ信号がＨレベルであるか又はＬレベルであるかの判定をすることにより、電源電圧幅に対して入力信号の振幅が小さくても、ＴＦＴの諸特性ばらつきによる閾値変動の影響を受けることなく、正確に動作することができる。よって、低消費電力化、高周波動作が可能となる。特に、ＴＦＴの諸特性ばらつきの多い、ポリシリコンＴＦＴを用いたデータラッチ回路に用いることが望ましい。
また、本発明において、前記ポリシリコンＴＦＴを作製する際の結晶化法として、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、又はこれらの結晶化法の組み合わせ等を用いることができる。
【００４２】
（実施の形態２）
図１（Ａ）に示すデータラッチ回路を使用する際、図６（Ａ）及び（Ｂ）に示すようにクロックドインバータ６００２等を用い、保持を行ってもよいし、容量手段６００３等を用い、保持を行ってもよい。クロックドインバータ６００２には、一般的なクロックドインバータを用いてもよい。
【００４３】
一般的なクロックドインバータを図１０に示す。クロックドインバータ１０００１は直列に接続された第１のＰ型ＴＦＴ１０００２、第２のＰ型ＴＦＴ１０００３、第１のＮ型ＴＦＴ１０００４及び第２のＮ型ＴＦＴ１０００５を有する。第１のＰ型ＴＦＴ１０００２のゲート電極に入力されている端子を制御端子１とし、第２のＰ型ＴＦＴ１０００３及び第１のＮ型ＴＦＴ１０００４のゲート電極に入力されている端子を入力端子とし、第２のＮ型ＴＦＴ１０００５のゲート電極に入力されている端子を制御端子２とし、また第２のＰ型ＴＦＴ１０００３及び第１のＮ型ＴＦＴ１０００４の接続部端子を出力端子とする。
【００４４】
図６（Ａ）は図１（Ａ）に容量手段６００３及びクロックドインバータ６００２を追加し、クロックドインバータ６００２をインバータ６００１とループ状に接続したものである。クロックドインバータ６００２の制御端子１には保持用パルスＨＯＬＤが、制御端子２には前記ＨＯＬＤの反転パルスＨＯＬＤＢが入力される。その他の部分については図１（Ａ）と同様である。
【００４５】
図６（Ｂ）は図１（Ａ）にクロックドインバータ６１０２を追加し、クロックドインバータ６１０２を補正インバータ６１０１とループ状に接続したものである。クロックドインバータ６１０２の制御端子１には保持用パルスＨＯＬＤが、制御端子２には前記ＨＯＬＤの反転パルスＨＯＬＤＢが入力される。その他の部分については図１（Ａ）と同様である。
【００４６】
前記ＨＯＬＤパルスはタイミングチャート図６（Ｃ）に示す、６２０１または６２０２等のパルスが望ましく、シフトレジスタの出力パルス等を用いるとよい。動作としては、取り込み期間Ｔ２が終了した後、クロックドインバータ６００２又は６１０２がオンし、保持動作を開始するようにする。
【００４７】
本実施形態の通り、クロックドインバータ等を用い保持を行うことで、所望の期間、Ｈレベル、Ｌレベルを正確に保持することができる。
【００４８】
（実施の形態３）
図１（Ａ）のデータラッチ回路におけるブロックｘを並列に２つ接続し、２つのリファレンス用スイッチにそれぞれ入力される２つの基準電位を、一方はデータ信号の最高電位（ＤＡＴＡのＨレベルと同電位）に、他方は前記データ信号の最低電位（ＤＡＴＡのＬレベルと同電位）とした場合について、図７に示す。
【００４９】
本実施形態のデータラッチ回路は、並列に接続されたブロックｙ及びブロックｙ´、ブロックｙ及びブロックｙ´の一方の接続部に入力部が接続された補正インバータ７００８、補正インバータ７００８と直列に接続されたインバータ７００９、補正インバータ７００８の入力端子と出力端子とに接続された閾値セット用スイッチ７００７、及びクロックドインバータ７００９を有する。
ブロックｙは、直列に接続された、第１のデータ取り込み用スイッチ７００１及び第１の容量手段７００５と、それらの接続部（以下、「ノードａ」という。）に信号ＤＨを入力する第１のリファレンス用スイッチ７００３とを有し、ブロックｙ´は直列に接続された、第２のデータ取り込み用スイッチ７００２及び第２の容量手段７００６と、それらの接続部（以下、「ノードａ´」という。）に信号ＤＬを入力する第２のリファレンス用スイッチ７００４とを有する。
【００５０】
また、第１のデータ取り込み用スイッチ７００１及び第２のデータ取り込み用スイッチ７００２はＬＡＴによりそのオン又はオフを制御され、ＤＡＴＡを取り込む。第１のリファレンス用スイッチ７００３、第２のリファレンス用スイッチ７００４及び閾値セット用スイッチ７００７はＬＡＴ−１によりオン又はオフを制御されている。閾値セット用スイッチ７００７は補正インバータ７００８の入力端子と出力端子との間に設けられている。補正インバータ７００８の入力端子及び出力端子と閾値セット用スイッチ７００７との接続部を、それぞれ、「ノードｂ」、「ノードｃ」という。また、本実施形態においては、ＶＳＳは−２Ｖ、ＶＤＤは５Ｖ、ＬＡＴ、ＬＡＴＢ、ＬＡＴ−１及びＬＡＴ−１ＢそれぞれのＨレベルは５Ｖ、Ｌレベルは０Ｖ、ＤＡＴＡのＨレベル（ＤＨ）は３Ｖ、Ｌレベル（ＤＬ）は０Ｖとする。
【００５１】
本実施形態におけるタイミングチャートは、図１（Ｂ）に示す実施形態１におけるタイミングチャートと同様であるので、図１（Ｂ）のタイミングチャートを用いて説明する。まずリセット期間Ｔ１において、ＬＡＴ−１がＨレベル（５Ｖ）となり、第１のリファレンス用スイッチ７００３、第２のリファレンス用スイッチ７００４及び閾値セット用スイッチ７００８がオンし、ノードａがＤＨの電位（３Ｖ）となり、ノードａ´がＤＬの電位（０Ｖ）となる。また、ノードｂは補正インバータ７００８の閾値電圧（ここでは２Ｖとする。）となる。
【００５２】
その後、続いてデータ取り込み期間Ｔ２において、ＬＡＴがＨレベル（５Ｖ）、且つＬＡＴ−１がＬレベル（０Ｖ）となり、第１のデータ取り込み用スイッチ７００１及び第２のデータ取り込み用スイッチ７００２がオンする。ＤＡＴＡがＨレベル（３Ｖ）である場合、ノードａは３Ｖのまま変化せず、ノードａ´は０Ｖから３Ｖに変化する。そのため、ノードｂは２Ｖから１．５Ｖ程度上昇し、３．５Ｖとなる。その結果、ノードｃはＶＳＳ（−２Ｖ）に大きく近づく。
【００５３】
反対にＤＡＴＡがＬレベル（０Ｖ）である場合、ノードａは３Ｖから０Ｖに変化し、ノードａ´は０Ｖのまま変化しない。そのため、ノードｂは２Ｖから１．５Ｖ程度下降し、０．５Ｖ程度となる。よって、ノードｃはＶＤＤ（５Ｖ）に大きく近づく。
【００５４】
上述したとおり、本実施形態のデータラッチ回路は、電源電圧幅に対して入力信号の振幅が小さくても、ＴＦＴの諸特性ばらつきによる影響を受けることなく、正確に動作することができ、低消費電力化、高周波動作が可能となる。さらに、本実施形態のデータラッチ回路においては、２つのリファレンス用スイッチにそれぞれ入力される２つの基準電位を、一方はデータ信号の最高電位（ＤＨ）に、他方は前記データ信号の最低電位（ＤＨ）とすることによって、基準電位に用いる中間電位を特段設ける必要はなく、電源数の削減に有効である。
【００５５】
（実施の形態４）
実施形態１〜３とは異なる構成の本発明のデータラッチ回路を図８（Ａ）に示す。
【００５６】
本実施形態のデータラッチ回路は、並列に接続されたブロックｚ及びブロックｚ´と、前記ブロックｚ及びブロックｚ´の一方の接続部に入力端子が接続された第１の補正インバータ８００１と、第１の補正インバータ８００１と直列に接続されたインバータ８００２と、第１の補正インバータ８００１の入力端子と出力端子との間に設けられた第１の閾値セット用スイッチ８００３を有する。
【００５７】
また、ブロックｚは直列に配置された第１の取り込み用スイッチ８００４、第１の容量手段８００８、第２の補正インバータ８０１０及び第３の容量手段８０１２と、第１の取り込み用スイッチ８００４と第１の容量手段８００８との接続部（以下「ノードａ」という。）にＤＨ（ＤＡＴＡのＨレベルと同電位）を取り込む第１のリファレンス用スイッチ８００６と、第２の補正インバータ８０１０の入力端子と出力端子との間に設けられた第２の閾値セット用スイッチ８０１４とを有している。ブロックｚ´は直列に配置された第２の取り込み用スイッチ８００５、第２の容量手段８００９、第３の補正インバータ８０１１及び第４の容量手段８０１３と、第２の取り込み用スイッチ８００５と第２の容量手段８００９との接続部（以下「ノードａ´」という。）にＤＬ（ＤＡＴＡのＬレベルと同電位）を取り込む第２のリファレンス用スイッチ８００７と、第３の補正インバータ８０１１の入力端子と出力端子との間に設けられた第３の閾値セット用スイッチ８０１５とを有する。
【００５８】
ブロックｚ及びブロックｚ´の他方の接続部、即ち第１の取り込み用スイッチ８００４と第２の取り込み用スイッチ８００５との接続部にＤＡＴＡが入力される。第１の取り込み用スイッチ８００４及び第２の取り込み用スイッチ８００５は、それぞれ、オン又はオフをＬＡＴにより制御される。第１のリファレンス用スイッチ８００６、第２のリファレンス用スイッチ８００７、第２の閾値セット用スイッチ８０１４及び第３の閾値セット用スイッチ８０１５は、それぞれ、オン又はオフをＬＡＴ−１により制御されている。
【００５９】
また、第１の補正インバータ８００１の入力端子及び出力端子と第１の閾値セット用スイッチ８００３との接続部を、それぞれ、「ノードｂ」、「ノードｃ」という。また、第２の補正インバータ８０１０の入力端子及び出力端子と第２の閾値セット用スイッチ８０１４との接続部を、それぞれ、「ノードａ２」、「ノードａ３」という。さらに、第３の補正インバータ８０１１の入力端子及び出力端子と第３の閾値セット用スイッチ８０１５との接続部を、それぞれ、「ノードａ２´」、「ノードａ３´」という。さらに、本実施形態のタイミングチャートは、図１（Ｂ）に示す実施形態１のタイミングチャートと同様であるので、図１（Ｂ）のタイミングチャートを用い、動作を説明する。
【００６０】
まず、リセット期間Ｔ１において、ＬＡＴ−１がＨレベル（ＶＤＤ）となり、ノードａがＤＨの電位、ノードａ´がＤＬの電位、ノードａ２及びノードａ３が第２の補正インバータ８０１０の閾値電位、ノードａ２´及びノードａ３´が第３の補正インバータ８０１１の閾値電位となる。
【００６１】
その後、続いて、データ取り込み期間Ｔ２において、ＬＡＴがＨレベル（ＶＤＤ）となり、ＤＡＴＡが取り込まれる。ＤＡＴＡがＨレベルの場合は、ノードａ及びノードａ２の電位は変わらず、ノードａ´はＤＬからＨレベルとなり、ノードａ２´はＤＡＴＡの振幅分程度上昇する。ノードａ３´はＶＳＳに大きく近づき、ノードｂの電位も下降する。よって、ノードｃはＶＤＤに大きく近づく。
【００６２】
反対にＤＡＴＡがＬの場合は、ノードａ´及び、ノードａ２´の電位は変わらず、ノードａはＤＨからＬレベルとなり、ノードａ２はＤＡＴＡの振幅分程度下降する。ノードａ３はＶＤＤに大きく近づき、ノードｂの電位も上昇する。よって、ノードｃはＶＳＳに大きく近づく。
【００６３】
また、ＤＡＴＡがＨレベルの場合のノードａ２や、ＤＡＴＡがＬレベルの場合のノードａ２´が、ＤＡＴＡ取り込みの際のスイッチングノイズ等により変動してしまい、誤動作してしまうような場合は、図８（Ｂ）に示すように、ノードａ２及びノードａ２´の間に第５の容量手段８０１６を設けると良い。容量手段８０１６によって、ノードａ２及びノードａ２´が同じ方向に変動し、誤動作を防ぐ。
【００６４】
上述したとおり、本実施形態のデータラッチ回路は、電源電圧幅に対して入力信号の振幅が他の実施形態のものよりも小さくても、ＴＦＴの諸特性ばらつきによる影響を受けることなく、正確に動作することができ、低消費電力化、高周波動作が可能となる。さらに、本実施形態のデータラッチ回路においては、２つのリファレンス用スイッチにそれぞれ入力される２つの基準電位を、一方はデータ信号の最高電位（ＤＨ）に、他方は前記データ信号の最低電位（ＤＨ）とすることによって、基準電位に用いる中間電位を特段設ける必要はなく、電源数の削減に有効である。
【００６５】
実施形態１〜４において、ここでは例として、データ取り込み用スイッチ、リファレンス用スイッチ、閾値セット用スイッチがＮ型ＴＦＴの場合を説明したが、電源電圧値、信号電圧値、信号振幅によっては全てをＰ型ＴＦＴまたはＮ型ＴＦＴ及びＰ型ＴＦＴを有するアナログスイッチに置換してもよいし、いくつかを置換してもよい。
【００６６】
また、リセット用のパルスＬＡＴ−１は１段前のシフトレジスタからのサンプリングパルスとしたが、複数段前のシフトレジスタからのサンプリングパルスでもよいし、リセット用にパルスを入力してもよい。また、全段一度にリセットしてもよい。電圧設定もまた、これに限らない。
【実施例１】
【００６７】
ここでは、本発明のデータラッチ回路がアクティブマトリクス型表示装置に使用される場合の構成と駆動について説明する。
【００６８】
図４に外部回路のブロック図とパネルの概略図を示す。ここでは例として、アクティブマトリクス型有機ＥＬ表示装置とする。
【００６９】
図４に示すように、アクティブマトリクス型表示装置は外部回路４００４及びパネル４０１０を有する。外部回路４００４はＡ／Ｄ変換部４００１、電源部４００２及び信号生成部４００３を有する。Ａ／Ｄ変換部４００１はアナログ信号で入力された映像データ信号をデジタル信号に変換し、ソース信号線駆動回路４００６へ供給する。電源部４００２はバッテリーやコンセントより供給された電源から、それぞれ所望の電圧値の電源を生成し、ソース信号線駆動回路４００６、ゲート信号線駆動回路４００７、ＥＬ素子４０１１、信号生成部４００３等に供給する。信号生成部４００３には、電源、映像信号及び同期信号等が入力され、各種信号の変換を行う他、ソース信号線駆動回路４００６及びゲート信号線駆動回路４００７を駆動するためのクロック信号等を生成する。
【００７０】
外部回路４００４からの信号及び電源はＦＰＣを通し、パネル４０１０内のＦＰＣ接続部４００５から内部回路、ＥＬ素子４０１１等に入力される。
【００７１】
また、パネル４０１０はガラス基板４００８上に、ＦＰＣ接続部４００５、内部回路が配置され、また、ＥＬ素子４０１１を有する。内部回路はソース信号線駆動回路４００６、ゲート信号線駆動回路４００７及び画素部４００９を有する。
【００７２】
基板中央には画素部４００９が配置され、その周辺には、ソース信号線駆動回路４００６及びゲート信号線駆動回路４００７が配置されている。ＥＬ素子４０１１及び、前記ＥＬ素子の対向電極は画素部４００９全体面に形成されている。
【００７３】
より詳しく、図５にソース信号線駆動回路４００６のブロック図を示す。
【００７４】
ソース信号線駆動回路４００６はＤ−フリップフロップ（Ｄｅｌａｙｅｄ Ｆｌｉｐ−Ｆｌｏｐ；Ｄ−ＦＦ）５００１を複数段用いてなるシフトレジスタ５００２、データラッチ回路５００３、ラッチ回路５００４、レベルシフタ５００５及びバッファ５００６等を有する。前記データラッチ回路５００３部に本発明のデータラッチ回路を用いることができ、実施形態に記載したいずれかのデータラッチ回路を採用することもできる。ここでは、データラッチ回路５００３に採用した場合について説明するが、前記データラッチ回路をラッチ回路５００４に採用してもよい。
【００７５】
入力される信号はクロック信号線（Ｓ−ＣＫ）、反転クロック信号線（Ｓ−ＣＫＢ）、スタートパルス（Ｓ−ＳＰ）、デジタル映像信号（ＤＡＴＡ）及びラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）であり、また、基準電位にはデジタル映像信号の振幅の中間電位を入力するものとする。
【００７６】
まず、クロック信号、クロック反転信号及びスタートパルスのタイミングに従って、シフトレジスタ５００２より、順次サンプリングパルスが出力される。サンプリングパルスはデータラッチ回路５００４へ入力される。データラッチ回路５００４は１段前のＤ−ＦＦ５００１から入力されたサンプリングパルスによってリセットされ、続いて、自段のＤ−ＦＦ５００７からサンプリングパルスが入力されたタイミングで、デジタル映像信号を取り込み、保持する。この動作が一列目から順に行われる。
【００７７】
最終段のデータラッチ回路５００３においてデジタル映像信号の保持が完了すると、水平帰線期間中にラッチパルスが入力され、データラッチ回路５００３において保持されているデジタル映像信号は一斉にラッチ回路５００４へと転送される。その後、レベルシフタ５００５においてレベルシフトされ、バッファ５００６において整形された後、ソース信号線Ｓ１からＳｎへ一斉に出力される。その際、ゲート信号線駆動回路４００７によって選択された行の画素へ、Ｈレベル、Ｌレベルが入力され、ＥＬ素子４０１１の発光、非発光を制御する。
【００７８】
本実施例にて示したアクティブマトリクス型表示装置はパネル４０１０と外部回路４００４が独立されているが、これらを同一基板上に一体形成して作製してもよい。また、表示装置は例として、有機ＥＬを使用したものとしたが、有機ＥＬ以外の発光素子を利用した発光装置でもよいし、液晶表示装置でもよい。また、ソース信号線駆動回路４００６内にレベルシフタ５００５及びバッファ５００６が無くてもよい。
【実施例２】
【００７９】
実施例１で説明したとおり、本発明のデータラッチ回路は、様々な表示装置に用いることができ、その表示装置は様々な電子機器の表示部に用いることができる。特に低消費電力が要求されるモバイル機器には本発明の表示装置を用いることが望ましい。
【００８０】
具体的に前記電子機器として、携帯情報機器（携帯電話、モバイルコンピュータ、携帯型ゲーム機または電子書籍等）、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、表示ディスプレイ、ナビゲーションシステム等が挙げられる。これら電子機器の具体例を図９（Ａ）〜図９（Ｄ）に示す。
【００８１】
図９（Ａ）は、表示ディスプレイであり、筐体９００１、音声出力部９００２、表示部９００３等を含む。本発明のデータラッチ回路を用いた表示装置は表示部９００３に用いることができる。表示装置は、パソコン用、ＴＶ放送受信用、広告表示用など全ての情報表示装置が含まれる。
【００８２】
図９（Ｂ）はモバイルコンピュータであり、本体９１０１、スタイラス９１０２、表示部９１０３、操作ボタン９１０４、外部インターフェイス９１０５等を含む。本発明のデータラッチ回路を用いた表示装置は表示部９１０３に用いることができる。
【００８３】
図９（Ｃ）はゲーム機であり、本体９２０１、表示部９２０２、操作ボタン９２０３等を含む。本発明のデータラッチ回路を用いた表示装置は表示部９２０２に用いることができる。
【００８４】
図９（Ｄ）は携帯電話であり、本体９３０１、音声出力部９３０２、音声入力部９３０３、表示部９３０４、操作スイッチ９３０５、アンテナ９３０６等を含む。本発明のデータラッチ回路を用いた表示装置は表示部９３０４に用いることができる。
【産業上の利用可能性】
【００８５】
以上のように、本発明のデータラッチ回路は、デジタルデータを取り込む全ての回路に適用可能であり、特に表示装置の駆動回路に適している。また、本発明のデータラッチ回路を駆動回路の一部に用いた表示装置の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【図面の簡単な説明】
【００８６】
【図１】 図１は、本発明の一実施形態を示す図である。
【図２】 図２は、従来型データラッチ回路を示す図である。
【図３】 図３は、一般的なインバータのＶＩＮ−ＶＯＵＴ特性を示す図である。
【図４】 図４は、外部回路及び表示パネルの概要を示す図である。
【図５】 図５は、ソース信号線駆動回路の一構成例を示す図である。
【図６】 図６は、本発明の一実施形態を示す図である。
【図７】 図７は、本発明の一実施形態を示す図である。
【図８】 図８は、本発明の一実施形態を示す図である。
【図９】 図９は、本発明を適用可能な電子機器の例を示す図である。
【図１０】 図１０は、一般的なクロックドインバータを示す図である。
【０００１】
本発明は、デジタル信号を取り込むデータラッチ回路に関する。また、本発明は、そのデータラッチ回路を駆動回路の一部に用いたアクティブマトリクス型表示装置に関する。また、本発明は、そのアクティブマトリクス型表示装置を用いた電子機器に関する。
【背景技術】
【０００２】
近年、液晶表示装置や発光装置などのアクティブマトリクス型表示装置は、携帯機器向け等の需要の増加から、それらの開発が進められている。特に絶縁体上に多結晶半導体（ｐｏｌｙ−Ｓｉ；ポリシリコン）により形成された薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）を用いて画素回路及び駆動回路（以下まとめて「内部回路」と称する。）を一体形成する技術は活発に開発が進められている。内部回路はソース信号線駆動回路及びゲート信号線駆動回路等を有しており、これらの駆動回路等がマトリクス状に配置された画素回路を制御する。
【０００３】
また、内部回路は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等を介して、コントローラＩＣ等（以下「外部回路」と称する。）と接続され、その動作が制御される。一般的に、外部回路に用いるＩＣの駆動電圧（即ち信号の振幅）は、低消費電力化の観点から、内部回路の駆動電圧と比較して小さくなっている。現状では、外部回路には３．３Ｖの電圧で動作するＩＣが用いられるのが一般的ではあるが、内部回路の動作電圧は１０Ｖ程度と外部回路と比較して高い。そのため、３．３Ｖの信号を外部回路から内部回路に入力する際、レベルシフト回路等で信号の振幅を１０Ｖ程度に変換する必要がある。
【０００４】
しかし、外部回路においてレベルシフトする場合には、レベルシフトＩＣ、電源ＩＣ等の部品の増加、消費電力の増加等の問題が生じる。一方、内部回路においてシフトレジスタやデータラッチ回路等に入力する前にレベルシフトする場合には、レイアウト面積の増加、消費電力の増加、高周波動作が困難等の問題が生じる。よって、外部回路からの低電圧の振幅の信号をそのまま内部回路の駆動回路を構成するシフトレジスタやデータラッチ回路等に入力して、正確に動作させる方式が求められている（以下、この方式を「低電圧駆動」と称する。）。
【０００５】
アクティブマトリクス型表示装置における駆動方法としては、デジタル駆動方式とアナログ駆動方式がある。デジタル駆動方式を用いる場合、内部回路を構成するソース信号線駆動回路内には、シフトレジスタからのサンプリングパルスによって順次デジタルの映像信号を取り込むデータラッチ回路が必要となる。
【０００６】
データラッチ回路には、低電圧信号入力を考慮したものもある（以下の特許文献１参照。）。
【０００７】
しかし、低電圧信号入力に対応したデータラッチ回路においては、ＴＦＴの諸特性のばらつきの影響により、誤作動してしまう場合がある。
ここで、一般的な従来型データラッチ回路を図２（Ａ）に示す。前記データラッチ回路はクロックドインバータ２００５及びインバータ２００６を有し、前記クロックドインバータ２００５は直列に接続されたＰ型ＴＦＴ２００１及び２００２、並びにＮ型ＴＦＴ２００３及び２００４を有する。Ｐ型ＴＦＴ２００１のゲート電極にはシフトレジスタからのサンプリングパルス（ＬＡＴ）が入力され、ソース電極は電源ＶＤＤが供給されるような接続構造をとる。Ｎ型ＴＦＴ２００４のゲート電極にはサンプリングパルス（ＬＡＴ）の反転パルス（ＬＡＴＢ）が入力され、ソース電極は電源ＶＳＳが供給されるような接続構造をとる。Ｐ型ＴＦＴ２００２及びＮ型ＴＦＴ２００３のゲート電極にはデジタル信号（ＤＡＴＡ）が入力される。また、Ｐ型ＴＦＴ２００２及びＮ型ＴＦＴ２００３のドレイン電極はインバータ２００６に接続されている。
【０００８】
図２（Ｂ）に、図２（Ａ）の従来形データラッチ回路のタイミングチャートを示す。図２（Ａ）及び（Ｂ）を用い従来型データラッチ回路の動作を説明する。なお、入力されるデジタル信号（以下「データ信号」と称する。）はデジタル形式であり、「１」を表現する電位と、「０」を表現する電位とを有する信号である。本明細書においては、如何なる場合にも、その電位を問わず、「１」を表現する電位レベルを「Ｈレベル」、「０」を表現する電位レベルを「Ｌレベル」と表記する。なお、特別の記載がない限り、その電位の高低は、Ｌレベル＜Ｈレベルとする。
【０００９】
まず期間Ｔ１において、シフトレジスタからＬレベルのサンプリングパルス（ＬＡＴ）が入力され、ＬＡＴがＬレベル、ＬＡＴＢがＨレベルとなり、Ｐ型ＴＦＴ２００１及びＮ型ＴＦＴ２００４がオンする。この時、ＤＡＴＡがＨレベルであると、Ｐ型ＴＦＴ２００２がオフ、且つＮ型ＴＦＴ２００３がオンし、クロックドインバータ２００５はＶＳＳを出力する。逆に、ＤＡＴＡがＬレベルであると、Ｐ型ＴＦＴ２００２がオン、且つＮ型ＴＦＴ２００３がオフし、クロックドインバータ２００５はＶＤＤを出力する。
【００１０】
【特許文献１】
特開平１１−１８４４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前記従来型データラッチ回路において、低電圧駆動を行う場合、つまり外部回路からのデジタル信号ＤＡＴＡをそのまま入力する場合について、その駆動を図２（Ａ）及び（Ｂ）を用いて説明する。ここで、ＶＳＳは−２Ｖ、ＶＤＤは５Ｖ、ＬＡＴ及びＬＡＴＢのＨレベルは５Ｖ、Ｌレベルは−２Ｖ、ＤＡＴＡのＨレベルは３Ｖ、Ｌレベルは０Ｖとする。
【００１２】
まず期間Ｔ１において、シフトレジスタからサンプリングパルス、ＬＡＴが入力され、ＬＡＴがＨレベル（５Ｖ）、ＬＡＴＢがＬレベル（−２Ｖ）となり、Ｐ型ＴＦＴ２００１及びＮ型ＴＦＴ２００４がオンする。この時、ＤＡＴＡがＨレベル（３Ｖ）であると、Ｐ型ＴＦＴ２００２がオフ、且つＮ型ＴＦＴ２００３がオンし、クロックドインバータ２００５はＶＳＳを出力する。しかしこの時、Ｐ型ＴＦＴ２００２の閾値電圧｜ＶＴＨ｜が２Ｖ以下であると、Ｐ型ＴＦＴ２００２もオンしてしまいリーク電流が流れる。
【００１３】
さらに、Ｐ型ＴＦＴ２００２及びＮ型ＴＦＴ２００３の諸特性、特に閾値特性がばらつき、その結果、Ｐ型ＴＦＴ２００２の｜Ｖｇｓ｜＝２Ｖにおけるオン電流が、Ｎ型ＴＦＴ２００３の｜Ｖｇｓ｜＝５Ｖにおけるオン電流を上回ると、論理が逆転し、クロックドインバータ２００５の出力は、ＶＳＳとはならず、ＶＤＤとなってしまうことになる。
【００１４】
反対にＤＡＴＡがＬレベル（０Ｖ）である場合において、Ｎ型ＴＦＴ２００３の｜ＶＴＨ｜が２Ｖ以下であると、Ｎ型ＴＦＴ２００３もオンしてしまいリーク電流が流れ、さらには、Ｎ型ＴＦＴ２００３の｜Ｖｇｓ｜＝２Ｖにおけるオン電流が、Ｐ型ＴＦＴ２００２の｜Ｖｇｓ｜＝５Ｖにおけるオン電流を上回ると、論理が逆転し、クロックドインバータ２００５の出力は、ＶＤＤとはならず、ＶＳＳとなってしまうことになる。
【００１５】
本発明は上記の問題点を鑑みてなされたものであり、ＴＦＴの特性ばらつきの影響を受けにくく、低消費電力、高周波動作が可能なデータラッチ回路を提供することを課題とするものである。
【課題を解決するための手段】
【００１６】
本発明は、データラッチ回路において、データ信号がＨレベルであるか又はＬレベルであるかを判定するインバータにおいて、前記インバータの入力端子と出力端子とを短絡する手段を有し、且つ、前記インバータの入力端子を容量の一方の電極と接続し、前記容量のもう一方の電極には、データ信号又は基準電位を取り込む構成にしておく。
初めに、前記インバータの入力端子と出力端子を短絡することで、前記インバータの入力端子と容量の一方の電極とを前記インバータの閾値電位にし、同時に、前記容量のもう一方の電極を基準電位にしておく。
次に、基準電位にした前記容量の一方の電極にデータ信号を取り込む。これにより、前記容量を介したインバータの入力端子の電位は閾値電位から上下に変動し、データ信号のＨレベル又はＬレベルの判別が可能となる。
【００１７】
よって、電源電圧幅に対してデータ信号の振幅が小さくても、ＴＦＴの特性ばらつきの影響を受けることなく、正確に動作することができる。
【００１８】
ここで、本発明の構成を以下に記す。
本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する容量手段と、前記第１の電極に入力端子が接続されたインバータと、前記インバータの前記入力端子と出力端子との間に接続されたスイッチとを有し、リセット期間において、前記スイッチをオンし、且つ前記容量手段の前記第２の電極に第１の電位を入力し、前記リセット期間後の取り込み期間において、前記容量手段の前記第２の電極に前記デジタル信号を入力することを特徴とする。
【００１９】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する容量手段と、前記第１の電極に入力端子が接続されたインバータと、前記インバータの前記入力端子と出力端子との間に接続された第１のスイッチと、前記第２の電極に接続された第２のスイッチ及び第３のスイッチとを有し、リセット期間において、前記第１のスイッチをオンし、且つ前記第２のスイッチをオンすることにより前記容量手段の前記第２の電極に第１の電位を入力し、前記リセット期間後の取り込み期間において、前記第３のスイッチをオンすることにより前記容量手段の前記第２の電極に前記デジタル信号を入力することを特徴とするデータラッチ回路。
【００２０】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する容量手段と、前記第１の電極に入力端子が接続された第１のインバータと、前記第１のインバータの前記入力端子と出力端子との間に接続されたスイッチと、前記第１のインバータの前記出力端子に入力端子が接続された第２のインバータと、前記第２のインバータの前記入力端子及び出力端子に出力端子及び入力端子がそれぞれ接続されたクロックドインバータとを有し、リセット期間において、前記スイッチをオンし、且つ前記容量手段の前記第２の電極に第１の電位を入力し、前記リセット期間後の取り込み期間において、前記容量手段の前記第２の電極に前記デジタル信号を入力することを特徴とする。
【００２１】
また、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する容量手段と、前記第１の電極に入力端子が接続された第１のインバータと、前記第１のインバータの前記入力端子と出力端子との間に接続された第１のスイッチと、前記第２の電極に接続された第２のスイッチ及び第３のスイッチと、前記第１のインバータの前記出力端子に入力端子が接続された第２のインバータと、前記第２のインバータの前記入力端子及び出力端子に出力端子及び入力端子がそれぞれ接続されたクロックドインバータとを有し、リセット期間において、前記第１のスイッチをオンし、且つ前記第２のスイッチをオンすることにより前記容量手段の前記第２の電極に第１の電位を入力し、前記リセット期間後の取り込み期間において、前記第３のスイッチをオンすることにより前記容量手段の前記第２の電極に前記デジタル信号を入力することを特徴とする。
【００２２】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する容量手段と、前記第１の電極に入力端子が接続された第１のインバータと、前記第１のインバータの前記入力端子と出力端子との間に接続されたスイッチと、前記第１のインバータの前記出力端子に入力端子が接続された第２のインバータと、前記第１のインバータの前記入力端子及び前記出力端子に出力端子及び入力端子がそれぞれ接続されたクロックドインバータとを有し、リセット期間において、前記スイッチをオンし、且つ前記容量手段の前記第２の電極に第１の電位を入力し、前記リセット期間後の取り込み期間において、前記容量手段の前記第２の電極に前記デジタル信号を入力することを特徴とする。
【００２３】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する容量手段と、前記第１の電極に入力端子が接続された第１のインバータと、前記第１のインバータの前記入力端子と出力端子との間に接続された第１のスイッチと、前記第２の電極に接続された第２のスイッチ及び第３のスイッチと、前記第１のインバータの前記出力端子に入力端子が接続された第２のインバータと、前記第１のインバータの前記入力端子及び前記出力端子に出力端子及び入力端子がそれぞれ接続されたクロックドインバータとを有し、リセット期間において、前記第１のスイッチをオンし、且つ前記第２のスイッチをオンすることにより前記容量手段の前記第２の電極に第１の電位を入力し、前記リセット期間後の取り込み期間において、前記第３のスイッチをオンすることにより前記容量手段の前記第２の電極に前記デジタル信号を入力することを特徴とする。
【００２４】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する第１の容量手段と、第３及び第４の電極を有する第２の容量手段と、前記第１の電極及び前記第３の電極に入力端子が接続されたインバータと、前記インバータの前記入力端子と出力端子との間に接続されたスイッチとを有し、リセット期間において、前記スイッチをオンし、且つ前記第１の容量手段の前記第２の電極に第１の電位を入力し、且つ前記第３の容量手段の前記第４の電極に第２の電位を入力し、前記リセット期間後の取り込み期間において、前記第１の容量手段の前記第２の電極および前記第２の容量手段の前記第４の電極に前記デジタル信号を入力することを特徴とする。
【００２５】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する第１の容量手段と、第３及び第４の電極を有する第２の容量手段と、前記第１の電極及び前記第３の電極に入力端子が接続されたインバータと、前記インバータの前記入力端子と出力端子との間に接続された第１のスイッチと、前記第２の電極に接続された第２のスイッチ及び第３のスイッチと、前記第４の電極に接続された第４のスイッチ及び第５のスイッチとを有し、リセット期間において、前記スイッチをオンし、且つ前記第２のスイッチをオンすることにより前記第１の容量手段の前記第２の電極に第１の電位を入力し、且つ前記第４のスイッチをオンすることにより前記第３の容量手段の前記第４の電極に第２の電位を入力し、前記リセット期間後の取り込み期間において、前記第３のスイッチをオンすることにより前記第１の容量手段の前記第２の電極に、且つ前記第５のスイッチをオンすることにより前記第２の容量手段の前記第４の電極に前記デジタル信号を入力することを特徴とする。
【００２６】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する第１の容量手段と、第３及び第４の電極を有する第２の容量手段と、前記第１の電極に入力端子が接続され且つ前記第３の電極に出力端子が接続された第１のインバータと、前記第１のインバータの前記入力端子と前記出力端子との間に接続された第１のスイッチと、第５及び第６の電極を有する第３の容量手段と、第７及び第８の電極を有する第４の容量手段と、前記第５の電極に入力端子が接続され且つ前記第７の電極に出力端子が接続された第２のインバータと、前記第２のインバータの前記入力端子と前記出力端子との間に接続された第２のスイッチと、前記第４及び前記第８の電極に入力端子が接続された第３のインバータと、前記第３のインバータの前記入力端子と出力端子との間に接続された第３のスイッチとを有し、リセット期間において、前記第１及び第２のスイッチをオンし、且つ前記第１の容量手段の前記第２の電極に第１の電位を入力し、且つ前記第３の容量手段の前記第４の電極に第２の電位を入力し、前記リセット期間後の取り込み期間において、前記第１の容量手段の前記第２の電極および前記第２の容量手段の前記第４の電極に前記デジタル信号を入力することを特徴とする。
【００２７】
また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第１及び第２の電極を有する第１の容量手段と、第３及び第４の電極を有する第２の容量手段と、前記第１の電極に入力端子が接続され且つ前記第３の電極に出力端子が接続された第１のインバータと、前記第１のインバータの前記入力端子と前記出力端子との間に接続された第１のスイッチと、第５及び第６の電極を有する第３の容量手段と、第７及び第８の電極を有する第４の容量手段と、前記第５の電極に入力端子が接続され且つ前記第７の電極に出力端子が接続された第２のインバータと、前記第２のインバータの前記入力端子と前記出力端子との間に接続された第２のスイッチと、前記第４及び前記第８の電極に入力端子が接続された第３のインバータと、前記第３のインバータの前記入力端子と出力端子との間に接続された第３のスイッチと、前記第１の電極と前記第５の電極とに接続された第５の容量とを有し、リセット期間において、前記第１及び第２のスイッチをオンし、且つ前記第１の容量手段の前記第２の電極に第１の電位を入力し、且つ前記第３の容量手段の前記第４の電極に第２の電位を入力し、前記リセット期間後の取り込み期間において、前記第１の容量手段の前記第２の電極および前記第２の容量手段の前記第４の電極に前記デジタル信号を入力することを特徴とする。
【００２８】
また、前記第１の電位は、前記デジタル信号の１の電位又は０の電位であってもよい。
また、前記リセット期間を前段のシフトレジスタからのサンプリングパルスを用い決定し、前記取り込み期間を自段のシフトレジスタからのサンプリングパルスを用い決定するようにしてもよい。
また、前記デジタル信号の振幅が前記データラッチ回路に用いられる電源電圧幅と比較して小さくしてもよい。
また、前記クロックドインバータの制御端子に、前段のシフトレジスタからの出力パルスを用いるようにしてもよい。
また、前記データラッチ回路は薄膜トランジスタにより形成されるようにしてもよい。
【発明の効果】
【００２９】
本発明のデータラッチ回路は、電源電圧幅に対して入力信号の振幅が小さくても、ＴＦＴの諸特性のばらつきの影響を受けることなく、正確に動作することができる。よって、外部回路からの信号をレベルシフトする必要がなく、低消費電力化、レイアウト面積の縮小、コストダウンを実現することができる。
【発明を実施するための最良の形態】
本発明の実施形態について、以下に説明する。
【００３０】
（実施の形態１）
図１（Ａ）に本実施形態のデータラッチ回路の構成を示す。
【００３１】
本実施形態のデータラッチ回路はデータ取り込み用スイッチ１００１、リファレンス用スイッチ１００２、閾値セット用スイッチ１００３、容量手段１００４、及び補正インバータ１００５を有する。本実施形態のデータラッチ回路において、データ取り込み用スイッチ１００１、リファレンス用スイッチ１００２及び容量手段１００４からなる回路ブロックを「ブロックｘ」とする。また、必要に応じて、インバータ１００６を設けてもよい。
【００３２】
データ取り込み用スイッチ１００１はＬＡＴによりオン又はオフを制御され、入力されるＤＡＴＡをリファレンス用スイッチ１００２と容量手段１００４の第２の電極との接続部（以下「ノードａ」という。）へ入力する。リファレンス用スイッチ１００２はＬＡＴ−１によりオン又はオフを制御され、第１の電位（ここでは「基準電位」という。）を取り込み、データ取り込み用スイッチ１００１と容量手段１００４の第２の電極との接続部、即ちノードａに基準電位を出力する。補正インバータ１００５の入力端子及び出力端子は閾値セット用スイッチ１００３を介し、電気的に接続されている。補正インバータ１００５の入力端子及び出力端子と閾値セット用スイッチ１００３との接続部を、それぞれ、「ノードｂ」、「ノードｃ」という。また、前記閾値セット用スイッチ１００３のオン又はオフはＬＡＴ−１により制御される。補正インバータ１００５は、ノードｃに接続されたインバータ１００６にデータを出力する。
【００３３】
図１（Ｂ）に本実施形態のデータラッチ回路のタイミングチャートを示す。図１（Ａ）及び（Ｂ）を用い、本実施形態のデータラッチ回路を低電圧駆動した場合の動作について説明する。本実施形態においては、ＶＳＳは−２Ｖ、ＶＤＤは５Ｖ、ＬＡＴ、ＬＡＴＢ、ＬＡＴ−１及びＬＡＴ−１ＢそれぞれのＨレベルは５Ｖ、Ｌレベルは−２Ｖ、ＤＡＴＡのＨレベルは３Ｖ、Ｌレベルは０Ｖ、基準電位はＤＡＴＡのＬレベルとＨレベルとの中間電位である１．５Ｖとする。また、期間Ｔ１に入力されるＬＡＴと、その後の期間Ｔ２に入力されるＬＡＴ−１のパルスは重ならないことが望ましい。
【００３４】
まず期間Ｔ１においてリセット作業を行う。本データラッチ回路の前段にあるシフトレジスタからサンプリングパルスＬＡＴ−１（５Ｖ）が本データラッチ回路に入力され、リファレンス用スイッチ１００２及び閾値セット用スイッチ１００３がオンする。その結果、ノードａは基準電位（１．５Ｖ）となる。ノードｂはノードｃの電位がフィードバックされ電位が動かない方向に働くので、補正インバータ１００５の閾値電位（ここでは２Ｖとする）となる。
【００３５】
その後、続いて期間Ｔ２に移り、本データラッチ回路は、入力されるＤＡＴＡのＨレベル、Ｌレベルを判定する。前記シフトレジスタからのサンプリングパルスＬＡＴ（５Ｖ）が本データラッチ回路へ入力され、データ取り込み用スイッチ１００１がオンする。入力されるＤＡＴＡがＨレベル（３Ｖ）の場合、ノードａの電位が１．５Ｖから３Ｖとなる。容量手段１００４の両端の電位差は保持されるので、ノードｂはノードａの電圧変化分程度変化する。よって、ノードｂは２Ｖから１．５Ｖ程度上昇し、３．５Ｖ程度となる。
【００３６】
ここで、図３に一般的なインバータのＶＩＮ（入力信号電圧）−ＶＯＵＴ（出力信号電圧）特性を示す。図３に示されているように、ＶＩＮが閾値から上下どちらかに少しでも変動すると、ＶＯＵＴはＶＤＤ又はＶＳＳに大きく近づく。
【００３７】
よって、期間Ｔ１においてノードｂは補正インバータ１００５の閾値電位にセットされているため、ノードｂの電位の変化にノードｃは敏感に反応する。この場合、ノードｂの電位は２Ｖから３．５Ｖ程度に上昇しているため、ノードｃの電位はＶＳＳに大きく近づく。ノードｃの電位は、更に、インバータ１００６により整形され、その出力ＯＵＴにはＶＤＤ（Ｈレベル）が出力される。
【００３８】
反対に、期間Ｔ２においてＤＡＴＡがＬレベル（０Ｖ）である場合、ノードａの電位が１．５Ｖから０Ｖとなり、ノードｂの電位は２Ｖから１．５Ｖ程度下降し、０．５Ｖ程度となる。このように、ノードｂが閾値電位から下降するため、ノードｃはＶＤＤに大きく近づく。ノードｃの電位は、更に、インバータ１００６により整形され、その出力ＯＵＴにはＶＳＳ（Ｌレベル）が出力される。
【００３９】
また、基準電位が固定電位である場合は、理想的にはデータ信号（ここではＤＡＴＡ）の振幅の中間電位が望ましいが、厳密に中間電位である必要はなく、前記データ信号の最高電位又は最低電位と異なり、かつ、前記データ信号の振幅を出ない範囲で多少変動させることが可能である。
【００４０】
また、基準電位にデータ信号ＤＡＴＡの反転信号を１データ分前にずらし、入力してもよい。この場合、例えばＤＡＴＡがＨレベル（３Ｖ）であると、リセット期間Ｔ１にノードａがＬレベル（０Ｖ）になり、取り込み期間Ｔ２にＨレベル（３Ｖ）のＤＡＴＡが入力されると、ノードａ及びノードｂが３Ｖ程度変動し、より補正インバータ１００５が正確に動作しやすくなる。ＤＡＴＡがＬレベル（０Ｖ）であっても、リセット期間Ｔ１にノードａがＨレベル（３Ｖ）となり、取り込み期間Ｔ２にＬレベル（０Ｖ）のＤＡＴＡが入力されるため、同様にノードａ及びノードｂが３Ｖ程度変動する。
【００４１】
本実施形態の通り、データラッチ回路において、データ信号ＤＡＴＡのＨレベル又はＬレベルを判定して出力するインバータの閾値電位を予め取得し、前記閾値電位から上下どちらに変動するかによりデータ信号がＨレベルであるか又はＬレベルであるかの判定をすることにより、電源電圧幅に対して入力信号の振幅が小さくても、ＴＦＴの諸特性ばらつきによる閾値変動の影響を受けることなく、正確に動作することができる。よって、低消費電力化、高周波動作が可能となる。特に、ＴＦＴの諸特性ばらつきの多い、ポリシリコンＴＦＴを用いたデータラッチ回路に用いることが望ましい。
また、本発明において、前記ポリシリコンＴＦＴを作製する際の結晶化法として、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、又はこれらの結晶化法の組み合わせ等を用いることができる。
【００４２】
（実施の形態２）
図１（Ａ）に示すデータラッチ回路を使用する際、図６（Ａ）及び（Ｂ）に示すようにクロックドインバータ６００２等を用い、保持を行ってもよいし、容量手段６００３等を用い、保持を行ってもよい。クロックドインバータ６００２には、一般的なクロックドインバータを用いてもよい。
【００４３】
一般的なクロックドインバータを図１０に示す。クロックドインバータ１０００１は直列に接続された第１のＰ型ＴＦＴ１０００２、第２のＰ型ＴＦＴ１０００３、第１のＮ型ＴＦＴ１０００４及び第２のＮ型ＴＦＴ１０００５を有する。第１のＰ型ＴＦＴ１０００２のゲート電極に入力されている端子を制御端子１とし、第２のＰ型ＴＦＴ１０００３及び第１のＮ型ＴＦＴ１０００４のゲート電極に入力されている端子を入力端子とし、第２のＮ型ＴＦＴ１０００５のゲート電極に入力されている端子を制御端子２とし、また第２のＰ型ＴＦＴ１０００３及び第１のＮ型ＴＦＴ１０００４の接続部端子を出力端子とする。
【００４４】
図６（Ａ）は図１（Ａ）に容量手段６００３及びクロックドインバータ６００２を追加し、クロックドインバータ６００２をインバータ６００１とループ状に接続したものである。クロックドインバータ６００２の制御端子１には保持用パルスＨＯＬＤが、制御端子２には前記ＨＯＬＤの反転パルスＨＯＬＤＢが入力される。その他の部分については図１（Ａ）と同様である。
【００４５】
図６（Ｂ）は図１（Ａ）にクロックドインバータ６１０２を追加し、クロックドインバータ６１０２を補正インバータ６１０１とループ状に接続したものである。クロックドインバータ６１０２の制御端子１には保持用パルスＨＯＬＤが、制御端子２には前記ＨＯＬＤの反転パルスＨＯＬＤＢが入力される。その他の部分については図１（Ａ）と同様である。
【００４６】
前記ＨＯＬＤパルスはタイミングチャート図６（Ｃ）に示す、６２０１または６２０２等のパルスが望ましく、シフトレジスタの出力パルス等を用いるとよい。動作としては、取り込み期間Ｔ２が終了した後、クロックドインバータ６００２又は６１０２がオンし、保持動作を開始するようにする。
【００４７】
本実施形態の通り、クロックドインバータ等を用い保持を行うことで、所望の期間、Ｈレベル、Ｌレベルを正確に保持することができる。
【００４８】
（実施の形態３）
図１（Ａ）のデータラッチ回路におけるブロックｘを並列に２つ接続し、２つのリファレンス用スイッチにそれぞれ入力される２つの基準電位を、一方はデータ信号の最高電位（ＤＡＴＡのＨレベルと同電位）に、他方は前記データ信号の最低電位（ＤＡＴＡのＬレベルと同電位）とした場合について、図７に示す。
【００４９】
本実施形態のデータラッチ回路は、並列に接続されたブロックｙ及びブロックｙ´、ブロックｙ及びブロックｙ´の一方の接続部に入力部が接続された補正インバータ７００８、補正インバータ７００８と直列に接続されたインバータ７００９、補正インバータ７００８の入力端子と出力端子とに接続された閾値セット用スイッチ７００７、及びクロックドインバータ７００９を有する。
ブロックｙは、直列に接続された、第１のデータ取り込み用スイッチ７００１及び第１の容量手段７００５と、それらの接続部（以下、「ノードａ」という。）に信号ＤＨを入力する第１のリファレンス用スイッチ７００３とを有し、ブロックｙ´は直列に接続された、第２のデータ取り込み用スイッチ７００２及び第２の容量手段７００６と、それらの接続部（以下、「ノードａ´」という。）に信号ＤＬを入力する第２のリファレンス用スイッチ７００４とを有する。
【００５０】
また、第１のデータ取り込み用スイッチ７００１及び第２のデータ取り込み用スイッチ７００２はＬＡＴによりそのオン又はオフを制御され、ＤＡＴＡを取り込む。第１のリファレンス用スイッチ７００３、第２のリファレンス用スイッチ７００４及び閾値セット用スイッチ７００７はＬＡＴ−１によりオン又はオフを制御されている。閾値セット用スイッチ７００７は補正インバータ７００８の入力端子と出力端子との間に設けられている。補正インバータ７００８の入力端子及び出力端子と閾値セット用スイッチ７００７との接続部を、それぞれ、「ノードｂ」、「ノードｃ」という。また、本実施形態においては、ＶＳＳは−２Ｖ、ＶＤＤは５Ｖ、ＬＡＴ、ＬＡＴＢ、ＬＡＴ−１及びＬＡＴ−１ＢそれぞれのＨレベルは５Ｖ、Ｌレベルは０Ｖ、ＤＡＴＡのＨレベル（ＤＨ）は３Ｖ、Ｌレベル（ＤＬ）は０Ｖとする。
【００５１】
本実施形態におけるタイミングチャートは、図１（Ｂ）に示す実施形態１におけるタイミングチャートと同様であるので、図１（Ｂ）のタイミングチャートを用いて説明する。まずリセット期間Ｔ１において、ＬＡＴ−１がＨレベル（５Ｖ）となり、第１のリファレンス用スイッチ７００３、第２のリファレンス用スイッチ７００４及び閾値セット用スイッチ７００８がオンし、ノードａがＤＨの電位（３Ｖ）となり、ノードａ´がＤＬの電位（０Ｖ）となる。また、ノードｂは補正インバータ７００８の閾値電圧（ここでは２Ｖとする。）となる。
【００５２】
その後、続いてデータ取り込み期間Ｔ２において、ＬＡＴがＨレベル（５Ｖ）、且つＬＡＴ−１がＬレベル（０Ｖ）となり、第１のデータ取り込み用スイッチ７００１及び第２のデータ取り込み用スイッチ７００２がオンする。ＤＡＴＡがＨレベル（３Ｖ）である場合、ノードａは３Ｖのまま変化せず、ノードａ´は０Ｖから３Ｖに変化する。そのため、ノードｂは２Ｖから１．５Ｖ程度上昇し、３．５Ｖとなる。その結果、ノードｃはＶＳＳ（−２Ｖ）に大きく近づく。
【００５３】
反対にＤＡＴＡがＬレベル（０Ｖ）である場合、ノードａは３Ｖから０Ｖに変化し、ノードａ´は０Ｖのまま変化しない。そのため、ノードｂは２Ｖから１．５Ｖ程度下降し、０．５Ｖ程度となる。よって、ノードｃはＶＤＤ（５Ｖ）に大きく近づく。
【００５４】
上述したとおり、本実施形態のデータラッチ回路は、電源電圧幅に対して入力信号の振幅が小さくても、ＴＦＴの諸特性ばらつきによる影響を受けることなく、正確に動作することができ、低消費電力化、高周波動作が可能となる。さらに、本実施形態のデータラッチ回路においては、２つのリファレンス用スイッチにそれぞれ入力される２つの基準電位を、一方はデータ信号の最高電位（ＤＨ）に、他方は前記データ信号の最低電位（ＤＨ）とすることによって、基準電位に用いる中間電位を特段設ける必要はなく、電源数の削減に有効である。
【００５５】
（実施の形態４）
実施形態１〜３とは異なる構成の本発明のデータラッチ回路を図８（Ａ）に示す。
【００５６】
本実施形態のデータラッチ回路は、並列に接続されたブロックｚ及びブロックｚ´と、前記ブロックｚ及びブロックｚ´の一方の接続部に入力端子が接続された第１の補正インバータ８００１と、第１の補正インバータ８００１と直列に接続されたインバータ８００２と、第１の補正インバータ８００１の入力端子と出力端子との間に設けられた第１の閾値セット用スイッチ８００３を有する。
【００５７】
また、ブロックｚは直列に配置された第１の取り込み用スイッチ８００４、第１の容量手段８００８、第２の補正インバータ８０１０及び第３の容量手段８０１２と、第１の取り込み用スイッチ８００４と第１の容量手段８００８との接続部（以下「ノードａ」という。）にＤＨ（ＤＡＴＡのＨレベルと同電位）を取り込む第１のリファレンス用スイッチ８００６と、第２の補正インバータ８０１０の入力端子と出力端子との間に設けられた第２の閾値セット用スイッチ８０１４とを有している。ブロックｚ´は直列に配置された第２の取り込み用スイッチ８００５、第２の容量手段８００９、第３の補正インバータ８０１１及び第４の容量手段８０１３と、第２の取り込み用スイッチ８００５と第２の容量手段８００９との接続部（以下「ノードａ´」という。）にＤＬ（ＤＡＴＡのＬレベルと同電位）を取り込む第２のリファレンス用スイッチ８００７と、第３の補正インバータ８０１１の入力端子と出力端子との間に設けられた第３の閾値セット用スイッチ８０１５とを有する。
【００５８】
ブロックｚ及びブロックｚ´の他方の接続部、即ち第１の取り込み用スイッチ８００４と第２の取り込み用スイッチ８００５との接続部にＤＡＴＡが入力される。第１の取り込み用スイッチ８００４及び第２の取り込み用スイッチ８００５は、それぞれ、オン又はオフをＬＡＴにより制御される。第１のリファレンス用スイッチ８００６、第２のリファレンス用スイッチ８００７、第２の閾値セット用スイッチ８０１４及び第３の閾値セット用スイッチ８０１５は、それぞれ、オン又はオフをＬＡＴ−１により制御されている。
【００５９】
また、第１の補正インバータ８００１の入力端子及び出力端子と第１の閾値セット用スイッチ８００３との接続部を、それぞれ、「ノードｂ」、「ノードｃ」という。また、第２の補正インバータ８０１０の入力端子及び出力端子と第２の閾値セット用スイッチ８０１４との接続部を、それぞれ、「ノードａ２」、「ノードａ３」という。さらに、第３の補正インバータ８０１１の入力端子及び出力端子と第３の閾値セット用スイッチ８０１５との接続部を、それぞれ、「ノードａ２´」、「ノードａ３´」という。さらに、本実施形態のタイミングチャートは、図１（Ｂ）に示す実施形態１のタイミングチャートと同様であるので、図１（Ｂ）のタイミングチャートを用い、動作を説明する。
【００６０】
まず、リセット期間Ｔ１において、ＬＡＴ−１がＨレベル（ＶＤＤ）となり、ノードａがＤＨの電位、ノードａ´がＤＬの電位、ノードａ２及びノードａ３が第２の補正インバータ８０１０の閾値電位、ノードａ２´及びノードａ３´が第３の補正インバータ８０１１の閾値電位となる。
【００６１】
その後、続いて、データ取り込み期間Ｔ２において、ＬＡＴがＨレベル（ＶＤＤ）となり、ＤＡＴＡが取り込まれる。ＤＡＴＡがＨレベルの場合は、ノードａ及びノードａ２の電位は変わらず、ノードａ´はＤＬからＨレベルとなり、ノードａ２´はＤＡＴＡの振幅分程度上昇する。ノードａ３´はＶＳＳに大きく近づき、ノードｂの電位も下降する。よって、ノードｃはＶＤＤに大きく近づく。
【００６２】
反対にＤＡＴＡがＬの場合は、ノードａ´及び、ノードａ２´の電位は変わらず、ノードａはＤＨからＬレベルとなり、ノードａ２はＤＡＴＡの振幅分程度下降する。ノードａ３はＶＤＤに大きく近づき、ノードｂの電位も上昇する。よって、ノードｃはＶＳＳに大きく近づく。
【００６３】
また、ＤＡＴＡがＨレベルの場合のノードａ２や、ＤＡＴＡがＬレベルの場合のノードａ２´が、ＤＡＴＡ取り込みの際のスイッチングノイズ等により変動してしまい、誤動作してしまうような場合は、図８（Ｂ）に示すように、ノードａ２及びノードａ２´の間に第５の容量手段８０１６を設けると良い。容量手段８０１６によって、ノードａ２及びノードａ２´が同じ方向に変動し、誤動作を防ぐ。
【００６４】
上述したとおり、本実施形態のデータラッチ回路は、電源電圧幅に対して入力信号の振幅が他の実施形態のものよりも小さくても、ＴＦＴの諸特性ばらつきによる影響を受けることなく、正確に動作することができ、低消費電力化、高周波動作が可能となる。さらに、本実施形態のデータラッチ回路においては、２つのリファレンス用スイッチにそれぞれ入力される２つの基準電位を、一方はデータ信号の最高電位（ＤＨ）に、他方は前記データ信号の最低電位（ＤＨ）とすることによって、基準電位に用いる中間電位を特段設ける必要はなく、電源数の削減に有効である。
【００６５】
実施形態１〜４において、ここでは例として、データ取り込み用スイッチ、リファレンス用スイッチ、閾値セット用スイッチがＮ型ＴＦＴの場合を説明したが、電源電圧値、信号電圧値、信号振幅によっては全てをＰ型ＴＦＴまたはＮ型ＴＦＴ及びＰ型ＴＦＴを有するアナログスイッチに置換してもよいし、いくつかを置換してもよい。
【００６６】
また、リセット用のパルスＬＡＴ−１は１段前のシフトレジスタからのサンプリングパルスとしたが、複数段前のシフトレジスタからのサンプリングパルスでもよいし、リセット用にパルスを入力してもよい。また、全段一度にリセットしてもよい。電圧設定もまた、これに限らない。
【実施例１】
【００６７】
ここでは、本発明のデータラッチ回路がアクティブマトリクス型表示装置に使用される場合の構成と駆動について説明する。
【００６８】
図４に外部回路のブロック図とパネルの概略図を示す。ここでは例として、アクティブマトリクス型有機ＥＬ表示装置とする。
【００６９】
図４に示すように、アクティブマトリクス型表示装置は外部回路４００４及びパネル４０１０を有する。外部回路４００４はＡ／Ｄ変換部４００１、電源部４００２及び信号生成部４００３を有する。Ａ／Ｄ変換部４００１はアナログ信号で入力された映像データ信号をデジタル信号に変換し、ソース信号線駆動回路４００６へ供給する。電源部４００２はバッテリーやコンセントより供給された電源から、それぞれ所望の電圧値の電源を生成し、ソース信号線駆動回路４００６、ゲート信号線駆動回路４００７、ＥＬ素子４０１１、信号生成部４００３等に供給する。信号生成部４００３には、電源、映像信号及び同期信号等が入力され、各種信号の変換を行う他、ソース信号線駆動回路４００６及びゲート信号線駆動回路４００７を駆動するためのクロック信号等を生成する。
【００７０】
外部回路４００４からの信号及び電源はＦＰＣを通し、パネル４０１０内のＦＰＣ接続部４００５から内部回路、ＥＬ素子４０１１等に入力される。
【００７１】
また、パネル４０１０はガラス基板４００８上に、ＦＰＣ接続部４００５、内部回路が配置され、また、ＥＬ素子４０１１を有する。内部回路はソース信号線駆動回路４００６、ゲート信号線駆動回路４００７及び画素部４００９を有する。
【００７２】
基板中央には画素部４００９が配置され、その周辺には、ソース信号線駆動回路４００６及びゲート信号線駆動回路４００７が配置されている。ＥＬ素子４０１１及び、前記ＥＬ素子の対向電極は画素部４００９全体面に形成されている。
【００７３】
より詳しく、図５にソース信号線駆動回路４００６のブロック図を示す。
【００７４】
ソース信号線駆動回路４００６はＤ−フリップフロップ（Ｄｅｌａｙｅｄ Ｆｌｉｐ−Ｆｌｏｐ；Ｄ−ＦＦ）５００１を複数段用いてなるシフトレジスタ５００２、データラッチ回路５００３、ラッチ回路５００４、レベルシフタ５００５及びバッファ５００６等を有する。前記データラッチ回路５００３部に本発明のデータラッチ回路を用いることができ、実施形態に記載したいずれかのデータラッチ回路を採用することもできる。ここでは、データラッチ回路５００３に採用した場合について説明するが、前記データラッチ回路をラッチ回路５００４に採用してもよい。
【００７５】
入力される信号はクロック信号線（Ｓ−ＣＫ）、反転クロック信号線（Ｓ−ＣＫＢ）、スタートパルス（Ｓ−ＳＰ）、デジタル映像信号（ＤＡＴＡ）及びラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）であり、また、基準電位にはデジタル映像信号の振幅の中間電位を入力するものとする。
【００７６】
まず、クロック信号、クロック反転信号及びスタートパルスのタイミングに従って、シフトレジスタ５００２より、順次サンプリングパルスが出力される。サンプリングパルスはデータラッチ回路５００４へ入力される。データラッチ回路５００４は１段前のＤ−ＦＦ５００１から入力されたサンプリングパルスによってリセットされ、続いて、自段のＤ−ＦＦ５００７からサンプリングパルスが入力されたタイミングで、デジタル映像信号を取り込み、保持する。この動作が一列目から順に行われる。
【００７７】
最終段のデータラッチ回路５００３においてデジタル映像信号の保持が完了すると、水平帰線期間中にラッチパルスが入力され、データラッチ回路５００３において保持されているデジタル映像信号は一斉にラッチ回路５００４へと転送される。その後、レベルシフタ５００５においてレベルシフトされ、バッファ５００６において整形された後、ソース信号線Ｓ１からＳｎへ一斉に出力される。その際、ゲート信号線駆動回路４００７によって選択された行の画素へ、Ｈレベル、Ｌレベルが入力され、ＥＬ素子４０１１の発光、非発光を制御する。
【００７８】
本実施例にて示したアクティブマトリクス型表示装置はパネル４０１０と外部回路４００４が独立されているが、これらを同一基板上に一体形成して作製してもよい。また、表示装置は例として、有機ＥＬを使用したものとしたが、有機ＥＬ以外の発光素子を利用した発光装置でもよいし、液晶表示装置でもよい。また、ソース信号線駆動回路４００６内にレベルシフタ５００５及びバッファ５００６が無くてもよい。
【実施例２】
【００７９】
実施例１で説明したとおり、本発明のデータラッチ回路は、様々な表示装置に用いることができ、その表示装置は様々な電子機器の表示部に用いることができる。特に低消費電力が要求されるモバイル機器には本発明の表示装置を用いることが望ましい。
【００８０】
具体的に前記電子機器として、携帯情報機器（携帯電話、モバイルコンピュータ、携帯型ゲーム機または電子書籍等）、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、表示ディスプレイ、ナビゲーションシステム等が挙げられる。これら電子機器の具体例を図９（Ａ）〜図９（Ｄ）に示す。
【００８１】
図９（Ａ）は、表示ディスプレイであり、筐体９００１、音声出力部９００２、表示部９００３等を含む。本発明のデータラッチ回路を用いた表示装置は表示部９００３に用いることができる。表示装置は、パソコン用、ＴＶ放送受信用、広告表示用など全ての情報表示装置が含まれる。
【００８２】
図９（Ｂ）はモバイルコンピュータであり、本体９１０１、スタイラス９１０２、表示部９１０３、操作ボタン９１０４、外部インターフェイス９１０５等を含む。本発明のデータラッチ回路を用いた表示装置は表示部９１０３に用いることができる。
【００８３】
図９（Ｃ）はゲーム機であり、本体９２０１、表示部９２０２、操作ボタン９２０３等を含む。本発明のデータラッチ回路を用いた表示装置は表示部９２０２に用いることができる。
【００８４】
図９（Ｄ）は携帯電話であり、本体９３０１、音声出力部９３０２、音声入力部９３０３、表示部９３０４、操作スイッチ９３０５、アンテナ９３０６等を含む。本発明のデータラッチ回路を用いた表示装置は表示部９３０４に用いることができる。
【産業上の利用可能性】
【００８５】
以上のように、本発明のデータラッチ回路は、デジタルデータを取り込む全ての回路に適用可能であり、特に表示装置の駆動回路に適している。また、本発明のデータラッチ回路を駆動回路の一部に用いた表示装置の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【図面の簡単な説明】
【００８６】
【図１】 図１は、本発明の一実施形態を示す図である。
【図２】 図２は、従来型データラッチ回路を示す図である。
【図３】 図３は、一般的なインバータのＶＩＮ−ＶＯＵＴ特性を示す図である。
【図４】 図４は、外部回路及び表示パネルの概要を示す図である。
【図５】 図５は、ソース信号線駆動回路の一構成例を示す図である。
【図６】 図６は、本発明の一実施形態を示す図である。
【図７】 図７は、本発明の一実施形態を示す図である。
【図８】 図８は、本発明の一実施形態を示す図である。
【図９】 図９は、本発明を適用可能な電子機器の例を示す図である。
【図１０】 図１０は、一般的なクロックドインバータを示す図である。
Claims (8)
- デジタル信号を取り込むデータラッチ回路であって、
第１及び第２の電極を有する第１の容量手段と、
第３及び第４の電極を有する第２の容量手段と、
前記第１の電極及び前記第３の電極に入力端子が電気的に接続されたインバータと、
前記インバータの入力端子と出力端子との間に電気的に接続された第１のスイッチと、
前記第２の電極に電気的に接続された第２のスイッチ及び第３のスイッチと、
前記第４の電極に電気的に接続された第４のスイッチ及び第５のスイッチとを有し、
リセット期間において、前記第１のスイッチをオンし、且つ前記第２のスイッチをオンすることにより前記第２の電極に第１の電位を入力し、且つ前記第４のスイッチをオンすることにより前記第４の電極に第２の電位を入力し、
前記リセット期間後の取り込み期間において、前記第３のスイッチをオンすることにより前記第２の電極に、且つ前記第５のスイッチをオンすることにより前記第４の電極に前記デジタル信号を入力し、
前記取り込み期間後の保持期間において、前記第１のスイッチ乃至前記第５のスイッチをオフすることにより前記デジタル信号を保持することを特徴とするデータラッチ回路。 - デジタル信号を取り込むデータラッチ回路であって、
第１及び第２の電極を有する第１の容量手段と、
第３及び第４の電極を有する第２の容量手段と、
前記第１の電極に入力端子が電気的に接続され且つ前記第３の電極に出力端子が電気的に接続された第１のインバータと、
前記第１のインバータの入力端子と出力端子との間に電気的に接続された第１のスイッチと、
前記第２の電極に電気的に接続された第２のスイッチおよび第３のスイッチと、
第５及び第６の電極を有する第３の容量手段と、
第７及び第８の電極を有する第４の容量手段と、
前記第５の電極に入力端子が電気的に接続され且つ前記第７の電極に出力端子が電気的に接続された第２のインバータと、
前記第２のインバータの入力端子と出力端子との間に電気的に接続された第４のスイッチと、
前記第６の電極に電気的に接続された第５のスイッチ及び第６のスイッチと、
前記第４及び前記第８の電極に入力端子が電気的に接続された第３のインバータと、
前記第３のインバータの入力端子と出力端子との間に電気的に接続された第７のスイッチとを有し、
リセット期間において、前記第１のスイッチ、前記第４のスイッチ及び前記第７のスイッチをオンし、且つ前記第２のスイッチをオンすることにより前記第２の電極に第１の電位を入力し、且つ前記第５のスイッチをオンすることにより前記第６の電極に第２の電位を入力し、
前記リセット期間後の取り込み期間において、前記第３のスイッチをオンすることにより前記第２の電極に、且つ前記第６のスイッチをオンすることにより前記第６の電極に前記デジタル信号を入力し、
前記取り込み期間後の保持期間において、前記第１のスイッチ乃至前記第７のスイッチをオフすることにより前記デジタル信号を保持することを特徴とするデータラッチ回路。 - デジタル信号を取り込むデータラッチ回路であって、
第１及び第２の電極を有する第１の容量手段と、
第３及び第４の電極を有する第２の容量手段と、
前記第１の電極に入力端子が電気的に接続され且つ前記第３の電極に出力端子が電気的に接続された第１のインバータと、
前記第１のインバータの入力端子と出力端子との間に電気的に接続された第１のスイッチと、
前記第２の電極に電気的に接続された第２のスイッチ及び第３のスイッチと、
第５及び第６の電極を有する第３の容量手段と、
第７及び第８の電極を有する第４の容量手段と、
前記第５の電極に入力端子が電気的に接続され且つ前記第７の電極に出力端子が電気的に接続された第２のインバータと、
前記第２のインバータの入力端子と出力端子との間に電気的に接続された第４のスイッチと、
前記第６の電極に電気的に接続された第５のスイッチ及び第６のスイッチと、
前記第４及び前記第８の電極に入力端子が電気的に接続された第３のインバータと、
前記第３のインバータの入力端子と出力端子との間に電気的に接続された第７のスイッチと、
前記第１の電極に電気的に接続された第９の電極及び前記第５の電極に電気的に接続された第１０の電極を有する第５の容量手段とを有し、
リセット期間において、前記第１のスイッチ、前記第４のスイッチ及び前記第７のスイッチをオンし、且つ前記第２のスイッチをオンすることにより前記第２の電極に第１の電位を入力し、且つ前記第５のスイッチをオンすることにより前記第６の電極に第２の電位を入力し、
前記リセット期間後の取り込み期間において、前記第３のスイッチをオンすることにより前記第２の電極に、且つ前記第６のスイッチをオンすることにより前記第６の電極に前記デジタル信号を入力し、
前記取り込み期間後の保持期間において、前記第１のスイッチ乃至前記第７のスイッチをオフすることにより前記デジタル信号を保持することを特徴とするデータラッチ回路。 - 請求項１乃至請求項３のいずれか一において、
前記デジタル信号は、Ｈレベルの電位及びＬレベルの電位を有し、
前記第１の電位は、前記Ｈレベルの電位又は前記Ｌレベルの電位の一方であり、
前記第２の電位は、前記Ｈレベルの電位又は前記Ｌレベルの電位の他方であることを特徴とするデータラッチ回路。 - 請求項１乃至請求項４のいずれか一において、
前記リセット期間を前段のシフトレジスタからのサンプリングパルスを用い決定し、
前記取り込み期間を自段のシフトレジスタからのサンプリングパルスを用い決定することを特徴とするデータラッチ回路。 - 請求項１乃至請求項５のいずれか一において、
前記デジタル信号の振幅が前記データラッチ回路に用いられる電源電圧幅と比較して小さいことを特徴とするデータラッチ回路。 - 請求項１乃至請求項６のいずれか一において、
前記データラッチ回路は薄膜トランジスタにより形成されることを特徴とするデータラッチ回路。 - 請求項１乃至請求項７のいずれか一に記載のデータラッチ回路を用いたことを特徴とする電子機器。
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