JP4843930B2 - 半導体装置およびその製造方法 - Google Patents
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Description
この発明は、部分ＳＯＩ基板を用いて形成される縦型素子と横型素子を有する半導体装置およびその製造方法に関する。
図２２は、同期整流回路の回路図である。この同期整流回路はコンピューターのＣＰＵ１１０に電力を供給するための回路であり、ハイサイドＭＯＳＦＥＴ１０１とローサイドＭＯＳＦＥＴ１０２は直列に接続され、その接続点にコイル１０７とコンデンサ１０８で構成されるＬＣフィルター１１２が接続し、コイル１０７とコンデンサ１０８の接続点１１１が出力となっている。尚、図中の１０３、１０４はフリーホイールダイオード、１０５はバッテリー、１０６は平滑コンデンサ、１０９は制御用ＩＣ、１１０はＣＰＵである。
この回路の動作を説明する。バッテリー１０５などの直流電源から一定の電圧（例えば、１２Ｖ程度）がハイサイドＭＯＳＦＥＴ１０１のドレインと、ローサイドＭＯＳＦＥＴ１０２のソースの間に印加されている。ハイサイドＭＯＳＦＥＴ１０１とローサイドＭＯＳＦＥＴ１０２を交互に高周波（５００ｋＨｚ〜１ＭＨｚ程度）でオン・オフさせることで、コイル１０７とコンデンサ１０８で構成されたＬＣフィルター１１２（共振周波数は５０ｋＨ〜１００ｋＨｚ以下）を介してＣＰＵ１１０に直流電圧（例えば、５Ｖ程度）が供給される。
この回路の動作を説明する。バッテリー１０５などの直流電源から一定の電圧（例えば、１２Ｖ程度）がハイサイドＭＯＳＦＥＴ１０１のドレインと、ローサイドＭＯＳＦＥＴ１０２のソースの間に印加されている。ハイサイドＭＯＳＦＥＴ１０１とローサイドＭＯＳＦＥＴ１０２を交互に高周波（５００ｋＨｚ〜１ＭＨｚ程度）でオン・オフさせることで、コイル１０７とコンデンサ１０８で構成されたＬＣフィルター１１２（共振周波数は５０ｋＨ〜１００ｋＨｚ以下）を介してＣＰＵ１１０に直流電圧（例えば、５Ｖ程度）が供給される。
この直流電圧は、ハイサイドＭＯＳＦＥＴ１０１のオン期間が長くなる（ローサイドＭＯＳＦＥＴ１０２のオン期間は短くなる）と高い電圧となり、オン期間が短くなる（ローサイドＭＯＳＦＥＴ１０２のオン期間は長くなる）と低い電圧になる。そのため、所定の電圧をＣＰＵ１１０に供給するためには、ハイサイドＭＯＳＦＥＴ１０１とローサイドＭＯＳＦＥＴ１０２のオン期間・オフ期間を所定の値に設定する必要がある。ハイサイドＭＯＳＦＥＴ１０１のオン期間が長い場合は、ハイサイドＭＯＳＦＥＴ１０１の電流容量を大きくする必要があり、ローサイドＭＯＳＦＥＴ１０２のオン期間が長い場合は、ローサイドＭＯＳＦＥＴ１０２の電流容量を大きくする必要がある。尚、ローサイドＭＯＳＦＥＴ１０２に流れる電流はソースからドレインであり、ローサイドＭＯＳＦＥＴ１０２と逆並列に接続したフリーホイールダイオード１０４と同じ方向（図では下から上へ）に流れる。
このハイサイドＭＯＳＦＥＴ１０１を形成した半導体チップとローサイドＭＯＳＦＥＴ１０２を形成した半導体チップをそれぞれ同一パッケージに入れるとパッケージが大きくなってしまう。
これを解決するために、例えばＩＣやＬＳＩ技術を用いて、ハイサイドＭＯＳＦＥＴ１０１とローサイドＭＯＳＦＥＴ１０２を横型のプレーナ構造にして同一半導体基板（１チップ）に集積して、パッケージの小型化を図ることができる。しかし、同一半導体基板にそれぞれのＭＯＳＦＥＴ１０１、１０２を集積すると、それぞれのＭＯＳＦＥＴ１０１、１０２を電気的に分離するための素子分離領域（例えば、絶縁膜で分離する絶縁分離領域など）が必要となり、チップ面積が大きくなる。このチップ面積を減少させるために、ハイサイド素子（ハイサイドＭＯＳＦＥＴ１０１に相当する）またはローサイド素子（ローサイドＭＯＳＦＥＴ１０２に相当する）を縦型素子とすることが考えられる。
これを解決するために、例えばＩＣやＬＳＩ技術を用いて、ハイサイドＭＯＳＦＥＴ１０１とローサイドＭＯＳＦＥＴ１０２を横型のプレーナ構造にして同一半導体基板（１チップ）に集積して、パッケージの小型化を図ることができる。しかし、同一半導体基板にそれぞれのＭＯＳＦＥＴ１０１、１０２を集積すると、それぞれのＭＯＳＦＥＴ１０１、１０２を電気的に分離するための素子分離領域（例えば、絶縁膜で分離する絶縁分離領域など）が必要となり、チップ面積が大きくなる。このチップ面積を減少させるために、ハイサイド素子（ハイサイドＭＯＳＦＥＴ１０１に相当する）またはローサイド素子（ローサイドＭＯＳＦＥＴ１０２に相当する）を縦型素子とすることが考えられる。
一方、部分ＳＯＩ基板を用いて、酸化膜がある箇所に横型ＭＯＳＦＥＴを形成し、酸化膜がない箇所に縦型ＭＯＳＦＥＴを形成する方法が開示されている（例えば、特許文献１など）。
特開平１１−２０４５４１号公報
しかし、特許文献１に開示されて方法では、部分ＳＯＩ基板の酸化膜は縦型素子と横型素子を電気的に分離するために用いられ、耐圧を維持する空乏層は、絶縁膜以外の半導体領域に殆ど広がるように設計されている。そのため、半導体領域に形成されるドリフト領域の不純物濃度は十分空乏層を広げるために低くなっており、そのため素子のオン抵抗は大きくなり、オン電圧は高くなる。オン電圧を低くするためには、素子の活性領域を広げる必要がある。
このような素子構造では、所定の耐圧を確保し、オン抵抗を低減するためには、素子分離領域と大きな活性領域が必要となり、半導体チップは大きくなる。
この発明の目的は、前記の課題を解決して、耐圧を確保し、半導体チップの小型化が図れる、縦型素子と横型素子を同一半導体基板に有する半導体装置およびその製造方法を提供することにある。
このような素子構造では、所定の耐圧を確保し、オン抵抗を低減するためには、素子分離領域と大きな活性領域が必要となり、半導体チップは大きくなる。
この発明の目的は、前記の課題を解決して、耐圧を確保し、半導体チップの小型化が図れる、縦型素子と横型素子を同一半導体基板に有する半導体装置およびその製造方法を提供することにある。
前記の目的を達成するために、第１半導体層と、該第１半導体層の第１主面上に選択的に形成した第１絶縁膜と、該第１絶縁膜が形成されない前記第１半導体層上に形成した第１導電型の第２半導体層と、前記第１絶縁膜上に形成した第３半導体層と、前記第２半導体層の上または表面層に形成した第２導電型の第４半導体層と、前記第１絶縁膜に接し、前記第３半導体層と前記第４半導体層とを分離する分離層と、前記第４半導体層の表面層に形成する第１導電型の第５半導体層と、前記第４半導体層を前記第２半導体層上に形成し、前記第５半導体層に隣接し、前記第２半導体層に達するトレンチと、前記トレンチ内において前記第２半導体層と前記第５半導体層に挟まれた前記第４半導体層の露出面上に第１ゲート絶縁膜を介して形成する第１ゲート電極と、前記第４半導体層と前記第５半導体層と電気的に接続される第１電極と、前記第１半導体層の第２主面に形成する第２電極とを具備する半導体装置であって、
前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部のゲート電極側と反対側の接合端部が前記第１絶縁膜と接する構成とする。
または、第１半導体層と、該第１半導体層の第１主面上に選択的に形成した第１絶縁膜と、該第１絶縁膜が形成されない前記第１半導体層上に形成した第１導電型の第２半導体層と、前記第１絶縁膜上に形成した第３半導体層と、前記第２半導体層の表面層に選択的に形成した第２導電型の第４半導体層と、前記第１絶縁膜に接し、前記第３半導体層と前記第４半導体層とを分離する分離層と、前記第４半導体層の表面層に形成する第１導電型の第５半導体層と、前記第２半導体層と前記第５半導体層に挟まれた前記第４半導体層の露出面上に第１ゲート絶縁膜を介して形成する第１ゲート電極と、前記第４半導体層と前記第５半導体層と電気的に接続される第１電極と、前記第１半導体層の第２主面に形成する第２電極とを具備する半導体装置であって、
前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部のゲート電極側と反対側の接合端部が前記第１絶縁膜と接する構成とする。
前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部のゲート電極側と反対側の接合端部が前記第１絶縁膜と接する構成とする。
または、第１半導体層と、該第１半導体層の第１主面上に選択的に形成した第１絶縁膜と、該第１絶縁膜が形成されない前記第１半導体層上に形成した第１導電型の第２半導体層と、前記第１絶縁膜上に形成した第３半導体層と、前記第２半導体層の表面層に選択的に形成した第２導電型の第４半導体層と、前記第１絶縁膜に接し、前記第３半導体層と前記第４半導体層とを分離する分離層と、前記第４半導体層の表面層に形成する第１導電型の第５半導体層と、前記第２半導体層と前記第５半導体層に挟まれた前記第４半導体層の露出面上に第１ゲート絶縁膜を介して形成する第１ゲート電極と、前記第４半導体層と前記第５半導体層と電気的に接続される第１電極と、前記第１半導体層の第２主面に形成する第２電極とを具備する半導体装置であって、
前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部のゲート電極側と反対側の接合端部が前記第１絶縁膜と接する構成とする。
また、前記分離層が、前記第３半導体層表面から前記第１絶縁膜に達する第１導電型の第６半導体層であるとよい。
また、前記分離層が、前記第３半導体層表面から前記第１絶縁膜に達する第２絶縁膜であり、前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部の前記第１ゲート電極側と反対側の接合端部が前記第１絶縁膜または前記第２絶縁膜と接するとよい。
また、前記第１半導体層が第２導電型半導体層上に第１導電型半導体層を積層した層からなるとよい。
また、前記分離層が、前記第３半導体層表面から前記第１絶縁膜に達する第２絶縁膜であり、前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部の前記第１ゲート電極側と反対側の接合端部が前記第１絶縁膜または前記第２絶縁膜と接するとよい。
また、前記第１半導体層が第２導電型半導体層上に第１導電型半導体層を積層した層からなるとよい。
また、第１半導体層と、該第１半導体層の第１主面上に選択的に形成した第１絶縁膜と、該第１絶縁膜が形成されない前記第１半導体層上に形成した第１導電型の第２半導体層と、前記第１絶縁膜上に形成した第２導電型の第３半導体層と、前記第２半導体層の上または表面層に形成した第２導電型の第４半導体層と、前記第３半導体層の表面から前記第１絶縁膜に接する第１導電型第７半導体層と、前記第４半導体層の表面層に形成した第１導電型の第５半導体層と、前記第４半導体層を前記第２半導体層上に形成し、前記第５半導体層に隣接し、前記第２半導体層に達するトレンチと、前記トレンチ内において前記第２半導体層と前記第５半導体層に挟まれた前記第４半導体層の露出面上に第２絶縁膜を介して形成した第１ゲート電極と、前記第７半導体層に接し前記第３半導体層の表面層に形成した第１導電型の第８半導体層と、該第８半導体層と離れて前記第３半導体層の表面層に形成した第１導電型の第９半導体層と、前記第８半導体層と前記第９半導体層とに挟まれた前記第３半導体層の表面上に第２ゲート絶縁膜を介して形成した第２ゲート電極と、前記第４半導体層、前記第５半導体層および前記第７半導体層と電気的に接続した第１電極と、前記第１半導体層の第２主面に形成した第２電極と、前記第９半導体層と前記第３半導体層に電気的に接続した第３電極を具備する半導体装置であって、
前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部のゲート電極側と反対側の接合端部が前記第１絶縁膜と接する構成とする。
または、第１半導体層と、該第１半導体層の第１主面上に選択的に形成した第１絶縁膜と、該第１絶縁膜が形成されない前記第１半導体層上に形成した第１導電型の第２半導体層と、前記第１絶縁膜上に形成した第２導電型の第３半導体層と、前記第２半導体層の表面層に選択的に形成した第２導電型の第４半導体層と、前記第３半導体層の表面から前記第１絶縁膜に接する第１導電型第７半導体層と、前記第４半導体層の表面層に形成した第１導電型の第５半導体層と、前記第２半導体層と前記第５半導体層に挟まれた前記第４半導体層の露出面上に第２絶縁膜を介して形成した第１ゲート電極と、前記第７半導体層に接し前記第３半導体層の表面層に形成した第１導電型の第８半導体層と、該第８半導体層と離れて前記第３半導体層の表面層に形成した第１導電型の第９半導体層と、前記第８半導体層と前記第９半導体層とに挟まれた前記第３半導体層の表面上に第２ゲート絶縁膜を介して形成した第２ゲート電極と、前記第４半導体層、前記第５半導体層および前記第７半導体層と電気的に接続した第１電極と、前記第１半導体層の第２主面に形成した第２電極と、前記第９半導体層と前記第３半導体層に電気的に接続した第３電極を具備する半導体装置であって、
前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部のゲート電極側と反対側の接合端部が前記第１絶縁膜と接する構成とする。
前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部のゲート電極側と反対側の接合端部が前記第１絶縁膜と接する構成とする。
または、第１半導体層と、該第１半導体層の第１主面上に選択的に形成した第１絶縁膜と、該第１絶縁膜が形成されない前記第１半導体層上に形成した第１導電型の第２半導体層と、前記第１絶縁膜上に形成した第２導電型の第３半導体層と、前記第２半導体層の表面層に選択的に形成した第２導電型の第４半導体層と、前記第３半導体層の表面から前記第１絶縁膜に接する第１導電型第７半導体層と、前記第４半導体層の表面層に形成した第１導電型の第５半導体層と、前記第２半導体層と前記第５半導体層に挟まれた前記第４半導体層の露出面上に第２絶縁膜を介して形成した第１ゲート電極と、前記第７半導体層に接し前記第３半導体層の表面層に形成した第１導電型の第８半導体層と、該第８半導体層と離れて前記第３半導体層の表面層に形成した第１導電型の第９半導体層と、前記第８半導体層と前記第９半導体層とに挟まれた前記第３半導体層の表面上に第２ゲート絶縁膜を介して形成した第２ゲート電極と、前記第４半導体層、前記第５半導体層および前記第７半導体層と電気的に接続した第１電極と、前記第１半導体層の第２主面に形成した第２電極と、前記第９半導体層と前記第３半導体層に電気的に接続した第３電極を具備する半導体装置であって、
前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部のゲート電極側と反対側の接合端部が前記第１絶縁膜と接する構成とする。
また、前記第７半導体層と前記第５半導体層との間の表面から前記第５半導体層より深い深さで形成した第２導電型の第１０半導体層を有するとよい。
また、前記第１０半導体層が前記第４半導体層と前記第７半導体層とを分離するように形成するとよい。
また、前記第１０半導体層が複数の不純物拡散層からなるとよい。
また、前記第２ゲート電極の前記第９半導体層を挟んで反対側の前記第３半導体層の表面層に第２導電型の第１１半導体層を形成するとよい。
また、前記第７半導体層と前記第４半導体層とを分離するように形成された前記第１絶縁膜に接する第３絶縁膜を有し、前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部の前記第１ゲート電極側と反対側の接合端部が前記第１絶縁膜または前記第３絶縁膜と接するとよい。
また、前記第１０半導体層が前記第４半導体層と前記第７半導体層とを分離するように形成するとよい。
また、前記第１０半導体層が複数の不純物拡散層からなるとよい。
また、前記第２ゲート電極の前記第９半導体層を挟んで反対側の前記第３半導体層の表面層に第２導電型の第１１半導体層を形成するとよい。
また、前記第７半導体層と前記第４半導体層とを分離するように形成された前記第１絶縁膜に接する第３絶縁膜を有し、前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部の前記第１ゲート電極側と反対側の接合端部が前記第１絶縁膜または前記第３絶縁膜と接するとよい。
また、前記第８半導体層が前記第１絶縁膜に達するとよい。
また、前記第８半導体層上に第４絶縁膜を介して形成したフィールドプレートを有するとよい。
また、前記第４半導体層を前記第２半導体層上に形成し、前記第５半導体層に隣接し、前記第２半導体層に達するトレンチを有し、前記トレンチ内に前記露出面を有するとよい。
また、前記第３半導体層および前記第４半導体層の平面形状がそれぞれストライプ状であり、前記第４半導体層の長手方向の延長線と前記第３半導体層の長手方向とが直交するとよい。
また、前記第３半導体層を前記第４半導体層が取り囲む構成を複数有するとよい。
また、前記第８半導体層上に第４絶縁膜を介して形成したフィールドプレートを有するとよい。
また、前記第４半導体層を前記第２半導体層上に形成し、前記第５半導体層に隣接し、前記第２半導体層に達するトレンチを有し、前記トレンチ内に前記露出面を有するとよい。
また、前記第３半導体層および前記第４半導体層の平面形状がそれぞれストライプ状であり、前記第４半導体層の長手方向の延長線と前記第３半導体層の長手方向とが直交するとよい。
また、前記第３半導体層を前記第４半導体層が取り囲む構成を複数有するとよい。
また、前記第４半導体層を前記第３半導体層が取り囲む構成を複数有するとよい。
また、前記第１半導体層と前記第３半導体層との間に形成した第２導電型の第１２半導体層を有するとよい。
また、前記第１半導体層の第１主面上に選択的に前記第１絶縁膜を形成し、前記第１絶縁膜が形成されない前記第１半導体層上からエピタキシャル成長により前記第１絶縁膜より厚さが薄い前記第２半導体層を形成し、前記第２半導体層上からエピタキシャル成長により前記第４半導体層および前記第３半導体層を順次形成する前記半導体装置の製造方法とするとよい。
〔作用〕
前記したような半導体内に埋め込まれた絶縁層は、素子分離をするだけでなくフィールドプレートとしての役割も持たせることができ、耐圧の向上、即ち、ドリフト領域の高濃度化も可能となる。この効果は、例えば図２３のような構造における電界、電位分布を考えることで理解できる。半導体領域の部分はダイオード構造で、図２４（ａ）のような単独の場合の電界、電位分布は、よく知られた空乏層近似によってそれぞれ図２４（ｂ）、図２４（ｃ）のように求められる。
また、前記第１半導体層と前記第３半導体層との間に形成した第２導電型の第１２半導体層を有するとよい。
また、前記第１半導体層の第１主面上に選択的に前記第１絶縁膜を形成し、前記第１絶縁膜が形成されない前記第１半導体層上からエピタキシャル成長により前記第１絶縁膜より厚さが薄い前記第２半導体層を形成し、前記第２半導体層上からエピタキシャル成長により前記第４半導体層および前記第３半導体層を順次形成する前記半導体装置の製造方法とするとよい。
〔作用〕
前記したような半導体内に埋め込まれた絶縁層は、素子分離をするだけでなくフィールドプレートとしての役割も持たせることができ、耐圧の向上、即ち、ドリフト領域の高濃度化も可能となる。この効果は、例えば図２３のような構造における電界、電位分布を考えることで理解できる。半導体領域の部分はダイオード構造で、図２４（ａ）のような単独の場合の電界、電位分布は、よく知られた空乏層近似によってそれぞれ図２４（ｂ）、図２４（ｃ）のように求められる。
一方、酸化膜領域の部分はコンデンサ構造で、図２５（ａ）のような単独の場合の電界、電位分布は図２５（ｂ）、図２５（ｃ）のようである。これらが一緒になった図２３の構造では、それぞれの領域における電界が滑らかに繋がるように分布するため、図２３の半導体領域の部分においては、単独で存在する時の図２４（ｂ）の分布よりも平坦化される。このような作用があるため、本発明の半導体装置（ＭＯＳＦＥＴ）に戻って考えてみると、ドリフト領域近辺に絶縁層（酸化膜）を適切に配置してやることで、フィールドプレートとしても働かせることができる。特に図２５（ｂ）に示されているように絶縁層中の電界は一様であるから、絶縁層をドリフト領域の長さと同じかそれよりも延ばすと、空乏層の広がる領域全体にわたって電界緩和をすることができる。
この発明によれば、ＳＯＩ基板の酸化膜の表面高さを縦型素子のドリフト領域の表面高さより高くすることにより、ＳＯＩ基板の酸化膜にフィールドプレートの働きをさせて、縦型素子のドリフト領域の不純物濃度を高めて、オン抵抗の低減を図り、耐圧を確保しながら半導体チップの小型化を図ることができる。
また、縦型素子の側面と横型素子の側面の間の絶縁膜を無くして直接接するように配置することで、耐圧を確保しながら半導体チップの小型化を図ることができる。
このように半導体チップを小型化することでパッケージを小型化できて、それを用いた同期整流器を小型化することができる。
また、縦型素子と横型素子の間に絶縁膜を設けることで、それぞれの素子の漏れ電流を低減することができる。
また、縦型素子の側面と横型素子の側面の間の絶縁膜を無くして直接接するように配置することで、耐圧を確保しながら半導体チップの小型化を図ることができる。
このように半導体チップを小型化することでパッケージを小型化できて、それを用いた同期整流器を小型化することができる。
また、縦型素子と横型素子の間に絶縁膜を設けることで、それぞれの素子の漏れ電流を低減することができる。
以下に本発明の実施形態を説明する。その中で、ｐまたはｎを冠記した領域では、それぞれ正孔、電子が多数キャリアであり、さらに上付きの＋が付随するものは比較的高いキャリア濃度であることを示している。また、本例では第１導電型をｎ型に、第２導電型をｐ型に規定しているが、これが逆の場合であっても実施形態は同様である。
図１〜図３は、この発明の第１実施例の半導体装置の構成図であり、図１は要部平面図、図２は図１のＡ−Ａ線で切断した要部断面図、図３は図２のＴ領域の拡大断面図である。図１の要部平面図では配置を明確にするために、第１ソース電極６７、第２ソース電極と第１ドレイン電極となる金属膜６８を省略した。
図１〜図３において、第２ｎ+ ドレイン領域５１となるｎ+ 半導体基材と、このｎ+ 半導体基材上に選択的に形成した所定の厚さの酸化膜５２と、この酸化膜５２がないｎ+ 半導体基材上に酸化膜５２より薄く形成した第２ｎドリフト領域５３となるｎ半導体層と、このｎ半導体層上と酸化膜５２上にそれぞれ形成した第１ｐベース領域５４と第２ｐベース領域５６となるｐ半導体層をそれぞれ有する部分ＳＯＩ基板を用いて、横型でプレーナ構造の第１ＭＯＳＦＥＴと縦型のトレンチ構造の第２ＭＯＳＦＥＴを有する本発明の半導体装置を形成する。
図１〜図３において、第２ｎ+ ドレイン領域５１となるｎ+ 半導体基材と、このｎ+ 半導体基材上に選択的に形成した所定の厚さの酸化膜５２と、この酸化膜５２がないｎ+ 半導体基材上に酸化膜５２より薄く形成した第２ｎドリフト領域５３となるｎ半導体層と、このｎ半導体層上と酸化膜５２上にそれぞれ形成した第１ｐベース領域５４と第２ｐベース領域５６となるｐ半導体層をそれぞれ有する部分ＳＯＩ基板を用いて、横型でプレーナ構造の第１ＭＯＳＦＥＴと縦型のトレンチ構造の第２ＭＯＳＦＥＴを有する本発明の半導体装置を形成する。
第１ＭＯＳＦＥＴは、部分的に形成した酸化膜５２と、この酸化膜５２上に形成したストライプ状の第１ｐベース領域５４と、この第１ｐベース領域５４の表面層に形成した第１ｎドリフト領域５９と、この第１ｎドリフト領域５９と離して第１ｐベース領域５４の表面層に形成した第１ｎ+ ソース領域６０と第１ｐ+ コンタクト領域６１と、第１ｎドリフト領域５９と接して第１ｐベース領域５４を貫通して酸化膜５２に達するように形成した第１ｎ+ ドレイン領域５８と、第１ｎドリフト領域５９と第１ｎ+ ソース領域６０に挟まれた第１ｐベース領域５４上に第１ゲート絶縁膜６５を介して形成した第１ゲート電極６６と、第１ｎ+ ソース領域６０上と第１ｐ+ コンタクト領域６１上に形成した第１ソース電極６７とを有する。
一方、第２ＭＯＳＦＥＴは、部分的に形成した酸化膜５２が形成されない第２ｎ+ ドレイン領域５１となるｎ+ 半導体基材上に形成した第２ｎドリフト領域５３と、この第２ｎドリフト領域５３の表面層に形成したストライプ状の第２ｐベース領域５６と、この第２ｐベース領域５６に第２ｎドリフト領域５３に達し、前記のストライプ状の第１ｐベース領域５４に平行するように形成したストライプ状のトレンチ５５と、このトレンチ５５の側壁に形成した第２ゲート絶縁膜５７と、前記の第２ｐベース領域５６の表面層に形成した第２ｎ+ ソース領域６２および第２ｐ+ コンタクト領域６３と、前記のトレンチ５５内に形成したゲート電極６４と、前記の第１ｎ+ ドレイン領域５８上から第２ｎ+ ソース領域６２上に渡って形成した第１ドレイン電極と第２ソース電極となる金属膜６８と、第２ｎ+ ドレイン領域５１上に形成したドレイン電極６９とを有する。
一方、第２ＭＯＳＦＥＴは、部分的に形成した酸化膜５２が形成されない第２ｎ+ ドレイン領域５１となるｎ+ 半導体基材上に形成した第２ｎドリフト領域５３と、この第２ｎドリフト領域５３の表面層に形成したストライプ状の第２ｐベース領域５６と、この第２ｐベース領域５６に第２ｎドリフト領域５３に達し、前記のストライプ状の第１ｐベース領域５４に平行するように形成したストライプ状のトレンチ５５と、このトレンチ５５の側壁に形成した第２ゲート絶縁膜５７と、前記の第２ｐベース領域５６の表面層に形成した第２ｎ+ ソース領域６２および第２ｐ+ コンタクト領域６３と、前記のトレンチ５５内に形成したゲート電極６４と、前記の第１ｎ+ ドレイン領域５８上から第２ｎ+ ソース領域６２上に渡って形成した第１ドレイン電極と第２ソース電極となる金属膜６８と、第２ｎ+ ドレイン領域５１上に形成したドレイン電極６９とを有する。
この半導体装置において、第２ｎドリフト領域５３と第２ｐベース領域５６とのｐｎ接合の第２ｎ+ ドレイン領域５１からの表面高さＨ１は酸化膜５２の第２ｎ+ ドレイン領域５１からの表面高さＨ２より低くなるように形成する。こうすることで、第２ｎドリフト領域５３と第２ｐベース領域５６とのｐｎ接合の端部Ｓが酸化膜５２と接するため、この半導体装置に電圧が印加された場合、酸化膜５２がフィールドプレートの働きをして、図５で説明するように、等電位線が酸化膜５２内に形成され、高耐圧が得られる。
この半導体装置の耐圧を３０Ｖとした場合、第１ＭＯＳＦＥＴ部１のハーフセルピッチは４．５μｍであり、第２ＭＯＳＦＥＴ部２のハーフセルピッチは０．７５μｍであり、これらを合わせた長さがＴである。またＳＯＩ基板の酸化膜５２の厚みは１．４μｍである。
この半導体装置の耐圧を３０Ｖとした場合、第１ＭＯＳＦＥＴ部１のハーフセルピッチは４．５μｍであり、第２ＭＯＳＦＥＴ部２のハーフセルピッチは０．７５μｍであり、これらを合わせた長さがＴである。またＳＯＩ基板の酸化膜５２の厚みは１．４μｍである。
第１ＭＯＳＦＥＴ部１の第１ｎドリフト領域５９の下部には不純物濃度を高くした第１ｐベース領域５４の一部（この図では第１ｎドリフト領域５９下の第１ｐベース領域５４のこと）を残すことで、超接合層が形成されている。
つぎに、この半導体装置において耐圧をシミュレーションした結果を説明する。図４は、第２ＭＯＳＦＥＴ２をオン状態にし、第１ＭＯＳＦＥＴ部１のオフ状態にした場合の耐圧をシミュレーションした等電位線図である。
図５は、第１ＭＯＳＦＥＴ部１をオン状態にし、第２ＭＯＳＦＥＴ部２のオフ状態にした場合の耐圧をシミュレーションした等電位線図である。
それぞれの等電位線図では３Ｖ間隔で等電位線８１、８２を表しており、第１ＭＯＳＦＥＴ部１は３２．１Ｖ、第２ＭＯＳＦＥＴ部２は３３．４Ｖの耐圧である。この時、両者で等電位線８１、８２が広がっている範囲Ｌ１ａ、Ｌ２ａに対して、酸化膜５２中での電位分布の広がりＬ１ｂ、Ｌ２ｂのほうが長いことが分かる。したがって、酸化膜５２中での電位分布に影響される形で、第１ｎドリフト領域５９と第２ｎドリフト領域５３の空乏化も促進される。第１ＭＯＳＦＥＴ部１の第１ｎドリフト領域５９と第２ＭＯＳＦＥＴ部２の第２ｎドリフト領域５３の不純物濃度はそれぞれ２．０×１０17ｃｍ-3、３．０×１０16ｃｍ-3である。酸化膜５２中にも等電位線８１を分布させることで、空乏化が促進され、本構造とすることで第１、第２ｎドリフト領域５９、５３の不純物濃度を従来構造より高くすることができる。ところで、従来構造の第１、第２ドリフト領域５９、５３の不純物濃度はそれぞれ１．６×１０17ｃｍ-3、２．５×１０16ｃｍ-3である。この結果、オン抵抗を低減することができるので、従来構造より半導体チップを小型化できる。
つぎに、この半導体装置において耐圧をシミュレーションした結果を説明する。図４は、第２ＭＯＳＦＥＴ２をオン状態にし、第１ＭＯＳＦＥＴ部１のオフ状態にした場合の耐圧をシミュレーションした等電位線図である。
図５は、第１ＭＯＳＦＥＴ部１をオン状態にし、第２ＭＯＳＦＥＴ部２のオフ状態にした場合の耐圧をシミュレーションした等電位線図である。
それぞれの等電位線図では３Ｖ間隔で等電位線８１、８２を表しており、第１ＭＯＳＦＥＴ部１は３２．１Ｖ、第２ＭＯＳＦＥＴ部２は３３．４Ｖの耐圧である。この時、両者で等電位線８１、８２が広がっている範囲Ｌ１ａ、Ｌ２ａに対して、酸化膜５２中での電位分布の広がりＬ１ｂ、Ｌ２ｂのほうが長いことが分かる。したがって、酸化膜５２中での電位分布に影響される形で、第１ｎドリフト領域５９と第２ｎドリフト領域５３の空乏化も促進される。第１ＭＯＳＦＥＴ部１の第１ｎドリフト領域５９と第２ＭＯＳＦＥＴ部２の第２ｎドリフト領域５３の不純物濃度はそれぞれ２．０×１０17ｃｍ-3、３．０×１０16ｃｍ-3である。酸化膜５２中にも等電位線８１を分布させることで、空乏化が促進され、本構造とすることで第１、第２ｎドリフト領域５９、５３の不純物濃度を従来構造より高くすることができる。ところで、従来構造の第１、第２ドリフト領域５９、５３の不純物濃度はそれぞれ１．６×１０17ｃｍ-3、２．５×１０16ｃｍ-3である。この結果、オン抵抗を低減することができるので、従来構造より半導体チップを小型化できる。
尚、本例では第１ＭＯＳＦＥＴ部１と第２ＭＯＳＦＥＴ部２をほぼ同耐圧としたが、第１ｎドリフト領域５９あるいは第２ｎドリフト領域５３の不純物濃度や長さ（電流経路の長さ）、酸化膜５２の幅や厚さを変えることで、それぞれを別の耐圧に設計することもできる。また、本例では第１ＭＯＳＦＥＴ部１、第２ＭＯＳＦＥＴ部２とも１セルで示したが、各セルを隣接してそれぞれ複数個形成した群として、第１ＭＯＳＦＥＴ部１のセル群と第２ＭＯＳＦＥＴ部２のセル群を交互に配置することで電流容量を可変することができる。
本実施例の半導体装置では、部分ＳＯＩ基板を用いて横型プレーナーＭＯＳＦＥＴ（第１ＭＯＳＦＥＴ部１）と縦型トレンチＭＯＳＦＥＴ（第２ＭＯＳＦＥＴ部２）の集積化を図り、半導体基板に埋め込まれた酸化膜５２により、第１ＭＯＳＦＥＴ部１の第１ｐベース領域５４と第２ＭＯＳＦＥＴ部２の第２ｎドリフト領域５３を深さ方向に分離することで、両ＭＯＳＦＥＴ部１、２が横型プレーナＭＯＳＦＥＴで構成される場合のように分離領域が横方向に広がって、無駄に面積が大きくなることも無く、半導体チップを小型化できる。また、単位セルの中で２種類のＭＯＳＦＥＴ部１、２が隣接して形成されるため、両者の接続も容易である。さらに第１ＭＯＳＦＥＴ部１と第２ＭＯＳＦＥＴ部２が交互に配置され発熱箇所が活性領域内で均一に分布しており、チップ全体にわたって発熱は平均化される。
本実施例の半導体装置では、部分ＳＯＩ基板を用いて横型プレーナーＭＯＳＦＥＴ（第１ＭＯＳＦＥＴ部１）と縦型トレンチＭＯＳＦＥＴ（第２ＭＯＳＦＥＴ部２）の集積化を図り、半導体基板に埋め込まれた酸化膜５２により、第１ＭＯＳＦＥＴ部１の第１ｐベース領域５４と第２ＭＯＳＦＥＴ部２の第２ｎドリフト領域５３を深さ方向に分離することで、両ＭＯＳＦＥＴ部１、２が横型プレーナＭＯＳＦＥＴで構成される場合のように分離領域が横方向に広がって、無駄に面積が大きくなることも無く、半導体チップを小型化できる。また、単位セルの中で２種類のＭＯＳＦＥＴ部１、２が隣接して形成されるため、両者の接続も容易である。さらに第１ＭＯＳＦＥＴ部１と第２ＭＯＳＦＥＴ部２が交互に配置され発熱箇所が活性領域内で均一に分布しており、チップ全体にわたって発熱は平均化される。
また、本実施例の半導体装置を回路に組み込む場合、例えばローサイド側とハイサイド側のＭＯＳＦＥＴの電流容量に関係するオン抵抗やスイッチング周波数に関係するゲート−ドレイン間容量などを任意に変える必要が出てくる。その場合、オン抵抗とゲート−ドレイン間容量は両ＭＯＳＦＥＴの面積比を変えたり、単位セル当たりのトレンチゲートの数を変えたりすることで変えることができる。
図６は、第１実施例の半導体装置の周辺部における耐圧終端構造を含めた要部断面図である。第１実施例の半導体装置の最外周の第１ｐ+ コンタクト領域６１に隣接する位置に酸化膜５２と繋げて酸化膜７０を露出して形成し、この酸化膜７０の外側に第２ｎ+ ドレイン領域５１に接するようにｎ領域７１を形成し、このｎ領域７１と第２ｎ+ ドレイン領域５１を切断する。この切断した面がスクライブ面７２である。このスクライブ面７２は第２ドレイン電極６９の電位（ドレイン電位）となり、第１ｐ+ コンタクト領域６１とｎ領域７１に挟まれた酸化膜７０で耐圧を確保する。これにより、エッジのスクライブ面７２の影響を受けることがなくなり、漏れ電流が小さく且つエッジ長の短い耐圧終端構造とすることができる。この耐圧終端構造は半導体チップの外周部に形成されている。
図６は、第１実施例の半導体装置の周辺部における耐圧終端構造を含めた要部断面図である。第１実施例の半導体装置の最外周の第１ｐ+ コンタクト領域６１に隣接する位置に酸化膜５２と繋げて酸化膜７０を露出して形成し、この酸化膜７０の外側に第２ｎ+ ドレイン領域５１に接するようにｎ領域７１を形成し、このｎ領域７１と第２ｎ+ ドレイン領域５１を切断する。この切断した面がスクライブ面７２である。このスクライブ面７２は第２ドレイン電極６９の電位（ドレイン電位）となり、第１ｐ+ コンタクト領域６１とｎ領域７１に挟まれた酸化膜７０で耐圧を確保する。これにより、エッジのスクライブ面７２の影響を受けることがなくなり、漏れ電流が小さく且つエッジ長の短い耐圧終端構造とすることができる。この耐圧終端構造は半導体チップの外周部に形成されている。
図７は、電圧を印加したときのシミュレーションによる図６の箇所の等電位線図である。エッジ長（酸化膜７０とｎ領域７１を合わせた長さ）は１．５μｍである。図中の曲線は３Ｖ毎の等電位線を表しており、第１ＭＯＳＦＥＴ部１と共に耐圧３２．１Ｖを確保できることを確認した。
尚、以上の本実施例では、縦型素子（第２ＭＯＳＦＥＴ部２）のゲート構造はトレンチ型で説明したが、図２６で示すようなプレーナ型であっても構わない。
また、以上の第１〜４本実施例では第１ＭＯＳＦＥＴ部１と第２ＭＯＳＦＥＴ部２とを有する半導体装置を示したが、部分ＳＯＩ基板を用いて縦型の半導体素子と横型の半導体素子を集積させる場合において、縦型の半導体素子としてのみ本実施例の第２ＭＯＳＦＥＴ部２を形成することで、オン抵抗の小さい縦型の半導体素子とすることができる。また、横型の半導体素子は、本実施例のように酸化膜５２の上に形成された半導体層に形成すればよい。このとき半導体層の導電型はｎ型でもｐ型でもよい。
尚、以上の本実施例では、縦型素子（第２ＭＯＳＦＥＴ部２）のゲート構造はトレンチ型で説明したが、図２６で示すようなプレーナ型であっても構わない。
また、以上の第１〜４本実施例では第１ＭＯＳＦＥＴ部１と第２ＭＯＳＦＥＴ部２とを有する半導体装置を示したが、部分ＳＯＩ基板を用いて縦型の半導体素子と横型の半導体素子を集積させる場合において、縦型の半導体素子としてのみ本実施例の第２ＭＯＳＦＥＴ部２を形成することで、オン抵抗の小さい縦型の半導体素子とすることができる。また、横型の半導体素子は、本実施例のように酸化膜５２の上に形成された半導体層に形成すればよい。このとき半導体層の導電型はｎ型でもｐ型でもよい。
また、縦型の半導体素子と横型の半導体との分離層は第１ｎ+ ドレイン領域５８のような接合分離層や領域７６のような絶縁層で行える。
また、前記の縦型の半導体素子はＩＧＢＴとしてもよい。ＩＧＢＴとする場合は、図２の第２ｎ+ ドレイン領域５１をｐ+ 層とするか、ｐ+ 層の上にｎ+ 層を積層する構成とすればよい。
また、前記の縦型の半導体素子はＩＧＢＴとしてもよい。ＩＧＢＴとする場合は、図２の第２ｎ+ ドレイン領域５１をｐ+ 層とするか、ｐ+ 層の上にｎ+ 層を積層する構成とすればよい。
図８は、この発明の第２実施例の半導体装置の要部断面図である。この図は図３に相当する要部断面図である。
図３との違いは、第２ｐ+ コンタクト領域６３下にこの第２ｐ+ コンタクト領域６３と接し、第２ｎドリフト領域５３に達するｐ+ 領域７３を形成した点である。この場合も第１実施例と同様の効果が得られる。このとき、第２ｐ+ コンタクト領域６３を第２ｎドリフト領域５３に達する構成としてもよい。
この構造とすることで、第２ｐベース領域５６に広がった空乏層をこのｐ+ 領域７３で停止させることができて、第１、第２ＭＯＳＦＥＴ部１、２間の絶縁分離が強化される。また、図３において、第１ｐ+ コンタクト領域６１−第１ｐベース領域５４、第１ｎ+ ドレイン領域５８−第２ｐベース領域５６−第２ｎドリフト領域５３−第２ｎ+ ドレイン領域５１で構成される寄生サイリスタが、図８のようにｐ+ 領域７３を設けることで、サイリスタ動作を起こりにくくして、ノイズ耐量を高めることができる。
図３との違いは、第２ｐ+ コンタクト領域６３下にこの第２ｐ+ コンタクト領域６３と接し、第２ｎドリフト領域５３に達するｐ+ 領域７３を形成した点である。この場合も第１実施例と同様の効果が得られる。このとき、第２ｐ+ コンタクト領域６３を第２ｎドリフト領域５３に達する構成としてもよい。
この構造とすることで、第２ｐベース領域５６に広がった空乏層をこのｐ+ 領域７３で停止させることができて、第１、第２ＭＯＳＦＥＴ部１、２間の絶縁分離が強化される。また、図３において、第１ｐ+ コンタクト領域６１−第１ｐベース領域５４、第１ｎ+ ドレイン領域５８−第２ｐベース領域５６−第２ｎドリフト領域５３−第２ｎ+ ドレイン領域５１で構成される寄生サイリスタが、図８のようにｐ+ 領域７３を設けることで、サイリスタ動作を起こりにくくして、ノイズ耐量を高めることができる。
図９は、この発明の第３実施例の半導体装置の要部断面図である。この図は図３に相当する要部断面図である。
図３との違いは、前記の酸化膜５２を薄くして酸化膜７４とし、第２ｎ+ ドレイン領域５１と酸化膜７４の間にｐ領域７５を形成し、このｐ領域７５を酸化膜７４に形成した開口部（図では第１ｎ+ ソース領域６０と第１ｐ+ コンタクト領域６１下に形成されている）で第１ｐベース領域５４と接続している点である。ｐ領域７５と第２ｎドリフト領域５３で超接合構造を構成するため、第２ＭＯＳＦＥＴ部２をオフ状態とした場合、ｐ領域７５と第２ｎドリフト領域５３に空乏層が広がり、酸化膜７４で分担する耐圧が小さくなるため酸化膜７４を薄くすることができる。この超接合構造の形成により、フィールドプレートの働きをする酸化膜７４を図３の酸化膜５２より薄くしても、耐圧を確保しながら第２ｎドリフト領域５３の不純物濃度を高めることができる。第２ｎドリフト領域５３の不純物濃度を高めることでオン抵抗を低減し、半導体チップを小型化できる。
図３との違いは、前記の酸化膜５２を薄くして酸化膜７４とし、第２ｎ+ ドレイン領域５１と酸化膜７４の間にｐ領域７５を形成し、このｐ領域７５を酸化膜７４に形成した開口部（図では第１ｎ+ ソース領域６０と第１ｐ+ コンタクト領域６１下に形成されている）で第１ｐベース領域５４と接続している点である。ｐ領域７５と第２ｎドリフト領域５３で超接合構造を構成するため、第２ＭＯＳＦＥＴ部２をオフ状態とした場合、ｐ領域７５と第２ｎドリフト領域５３に空乏層が広がり、酸化膜７４で分担する耐圧が小さくなるため酸化膜７４を薄くすることができる。この超接合構造の形成により、フィールドプレートの働きをする酸化膜７４を図３の酸化膜５２より薄くしても、耐圧を確保しながら第２ｎドリフト領域５３の不純物濃度を高めることができる。第２ｎドリフト領域５３の不純物濃度を高めることでオン抵抗を低減し、半導体チップを小型化できる。
尚、図９では、ｐ領域７５と第１ｐベース領域５４とが一体となって形成された半導体層で接続されているが、これは、第１ｐベース領域５４とｐ領域７５の半導体層で接続することで、電圧を印加したときの等電位線を酸化膜７４ばかりでなくｐ領域７５にも広げる働きをさせるためである。
ｐ領域７５にも等電位線が広がることで酸化膜７４を薄くしても高い耐圧を確保できるようになる。
ｐ領域７５にも等電位線が広がることで酸化膜７４を薄くしても高い耐圧を確保できるようになる。
図１０は、この発明の第４実施例の半導体装置の要部断面図である。この図は図３に相当する要部断面図である。
図３との違いは、第１ＭＯＳＦＥＴ部１と第２ＭＯＳＦＥＴ部２が酸化膜７６で分離されている点である。この酸化膜７６は窒化膜などの他の絶縁膜としても構わない。この場合も図３と同等に酸化膜５２、７６に等電位線が伸びるために、図３の半導体装置と同様の効果が得られる。但し、酸化膜７６を形成しているため、半導体チップは図３の場合よりは大きくなる。また、酸化膜７６で第１、第２ＭＯＳＦＥＴ部１、２が完全に分離されているので寄生サイリスタは形成されない。尚、図ではＨ１よりＨ２が高くなっているが、酸化膜７６を形成しているため、Ｈ１がＨ２より高くなっても、第２ｎドリフト領域５３と第２ｐベース領域５６とのｐｎ接合の端部が酸化膜７６と接するため問題ない。
図３との違いは、第１ＭＯＳＦＥＴ部１と第２ＭＯＳＦＥＴ部２が酸化膜７６で分離されている点である。この酸化膜７６は窒化膜などの他の絶縁膜としても構わない。この場合も図３と同等に酸化膜５２、７６に等電位線が伸びるために、図３の半導体装置と同様の効果が得られる。但し、酸化膜７６を形成しているため、半導体チップは図３の場合よりは大きくなる。また、酸化膜７６で第１、第２ＭＯＳＦＥＴ部１、２が完全に分離されているので寄生サイリスタは形成されない。尚、図ではＨ１よりＨ２が高くなっているが、酸化膜７６を形成しているため、Ｈ１がＨ２より高くなっても、第２ｎドリフト領域５３と第２ｐベース領域５６とのｐｎ接合の端部が酸化膜７６と接するため問題ない。
図１１は、この発明の第５実施例の半導体装置の要部断面図である。この図は図３に相当する要部断面図である。
図３との違いは、第１ＭＯＳＦＥＴ部１の第１ｎドリフト領域５９ａが酸化膜５２に達しており、この第１ｎドリフト領域５９ａ上に層間絶縁膜７７（フィールド絶縁膜）を挟んでフィールドプレート７８が形成されている点である。
図３の場合は、第１ｎドリフト領域５９と第１ｐベース領域５４で超接合を構成し、この超接合と酸化膜５２で耐圧を確保しているが、図１１の場合は単一の拡散領域である第１ｎドリフト領域５９ａと酸化膜５２で耐圧を確保する。このとき、フィードプレート７８があるため第１ｎドリフト領域５９ａの空乏層は横方向に広がりやすくなり耐圧は確保し易い。また、第１ｎドリフト領域５９ａの深さが図３の第１ｎドリフト領域５９より深いため、オン抵抗を低下させることができる。尚、フィールドプレート７８は第１ソース電極６７と接続しているが、接続させない場合（耐圧が低い場合など）もある。
図３との違いは、第１ＭＯＳＦＥＴ部１の第１ｎドリフト領域５９ａが酸化膜５２に達しており、この第１ｎドリフト領域５９ａ上に層間絶縁膜７７（フィールド絶縁膜）を挟んでフィールドプレート７８が形成されている点である。
図３の場合は、第１ｎドリフト領域５９と第１ｐベース領域５４で超接合を構成し、この超接合と酸化膜５２で耐圧を確保しているが、図１１の場合は単一の拡散領域である第１ｎドリフト領域５９ａと酸化膜５２で耐圧を確保する。このとき、フィードプレート７８があるため第１ｎドリフト領域５９ａの空乏層は横方向に広がりやすくなり耐圧は確保し易い。また、第１ｎドリフト領域５９ａの深さが図３の第１ｎドリフト領域５９より深いため、オン抵抗を低下させることができる。尚、フィールドプレート７８は第１ソース電極６７と接続しているが、接続させない場合（耐圧が低い場合など）もある。
図１２は、この発明の第６実施例の半導体装置の要部断面図である。この図は図１１に相当する要部断面図である。
図１１との違いは、第１ＭＯＳＦＥＴ部１と第２ＭＯＳＦＥＴ部２が酸化膜７６で分離されている点である。この場合も図１１と同様の効果が期待できる。また、酸化膜７６があるため、Ｈ１はＨ２より高くてもよい。
図１１との違いは、第１ＭＯＳＦＥＴ部１と第２ＭＯＳＦＥＴ部２が酸化膜７６で分離されている点である。この場合も図１１と同様の効果が期待できる。また、酸化膜７６があるため、Ｈ１はＨ２より高くてもよい。
図１３は、この発明の第７実施例の半導体装置の要部平面図である。この図は図１に相当する平面図である。
図１４は、図１３のＡ−Ａ線で切断した要部断面図であり、図１５は、図１３のＢ−Ｂ線で切断した要部断面図である。
図１〜図３との違いは、ストライプ状の第１ｐベース領域５４と、ストライプ状の第２ｐベース領域５６の長手方向の延長線とが互いに直交するように形成している点である。第２ｐベース領域５６の長手方向の長さを変えることで、それぞれ所望の特性を得ることができる。
図１４は、図１３のＡ−Ａ線で切断した要部断面図であり、図１５は、図１３のＢ−Ｂ線で切断した要部断面図である。
図１〜図３との違いは、ストライプ状の第１ｐベース領域５４と、ストライプ状の第２ｐベース領域５６の長手方向の延長線とが互いに直交するように形成している点である。第２ｐベース領域５６の長手方向の長さを変えることで、それぞれ所望の特性を得ることができる。
図１６は、この発明の第８実施例の半導体装置の要部平面図である。この図は図１に相当する平面図である。
図１と同様、配置を明確にするために、第１ソース電極６７、第２ソース電極と第１ドレイン電極となる金属膜６８を省略した。
また、図１６のＣ−Ｃ線で切断した要部断面図は図３のようになる。この場合も第１実施例と同様の効果がある。
また、この構造では、第２ＭＯＳＦＥＴ部２が第１ＭＯＳＦＥＴ部１に取り囲まれるパターンとなっているため、第１ＭＯＳＦＥＴ部１のチャネル周囲長が長くなって第２ＭＯＳＦＥＴ部２よりもオン抵抗を下げ易くする例である。
図１と同様、配置を明確にするために、第１ソース電極６７、第２ソース電極と第１ドレイン電極となる金属膜６８を省略した。
また、図１６のＣ−Ｃ線で切断した要部断面図は図３のようになる。この場合も第１実施例と同様の効果がある。
また、この構造では、第２ＭＯＳＦＥＴ部２が第１ＭＯＳＦＥＴ部１に取り囲まれるパターンとなっているため、第１ＭＯＳＦＥＴ部１のチャネル周囲長が長くなって第２ＭＯＳＦＥＴ部２よりもオン抵抗を下げ易くする例である。
図１７は、この発明の第９実施例の半導体装置の要部平面図である。この図は図１に相当する図である。 図１と同様、配置を明確にするために、第１ソース電極６７、第２ソース電極と第１ドレイン電極となる金属膜６８を省略した。
また、図１７のＤ−Ｄ線で切断した要部断面図は図３のようになる。この場合も第１実施例と同様の効果がある。
また、この構造では、図１６とは違って、第１ＭＯＳＦＥＴ部１が第２ＭＯＳＦＥＴ部２に取り囲まれるパターンとなっているため、第２ＭＯＳＦＥＴ部２のチャネル周囲長が長くなって第１ＭＯＳＦＥＴ部１よりもオン抵抗を下げ易くする例である。
また、図１７のＤ−Ｄ線で切断した要部断面図は図３のようになる。この場合も第１実施例と同様の効果がある。
また、この構造では、図１６とは違って、第１ＭＯＳＦＥＴ部１が第２ＭＯＳＦＥＴ部２に取り囲まれるパターンとなっているため、第２ＭＯＳＦＥＴ部２のチャネル周囲長が長くなって第１ＭＯＳＦＥＴ部１よりもオン抵抗を下げ易くする例である。
図１８から図２１は、この発明の第１０実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。これらの図は図２に相当する断面図であり、第１実施例の半導体装置の製造方法である。
第１ｎ+ ドレイン領域５１となるｎ+ 半導体基材と、このｎ+ 半導体基材上に選択的に形成した所定の厚さの部分的な酸化膜５２と、この酸化膜５２がないｎ+ 半導体基材上に酸化膜５２より薄く、第２ｎドリフト領域５３となるｎ半導体層を形成する。酸化膜５２上と第２ｎドリフト領域５３上に第１ｐベース領域５４および第２ｐベース領域５６となるｐ半導体層５４ａ、５４ｂを形成する。このようにして形成された部分ＳＯＩ基板１００を用意する。
または、第１ｎ+ ドレイン領域５１となるｎ+ 半導体基材と、このｎ+ 半導体基材上に選択的に形成した所定の厚さの部分的な酸化膜５２と、この酸化膜５２がないｎ+ 半導体基材上に酸化膜５２より厚く、第２ｎドリフト領域５３となるｎ半導体層を形成する。続いて酸化膜５２をストッパーとして、ｎ半導体層を酸化膜５２の厚みまで削除し、削除した面からｐ型不純物を拡散して図示したｐ層５４ｃを形成する。この酸化膜５２上とこのｐ層５４ｃ上に第１ｐベース領域５４および第２ｐベース領域５６の一部となるｐ半導体層５４ａ、５４ｂを形成する。このようにして形成された部分ＳＯＩ基板１００を用意してもよい。尚、この場合は、第１ｐベース領域５４および第２ｐベース領域５６は、ｐ層５４ｃとｐ半導体層５４ａ、５４ｂで構成される。
第１ｎ+ ドレイン領域５１となるｎ+ 半導体基材と、このｎ+ 半導体基材上に選択的に形成した所定の厚さの部分的な酸化膜５２と、この酸化膜５２がないｎ+ 半導体基材上に酸化膜５２より薄く、第２ｎドリフト領域５３となるｎ半導体層を形成する。酸化膜５２上と第２ｎドリフト領域５３上に第１ｐベース領域５４および第２ｐベース領域５６となるｐ半導体層５４ａ、５４ｂを形成する。このようにして形成された部分ＳＯＩ基板１００を用意する。
または、第１ｎ+ ドレイン領域５１となるｎ+ 半導体基材と、このｎ+ 半導体基材上に選択的に形成した所定の厚さの部分的な酸化膜５２と、この酸化膜５２がないｎ+ 半導体基材上に酸化膜５２より厚く、第２ｎドリフト領域５３となるｎ半導体層を形成する。続いて酸化膜５２をストッパーとして、ｎ半導体層を酸化膜５２の厚みまで削除し、削除した面からｐ型不純物を拡散して図示したｐ層５４ｃを形成する。この酸化膜５２上とこのｐ層５４ｃ上に第１ｐベース領域５４および第２ｐベース領域５６の一部となるｐ半導体層５４ａ、５４ｂを形成する。このようにして形成された部分ＳＯＩ基板１００を用意してもよい。尚、この場合は、第１ｐベース領域５４および第２ｐベース領域５６は、ｐ層５４ｃとｐ半導体層５４ａ、５４ｂで構成される。
このように部分ＳＯＩ基板１００は、第２ｎドリフト領域５３となるｎ半導体層と、ｐ半導体層５４ａ、５４ｂをエピタキシャル成長で形成する。酸化膜５２上のｐ半導体層５４ａ、５４ｂは酸化膜５２の両側のｐ層５４ｃ上と酸化膜５２上に成長したエピタキシャル層であり、酸化膜５２上に成長したエピタキシャル層は、ｐ層５４ｃ上に成長したエピタキシャル層が横方向にも成長することで形成される。つまり、酸化膜５２端の左右側から横方向に成長し、酸化膜５２の中央部上で接触して形成されたエピタキシャル層である。接触面には多数の欠陥９１が形成しやすい（図１８）。
つぎに、酸化膜５２がないｎ+ 半導体基材上に、第２ｎドリフト領域５３に達するように、第２ｐベース領域５６にトレンチ５５を形成する（図１９）。
つぎに、トレンチ５５の側壁と底面にゲート絶縁膜５７を形成し、第１ｐベース領域５４の表面から酸化膜５２に達するように第１ｎ+ ドレイン領域５８を形成し、この第１ｎ+ ドレイン領域５８に接するように第１ｐベース領域５４の表面層に第１ｎドリフト領域５９を形成し、この第１ｎドリフト領域５９と離して第１ｐベース領域５４の表面層に第１ｎ+ ソース領域６０と第１ｐ+ コンタクト領域６１を形成する。この第１ｐ+ コンタクト領域６１は前記の酸化膜５２上のエピタキシャル層の接触箇所（中央部）に形成する。これは第１ｐ+ コンタクト領域６１は例え欠陥９１が有っても耐圧やオン抵抗などの特性には問題がないからである（図２０）。
つぎに、酸化膜５２がないｎ+ 半導体基材上に、第２ｎドリフト領域５３に達するように、第２ｐベース領域５６にトレンチ５５を形成する（図１９）。
つぎに、トレンチ５５の側壁と底面にゲート絶縁膜５７を形成し、第１ｐベース領域５４の表面から酸化膜５２に達するように第１ｎ+ ドレイン領域５８を形成し、この第１ｎ+ ドレイン領域５８に接するように第１ｐベース領域５４の表面層に第１ｎドリフト領域５９を形成し、この第１ｎドリフト領域５９と離して第１ｐベース領域５４の表面層に第１ｎ+ ソース領域６０と第１ｐ+ コンタクト領域６１を形成する。この第１ｐ+ コンタクト領域６１は前記の酸化膜５２上のエピタキシャル層の接触箇所（中央部）に形成する。これは第１ｐ+ コンタクト領域６１は例え欠陥９１が有っても耐圧やオン抵抗などの特性には問題がないからである（図２０）。
つぎに、第１ｎドリフト領域５９と第１ｎ+ ソース領域６０に挟まれた第１ｐベース領域５４上に第１ゲート絶縁膜６５を介して第１ゲート電極６６を形成し、第２ｐベース領域５６の表面層に第２ｎ+ ソース領域６２と第２ｐ+ コンタクト領域６３を形成し、トレンチ５５内にゲート電極６４を形成する。第１ｎ+ ソース領域６０上と第１ｐ+ ベース領域６１上に第１ｎ+ ソース電極６７を形成し、第１ｎ+ ドレイン領域５８上から第２ｐ+ コンタクト領域６３上を経由し第２ソース領域６２上に渡って第１ドレイン電極および第２ソース電極となる金属膜６８を形成し、第２ｎ+ ドレイン領域５１上に第２ドレイン電極６９を形成して、第１、第２ＭＯＳＦＥＴ部１、２を有する第１実施例の半導体装置が完成する（図２１）。
１ 第１ＭＯＳＦＥＴ部
２ 第２ＭＯＳＦＥＴ部
５１ 第２ｎ+ ドレイン領域（半導体基材）
５２ 酸化膜（部分ＳＯＩ基板の部分酸化膜）
５３ 第２ｎドリフト領域
５４ 第１ｐベース領域
５４ａ、５４ｂ ｐ半導体層
５４ｃ ｐ層
５５ トレンチ
５６ 第２ｐベース領域
５７ 第２ゲート絶縁膜
５８ 第１ｎ+ ドレイン領域
５９、５９ａ 第１ｎドリフト領域
６０ 第１ｎ+ ソース領域
６１ 第１ｐ+ コンタクト領域
６２ 第２ｎ+ ソース領域
６３ 第２ｐ+ コンタクト領域
６４ 第２ゲート電極
６５ 第１ゲート絶縁膜
６６ 第１ゲート電極
６７ 第１ソース電極
６８ 金属膜
６９ 第２ドレイン電極
７０、７４、７６ 酸化膜
７１ ｎ領域
７２ スクライブ面
７３ ｐ+ 領域
７５ ｐ領域（低濃度）
７７ 層間絶縁膜
７８ フィールドプレート
８１、８２、８３ 等電位線
９１ 欠陥
１００ 部分ＳＯＩ基板
Ｈ１ 第２ｎドリフト領域と第２ｐベース領域とのｐｎ接合の第２ｎ+ ドレイン領 域からの高さ
Ｈ２ 酸化膜と第１ｐベース領域との界面の第２ｎ+ ドレイン領域からの高さ
２ 第２ＭＯＳＦＥＴ部
５１ 第２ｎ+ ドレイン領域（半導体基材）
５２ 酸化膜（部分ＳＯＩ基板の部分酸化膜）
５３ 第２ｎドリフト領域
５４ 第１ｐベース領域
５４ａ、５４ｂ ｐ半導体層
５４ｃ ｐ層
５５ トレンチ
５６ 第２ｐベース領域
５７ 第２ゲート絶縁膜
５８ 第１ｎ+ ドレイン領域
５９、５９ａ 第１ｎドリフト領域
６０ 第１ｎ+ ソース領域
６１ 第１ｐ+ コンタクト領域
６２ 第２ｎ+ ソース領域
６３ 第２ｐ+ コンタクト領域
６４ 第２ゲート電極
６５ 第１ゲート絶縁膜
６６ 第１ゲート電極
６７ 第１ソース電極
６８ 金属膜
６９ 第２ドレイン電極
７０、７４、７６ 酸化膜
７１ ｎ領域
７２ スクライブ面
７３ ｐ+ 領域
７５ ｐ領域（低濃度）
７７ 層間絶縁膜
７８ フィールドプレート
８１、８２、８３ 等電位線
９１ 欠陥
１００ 部分ＳＯＩ基板
Ｈ１ 第２ｎドリフト領域と第２ｐベース領域とのｐｎ接合の第２ｎ+ ドレイン領 域からの高さ
Ｈ２ 酸化膜と第１ｐベース領域との界面の第２ｎ+ ドレイン領域からの高さ
Claims (19)
- 第１半導体層と、該第１半導体層の第１主面上に選択的に形成した第１絶縁膜と、該第１絶縁膜が形成されない前記第１半導体層上に形成した第１導電型の第２半導体層と、前記第１絶縁膜上に形成した第３半導体層と、前記第２半導体層の上または表面層に形成した第２導電型の第４半導体層と、前記第１絶縁膜に接し、前記第３半導体層と前記第４半導体層とを分離する分離層と、前記第４半導体層の表面層に形成する第１導電型の第５半導体層と、前記第４半導体層を前記第２半導体層上に形成し、前記第５半導体層に隣接し、前記第２半導体層に達するトレンチと、前記トレンチ内において前記第２半導体層と前記第５半導体層に挟まれた前記第４半導体層の露出面上に第１ゲート絶縁膜を介して形成する第１ゲート電極と、前記第４半導体層と前記第５半導体層と電気的に接続される第１電極と、前記第１半導体層の第２主面に形成する第２電極とを具備する半導体装置であって、
前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部のゲート電極側と反対側の接合端部が前記第１絶縁膜と接することを特徴とする半導体装置。 - 第１半導体層と、該第１半導体層の第１主面上に選択的に形成した第１絶縁膜と、該第１絶縁膜が形成されない前記第１半導体層上に形成した第１導電型の第２半導体層と、前記第１絶縁膜上に形成した第３半導体層と、前記第２半導体層の表面層に選択的に形成した第２導電型の第４半導体層と、前記第１絶縁膜に接し、前記第３半導体層と前記第４半導体層とを分離する分離層と、前記第４半導体層の表面層に形成する第１導電型の第５半導体層と、前記第２半導体層と前記第５半導体層に挟まれた前記第４半導体層の露出面上に第１ゲート絶縁膜を介して形成する第１ゲート電極と、前記第４半導体層と前記第５半導体層と電気的に接続される第１電極と、前記第１半導体層の第２主面に形成する第２電極とを具備する半導体装置であって、
前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部のゲート電極側と反対側の接合端部が前記第１絶縁膜と接することを特徴とする半導体装置。 - 前記分離層が、前記第３半導体層表面から前記第１絶縁膜に達する第１導電型の第６半導体層であることを特徴とする請求項１または２に記載の半導体装置。
- 前記分離層が、前記第３半導体層表面から前記第１絶縁膜に達する第２絶縁膜であり、前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部の前記第１ゲート電極側と反対側の接合端部が前記第１絶縁膜または前記第２絶縁膜と接することを特徴とする請求項１または２に記載の半導体装置。
- 前記第１半導体層が第２導電型半導体層上に第１導電型半導体層を積層した層からなることを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置。
- 第１半導体層と、該第１半導体層の第１主面上に選択的に形成した第１絶縁膜と、該第１絶縁膜が形成されない前記第１半導体層上に形成した第１導電型の第２半導体層と、前記第１絶縁膜上に形成した第２導電型の第３半導体層と、前記第２半導体層の上または表面層に形成した第２導電型の第４半導体層と、前記第３半導体層の表面から前記第１絶縁膜に接する第１導電型第７半導体層と、前記第４半導体層の表面層に形成した第１導電型の第５半導体層と、前記第４半導体層を前記第２半導体層上に形成し、前記第５半導体層に隣接し、前記第２半導体層に達するトレンチと、前記トレンチ内において前記第２半導体層と前記第５半導体層に挟まれた前記第４半導体層の露出面上に第２絶縁膜を介して形成した第１ゲート電極と、前記第７半導体層に接し前記第３半導体層の表面層に形成した第１導電型の第８半導体層と、該第８半導体層と離れて前記第３半導体層の表面層に形成した第１導電型の第９半導体層と、前記第８半導体層と前記第９半導体層とに挟まれた前記第３半導体層の表面上に第２ゲート絶縁膜を介して形成した第２ゲート電極と、前記第４半導体層、前記第５半導体層および前記第７半導体層と電気的に接続した第１電極と、前記第１半導体層の第２主面に形成した第２電極と、前記第９半導体層と前記第３半導体層に電気的に接続した第３電極を具備する半導体装置であって、
前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部のゲート電極側と反対側の接合端部が前記第１絶縁膜と接することを特徴とする半導体装置。 - 第１半導体層と、該第１半導体層の第１主面上に選択的に形成した第１絶縁膜と、該第１絶縁膜が形成されない前記第１半導体層上に形成した第１導電型の第２半導体層と、前記第１絶縁膜上に形成した第２導電型の第３半導体層と、前記第２半導体層の表面層に選択的に形成した第２導電型の第４半導体層と、前記第３半導体層の表面から前記第１絶縁膜に接する第１導電型第７半導体層と、前記第４半導体層の表面層に形成した第１導電型の第５半導体層と、前記第２半導体層と前記第５半導体層に挟まれた前記第４半導体層の露出面上に第２絶縁膜を介して形成した第１ゲート電極と、前記第７半導体層に接し前記第３半導体層の表面層に形成した第１導電型の第８半導体層と、該第８半導体層と離れて前記第３半導体層の表面層に形成した第１導電型の第９半導体層と、前記第８半導体層と前記第９半導体層とに挟まれた前記第３半導体層の表面上に第２ゲート絶縁膜を介して形成した第２ゲート電極と、前記第４半導体層、前記第５半導体層および前記第７半導体層と電気的に接続した第１電極と、前記第１半導体層の第２主面に形成した第２電極と、前記第９半導体層と前記第３半導体層に電気的に接続した第３電極を具備する半導体装置であって、
前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部のゲート電極側と反対側の接合端部が前記第１絶縁膜と接することを特徴とする半導体装置。 - 前記第７半導体層と前記第５半導体層との間の表面から前記第５半導体層より深い深さで形成した第２導電型の第１０半導体層を有することを特徴とする請求項６または７に記載の半導体装置。
- 前記第１０半導体層が前記第４半導体層と前記第７半導体層とを分離するように形成したことを特徴とする請求項６または７に記載の半導体装置。
- 前記第１０半導体層が複数の不純物拡散層からなることを特徴とする請求項８に記載の半導体装置。
- 前記第２ゲート電極の前記第９半導体層を挟んで反対側の前記第３半導体層の表面層に第２導電型の第１１半導体層を形成したことを特徴とする請求項６ないし１０のいずれか一項に記載の半導体装置。
- 前記第７半導体層と前記第４半導体層とを分離するように形成された前記第１絶縁膜に接する第３絶縁膜を有し、前記第２半導体層と前記第４半導体層とで形成されるｐｎ接合端部の前記第１ゲート電極側と反対側の接合端部が前記第１絶縁膜または前記第３絶縁膜と接することを特徴とする請求項６ないし１１のいずれか一項に記載の半導体装置。
- 前記第８半導体層が前記第１絶縁膜に達することを特徴とする請求項６ないし１２のいずれか一項に記載の半導体装置。
- 前記第８半導体層上に第４絶縁膜を介して形成したフィールドプレートを有することを特徴とする請求項６ないし１３に記載の半導体装置。
- 前記第３半導体層および前記第４半導体層の平面形状がそれぞれストライプ状であり、前記第４半導体層の長手方向の延長線と前記第３半導体層の長手方向とが直交することを特徴とする請求項６ないし１４に記載の半導体装置。
- 前記第３半導体層を前記第４半導体層が取り囲む構成を複数有することを特徴とする請求項６ないし１４のいずれか一項に記載の半導体装置。
- 前記第４半導体層を前記第３半導体層が取り囲む構成を複数有することを特徴とする請求項６ないし１４のいずれか一項に記載の半導体装置。
- 前記第１半導体層と前記第１絶縁膜との間に第２導電型の第１２半導体層を有し、
前記第１絶縁膜は選択的に開口部を備え、該開口部で前記第３半導体層と前記第１２半導体層が接することを特徴とする請求項１ないし１７のいずれか一項に記載の半導体装置。 - 前記第１半導体層の第１主面上に選択的に前記第１絶縁膜を形成し、前記第１絶縁膜が形成されない前記第１半導体層上からエピタキシャル成長により前記第１絶縁膜より厚さが薄い前記第２半導体層を形成し、前記第２半導体層上からエピタキシャル成長により前記第４半導体層および前記第３半導体層を順次形成することを備えたことを特徴とする請求項１または６のいずれか一項に記載の半導体装置の製造方法。
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