JP4844625B2

JP4844625B2 - 非可逆回路素子

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Publication number: JP4844625B2
Application number: JP2008323533A
Authority: JP
Inventors: 崇川浪
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2008-12-19
Filing date: 2008-12-19
Publication date: 2011-12-28
Anticipated expiration: 2028-12-19
Also published as: JP2010147852A; US20100156551A1; US8102220B2

Description

本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。

従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。

この種の非可逆回路素子としては、特許文献１には、低挿入損失を達成するために、フェライトに第１及び第２中心電極を互いに絶縁状態で交差して巻回した２ポート型アイソレータが記載されている。入出力ポート間に第１中心電極と並列に接続された終端抵抗を回路基板に内蔵しており、逆方向に入力した高周波信号はこの終端抵抗で発熱拡散される。終端抵抗の放熱性が悪いと、温度上昇に伴ってアイソレータの電気特性が劣化してしまう。従って、終端抵抗は過剰な発熱を避けるために良好な放熱性を確保する必要がある。

終端抵抗の放熱性を考慮したものとして、特許文献２に記載の非可逆回路素子が知られている。この非可逆回路素子では、誘電体基板に設けたビアホールにて終端抵抗の放熱性を確保している。このように終端抵抗の放熱性を改善して耐電力性を向上する方法として、従来では、専ら終端抵抗の消費電力に頼っており、特許文献２に記載の非可逆回路素子でも例外ではなく、発熱部位が終端抵抗に集中することに変わりはない。
国際公開第２００７／０４６２９９号パンフレット特許第４００３６５０号公報

そこで、本発明の目的は、終端抵抗の発熱を緩和し、電気特性の劣化を抑えることのできる非可逆回路素子を提供することにある。

前記目的を達成するため、本発明の一形態である非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトに互いに電気的に絶縁状態で交差して配置された第１中心電極及び第２中心電極と、
を備え、
前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
前記入力ポートと前記出力ポートとの間に第１整合容量が電気的に接続され、
前記出力ポートと前記グランドポートとの間に第２整合容量が電気的に接続され、
前記入力ポートと前記出力ポートとの間に抵抗が電気的に接続され、
第１中心電極の単位長さ当たりの抵抗値を第２中心電極の単位長さ当たりの抵抗値よりも大きくしたこと、
を特徴とする。

前記非可逆回路素子において、逆方向の信号が入力されたとき、その電力は終端抵抗で消費されるが、従来よりも多くの電力が第１中心電極で消費される。これにて、電力を消費する発熱部位が分散され、耐電圧特性が向上し、特定部位（主に、終端抵抗）の焼損などの故障を未然に防止できる。さらに、終端抵抗に小型の部品を使用できるとともに、放熱経路の増大によって非可逆回路素子自体の小型化が可能になる。さらに、終端抵抗の温度上昇が抑えられることから、終端抵抗の発熱による抵抗値の変動が小さくなり、アイソレーション特性の劣化が回避される。とりわけ、低挿入損失とするために第２中心電極をフェライトに複数回巻回した２ポート型のアイソレータにおいては、終端抵抗に１００〜５００Ω程度の高い抵抗値のものを使用することになる。このアイソレータにおいては、逆方向の高周波信号の電力消費を終端抵抗のみならず第１中心電極にも分散させることにより、好ましい電気特性を維持でき、効果的である。

本発明によれば、終端抵抗で消費される電力を第１中心電極にも積極的に分散させるようにしたため、終端抵抗の発熱が緩和され、電気特性の劣化を抑えることができ、小型化にも寄与する。

以下、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。

（第１実施例、図１〜図８参照）
本発明に係る非可逆回路素子の第１実施例である２ポート型アイソレータの分解斜視図を図１に示す。この２ポート型アイソレータは、集中定数型アイソレータであり、概略、平板状ヨーク１０と、回路基板２０と、フェライト３２と永久磁石４１とからなるフェライト・磁石素子３０と、で構成されている。

フェライト３２には、図２に示すように、表裏の主面３２ａ，３２ｂに互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。ここで、フェライト３２は互いに対向する平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなしている。

また、永久磁石４１はフェライト３２に対して直流磁界を主面３２ａ，３２ｂに略垂直方向に印加するように主面３２ａ，３２ｂに対して、例えば、エポキシ系の接着剤４２を介して接着され（図４参照）、フェライト・磁石素子３０を形成している。永久磁石４１の主面４１ａは前記フェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面３２ａ，４１ａ、主面３２ｂ，４１ａどうしを対向させて配置されている。

第１中心電極３５は導体膜にて形成されている。即ち、図２に示すように、この第１中心電極３５は、フェライト３２の第１主面３２ａにおいて右下から立ち上がって２本に分岐した状態で左上に長辺に対して比較的小さな角度で傾斜して形成され、左上方に立ち上がり、上面の中継用電極３５ａを介して第２主面３２ｂに回り込み、第２主面３２ｂにおいて第１主面３２ａと透視状態で重なるように２本に分岐した状態で形成され、その一端は下面に形成された接続用電極３５ｂに接続されている。また、第１中心電極３５の他端は下面に形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と以下に説明する第２中心電極３６とは、間に絶縁膜が形成されて互いに絶縁された状態で交差している。

第２中心電極３６は導体膜にて形成されている。この第２中心電極３６は、まず、０．５ターン目３６ａが第１主面３２ａにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して第１中心電極３５と交差した状態で形成され、上面の中継用電極３６ｂを介して第２主面３２ｂに回り込み、この１ターン目３６ｃが第２主面３２ｂにおいてほぼ垂直に第１中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は下面の中継用電極３６ｄを介して第１主面３２ａに回り込み、この１．５ターン目３６ｅが第１主面３２ａにおいて０．５ターン目３６ａと平行に第１中心電極３５と交差した状態で形成され、上面の中継用電極３６ｆを介して第２主面３２ｂに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋ、中継用電極３６ｌ、３．５ターン目３６ｍ、中継用電極３６ｎ、４ターン目３６ｏ、がフェライト３２の表面にそれぞれ形成されている。また、第２中心電極３６の両端は、それぞれフェライト３２の下面に形成された接続用電極３５ｃ，３６ｐに接続されている。なお、接続用電極３５ｃは第１中心電極３５及び第２中心電極３６のそれぞれの端部の接続用電極として共用されている。

即ち、第２中心電極３６はフェライト３２に螺旋状に４ターン巻回されていることになる。ここで、ターン数とは、中心電極３６が第１又は第２主面３２ａ，３２ｂをそれぞれ１回横断した状態を０．５ターンとして計算している。そして、中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

また、接続用電極３５ｂ，３５ｃ，３６ｐや中継用電極３５ａ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌ，３６ｎはフェライト３２の上下面に形成された凹部３７（図３参照）に銀、銀合金、銅、銅合金などの電極用導体を塗布又は充填して形成されている。また、上下面には各種電極と平行にダミー凹部３８も形成され、かつ、ダミー電極３９ａ，３９ｂ，３９ｃが形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極は凹部３７，３８に導体膜として形成したものであってもよい。

フェライト３２としてはＹＩＧフェライトなどが用いられている。第１及び第２中心電極３５，３６や各種電極は銀や銀合金の厚膜又は薄膜として印刷、転写、フォトリソグラフなどの工法で形成することができる。中心電極３５，３６の絶縁膜としてはガラスやアルミナなどの誘電体厚膜、ポリイミドなどの樹脂膜などを用いることができる。これらも印刷、転写、フォトリソグラフなどの工法で形成することができる。

なお、フェライト３２を絶縁膜及び各種電極を含めて磁性体材料にて一体的に焼成することが可能である。この場合、各種電極を高温焼成に耐えるＣｕ、Ａｇ、Ｐｄ又はＰｄ／Ａｇを用いることになる。

永久磁石４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。

回路基板２０は、複数枚の誘電体シート上に所定の電極を形成して積層し、焼結した積層型基板であり、その内部には、等価回路である図５及び図６や内部構成図である図８に示すように、整合用コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２，ＣＰ１が内蔵され、チップ型素子である終端抵抗Ｒ（図１参照）が回路基板２０上に外付けされている。なお、図５は第１回路例、図６は第２回路例を示し、図８は図６の回路構成に対応している。また、表面には端子電極２５ａ〜２５ｅが、裏面（実装面）には外部接続用端子電極２６，２７，２８がそれぞれ形成されている。

前記フェライト・磁石素子３０は、回路基板２０上に載置され、フェライト３２の下面の接続用電極３５ｂ，３５ｃ，３６ｐが回路基板２０上の端子電極２５ａ，２５ｂ，２５ｃとリフローはんだ付けされて一体化されるとともに、永久磁石４１の下面が回路基板２０上に接着剤にて一体化される。

平板状ヨーク１０は、電磁シールド機能を有するもので、前記フェライト・磁石素子３０の直上に配置されている。そして、図１に示すように、回路基板２０とヨーク１０との間であってフェライト・磁石素子３０の周囲には樹脂材１１が充填されている。終端抵抗Ｒも樹脂材１１にて覆われている。この樹脂材１１は、例えば、主成分としてシリカ、フェノール樹脂、エポキシ樹脂を混合した樹脂である。

整合用回路素子と前記第１及び第２中心電極３５，３６との接続関係は、例えば、第１回路例である図５及び第２回路例である図６に示すとおりである。ここでは、図６に示す第２回路例に基づいて図８を参照して説明する。

回路基板２０の裏面に形成された外部接続用端子電極２６は整合用コンデンサＣＳ１を介して端子電極２５ａ（入力ポートＡ）に接続され、かつ、整合用コンデンサＣ１と終端抵抗Ｒとに接続されている。また、端子電極２５ａはフェライト３２の下面に形成された接続用電極３５ｂを介して第１中心電極３５の一端に接続されている。

第１中心電極３５の他端及び第２中心電極３６の一端は、フェライト３２の下面に形成された接続用電極３５ｃ及び回路基板２０の表面に形成された端子電極２５ｂ（出力ポートＢ）を介して終端抵抗Ｒ及びコンデンサＣ１，Ｃ２に接続され、かつ、コンデンサＣＳ２を介して回路基板２０の裏面に形成された外部接続用端子電極２７に接続されている。また、終点抵抗Ｒは回路基板２０の表面に形成された端子電極２５ｄ，２５ｅに接続されている。

第２中心電極３６の他端は、フェライト３２の下面に形成された接続用電極３６ｐ及び回路基板２０の表面に形成された端子電極２５ｃ（グランドポートＣ）を介してコンデンサＣ２及び回路基板２０の裏面に形成された外部接続用端子電極２８と接続されている。また、入力側端子電極２５ａ（入力ポートＡ）とコンデンサＣＳ１の接続点には接地されたインピーダンス調整用のコンデンサＣＰ１が接続されている。

なお、図５に示す第１回路例は図６及び図８に示す第２回路例における一部の素子（コンデンサＣＳ１，ＣＳ２，ＣＰ１）を省略した基本タイプである。

以上の構成からなる２ポート型アイソレータにおいては、第１中心電極３５の一端が入力ポートＡに接続され他端が出力ポートＢに接続され、第２中心電極３６の一端が出力ポートＢに接続され他端がグランドポートＣに接続されているため、動作時において、第２中心電極３６に大きな高周波電流が流れ、第１中心電極３５にはほとんど高周波電流が流れない。それゆえ、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。

また、第２中心電極３６はフェライト３２に２ターン以上巻回されているため、第２中心電極３６はインダクタンス値及びＱ値が高く、アイソレータとしての特性が向上する。

ところで、外部接続用端子電極２７から逆方向の高周波信号が入力された場合、その電力のほとんどは終端抵抗Ｒにて消費され、そのままでは終端抵抗Ｒが過剰に発熱することになる。そこで、本第１実施例では、図５及び図６に示されている第１中心電極３５の等価並列抵抗Ｒｐを低下させることにより、逆方向の信号が流れたときに第１中心電極３５で消費される電力を終端抵抗Ｒで消費される電極との比率において相対的に増加させるようにした。等価並列抵抗Ｒｐと終端抵抗Ｒの消費電力の比率はそれぞれの抵抗値に反比例した値になる。なお、等価並列抵抗Ｒｐは図７に示す等価直列抵抗Ｒｓに置き換えることができ、等価並列抵抗Ｒｐを低下させることは、等価直列抵抗Ｒｓを高めることに相当する。

具体的には、等価並列抵抗Ｒｐが最適な値になるように、第１中心電極３５の単位長さ当たりの抵抗値を第２中心電極３６の単位長さ当たりの抵抗値よりも大きくする。例えば、第１中心電極３５の幅又は厚みを第２中心電極３６の幅又は厚みよりも小さくしたり、第１中心電極３５の表面又は端部の粗さを第２中心電極３６の表面又は端部の粗さよりも大きくする。あるいは、第１中心電極３５の電極材料の導電率を第２中心電極３６の電極材料の導電率よりも小さくする。第１中心電極３５の表面抵抗を第２中心電極３６の表面抵抗よりも大きくしてもよい。

換言すれば、第２中心電極３６はインダクタンス値が高くてＱ値が高く、第１中心電極３５はＱ値を低く設定している。具体的には、第２中心電極３６のＱ値が５０〜１８０であるのに対して、第１中心電極３５のＱ値は５０〜８０である。結果として、第１中心電極３５のＱ値は低くなるが、挿入損失やアイソレーションなどの電気特性は悪化しない。また、終端抵抗Ｒの抵抗値はアイソレーションが最大となるように選択する。本第１実施例では、図４に示すように、第１中心電極３５を分岐させて幅寸法を細くすることでＱ値を低下させている。

なお、第２中心電極３６は可能な範囲で等価並列抵抗Ｒｐが最大となるように、即ち、そのＱ値が最大となるように設定する。結果として、アイソレータの挿入損失を最小とすることができる。

図９に、第１中心電極３５のＱ値と、逆方向電力が入力されたときに第１中心電極３５で消費される電力と終端抵抗Ｒでの消費電力との比率を示す。第１中心電極３５のＱ値が１００より大きいと、等価並列抵抗Ｒｐが消費する電力の割合は小さく、アイソレータとしての耐電力向上の効果はあまりない。第１中心電極３５のＱ値が１００以下になると急激に等価並列抵抗Ｒｐが消費する電力の割合が大きくなる。即ち、第１中心電極３５の電力消費割合はそのＱ値が１００の場合で１５．３％、５０の場合で２６．５％となる。一方、第１中心電極３５のＱ値が２０以下では、アイソレーション帯域が減少するので適切ではない。

以上のごとく、アイソレータに入力される逆方向電力は、通常、大部分が終端抵抗Ｒで消費されるが、本第１実施例においては、逆方向電力の一定部分が第１中心電極３５で消費される。このような発熱部位の分散により、アイソレータの耐電力性が向上する。さらに、終端抵抗Ｒの焼損などの故障を防ぐことができ、アイソレータの信頼性が向上する。さらに、チップ部品として小型の終端抵抗Ｒを使うことができるのでアイソレータが小型化し、放熱経路の増大によって熱抵抗が減少するので、アイソレータの外形形状を小型化しても十分な放熱が可能となる。

終端抵抗Ｒの抵抗値は、所定の温度特性を有し、温度によって変化する。抵抗値が所定の値から変化するとアイソレーションが減少する。また、終端抵抗Ｒは繰り返して高温状態に曝されることで抵抗値が増大し、アイソレーションが減少する。しかし、本第１実施例では発熱部位の分散によって終端抵抗Ｒの発熱を低減できるので、本アイソレータを搭載した通信機が動作中におけるアイソレーションの減少がなく、通信機の動作状況の影響を受けにくく、長期にわたって電気特性が安定化する。

以下に、図６の第２回路例における回路定数を示す。
第１中心電極３５：インダクタンス値１．７ｎＨ、Ｑ値５０
第２中心電極３６：インダクタンス値２２ｎＨ、Ｑ値１２０
コンデンサＣ１：４ｐＦ、アイソレーションの周波数を決定する役割を持つ。動作周波数帯でアイソレーションが最大となる値とすることが好ましい。
コンデンサＣ２：０．３ｐＦ、通過周波数を決定する役割を持つ。動作周波数帯で挿入損失が最小となる値とすることが好ましい。
コンデンサＣＳ１：２．５ｐＦ、アイソレータを５０Ωの特性インピーダンスに整合させる役割を持つ。動作周波数帯で挿入損失が最小となる値とすることが好ましい。
コンデンサＣＳ２：３．５ｐＦ、アイソレータを５０Ωの特性インピーダンスに整合させる役割を持つ。動作周波数帯で挿入損失が最小となる値とすることが好ましい。
終端抵抗Ｒ：３９０Ω、アイソレータの終端抵抗として逆方向電力を吸収する役割を持つ。動作周波数帯でアイソレーションが最大となる値とすることが好ましい。
コンデンサＣＰ１：０．０５ｐＦ、アイソレータを５０Ωの特性インピーダンスに整合させる役割を持つ。動作周波数帯で入力リターンロスが最大、挿入損失が最小となる値とすることが好ましい。

（第２実施例、図１０参照）
第２実施例であるアイソレータは、図１０に示すように、モジュール化したフェライト・磁石素子３０と終端抵抗ＲとコンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２，ＣＰ１を通信機の配線回路基板５０上に形成した端子電極５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５２ａ，５２ｂ，５３ａ，５３ｂ，５４ａ，５４ｂ，５５ａ，５５ｂ，５６ａ，５６ｂ上にはんだ付けして搭載したものである。回路構成は図６に示したとおりであり、配線回路基板５０内での接続関係は、基本的に図８と同様である。

本第２実施例においても、前記第１実施例と同様に、第１中心電極３５の等価並列抵抗Ｒｐを低下させることにより、逆方向の高周波信号が流れたときに第１中心電極３５で消費される電力を終端抵抗Ｒで消費される電力との比率において相対的に増加させている。よって、その作用、効果は第１実施例と同様である。

（他の実施例）
なお、本発明に係る非可逆回路素子は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。

例えば、永久磁石のＮ極とＳ極を反転させれば、入力ポートと出力ポートが入れ替わる。また、整合回路の構成は任意であり、図５及び図６の等価回路以外の回路構成も可能である。また、第１及び第２中心電極の構成、フェライトに対する巻回数も任意である。

第１実施例である非可逆回路素子（２ポート型アイソレータ）を示す分解斜視図である。中心電極付きフェライトを示す斜視図である。前記フェライトを示す斜視図である。フェライト・磁石素子を示す分解斜視図である。２ポート型アイソレータの第１回路例を示す等価回路図である。２ポート型アイソレータの第２回路例を示す等価回路図である。第１中心電極の等価直列抵抗を示す回路図である。前記第２回路例における回路基板の内部構成を示すブロック図である。前記２ポート型アイソレータにおける第１中心電極のＱ値に関して終端抵抗に対する電力消費割合を示すグラフである。第２実施例である非可逆回路素子（２ポート型アイソレータ）を示す分解斜視図である。

符号の説明

３０…フェライト・磁石素子
３２…フェライト
３５…第１中心電極
３６…第２中心電極
４１…永久磁石
Ｃ１，Ｃ２…整合用コンデンサ
Ｒｐ…等価並列抵抗
Ｒ…終端抵抗
Ａ…入力ポート
Ｂ…出力ポート
Ｃ…グランドポート

Claims

永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトに互いに電気的に絶縁状態で交差して配置された第１中心電極及び第２中心電極と、
を備え、
前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
前記入力ポートと前記出力ポートとの間に第１整合容量が電気的に接続され、
前記出力ポートと前記グランドポートとの間に第２整合容量が電気的に接続され、
前記入力ポートと前記出力ポートとの間に終端抵抗が電気的に接続され、
第１中心電極の単位長さ当たりの抵抗値を第２中心電極の単位長さ当たりの抵抗値よりも大きくしたこと、
を特徴とする非可逆回路素子。
第１中心電極の幅又は厚みを第２中心電極の幅又は厚みよりも小さくしたことを特徴とする請求項１に記載の非可逆回路素子。
第１中心電極の表面又は端部の粗さを第２中心電極の表面又は端部の粗さよりも大きくしたことを特徴とする請求項１に記載の非可逆回路素子。
第１中心電極の電極材料の導電率を第２中心電極の電極材料の導電率よりも小さくしたことを特徴とする請求項１に記載の非可逆回路素子。
第１中心電極の表面抵抗を第２中心電極の表面抵抗よりも大きくしたことを特徴とする請求項１に記載の非可逆回路素子。
第２中心電極は前記フェライトの周囲に２ターン以上巻回されていることを特徴とする請求項１ないし請求項５のいずれかに記載の非可逆回路素子。
第１中心電極のＱ値が第２中心電極のＱ値よりも小さいことを特徴とする請求項１ないし請求項６のいずれかに記載の非可逆回路素子。
第１中心電極のＱ値が２０〜１００であることを特徴とする請求項１ないし請求項７のいずれかに記載の非可逆回路素子。