JP4847124B2 - 均等蓄放電回路 - Google Patents

Description

本発明は、直列接続された複数の蓄電素子を均等な電圧で蓄電する均等蓄放電回路のエネルギ効率の改善、さらには、負荷変動に対する耐性の改善に関する。

電気自動車のバッテリとして、電気二重層キャパシタが有望視されている（特許文献１及び２）。一方、特許文献１及び２にも指摘されているように、大容量の電気二重層キャパシタは、高電圧に蓄電するのが困難である。このため、大容量の電気二重層キャパシタを、高電圧で用いるには、複数の電気二重層キャパシタを直列接続する必要がある。

直列接続された電気二重層キャパシタに対して蓄電すると、各々の電気二重層キャパシタは、同じ電荷で蓄電される。一方、各々の電気二重層キャパシタの容量には偏差がある。このため、直列接続された電気二重層キャパシタ間の蓄電電圧に偏差が生じる。このような、電気二重層キャパシタ間の蓄電電圧の偏差は、バッテリ（又は電気二重層キャパシタ）の劣化や故障の原因になるため望ましくない（また、このような課題は、電気二重層キャパシタに限らず、容量性を有する蓄電素子（例えば、Ｌｉイオン電池、ポリマー二次電池、大容量Ａｌ電解コンデンサ等）を直列接続した場合にも存在する）。

このため、前述した特許文献１及び２では各キャパシタ（すなわち、蓄電素子）の蓄電電圧が等しくなるよう蓄電エネルギたる電荷を移送する「エネルギ移送装置」や「セルエネルギ量調節装置」（以下、このようなエネルギ移送に係る装置を総称して「均等蓄放電回路」と呼ぶ）が提案されている。

ここで、特許文献１及び２に記載された従来の均等蓄放電回路の構成を図１１に示す。図１１に示す均等蓄放電回路１ｅは、同じ数で巻かれた巻線Ｌ１〜Ｌ４とＦＥＴスイッチＴＲ１〜ＴＲ４とを各々直列接続した直列回路を複数有している。各々の直列回路には蓄電素子Ｃ１〜Ｃ４が並列接続されている。巻線Ｌ１〜Ｌ４同士は鉄心を介したトランスＴ１を形成し互いに磁気結合されている。また、回生巻線Ｌｒは、各々の巻線Ｌ１〜Ｌ４に磁気結合し、直列接続された回生ダイオードＤｒを介して、蓄電素子Ｃ１〜Ｃ４に並列接続されている。

ＦＥＴスイッチＴＲ１〜ＴＲ４は、各々のゲート・ソース間に抵抗Ｒｄ１〜Ｒｄ４及びクランプダイオードＤｃ１〜Ｄｃ４が並列接続され、各々のゲートにカップルコンデンサＣｃ１〜Ｃｃ４が接続されている。ＦＥＴスイッチＴＲ１〜ＴＲ４のドレイン・ソース間に流れる電流は、ドレイン・ソース間の電位差に応じて方向が変わる。また、矩形波信号発生回路２Ｃは、カップルコンデンサＣｃ１〜Ｃｃ４を介して、各々のＦＥＴスイッチＴＲ１〜ＴＲ４のゲートに接続され、スイッチング制御を行うための矩形波信号を出力する。

均等蓄放電回路１ｅの動作について、図１１及び図１２を用いて、以下に説明する。図１２は、均等蓄放電回路１ｅの動作波形を示す図であり、横軸は時間軸であり、縦軸は電圧又は電流軸である。まず、直列接続された蓄電素子Ｃ１〜Ｃ４に直流電圧が印加されると、各々の蓄電素子Ｃ１〜Ｃ４は、その静電容量に応じた電圧で蓄電される。

矩形波信号発生回路２Ｃから出力された矩形波信号は、カップルコンデンサＣｃ１〜Ｃｃ４を介して、各々のＦＥＴスイッチＴＲ１〜ＴＲ４のゲート・ソース間に印加される。前述したように、ＦＥＴスイッチＴＲ１〜ＴＲ４のゲート・ソース間にはクランプダイオードＤｃ１〜Ｄｃ４が接続されている。このため、各々のＦＥＴスイッチＴＲ１〜ＴＲ４のゲート・ソース間には、図１２の矩形波信号波形１１１に示すように、そのソース電位（からクランプダイオードＤｃ１〜Ｄｃ４の順方向バイアス電圧分だけ降圧した電位）以上の電位で、矩形波信号が印加される。

また、図１１に示すように、各々のＦＥＴスイッチＴＲ１〜ＴＲ４は（ｎチャネルＦＥＴであるため）、ソース電位よりも高い電位にしきい値レベルがある。したがって、各々のＦＥＴスイッチＴＲ１〜ＴＲ４は、図１２の矩形波信号波形１１１に示すように、そのゲートに印加される矩形波信号の電位が、そのしきい値レベルを超えるとオンし、しきい値レベルを下回るとオフする。

各々のＦＥＴスイッチＴＲ１〜ＴＲ４がオンすることにより、各々の蓄電素子Ｃ１〜Ｃ４の両端電圧によって各々の巻線Ｌ１〜Ｌ４に電圧が印加され、トランスT1が励磁されると同時に各々の巻線Ｌ１〜Ｌ４にその巻き数の比に応じて電圧が誘起される。

また、前述したように、巻線Ｌ１〜Ｌ４は同じ数で巻かれている。したがって、（磁気的漏洩が無いとすると）巻線Ｌ１〜Ｌ４の各々には、同じ電圧（蓄電素子Ｃ１〜Ｃ４の両端電圧が平均化された電圧）が発生する（また、発生した電圧により、各々のＦＥＴスイッチＴＲ１〜ＴＲ４のドレイン電圧は、図１２のＦＥＴスイッチＴＲ１のドレイン電圧波形１１２，ＦＥＴスイッチＴＲ２のドレイン電圧波形１１３，ＦＥＴスイッチＴＲ３のドレイン電圧波形１１４，ＦＥＴスイッチＴＲ４のドレイン電圧波形１１５に示すように変動する）。このとき、巻線Ｌ１〜Ｌ４に発生した電圧と、蓄電素子Ｃ１〜Ｃ４の両端電圧と、の間に電位差があるとエネルギの移送が行われる。

例えば、図１２の放電波形１１６に示すように、蓄電電圧の高い方の蓄電素子（例えばＣ１）が放電し、これにより放電されたエネルギ（電荷）を（ＦＥＴスイッチＴＲ２を介して）、図１２の蓄電波形１１８に示すように、電圧の低い方の蓄電素子（例えばＣ２）が蓄電する。

このようなエネルギ（電荷）の移送により、蓄電素子Ｃ１〜Ｃ４間の電圧の平均化処理が行われる。また、図１２の平均電流波形１１７に示すように、各々の蓄電素子Ｃ１〜Ｃ４の放電電流と蓄電電流とを平均した（微少）電流が流れ、トランスＴ１に磁気エネルギが蓄積されるが、各々のＦＥＴスイッチＴＲ１〜ＴＲ４がオフすると、各々の巻線Ｌ１〜Ｌ４には各々のＦＥＴスイッチＴＲ１〜ＴＲ４がオンしたときとは逆方向に電圧が発生する。このように、各々の巻線Ｌ１〜Ｌ４の逆方向に発生した電圧はトランスＴ１を介して回生巻線Ｌｒに回生電圧を発生させ、図１２の回生電流波形１１９に示すように、回生ダイオードＤｒを介して、各々の蓄電素子Ｃ１〜Ｃ４に、そのエネルギが回収される。このように、図１１に示す均等蓄放電回路１ｅは、各々のＦＥＴスイッチＴＲ１〜ＴＲ４のスイッチング制御によって、エネルギの移送を行い、各蓄電素子間の蓄電電圧の平均化を行う。

特許文献１及び２に記載された均等蓄放電回路は、各蓄電素子間の電圧の平均化のための蓄電エネルギの移送が、互いのスイッチがオンしている期間に限られているため平均化処理に長時間を要する。このような課題に対して、巻線とスイッチとを直列接続したもう１つの直列回路を、さらに、蓄電素子に並列接続して、この２つの直列回路を交互にオンすることにより、より早く蓄電エネルギの平均化処理を行う構成が提案されている（特許文献３）。

特許文献３に記載された「エネルギ移送装置」は、蓄電素子１つに対して、巻線が２つの構成であるため、巻線の数が多い分、その構成が大きくなる。また、特許文献３に記載された「エネルギ移送装置」は、各々の蓄電素子に接続された巻線のうちスイッチがオンした方しか蓄電エネルギの移送に使われていない。したがって、特許文献３に記載された「エネルギ移送装置」は、隣接する蓄電素子同士で巻線を共有することにより省スペース化を図ることができる（特許文献４）。

特開２０００−３０８２７１号公報 特開２００２−１５９１４５号公報 特開２００１−１７７９８７号公報 特開２００４−１１９４５５号公報

上述したような特許文献１〜４に記載された均等蓄放電回路は、矩形波信号発生回路により発生した矩形波信号により、そのスイッチング制御が行われる。前述したようなＦＥＴスイッチを、例えば、ＭＯＳＦＥＴで構成した場合、矩形波信号が「ハイレベル」のときにそのゲート容量に電荷が蓄電（チャージ）され、「ローレベル」のときにそのゲート容量にチャージされた電荷が強制的に放電（ディスチャージ）される。このため、特許文献１〜４に記載された構成は、そのスイッチング制御によってエネルギを消費してしまう。

ここで、ＦＥＴスイッチのゲート・ソース容量をＣｇｓ［Ｆ］、矩形波信号の振幅をＶｇｓ［Ｖ］、矩形波信号発生回路の電源電圧をＶｃｃ［Ｖ］、スイッチングする矩形波信号の周波数をｆ［Ｈｚ］、ＦＥＴスイッチの個数をｎとすると、スイッチングに伴う消費電力Ｗｇ［Ｗ］は、以下の式（１）により与えられる。
Ｗｇ ＝ Ｃｇｓ×Ｖｇｓ×Ｖｃｃ×ｆ×ｎ ・・・ （１）

一例として、Ｖｃｃ＝１５Ｖ、Ｃｇｓ＝２ｎＦ（ｎチャネルＭＯＳＦＥＴの場合）、Ｖｇｓ＝１４Ｖ（クランプダイオードを用いた場合は半分の７Ｖ）、ｆ＝１００ｋＨｚ、ｎ＝２０とすると、消費電力Ｗｇは、０．８４Ｗ（クランプダイオードを用いた場合は半分の０．４２Ｗ）となる。このようなスイッチング制御に伴う電力の消費は、蓄電素子を搭載する機器（例えば、電気自動車やハイブリッド自動車等）のエネルギ効率を低下させるため好ましくない。

さらに、上述したような特許文献１〜４に記載された均等蓄放電回路は、急激な負荷変動に対する耐性に改善の余地がある。以下、これについて、図１３を用いて説明する。前述したように、均等蓄放電回路は、図１３の矩形波信号波形１２１（クランプダイオードを用いない場合は矩形波信号波形１２２）に示すように、定常状態においては、矩形波信号により各々のＦＥＴスイッチが交互にオン・オフする。

ここで、直列接続された蓄電素子に対して急激な負荷変動があると、蓄電素子の内部抵抗を主要因として各々の蓄電素子の蓄電電圧が急激に低下する（すなわち、各蓄電素子の端子電圧が急激に降圧する）。これにより、各々のＦＥＴスイッチは（ソースが蓄電素子に接続されているため）、図１３に示すように、そのソース電位が急激に低下する。一方、各々のＦＥＴスイッチのゲート電位は、ソース電位の低下に伴い、低下するが、ソース電位の降圧に対して（そのゲート・ソース間に接続された）抵抗とカップルコンデンサとの時定数の分だけ追従が遅れる。

これにより、各々のＦＥＴスイッチは、ゲート電位が降圧するまでの間、ゲートにしきい値レベル以上の電圧が印加されつづけ、図１３の異常オン期間１２３（クランプダイオードを用いない場合は異常オン期間１２４）に示すように、本来はオフになる区間がオンとなり、オンしつづけてしまう。このように、ＦＥＴスイッチがオンし続けてしまうと、各々のＦＥＴスイッチには蓄電素子から電流が流れ続けてしまい、各々のＦＥＴスイッチの故障や劣化の原因となる。このため、このような負荷変動に対する何らかの対策が望まれる。

本発明の目的は、均等蓄放電回路におけるスイッチング制御におけるエネルギ効率を改善し、さらには、負荷変動に対する耐性を改善することにある。

また、本発明は、第１巻線と、一端が第１巻線の一端に接続された第１ＦＥＴスイッチと、一端が第１巻線の他端に接続された第２巻線と、一端が第２巻線の他端に接続された第２ＦＥＴスイッチと、一端が第１ＦＥＴスイッチの他端に接続され、他端が第１巻線と第２巻線との接続点に接続された第１蓄電素子と、一端が第２ＦＥＴスイッチの他端に接続され、他端が第１巻線と第２巻線との接続点に接続された第２蓄電素子と、一端が第２巻線の他端に接続され他端が第１蓄電素子の一端に接続された第３ＦＥＴスイッチと、一端が第１巻線の一端に接続され、他端が第２蓄電素子の一端に接続された第４ＦＥＴスイッチと、をそれぞれが有し、第１および第３ＦＥＴスイッチが交互にオンオフ制御され、第２および第４ＦＥＴスイッチが交互にオンオフ制御される、複数のプッシュプル駆動回路を備え、異なるプッシュプル駆動回路に属する第１および第２巻線の組同士は、互いに磁気結合し、各プッシュプル駆動回路に属する第１、第２、第３および第４ＦＥＴスイッチのゲート・ソース間には、正弦波発振回路から正弦波信号が出力され、当該第１、第２、第３および第４ＦＥＴスイッチは、当該正弦波発振回路から出力された正弦波信号に基づきゲート・ソース間に印加される正弦波電圧によりスイッチング制御され、各プッシュプル駆動回路に属する第１および第４ＦＥＴスイッチの組は、同期してオンオフ制御され、各プッシュプル駆動回路に属する第２および第３ＦＥＴスイッチの組は、同期してオンオフ制御されることを特徴とする。

また、本発明に係る均等蓄放電回路においては、前記第１、第２、第３および第４ＦＥＴスイッチのそれぞれは、ＭＯＳＦＥＴにより構成され、前記正弦波発振回路は、前記第１、第２、第３および第４ＦＥＴスイッチのそれぞれについて、ゲート容量を含む容量と、その容量に並列に接続されたインダクタと、の並列共振により正弦波信号を生成することが好適である。また、本発明に係る均等蓄放電回路においては、前記第１、第２、第３または第４ＦＥＴスイッチとして用いられるＦＥＴスイッチの全てまたはその一部については、ゲート・ソース間にチョークインダクタが接続され、ゲートにコンデンサの一端が接続され、そのコンデンサを介して前記正弦波発振回路で生成された正弦波信号が入力されることが好適である。また、本発明に係る均等蓄放電回路においては、前記第１、第２、第３および第４ＦＥＴスイッチには、前記正弦波発振回路で生成された正弦波信号がトランスを介して入力され、前記トランスは、１次側巻線と、前記第１、第２、第３および第４ＦＥＴスイッチのそれぞれに対応して設けられた２次側巻線と、を備え、前記正弦波発振回路の一対の出力端子の間に前記トランスの１次側巻線が接続され、前記第１、第２、第３および第４ＦＥＴスイッチのそれぞれのゲート・ソース間に、それぞれに対応する前記トランスの２次側巻線が接続されることが好適である。

本発明によれば、均等蓄放電回路におけるスイッチング制御におけるエネルギ効率を改善し、さらには、負荷変動に対する耐性を改善することができる。

以下、本発明を実施するための最良の形態について図面を用いて説明する。なお、本実施形態で説明する均等蓄放電回路は、蓄電素子Ｃ１〜Ｃ４を直列に接続している。また、後述するが、本実施形態に係る均等蓄放電回路のＦＥＴスイッチは、ＭＯＳＦＥＴにより構成されている。なお、従来の均等蓄放電回路と同様の構成には同一の符号を付し、説明を省略する。

「第１の実施形態」
以下、第１の実施形態に係る均等蓄放電回路について説明する。図１に示す均等蓄放電回路１ａは、新たに正弦波信号発振回路２Ａを備えており、この正弦波信号発振回路２Ａから出力される正弦波信号により、各々のＦＥＴスイッチＴＲ１〜ＴＲ４のスイッチング制御を行う。また、図１に示す均等蓄放電回路１ａは、ＦＥＴスイッチＴＲ１〜ＴＲ４を正弦波信号で駆動して（エネルギ効率を改善して）いるため、クランプダイオードを備えていない。

次に、図１に示す均等蓄放電回路１ａにおける正弦波信号発振回路２Ａの構成及び動作について図２及び図３を用いて説明する。図２は、ＦＥＴスイッチのスイッチング制御を行うための正弦波信号を生成する正弦波信号発振回路２Ａの構成を示す図である。また、図３は、均等蓄放電回路１ａの動作波形を示す図であり、横軸は時間軸であり、縦軸は電圧又は電流軸である。

図２に示すように、正弦波信号発振回路２Ａは、ｐｎｐ型バイポーラトランジスタであるトランジスタ２１，２２、コンデンサ２３ａ，２３ｃ，２４ａ，２４ｃ、抵抗２３ｂ，２４ｂ，２５，２７、平滑コンデンサ２９、インダクタＬａ，Ｌｂ及び（外付けの）容量Ｃａ２を備えている。

トランジスタ２１のベースは、コンデンサ２４ａ，２４ｂ及び抵抗２４ｃに接続されている。また、トランジスタ２１のエミッタは、（電流源となる）抵抗２７に接続されている。トランジスタ２１のコレクタは、コンデンサ２３ａ及び抵抗２３ｂを介してトランジスタ２２のベースに接続されている。なお、トランジスタ２３ａのコレクタは、（カップルコンデンサＣｃ１〜Ｃｃ４を介して）ＦＥＴスイッチＴＲ１〜ＴＲ４のゲートに接続されている。

同様に、トランジスタ２２は、そのベースがコンデンサ２３ａ，２３ｂ及び抵抗２３ｃに接続され、そのエミッタが抵抗２７に接続され、そのコレクタがコンデンサ２４ａ及び抵抗２４ｂを介してトランジスタ２１のベースに接続されている。

また、インダクタＬａ（Ｌｂ）は、一方の端子がトランジスタ２１（２２）のコレクタに接続され、他方の端子が抵抗２５を介して、前述したＦＥＴスイッチＴＲ１〜ＴＲ４のうち最もソース電位の低いＦＥＴスイッチのソース（図１においてはｅ点）に接続されている。

前述したように、各々のＦＥＴスイッチは、ＭＯＳＦＥＴにより構成されている。このため、インダクタＬａには、等価的に、（カップルコンデンサＣｃ１〜Ｃｃ４を介して）ＦＥＴスイッチＴＲ１〜ＴＲ４のゲート容量（の合成容量）Ｃａ１が並列に接続されているとみなすことができる。また、インダクタＬｂには、容量Ｃａ２が並列に接続されている（なお、容量Ｃａ２の値は、ゲート容量Ｃａ１等の値を考慮して適切な値に設定するのが望ましい）。

抵抗２５は、インダクタＬａ及びＬｂの接続点と、ゲート容量Ｃａ１及びＣａ２の接続点と、の間に（電位差を発生させるために）接続されている。正弦波信号発振回路２Ａには、後述する正弦波信号の発生による電源電圧Ｖｃｃ（からＶｄｄまでの電位差）の変動を抑制するための平滑コンデンサ２９が備えられている。

次に、図２に示す正弦波信号発振回路２Ａの動作について、図３の動作波形を用いて説明する。容量Ｃａ２が電荷を放電すると、その電荷は、インダクタＬｂに蓄電される。また、キャパシタ２４ａから放電された電荷もインダクタＬｂに蓄電される。キャパシタ２４ａからインダクタＬｂへ電荷が移動することにより、トランジスタ２１のベースに電流が流れる。ベース電流が流れたトランジスタ２１は、そのベース電流に応じたコレクタ電流を出力する。

トランジスタ２１から出力されたコレクタ電流（及びインダクタＬａからの放電電流）により、ゲート容量Ｃａ１に電荷が蓄電される。ＦＥＴスイッチＴＲ１〜ＴＲ４は、そのゲート容量Ｃａ１に電荷が蓄電されることにより、各々のゲートの電位が上昇しハイレベルになる。これにより、ｎチャネルＭＯＳＦＥＴであるＦＥＴスイッチＴＲ１〜ＴＲ４は、オンする。また、これと並行して、トランジスタ２１から出力されたコレクタ電流によりキャパシタ２３ａが蓄電される。

トランジスタ２１により蓄電されたゲート容量Ｃａ１は、容量Ｃａ２からの放電量の減少に伴い、放電に転じる。容量Ｃａ１から放電された電荷は、インダクタＬａに蓄電される。また、これと並行して、キャパシタ２３ａに蓄電された電荷は、放電され、インダクタＬａに蓄電される。

キャパシタ２３ａから電荷が放電され（その電荷がインダクタＬａに蓄電され）ることにより、トランジスタ２２のベースに電流が流れる。ベース電流が流れたトランジスタ２２は、そのベース電流に応じたコレクタ電流を出力する。トランジスタ２２から出力されたコレクタ電流（及びインダクタＬａからの放電電流）により、容量Ｃａ２に電荷が蓄電される。

また、前述したように、ＦＥＴスイッチＴＲ１〜ＴＲ４は、そのゲート容量Ｃａ１から電荷が放電されているため、各々のゲートの電位が低下しローレベルになる。したがって、ｎチャネルＭＯＳＦＥＴであるＦＥＴスイッチＴＲ１〜ＴＲ４はオフする。また、これと並行して、トランジスタ２２から出力されたコレクタ電流によりキャパシタ２４ａが蓄電される。

正弦波信号発振回路２Ａは、上述の動作を繰り返し行うことにより、正弦波信号を生成（発振）する（すなわち、トランジスタ２１からは正弦波信号の正相成分が出力され、トランジスタ２２からは正弦波信号の逆相成分が出力される）。また、ＦＥＴスイッチＴＲ１〜ＴＲ４のゲート・ソース間には、図３の正弦波波形３１に示すように、（クランプダイオードが無いため）ソース電位を中心に振幅する電圧が印加され、ＦＥＴスイッチＴＲ１〜４は、スイッチング制御される。

このように、正弦波信号発振回路２Ａは、インダクタＬａ（Ｌｂ）と、ゲート容量Ｃａ１（容量Ｃａ２）との間で電荷を蓄放電するため、スイッチング制御に係る電力消費が殆ど発生しない。例えば、ゲート容量Ｃａ１の値をＣｇｓ［Ｆ］、正弦波振幅をＶｇｓ^Ｐ−Ｐ［Ｖ］、スイッチング周波数をｆ［Ｈｚ］、共振回路のＱ値をＱ、ＦＥＴスイッチの数ｎとすると、図２に示すような正弦波信号発振回路２Ａを用いた場合においてスイッチング制御に伴い消費される電力Ｗｇは、以下の式（２）により与えられる。
Ｗｇ ＝ （１／８）×Ｃｇｓ×（Ｖｇｓ^Ｐ−Ｐ）^２×ｆ×ｎ／Ｑ ・・・ （２）

一例として、Ｃｇｓ＝２ｎＦ（ｎチャネルＭＯＳＦＥＴの場合）、Ｖｇｓ^Ｐ−Ｐ＝２８Ｖ、ｆ＝１００ｋＨｚ、Ｑ＝１００、ｎ＝２０とすると、Ｗｇｓ＝０．４２ｍＷとなる。従って、図１に示す均等蓄放電回路１ａは、従来の矩形波信号によるスイッチング制御に比べ、スイッチング制御に伴う電力消費が殆ど発生しない。

また、このようなスイッチング制御により、各々の巻線Ｌ１〜Ｌ４に電圧が発生し、巻線Ｌ１〜Ｌ４に発生した電圧と、蓄電素子Ｃ１〜Ｃ４の両端電圧と、の間に電位差があるとエネルギの移送が行われる（このとき、巻線Ｌ１〜Ｌ４に発生した電圧により、各々のＦＥＴスイッチＴＲ１〜ＴＲ４のドレイン電圧が、図３のＦＥＴスイッチＴＲ１のドレイン電圧波形３２，ＦＥＴスイッチＴＲ２のドレイン電圧波形３３，ＦＥＴスイッチＴＲ３のドレイン電圧波形３４，ＦＥＴスイッチＴＲ４のドレイン電圧波形３５に示すように変動する）。

例えば、図３の放電波形３６に示すように、蓄電電圧の高い方の蓄電素子（例えばＣ１）が放電し、これにより放電されたエネルギ（電荷）を（ＦＥＴスイッチＴＲ２を介して）、図３の蓄電波形３８に示すように、電圧の低い方の蓄電素子（例えばＣ２）が蓄電する。また、このとき、各々の蓄電素子Ｃ１〜Ｃ４には、図１２の平均電流波形３７に示すように、各々の蓄電素子Ｃ１〜Ｃ４の放電電流と蓄電電流とを平均した（微少）電流が流れる。

また、各々のＦＥＴスイッチＴＲ１〜ＴＲ４がオフすると、各々の巻線Ｌ１〜Ｌ４には各々のＦＥＴスイッチＴＲ１〜ＴＲ４がオンしたときとは逆方向に電圧が発生する。このように、各々の巻線Ｌ１〜Ｌ４の逆方向に発生した電圧はトランスＴ１を介して回生巻線Ｌｒに回生電圧を発生させ、図３の回生電流波形３９に示すように、回生ダイオードＤｒを介して、各々の蓄電素子Ｃ１〜Ｃ４に、そのエネルギが回収される。このようなエネルギ（電荷）の移送により、蓄電素子Ｃ１〜Ｃ４間の電圧の平均化処理が行われる。

以上説明したように、本実施形態に係る均等蓄放電回路は、各々のＦＥＴスイッチが、正弦波信号を生成（発振）する発振回路によりスイッチング制御される。さらに、本実施形態に係る発振回路は、ＦＥＴスイッチのゲート容量を含む容量と、その容量に並列に接続されたインダクタと、の並列共振により正弦波信号を生成する。これにより、本実施形態に係る均等蓄放電回路は、ゲート容量に蓄電される電荷がインダクタとの間で（その並列共振に伴い）蓄放電されるため、スイッチング制御に伴う電力消費が殆ど発生しない。したがって、本実施形態に係る均等蓄放電回路は、スイッチング制御に伴う電力消費が殆ど発生しない分、エネルギ効率が改善される。

「第２の実施形態」
以下、第２の実施形態に係る均等蓄放電回路について説明する。図４に示す均等蓄放電回路１ｂは、各々のＦＥＴスイッチＴＲ１〜ＴＲ４のゲート・ソース間に、抵抗Ｒｄ１〜Ｒｄ４に代わって、新たに、チョークインダクタＬｃ１〜Ｌｃ４が接続されている。

前述したように、正弦波信号発振回路２ＡのインダクタＬａは、各々のＦＥＴスイッチＴＲ１〜ＴＲ４のゲート容量Ｃａ１と並列接続されている（とみなせる）。すなわち、チョークインダクタＬｃ１〜Ｌｃ４は、インダクタＬａと（カップルコンデンサＣｃ１〜Ｃｃ４を介して）並列に接続されている。したがって、チョークインダクタＬｃ１〜Ｌｃ４は、インダクタＬａと共に、正弦波信号発振回路２Ａによる発振に寄与し、このように発振した正弦波信号を、各々のＦＥＴスイッチＴＲ１〜ＴＲ４のゲート・ソース間に印加する。

図４に示す均等蓄放電回路１ｂは、前述した正弦波信号発振回路２Ａによるスイッチング制御によって、各蓄電素子Ｃ１〜Ｃ４のエネルギの移送を行う。なお、スイッチング制御の詳細な説明については省略する。また、図４に示す均等蓄放電回路１ｂは、直列接続された蓄電素子Ｃ１〜Ｃ４に対して急激な負荷変動があったとしても、ＦＥＴスイッチＴＲ１〜ＴＲ４がオンし続けることなく正常にオン・オフのスイッチング制御がなされる。以下、これについて、図５を用いて説明する。

前述したように、均等蓄放電回路１ｂは、定常状態においては、正弦波信号発振回路２Ａによって、各々のＦＥＴスイッチＴＲ１〜ＴＲ４がスイッチング制御され、各蓄電素子Ｃ１〜Ｃ４のエネルギの移送を行う。

ここで、直列接続された蓄電素子に対して急激な負荷変動があると、各々の蓄電素子Ｃ１〜Ｃ４の蓄電電圧が急激に低下する（すなわち、各蓄電素子の端子電圧が急激に降圧する）。これにより、各々のＦＥＴスイッチは、図５に示すように、（ソースが蓄電素子Ｃ１〜Ｃ４に接続されているため）そのソース電位が急激に低下する。一方、各々のＦＥＴスイッチのゲート電位は、チョークコイルＬｃ１〜Ｌｃ４に抵抗成分が殆ど無いため、ソース電位に遅れることなく追従することができる。したがって、図４に示す均等蓄放電回路１ｂは、ソース電位が急激に変動したとしてもゲート電位が遅れることなく追従することができ、負荷変動に対する耐性が改善される。

なお、チョークコイルＬｃ１〜Ｌ４は、図６に示すように、ＦＥＴスイッチＴＲ１〜ＴＲ４のうちその一部のゲート・ソース間に接続されても良い。これにより、前述したような異常オン期間を短縮することができる。このようなチョークコイルと抵抗との組み合わせは、コストや性能等に合わせて、適宜設計するのが望ましい。さらに、負荷変動に対する耐性のみの改善だけならば、ＦＥＴスイッチのゲート容量を用いて発振する構成でなくとも、ＦＥＴスイッチのゲート・ソース間にチョークインダクタを接続して、ＬＣ発振回路で（ＦＥＴスイッチのゲート容量を用いずに）発振された正弦波信号を、ＦＥＴスイッチに入力する構成であっても良い。

以上説明したように、本実施形態に係る均等蓄放電回路は、各々のＦＥＴスイッチが、正弦波信号を生成（発振）する発振回路によりスイッチング制御される。さらに、本実施形態に係るＦＥＴスイッチの全てまたはその一部が、そのゲート・ソース間にチョークインダクタが接続され、ゲートにコンデンサが接続され、前記コンデンサを介して前記発振回路で生成された正弦波信号が入力される。これにより、本実施形態に係る均等蓄放電回路は、蓄電回路に急激な負荷変動によって、各々のＦＥＴスイッチのソース電位が急激に低下したとしても、ゲート電位が追従し、ＦＥＴスイッチを故障や故障等を防ぐことができ、負荷変動に対する耐性を改善することができる。

「第３の実施形態」
以下、第３の実施形態に係る均等蓄放電回路について説明する。図７に示す均等蓄放電回路１ｃは、後述する第１及び第２の直列回路間のプッシュプル駆動によって、エネルギ移送を行う構成である。これにより、図７に示す均等蓄放電回路１ｃは、より早く蓄電エネルギの平均化処理を行うことができる。

次に、図７に示す均等蓄放電回路１ｃの構成について説明する。図７において、巻線Ｌ１と、巻線Ｌ１に直列接続されたＦＥＴスイッチＴＲＡ−ｂ１と、により直列回路（第１の直列回路（１））が構成されている。また、直列回路（第１の直列回路（１））は、蓄電素子Ｃ１と並列に接続されている。

同様に、巻線Ｌ２と、巻線Ｌ２に直列接続されたＦＥＴスイッチＴＲＡ−ａ２と、により直列回路（第１の直列回路（２））が構成されている。また、直列回路（第１の直列回路（２））は、蓄電素子Ｃ２と並列に接続されている。

さらに、巻線Ｌ２と、巻線Ｌ２に直列接続されたＦＥＴスイッチＴＲＢ−ａ１と、により直列回路（第２の直列回路（１））が構成されている。この直列回路（第２の直列回路（１））は、蓄電素子Ｃ１と並列に接続されている。

同様に、巻線Ｌ１と、巻線Ｌ１に直列接続されたＦＥＴスイッチＴＲＢ−ｂ２と、により直列回路（第２の直列回路（２））が構成されている。この直列回路（第２の直列回路（２））は、蓄電素子Ｃ２と並列に接続されている。

これら直列回路（第１の直列回路（１）及び（２）、第２の直列回路（１）及び（２））は、正弦波信号発振回路２Ｂにより生成（発振）される正弦波信号によりスイッチング制御される。図８に正弦波信号発振回路２Ｂの構成を示す。図８に示す正弦波信号発振回路２Ｂは、（トランジスタ２１及び２２のコレクタの接続先が異なる点を除いて）前述した正弦波信号発振回路２Ａと同様の構成を有しており、同様な動作をする。

すなわち、図８に示す正弦波信号発振回路２Ｂは、トランジスタ２１のコレクタが、ＦＥＴスイッチＴＲＢ−ａ１，ＴＲＡ−ａ２，ＴＲＢ−ａ３，ＴＲＡ−ａ４のゲートに接続され、トランジスタ２２のコレクタが、ＦＥＴスイッチＴＲＡ−ｂ１，ＴＲＢ−ｂ２，ＴＲＡ−ｂ３，ＴＲＢ−ｂ４のゲートに接続されている。

したがって、インダクタＬａには、等価的に、ＦＥＴスイッチＴＲＢ−ａ１，ＴＲＡ−ａ２，ＴＲＢ−ａ３，ＴＲＡ−ａ４のゲート容量（の合成容量）Ｃａが並列に接続されているとみなすことができる。同様に、インダクタＬｂには、等価的に、ＦＥＴスイッチＴＲＡ−ｂ１，ＴＲＢ−ｂ２，ＴＲＡ−ｂ３，ＴＲＢ−ｂ４のゲート容量（の合成容量）Ｃｂが並列に接続されているとみなすことができる。

次に、均等蓄放電回路１ｃの動作について図９の動作波形を用いて説明する。図９において、正弦波波形７１は正弦波信号発振回路で生成された正弦波信号の正相成分の波形を表し、正弦波波形７２は正弦波信号の逆相成分の波形を表す。

トランジスタ２１から出力されたコレクタ電流（及びインダクタＬａからの放電電流）により、ゲート容量Ｃａに電荷が蓄電される。ＦＥＴスイッチＴＲＢ−ａ１，ＴＲＡ−ａ２，ＴＲＢ−ａ３，ＴＲＡ−ａ４は、そのゲート容量Ｃａに電荷が蓄電されることにより、図９の正弦波波形７１に示すように、各々のゲート電位が上昇しハイレベルになる。これにより、ｎチャネルＭＯＳＦＥＴであるＦＥＴスイッチＴＲＡ−ａ２（及び−ａ４）がオンする。また、ｐチャネルＭＯＳＦＥＴであるＦＥＴスイッチＴＲＢ−ａ１（及び−ａ３）がオフする。

また、前述したように、ゲート容量Ｃａが蓄電されているとき、ゲート容量Ｃｂが放電している。このため、ＦＥＴスイッチＴＲＡ−ｂ１，ＴＲＢ−ｂ２，ＴＲＡ−ｂ３，ＴＲＢ−ｂ４は、図９の正弦波波形７２に示すように、各々のゲート電位が低下しローレベルになる。したがって、ｐチャネルＭＯＳＦＥＴであるＦＥＴスイッチＴＲＡ−ｂ１（及び−ｂ３）がオンする。また、ｎチャネルＭＯＳＦＥＴであるＦＥＴスイッチＴＲＢ−ｂ２（及び−ｂ４）がオフする。

次に、正弦波信号発振回路２Ｂは、ゲート容量Ｃａが、ゲート容量Ｃｂからの放電量の減少に伴い、放電に転じる。ＦＥＴスイッチＴＲＢ−ａ１，ＴＲＡ−ａ２，ＴＲＢ−ａ３，ＴＲＡ−ａ４は、そのゲート容量Ｃａから電荷が放電されることにより、図９の正弦波波形７１に示すように、各々のゲート電圧が低下しローレベルになる。これにより、ｎチャネルＭＯＳＦＥＴであるＦＥＴスイッチＴＲＡ−ａ２（及び−ａ４）がオフする。また、ｐチャネルＭＯＳＦＥＴであるＦＥＴスイッチＴＲＢ−ａ１（及び−ａ３）がオンする。

また、ゲート容量Ｃａが放電しているとき、ゲート容量Ｃｂは蓄電している。このため、ＦＥＴスイッチＴＲＡ−ｂ１，ＴＲＢ−ｂ２，ＴＲＡ−ｂ３，ＴＲＢ−ｂ４は、図９の正弦波波形７２に示すように、各々のゲート電圧が上昇しハイレベルになる。したがって、ｐチャネルＭＯＳＦＥＴであるＦＥＴスイッチＴＲＡ−ｂ１（及び−ｂ３）がオフする。また、ｎチャネルＭＯＳＦＥＴであるＦＥＴスイッチＴＲＢ−ｂ２（及び−ｂ４）がオンする。

正弦波信号発振回路２Ｂが正弦波信号（の正相と逆相）を出力することにより、ＦＥＴスイッチＴＲＡ及びＴＲＢが交互にスイッチング制御され、蓄電素子Ｃ１〜Ｃ４間のエネルギの移送が行われる（また、巻線Ｌ１〜Ｌ４に発生した電圧により、各々のＦＥＴスイッチＴＲ１〜ＴＲ４のドレイン電圧が、図９のＦＥＴスイッチＴＲＡ−ｂ１（及び−ｂ３）のドレイン電圧波形７３，ＦＥＴスイッチＴＲＢ−ａ１（及び−ａ３）のドレイン電圧波形７４，ＦＥＴスイッチＴＲＡ−ｂ１（及び−ｂ３）のドレイン電圧波形７５，ＦＥＴスイッチＴＲＢ−ｂ２（及び−ｂ４）のドレイン電圧波形７６に示すように変動する）。

例えば、図９の放電波形７７に示すように、蓄電電圧の高い方の蓄電素子（例えばＣ１）が放電し、これにより放電されたエネルギ（電荷）を（ＦＥＴスイッチＴＲＡ−ａ２又はＴＲＢ−ａ２を介して）、図９の蓄電波形７９に示すように、電圧の低い方の蓄電素子（例えばＣ２）が蓄電する。また、このとき、各々の蓄電素子Ｃ１〜Ｃ４には、図９の平均電流波形７８に示すように、各々の蓄電素子Ｃ１〜Ｃ４の放電電流と蓄電電流とを平均した（微少）電流が流れる。

したがって、前述したＦＥＴスイッチＴＲＡ（−ｂ１，−ａ２，−ｂ３，−ａ４）と、ＦＥＴスイッチＴＲＢ（−ａ１，−ｂ２，−ａ３，−ｂ４）と、を交互にオン・オフ（プッシュプル駆動）することにより、図１に示す均等蓄放電回路１は、前述した蓄電素子Ｃ１及びＣ２間のエネルギの移送による電圧の平均化処理を（短い時間で）行うことができる。

また、上述した構成に代わって、図１０に示すように、均等蓄放電回路１ｄが、トランスＴ２を介して、各々のＦＥＴスイッチに対してゲート電圧を供給する構成であっても良い。すなわち、図１０に示す均等蓄放電回路１ｄは、新たに、トランスＴ２を備えている。トランスＴ２は、１次側巻線が正弦波信号発振回路２Ｂの出力側に接続され、２次側巻線が各々のＦＥＴスイッチのゲート・ソース間に接続されている。このような、トランスＴ２を介したスイッチング制御によっても、上述したようなプッシュプル駆動を行うことができる。なお、チョークコイルＬＡ１〜ＬＡ４、ＬＢ１〜ＬＢ４は、前述した第２の実施形態と同様に、ＦＥＴスイッチのうちその一部のゲート・ソース間に接続されても良い。これにより、前述したような異常オン期間を短縮することができる。

以上説明したように、本実施形態に係る均等蓄放電回路は、直列回路が、巻線とＦＥＴスイッチとを各々有する第１及び第２の直列回路により構成され、巻線が、第１の直列回路の巻線同士で互いに磁気結合されると共に、第２の直列回路の巻線同士で互いに磁気結合され、第１及び第２の直列回路を交互にオンすることにより、蓄電素子Ｃ１〜Ｃ４間のエネルギの移送をより効率的に行うことができる。なお、ＦＥＴスイッチをプッシュプル駆動させるためのしきい値電圧の設定については、適宜仕様に合わせて設計すれば良い。

また、本実施形態に示した発振回路は、本発明を実施するための一形態であって、他の構成により同様の発振回路を実現することができることは言うまでもない。

第１の実施形態に係る均等蓄放電回路の構成を示す回路図である。 第１の実施形態に係る正弦波信号発振回路の構成を示す回路図である。 第１の実施形態に係る均等蓄放電回路の動作波形を示す回路図である。 第２の実施形態に係る均等蓄放電回路の構成を示す回路図である。 第２の実施形態に係る均等蓄放電回路の動作波形を示す回路図である。 第２の実施形態に係る均等蓄放電回路の他の構成を示す回路図である。 第３の実施形態に係る均等蓄放電回路の構成を示す回路図である。 第３の実施形態に係る正弦波信号発振回路の構成を示す回路図である。 第３の実施形態に係る均等蓄放電回路の動作波形を示す回路図である。 第３の実施形態に係る均等蓄放電回路の他の構成を示す回路図である。 従来の均等蓄放電回路の構成を示す回路図である。 従来の均等蓄放電回路の動作波形を示す回路図である。 従来の均等蓄放電回路の動作波形を示す回路図である。

符号の説明

１ａ，１ｂ，１ｃ，１ｅ 均等蓄放電回路、２Ａ，２Ｂ 正弦波信号発振回路、２Ｃ 矩形波信号発生回路、２１，２２ トランジスタ、２３ａ，２４ａ コンデンサ、Ｃ１-Ｃ４ 蓄電素子、Ｃａ１，Ｃａ，Ｃｂ ゲート容量、Ｃａ２ 外付け容量、Ｌ１-Ｌ４ 巻線、Ｌａ，Ｌｂ インダクタ、Ｔ１ トランス、ＴＲ１-ＴＲ４ ＦＥＴスイッチ。

Claims (4)

1. 第１巻線と、
   一端が第１巻線の一端に接続された第１ＦＥＴスイッチと、
   一端が第１巻線の他端に接続された第２巻線と、
   一端が第２巻線の他端に接続された第２ＦＥＴスイッチと、
   一端が第１ＦＥＴスイッチの他端に接続され、他端が第１巻線と第２巻線との接続点に接続された第１蓄電素子と、
   一端が第２ＦＥＴスイッチの他端に接続され、他端が第１巻線と第２巻線との接続点に接続された第２蓄電素子と、
   一端が第２巻線の他端に接続され他端が第１蓄電素子の一端に接続された第３ＦＥＴスイッチと、
   一端が第１巻線の一端に接続され、他端が第２蓄電素子の一端に接続された第４ＦＥＴスイッチと、
   をそれぞれが有し、
   第１および第３ＦＥＴスイッチが交互にオンオフ制御され、第２および第４ＦＥＴスイッチが交互にオンオフ制御される、複数のプッシュプル駆動回路を備え、
   異なるプッシュプル駆動回路に属する第１および第２巻線の組同士は、互いに磁気結合し、
   各プッシュプル駆動回路に属する第１、第２、第３および第４ＦＥＴスイッチのゲート・ソース間には、正弦波発振回路から正弦波信号が出力され、当該第１、第２、第３および第４ＦＥＴスイッチは、当該正弦波発振回路から出力された正弦波信号に基づきゲート・ソース間に印加される正弦波電圧によりスイッチング制御され、
   各プッシュプル駆動回路に属する第１および第４ＦＥＴスイッチの組は、
   同期してオンオフ制御され、
   各プッシュプル駆動回路に属する第２および第３ＦＥＴスイッチの組は、
   同期してオンオフ制御されることを特徴とする均等蓄放電回路。
2. 請求項１に記載の均等蓄放電回路であって、
   前記第１、第２、第３および第４ＦＥＴスイッチのそれぞれは、
   ＭＯＳＦＥＴにより構成され、
   前記正弦波発振回路は、
   前記第１、第２、第３および第４ＦＥＴスイッチのそれぞれについて、ゲート容量を含む容量と、その容量に並列に接続されたインダクタと、の並列共振により正弦波信号を生成することを特徴とする均等蓄放電回路。
3. 請求項１または請求項２に記載の均等蓄放電回路であって、
   前記第１、第２、第３または第４ＦＥＴスイッチとして用いられるＦＥＴスイッチの全てまたはその一部については、
   ゲート・ソース間にチョークインダクタが接続され、ゲートにコンデンサの一端が接続され、そのコンデンサを介して前記正弦波発振回路で生成された正弦波信号が入力されることを特徴とする均等蓄放電回路。
4. 請求項１または請求項２に記載の均等蓄放電回路であって、
   前記第１、第２、第３および第４ＦＥＴスイッチには、
   前記正弦波発振回路で生成された正弦波信号がトランスを介して入力され、
   前記トランスは、
   １次側巻線と、前記第１、第２、第３および第４ＦＥＴスイッチのそれぞれに対応して設けられた２次側巻線と、を備え、
   前記正弦波発振回路の一対の出力端子の間に前記トランスの１次側巻線が接続され、
   前記第１、第２、第３および第４ＦＥＴスイッチのそれぞれのゲート・ソース間に、それぞれに対応する前記トランスの２次側巻線が接続されることを特徴とする均等蓄放電回路。