JP4849029B2

JP4849029B2 - 電力増幅器

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Publication number: JP4849029B2
Application number: JP2007191173A
Authority: JP
Inventors: 和也山本; 敏鈴木; 智之浅田; 隆之松塚; 輝之紫村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-07-23
Filing date: 2007-07-23
Publication date: 2011-12-28
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Description

本発明は、主電力増幅器と補助電力増幅器を切り替える際における出力電力の立ち上がり遅延を改善することができる電力増幅器に関するものである。

現在、ＣＤＭＡをはじめとする携帯電話用電力増幅器として、ＧａＡｓ−ＨＢＴ(Heterojunction Bipolar Transistor)電力増幅器が広く用いられている。図２２は、従来のＧａＡｓ−ＨＢＴ電力増幅器を示す回路図である。点線枠内がＧａＡｓチップであり、それ以外の回路素子はモジュール基板上にチップ部品や線路によって形成されている。

図中において、Ｔｒ１，Ｔｒ２はそれぞれ前段増幅素子，後段増幅素子である。Ｂｉａｓ１は前段増幅素子を駆動する前段バイアス回路、Ｂｉａｓ２は後段増幅素子を駆動する後段バイアス回路である。

Ｖｃ１，Ｖｃ２はそれぞれ前段，後段増幅素子用のコレクタ電源端子、Ｖｃｂはバイアス回路Ｂｉａｓ１，Ｂｉａｓ２の電源端子、Ｖｒｅｆはバイアス回路Ｂｉａｓ１，Ｂｉａｓ２に制御電圧を印加する端子である。ＩＮはＲＦ信号入力端子、ＯＵＴはＲＦ出力信号端子、Ｒ１〜Ｒ４は抵抗、Ｃ１〜Ｃ１０は容量、Ｌ１，Ｌ２はインダクタである。Ｌ３〜Ｌ８は特定の電気長を有する線路でインダクタとして作用する。なお、最近では、モジュールの小型化のために、入力整合であるＣ１、Ｃ２、Ｌ１や、段間整合であるＣ３、Ｃ４、Ｌ２もＧａＡｓチップ上に集積化する場合が多い。

図２３は、従来のバイアス回路を示す回路図である。このバイアス回路は、上記の前段バイアス回路Ｂｉａｓ１又は後段バイアス回路Ｂｉａｓ２である。図中において、Ｖｒｅｆは外部から制御電圧が印加される端子、Ｔｒｂ１〜Ｔｒｂ３，Ｔｒｂ７，Ｔｒｂ８はＧａＡｓ−ＨＢＴ、Ｔｒは増幅素子、Ｒｂ１〜Ｒｂ３，Ｒｂ５〜Ｒｂ８は抵抗である。

Ｔｒｂ１を含むエミッタフォロワ回路は、対応する増幅素子Ｔｒのベース（入力端子）に制御電圧に応じた電圧を入力する。そして、端子ＲＦｉｎから入力されたＲＦ信号は、入力整合回路の容量Ｃを介して増幅素子Ｔｒのベースに入力される。そして、増幅されたＲＦ信号が、増幅素子Ｔｒのコレクタから端子ＲＦｏｕｔに出力される。

このバイアス回路は、電力増幅器の前段増幅素子及び後段増幅素子のアイドル電流を温度変化に対して一定に保つように動作する（例えば、特許文献１参照）。ここで、アイドル電流とは、ＲＦ入力電力が無い場合の電力増幅器のバイアス電流である。

図２４は、従来のＣＤＭＡ用ＨＢＴ電力増幅器の入出力特性を示す図である。入力電力Ｐｉｎが増加すると、アイドル電流Ｉｃｔｑは一定であるが、出力電力Ｐｏｕｔが増加し、総動作電流Ｉｃｔが増加する。

図２５は、従来のＣＤＭＡ用ＨＢＴ電力増幅器の歪み特性を示す図である。歪み特性は、隣接チャネル漏洩電力（ＡＣＬＲ）で表される。出力電力Ｐｏｕｔの増加と共にＡＣＬＲが増加する。この時の出力電力Ｐｏｕｔ、電力利得Ｇｐ、及び効率ＰＡＥで電力増幅器の特性の良否が決まる。

図２６は、郊外におけるＣＤＭＡ端末機内の電力増幅器の出力電力について確率分布を示す図である。０ｄＢｍ付近の低出力である確率が最も高く、２７ｄＢｍ付近の最大出力である確率は低い（例えば、非特許文献１参照）。このため、出力電力が低い時にはアイドル電流を低く抑え、出力電力が高い時にはアイドル電流を増加させて、歪み特性を満足しやすくすることが望まれる。

そこで、アイドル電流が大きい主電力増幅器と、アイドル電流が小さい補助電力増幅器とを切り替えて動作させる電力増幅器が提案されている。図２７は、主電力増幅器と補助電力増幅器の出力・利得特性を示す図である。主電力増幅器は、図中（Ｈ）で示すように、出力電力が高い時に高効率且つ低歪み特性を有する。一方、補助電力増幅器は、図中（Ｌ）で示すように、出力電力が低い時に高効率且つ低歪み特性を有する。主電力増幅器と補助電力増幅器の切り替えは、出力電力ＰｏｕｔがＰｏｕｔ２程度の時に行われる。

図２８は、主電力増幅器と補助電力増幅器を切り替えて動作させる従来の電力増幅器のチップレイアウトを示す図である。モジュール基板３１上にＧａＡｓチップ３２がダイボンド材を介して搭載されている。そして、ＧａＡｓチップ３２上に、主電力増幅器（入力整合回路１１、前段増幅素子１２、段間整合回路１３、後段増幅素子１４、出力整合回路１５、前段バイアス回路１６及び後段バイアス回路１７）と補助電力増幅器（入力整合回路２１、前段増幅素子２２、段間整合回路２３、後段増幅素子２４、出力整合回路２５、前段バイアス回路２６及び後段バイアス回路２７）が形成されている。前段増幅素子１２、前段増幅素子２２後段増幅素子１４及び後段増幅素子２４は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）である。

特開２００４−３４３２４４号公報 B． Sahu and G．A．Rincon-Mora，"A high-efficiency linear RF power amplifier with a power-tracking dynamically adaptive buck-boost supply，"IEEE Trans．MTT vol．52、No．1， pp． 112-120，Jan． 2004

図２９は、主電力増幅器と補助電力増幅器を切り替えて動作させる従来の電力増幅器の出力電力特性を示す図である。主電力増幅器と補助電力増幅器を切り替える際における出力電力の応答は緩やかであり、パワーレベルの安定までに時間がかかる。具体的には、当該時間として数十μｓｅｃ程度が要求されるのに対して、従来は数百μｓｅｃ〜数ｍｓｅｃ程度であった。従って、随時パワーレベル調整を行うＣＤＭＡ用電力増幅器として従来の電力増幅器を用いた場合に大きな問題となっていた。

この原因調査のために行ったシミュレーション及び実験から、発明者らが得た知見は以下の通りである。

図３０は、ベース電圧駆動時におけるＨＢＴのコレクタ電流のステップ応答を示す図であり、図３１は、ベース電流駆動時におけるＨＢＴのコレクタ電流のステップ応答を示す図である。ＨＢＴ自身が、コレクタ電流Ｉｃとコレクタ−エミッタ間電圧Ｖｃｅの積で表される熱を発生する。この自己発熱により、ベース電圧駆動時におけるコレクタ電流Ｉｃの過渡応答は非常に遅い（数百μｓｅｃ〜数ｍｓｅｃ）。一方、ベース電流駆動時におけるコレクタ電流Ｉｃの応答は非常に早い（数μｓｅｃ以下）。従って、図２３に示すようなベース電圧駆動に近い状態で動作するエミッタフォロワ回路をバイアス回路として用いた場合、ＨＢＴのコレクタ電流Ｉｃの過渡応答は遅い。

また、チップ内における回路ブロック間の相互熱干渉によって、ＨＢＴのコレクタ電流Ｉｃの過渡応答がさらに遅れる場合がある。これについて以下に説明する。

図３２は、主電力増幅器の後段増幅素子の発熱量に対する補助電力増幅器の後段バイアス回路の出力電圧特性を示す図である。後段バイアス回路の構成は上記図２３に示す通りである。主電力増幅器の後段増幅素子と補助電力増幅器の後段バイアス回路の距離を、Ｔｙｐｅ１では約７００μｍとし、Ｔｙｐｅ２では約２００μｍとしている。このデータから、主電力増幅器の後段増幅素子の発熱量Ｐｄが大きいほど、補助電力増幅器の後段バイアス回路の出力電圧Ｖｂｏが低下することが分かる。

ここで、主電力増幅器の動作中に主電力増幅器の後段増幅素子で発生した熱は、補助電力増幅器の動作中に放熱される。しかし、モジュール基板及びチップの熱容量の影響により放熱に要する時間は長い。従って、補助電力増幅器の後段増幅素子のアイドル電流が徐々に増加し、図３２に示すように補助電力増幅器の後段バイアス回路の出力電圧Ｖｂｏが徐々に増加する。このため、主電力増幅器から補助電力増幅器に切り替える際に、図２９に示すように補助電力増幅器の出力電力の立ち上がりが遅れる。また、補助電力増幅器から主電力増幅器に切り替える際にも、同様に主電力増幅器の出力電力の立ち上がりが遅れる。

本発明は、上述のような課題を解決するためになされたもので、その目的は、主電力増幅器と補助電力増幅器を切り替える際における出力電力の立ち上がり遅延を改善することができる電力増幅器を得るものである。

本発明に係る電力増幅器は、主電力増幅器と、主電力増幅器よりもアイドル電流が小さい補助電力増幅器とを切り替えて動作させる電力増幅器であって、主電力増幅器及び補助電力増幅器は、それぞれ、ＲＦ信号を増幅する前段増幅素子と、前段増幅素子の出力信号を増幅する後段増幅素子と、前段増幅素子を駆動する前段バイアス回路と、後段増幅素子を駆動する後段バイアス回路とを有し、主電力増幅器の後段増幅素子と補助電力増幅器の後段増幅素子との間隔は１００μｍ以下であり、主電力増幅器の後段増幅素子と補助電力増幅器の後段バイアス回路との間隔は２００μｍ以上である。本発明のその他の特徴は以下に明らかにする。

本発明により、主電力増幅器と補助電力増幅器を切り替える際における出力電力の立ち上がり遅延を改善することができる。

実施の形態１．
図１は、本発明の実施の形態１に係る電力増幅器を示すブロック図である。この電力増幅器は、主電力増幅器１０と、主電力増幅器１０よりもアイドル電流が小さい補助電力増幅器２０とを切り替えて動作させる電力増幅器である。端子ＩＮから入力されたＲＦ信号は主電力増幅器１０又は補助電力増幅器２０で増幅される。そして、主電力増幅器１０と補助電力増幅器２０の出力電力は、電力合成回路３０により合成され、端子ＯＵＴから出力される。なお、電力合成回路３０の代わりにスイッチ等を用いて両者の経路を切り替えてもよい。

主電力増幅器１０において、入力整合回路１１と、前段増幅素子１２と、段間整合回路１３と、後段増幅素子１４と、出力整合回路１５とが直列に接続されている。前段増幅素子１２はＲＦ信号を増幅し、後段増幅素子１４は前段増幅素子１２の出力信号を増幅する。前段バイアス回路１６は、端子Ｖｒｅｆｍから入力された制御電圧に応じて前段増幅素子１２を駆動する。後段バイアス回路１７は、端子Ｖｒｅｆｍから入力された制御電圧に応じて後段増幅素子１４を駆動する。

一方、補助電力増幅器２０において、入力整合回路２１と、前段増幅素子２２と、段間整合回路２３と、後段増幅素子２４と、出力整合回路２５とが直列に接続されている。前段増幅素子２２はＲＦ信号を増幅し、後段増幅素子２４は前段増幅素子２２の出力信号を増幅する。前段バイアス回路２６は、端子Ｖｒｅｆｓから入力された制御電圧に応じて前段増幅素子２２を駆動する。後段バイアス回路２７は、端子Ｖｒｅｆｓから入力された制御電圧に応じて後段増幅素子２４を駆動する。

補助電力増幅器２０は主電力増幅器１０よりもアイドル電流が小さいため、主電力増幅器１０は出力電力が高い時に高効率で動作し、補助電力増幅器２０は出力電力が低い時に高効率で動作する。そして、端子ＶｒｅｆｍからＨｉｇｈの制御電圧が入力されると主電力増幅器１０が動作し、端子ＶｒｅｆｓからＨｉｇｈの制御電圧が入力されると補助電力増幅器２０が動作する。ただし、両端子からＬｏｗの制御電圧が入力されて両電力増幅器がＯＦＦになることはあるが、両端子からＨｉｇｈの制御電圧が入力されることはない。このように外部からの制御電圧によって主電力増幅器１０と補助電力増幅器２０を切り替えて動作させる。

図２は、本発明の実施の形態１に係る電力増幅器のチップレイアウトを示す図である。モジュール基板３１上にＧａＡｓチップ３２がダイボンド材を介して搭載されている。そして、ＧａＡｓチップ３２上に、入力整合回路１１，２１、前段増幅素子１２，２２、段間整合回路１３，２３、後段増幅素子１４，２４、出力整合回路１５，２５、前段バイアス回路１６，２６、後段バイアス回路１７，２７が形成されている。前段増幅素子１２，２２及び後段増幅素子１４，２４は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）である。

本実施の形態では、主電力増幅器の後段増幅素子１４と補助電力増幅器の後段増幅素子２４との間隔Ｓ１は１００μｍ以下であり、主電力増幅器の後段増幅素子１４と補助電力増幅器の後段バイアス回路２７との間隔Ｓ２は２００μｍ以上である。

図３は、本発明の実施の形態１に係る電力増幅器の出力電力を測定した結果を示す図である。ただし、モジュール基板３１上面のダイパッド部とＧａＡｓチップ３２下面のＧＮＤ電極との間の熱抵抗を２〜１０℃／Ｗ、ＧａＡｓチップ３２上面の増幅素子とＧａＡｓチップ３２下面のＧＮＤ電極との間の熱抵抗を２０〜５０℃／Ｗ、ダイボンド材の上面（ＧａＡｓチップ３２の下面）とダイボンド材の下面（モジュール基板３１の上面）との間の熱抵抗を２〜２０℃／Ｗとした。この測定結果から、補助電力増幅器の出力電力の立ち上がりが数μｓｅｃ程度に改善されることが分かった。

上記のように主電力増幅器の後段増幅素子１４と補助電力増幅器の後段増幅素子２４を近接配置することで、主電力増幅器１０から補助電力増幅器２０に動作が切り替わった際に、主電力増幅器の後段増幅素子１４の放熱が遅いことによって補助電力増幅器の後段増幅素子２４が予熱され、コレクタ電流の立ち上がりが改善される。また、主電力増幅器の後段増幅素子１４と補助電力増幅器の後段バイアス回路２７を遠ざけることで、主電力増幅器の後段増幅素子で発生した熱が補助電力増幅器の後段バイアス回路２７に及ぼす影響を小さくすることができる。その結果、補助電力増幅器２０の出力電力の立ち上がり遅延を改善することができる。

実施の形態２．
図４は、本発明の実施の形態２に係る電力増幅器のチップレイアウトを示す図である。本実施の形態では、主電力増幅器の前段増幅素子１２と補助電力増幅器の前段増幅素子２２との間隔Ｓ３は５０μｍ以下であり、主電力増幅器の前段増幅素子１２と補助電力増幅器の前段バイアス回路２６との間隔Ｓ４は１００μｍ以上である。その他の構成は実施の形態１と同様である。

図５は、本発明の実施の形態２に係る電力増幅器の出力電圧を測定した結果を示す図である。ただし、モジュール基板３１上面のダイパッド部とＧａＡｓチップ３２下面のＧＮＤ電極との間の熱抵抗を２〜１０℃／Ｗ、ＧａＡｓチップ３２上面の増幅素子とＧａＡｓチップ３２下面のＧＮＤ電極との間の熱抵抗を２０〜５０℃／Ｗ、ダイボンド材の上面（ＧａＡｓチップ３２の下面）とダイボンド材の下面（モジュール基板３１の上面）との間の熱抵抗を２〜２０℃／Ｗとした。この測定結果から、補助電力増幅器の出力電力の立ち上がりが数μｓｅｃ程度に改善されることが分かった。

上記のように主電力増幅器の前段増幅素子１２と補助電力増幅器の前段増幅素子２２を近接配置し、主電力増幅器の前段増幅素子１２と補助電力増幅器の前段バイアス回路２６を遠ざけることで、実施の形態１と同様に、補助電力増幅器２０の出力電力の立ち上がり遅延を改善することができる。ただし、前段増幅素子１２の発熱量は、後段増幅素子１４の発熱量に比べて小さいので、出力電力の立ち上がり遅延の改善効果は実施の形態１よりも小さい。

実施の形態３．
図６は、本発明の実施の形態３に係る電力増幅器のチップレイアウトを示す図である。本実施の形態は、実施の形態１と実施の形態２を組み合わせたものである。即ち、主電力増幅器の後段増幅素子１４と補助電力増幅器の後段増幅素子２４との間隔Ｓ１は１００μｍ以下であり、主電力増幅器の後段増幅素子１４と補助電力増幅器の後段バイアス回路２７との間隔Ｓ２は２００μｍ以上であり、主電力増幅器の前段増幅素子１２と補助電力増幅器の前段増幅素子２２との間隔Ｓ３は５０μｍ以下であり、主電力増幅器の前段増幅素子１２と補助電力増幅器の前段バイアス回路２６との間隔Ｓ４は１００μｍ以上である。

図７は、本発明の実施の形態３に係る電力増幅器の出力電圧を測定した結果を示す図である。ただし、モジュール基板３１上面のダイパッド部とＧａＡｓチップ３２下面のＧＮＤ電極との間の熱抵抗を２〜１０℃／Ｗ、ＧａＡｓチップ３２上面の増幅素子とＧａＡｓチップ３２下面のＧＮＤ電極との間の熱抵抗を２０〜５０℃／Ｗ、ダイボンド材の上面（ＧａＡｓチップ３２の下面）とダイボンド材の下面（モジュール基板３１の上面）との間の熱抵抗を２〜２０℃／Ｗとした。この測定結果から、補助電力増幅器の出力電力の立ち上がりが数μｓｅｃ程度に改善されることが分かった。

上記のように主電力増幅器の後段増幅素子１４と補助電力増幅器の後段増幅素子２４を近接配置し、主電力増幅器の前段増幅素子１２と補助電力増幅器の前段増幅素子２２を近接配置し、主電力増幅器の後段増幅素子１４と補助電力増幅器の後段バイアス回路２７を遠ざけ、主電力増幅器の前段増幅素子１２と補助電力増幅器の前段バイアス回路２６を遠ざけることで、実施の形態１，２よりも補助電力増幅器２０の出力電力の立ち上がり遅延を改善することができる。

実施の形態４．
図８は、本発明の実施の形態４に係る電力増幅器のチップレイアウトを示す図である。本実施の形態は、実施の形態３の構成に加えて、主電力増幅器の後段増幅素子１４と主電力増幅器の前段バイアス回路１６との間隔Ｓ５を１００μｍ以下としたものである。

図９は、本発明の実施の形態４に係る電力増幅器の出力電圧を測定した結果を示す図である。ただし、モジュール基板３１上面のダイパッド部とＧａＡｓチップ３２下面のＧＮＤ電極との間の熱抵抗を２〜１０℃／Ｗ、ＧａＡｓチップ３２上面の増幅素子とＧａＡｓチップ３２下面のＧＮＤ電極との間の熱抵抗を２０〜５０℃／Ｗ、ダイボンド材の上面（ＧａＡｓチップ３２の下面）とダイボンド材の下面（モジュール基板３１の上面）との間の熱抵抗を２〜２０℃／Ｗとした。この測定結果から、補助電力増幅器の出力電力の立ち上がりだけでなく、主電力増幅器の出力電力の立ち上がりも数μｓｅｃ程度に改善されることが分かった。

上記のように主電力増幅器の後段増幅素子１４と主電力増幅器の前段バイアス回路１６を近接配置することで、補助電力増幅器から主電力増幅器に動作が切り替わった際に、主電力増幅器の後段増幅素子で発生した熱により主電力増幅器の前段バイアス回路が加熱される。これにより、図１０に示すように、前段バイアス回路の出力電圧が低下する。これに対応して、図１１のように、主電力増幅器の前段増幅素子１２の出力電力も時間と共に低下する。一方、図１２に示すように、主電力増幅器の後段増幅素子１４の出力電力は、自己発熱によって時間と共に増加する。その結果、出力電力の遅延が相殺されるため、主電力増幅器の出力電力の立ち上がり遅延を改善することができる。

実施の形態５．
図１３は、本発明の実施の形態５に係る電力増幅器の補助電力増幅器の前段バイアス回路を示す回路図である。主電力増幅器の後段増幅素子を第１の後段増幅素子１４ａと第２の後段増幅素子１４ｂに分割している。そして、第１の後段増幅素子１４ａと第２の後段増幅素子１４ｂの間に、補助電力増幅器の後段増幅素子２４が配置されている。

第１，第２の後段増幅素子１４ａ，１４ｂと補助電力増幅器の後段増幅素子２４との間隔Ｓ１１，Ｓ１２はそれぞれ１００μｍ以下であり、第１，第２の後段増幅素子１４ａ，１４ｂと補助電力増幅器の後段バイアス回路２７との間隔Ｓ２は２００μｍ以上である。その他の構成は実施の形態１と同様である。

上記のように主電力増幅器の後段増幅素子１４ａ，１４ｂと補助電力増幅器の後段増幅素子２４を近接配置することで、実施の形態１と同様に、補助電力増幅器の出力電力の立ち上がり遅延を改善することができる。

図１４は、本発明の実施の形態５の変形例に係る電力増幅器の主電力増幅器の後段増幅素子と補助電力増幅器の後段増幅素子のチップレイアウトを示す図である。６×７のマトリックス状に並べられたトランジスタセル４１は、主電力増幅器の後段増幅素子又は補助電力増幅器の後段増幅素子である。４１は主電力増幅器のＲＦ入力端子、４３は主電力増幅器のＲＦ出力端子、４４は主電力増幅器のベースライン、４５はエミッタライン（接地）、４６は主電力増幅器のコレクタラインである。４７は補助電力増幅器のＲＦ入力端子、４８は補助電力増幅器のＲＦ出力端子、４９は補助電力増幅器のベースライン、５０は補助電力増幅器のコレクタラインである。５１はスルーホール、５２はバラスト抵抗である。

図１５は、図１４の回路におけるトランジスタセルの配置を示す概略図である。主電力増幅器の後段増幅素子Ｍと補助電力増幅器の後段増幅素子Ｓとが混載配置され、かつ近接配置されている。これにより上記と同様の効果を得ることができる。

実施の形態６．
図１６は、本発明の実施の形態６に係る電力増幅器のチップレイアウトを示す図である。主電力増幅器の前段増幅素子１２、補助電力増幅器の前段増幅素子２２、主電力増幅器の後段増幅素子１４、補助電力増幅器の後段増幅素子２４、主電力増幅器の前段バイアス回路１６及び主電力増幅器の後段バイアス回路１４などをＧａＡｓチップ３２ｂ（第１のチップ）上に形成している。

一方、補助電力増幅器の前段バイアス回路２６と補助電力増幅器の後段バイアス回路２７を他の回路とは別のＧａＡｓチップ３２ｂ（第２のチップ）上に形成している。このように熱的相互干渉が補助電力増幅器の出力電力遅延に影響する回路をまとめて別チップに形成することで、補助電力増幅器の出力電力の立ち上がり遅延を改善することができる。

実施の形態７．
図１７は、本発明の実施の形態７に係る電力増幅器のチップレイアウトを示す図である。主電力増幅器の前段増幅素子１２、補助電力増幅器の前段増幅素子２２、主電力増幅器の前段バイアス回路１６、補助電力増幅器の前段バイアス回路２６、主電力増幅器の後段バイアス回路１７及び補助電力増幅器の後段バイアス回路２７などをＧａＡｓチップ３２ｂ（第１のチップ）上に形成している。

一方、主電力増幅器の後段増幅素子１４及び補助電力増幅器の後段増幅素子２４を他の回路とは別のＧａＡｓチップ３２ｂ（第２のチップ）上に形成している。このように発熱量が大きい回路を別チップに形成することで、補助電力増幅器の出力電力の立ち上がり遅延を改善することができる。

実施の形態８．
図１８は、本発明の実施の形態８に係る電力増幅器のチップレイアウトを示す図である。主電力増幅器の前段増幅素子１２、補助電力増幅器の前段増幅素子２２、補助電力増幅器の前段バイアス回路２６、主電力増幅器の後段バイアス回路１７及び補助電力増幅器の後段バイアス回路２７などをＧａＡｓチップ３２ｂ（第１のチップ）上に形成している。

一方、主電力増幅器の後段増幅素子１４、補助電力増幅器の後段増幅素子２４及び主電力増幅器の前段バイアス回路１６を他の回路とは別のＧａＡｓチップ３２ｂ（第２のチップ）上に形成している。このように発熱量が大きい主電力増幅器の後段増幅素子１４とそれとの近接配置が望ましい補助電力増幅器の後段増幅素子２４及び主電力増幅器の前段バイアス回路１６をまとめて別チップに形成することで、補助電力増幅器の出力電力の立ち上がり遅延を改善することができる。

実施の形態９．
図１９は、本発明の実施の形態９に係るバイアス回路を示す回路図である。このバイアス回路は、主電力増幅器又は補助電力増幅器の前段バイアス回路又は後段バイアス回路である。バイアス回路以外の構成は実施の形態１〜８と同様である。

バイアス回路として抵抗Ｒｂが設けられている。抵抗Ｒｂは、対応する増幅素子Ｔｒのベース（入力端子）に、端子Ｖｒｅｆから入力された制御電圧に応じた電流Ｉｂを入力する。そして、端子ＲＦｉｎから入力されたＲＦ信号は、入力整合回路の容量Ｃを介して増幅素子Ｔｒのベースに入力される。そして、増幅されたＲＦ信号が、増幅素子Ｔｒのコレクタから端子ＲＦｏｕｔに出力される。

本実施の形態に係るバイアス回路はベース電流駆動のバイアス回路である。これにより、バイアス回路として図２３に示すようなエミッタフォロワ回路を用いる場合に比べて、コレクタ電流の遅延がない分だけ電力増幅器の出力電力の立ち上がり遅延を改善することができる。

実施の形態１０．
図２０は、本発明の実施の形態１０に係るバイアス回路を示す回路図である。このバイアス回路は、主電力増幅器又は補助電力増幅器の前段バイアス回路又は後段バイアス回路である。バイアス回路以外の構成は実施の形態１〜８と同様である。

Ｖｒｅｆは外部から制御電圧が印加される端子、Ｔｒｂ１〜Ｔｒｂ６はＧａＡｓ−ＨＢＴ、Ｔｒ，Ｔｒ２は増幅素子、Ｒｂ１〜Ｒｂ１４は抵抗である。

Ｔｒｂ１のエミッタはＲｂ１を介してＴｒのベースに接続されている。Ｔｒｂ１のベースはＲｂ２，Ｒｂ３を介して端子Ｖｒｅｆに接続されている。Ｔｒｂ１のコレクタは電源端子Ｖｃｂに接続されている。Ｔｒｂ１を含むエミッタフォロワ回路は、対応する増幅素子Ｔｒのベース（入力端子）に制御電圧に応じた電圧を入力する。

Ｒｂ４の一端子は端子Ｖｒｅｆに接続され、他端はＲｂ１を介してＴｒのベースに接続されている。即ち、Ｒｂ４はＴｒｂ１と並列に接続されている。Ｒｂ４は、対応する増幅素子Ｔｒのベース（入力端子）に制御電圧に応じた電流Ｉｂ４を入力する。これにより、端子Ｖｒｅｆに印加される制御電圧がＴｒｂ１の動作電圧より低いアイドル状態においても、Ｔｒのベースに電流を供給することができる。

Ｔｒｂ２のコレクタはＲｂ５を介してＴｒｂ１のエミッタに接続されている。Ｔｒｂ２のエミッタは接地されている。Ｔｒｂ３のベースはＲｂ２，Ｒｂ６を介して端子Ｖｒｅｆに接続されている。Ｔｒｂ３のコレクタはＲｂ７を介して電源端子Ｖｃｂに接続されている。Ｔｒｂ３のエミッタは、Ｔｒｂ２のベースに接続され、抵抗Ｒｂ８を介して接地されている。Ｔｒｂ３はＴｒｂ２のベースに制御電圧に応じたバイアス電流を供給する。

Ｔｒｂ４のコレクタは、Ｒｂ２，Ｒｂ９を介して端子Ｖｒｅｆに接続されている。Ｔｒｂ４のエミッタは接地されている。Ｔｒｂ５のベースはＲｂ２，Ｒｂ１０を介して端子Ｖｒｅｆに接続されている。Ｔｒｂ５のコレクタは電源端子Ｖｃｂに接続されている。Ｔｒｂ５のエミッタは、Ｒｂ１１を介してＴｒｂ４のベースに接続され、Ｒｂ１２を介して接地されている。これにより、高温におけるアイドル電流を抑制し、アイドル電流の温度依存性をほぼ一定に保つことができる。

Ｔｒｂ６のベースはＲｂ１３を介してＴｒｂ５のエミッタに接続されている。Ｔｒｂ６のコレクタは電源端子Ｖｃｂ２に接続され、エミッタは接地されている。これにより、Ｔｒｂ６にＴｒの動作を模倣させることができるため、アイドル電流の変動を更に正確に抑制することができる。

エミッタサイズが小さいＴｒ２のコレクタは、Ｔｒのコレクタに接続されている。Ｔｒ２のベースは、容量Ｃ２を介してＴｒのベースと接続されている。Ｒｂ１４の一端は端子Ｖｒｅｆに接続され、他端はＴｒ２のベースに接続されている。Ｒｂ１４は、対応する増幅素子Ｔｒ２のベースに制御電圧に応じた電流Ｉｂ１４を入力する。このように増幅素子Ｔｒと並列に、電流駆動だけで動作する増幅素子Ｔｒ２が設けられていることにより、入力電力に対する電力利得のばらつきを小さく抑えることができる。

本実施の形態に係るバイアス回路は、端子Ｖｒｅｆから入力される制御電圧を増幅素子の障壁電圧の２倍未満（例えば２．４Ｖ程度）まで低下させても、低温から高温までほぼ一定のアイドル電流を保ちながら、所望の増幅動作を可能とすることができる。そして、アイドル電流付近ではベース電流駆動だけになっている。そのため、図２３のようなベース電圧駆動のバイアス回路に比べて、電力増幅器の出力電力の立ち上がり遅延を改善することができる。ただし、本実施の形態に係るバイアス回路は、出力電力の増大に応じてベース電流駆動からベース電圧駆動に変わり、出力電力の立ち上がり遅延が若干残る。従って、実施の形態１〜８の構成と本実施の形態の構成を組み合わせることで、出力電力の立ち上がり遅延を有効に改善することができる。

実施の形態１１．
図２１は、本発明の実施の形態１１に係るバイアス回路を示す回路図である。このバイアス回路は、実施の形態１０の構成に加えて、ダイオードＤＬと抵抗ＲＬからなるリニアライザを有する。これにより、対応する増幅素子の入力端子に入力される信号の歪を緩和することができる。ただし、歪み特性に余裕がある場合は、リニアライザがない実施の形態１０の方が、増幅素子Ｔｒのベース電圧の熱的応答が改善されるため有利である。

本発明の実施の形態１に係る電力増幅器を示すブロック図である。本発明の実施の形態１に係る電力増幅器のチップレイアウトを示す図である。本発明の実施の形態１に係る電力増幅器の出力電力を測定した結果を示す図である。本発明の実施の形態２に係る電力増幅器のチップレイアウトを示す図である。本発明の実施の形態２に係る電力増幅器の出力電圧を測定した結果を示す図である。本発明の実施の形態３に係る電力増幅器のチップレイアウトを示す図である。本発明の実施の形態３に係る電力増幅器の出力電圧を測定した結果を示す図である。本発明の実施の形態４に係る電力増幅器のチップレイアウトを示す図である。本発明の実施の形態４に係る電力増幅器の出力電圧を測定した結果を示す図である。前段バイアス回路の出力電圧特性を示す図である。主電力増幅器の前段増幅素子の出力電力特性を示す図である。主電力増幅器の後段増幅素子の出力電力特性を示す図である。本発明の実施の形態５に係る電力増幅器の補助電力増幅器の前段バイアス回路を示す回路図である。本発明の実施の形態５の変形例に係る電力増幅器の主電力増幅器の後段増幅素子と補助電力増幅器の後段増幅素子のチップレイアウトを示す図である。図１４の回路におけるトランジスタセルの配置を示す概略図である。本発明の実施の形態６に係る電力増幅器のチップレイアウトを示す図である。本発明の実施の形態７に係る電力増幅器のチップレイアウトを示す図である。本発明の実施の形態８に係る電力増幅器のチップレイアウトを示す図である。本発明の実施の形態９に係るバイアス回路を示す回路図である。本発明の実施の形態１０に係るバイアス回路を示す回路図である。本発明の実施の形態１１に係るバイアス回路を示す回路図である。従来のＧａＡｓ−ＨＢＴ電力増幅器を示す回路図である。従来のバイアス回路を示す回路図である。従来のＣＤＭＡ用ＨＢＴ電力増幅器の入出力特性を示す図である。従来のＣＤＭＡ用ＨＢＴ電力増幅器の歪み特性を示す図である。郊外におけるＣＤＭＡ端末機内の電力増幅器の出力電力について確率分布を示す図である。主電力増幅器と補助電力増幅器の出力・利得特性を示す図である。主電力増幅器と補助電力増幅器を切り替えて動作させる従来の電力増幅器のチップレイアウトを示す図である。主電力増幅器と補助電力増幅器を切り替えて動作させる従来の電力増幅器の出力電力特性を示す図である。ベース電圧駆動時におけるＨＢＴのコレクタ電流のステップ応答を示す図である。ベース電流駆動時におけるＨＢＴのコレクタ電流のステップ応答を示す図である。主電力増幅器の後段増幅素子の発熱量に対する補助電力増幅器の後段バイアス回路の出力電圧特性を示す図である。

符号の説明

１０主電力増幅器
２０補助電力増幅器
１２，２２前段増幅素子
１４，２４後段増幅素子
１６，２６前段バイアス回路
１７，２７後段バイアス回路
３２ａＧａＡｓチップ（第１のチップ）
３２ｂＧａＡｓチップ（第２のチップ）
Ｒｂ，Ｒｂ４抵抗
Ｔｒｂ１ＧａＡｓ−ＨＢＴ（エミッタフォロワ回路）
ＤＬダイオード（リニアライザ）
ＲＬ抵抗（リニアライザ）

Claims

主電力増幅器と、前記主電力増幅器よりもアイドル電流が小さい補助電力増幅器とを切り替えて動作させる電力増幅器であって、
前記主電力増幅器及び前記補助電力増幅器は、それぞれ、ＲＦ信号を増幅する前段増幅素子と、前記前段増幅素子の出力信号を増幅する後段増幅素子と、前記前段増幅素子を駆動する前段バイアス回路と、前記後段増幅素子を駆動する後段バイアス回路とを有し、
前記主電力増幅器の後段増幅素子と前記補助電力増幅器の後段増幅素子との間隔は１００μｍ以下であり、
前記主電力増幅器の後段増幅素子と前記補助電力増幅器の後段バイアス回路との間隔は２００μｍ以上であることを特徴とする電力増幅器。
主電力増幅器と、前記主電力増幅器よりもアイドル電流が小さい補助電力増幅器とを切り替えて動作させる電力増幅器であって、
前記主電力増幅器及び前記補助電力増幅器は、それぞれ、ＲＦ信号を増幅する前段増幅素子と、前記前段増幅素子の出力信号を増幅する後段増幅素子と、前記前段増幅素子を駆動する前段バイアス回路と、前記後段増幅素子を駆動する後段バイアス回路とを有し、
前記主電力増幅器の前段増幅素子と前記補助電力増幅器の前段増幅素子との間隔は５０μｍ以下であり、
前記主電力増幅器の前段増幅素子と前記補助電力増幅器の前段バイアス回路との間隔は１００μｍ以上であることを特徴とする電力増幅器。
前記主電力増幅器の前段増幅素子と前記補助電力増幅器の前段増幅素子との間隔は５０μｍ以下であり、
前記主電力増幅器の前段増幅素子と前記補助電力増幅器の前段バイアス回路との間隔は１００μｍ以上であることを特徴とする請求項１に記載の電力増幅器。
前記主電力増幅器の後段増幅素子と前記主電力増幅器の前段バイアス回路との間隔は１００μｍ以下であることを特徴とする請求項３に記載の電力増幅器。
主電力増幅器と、前記主電力増幅器よりもアイドル電流が小さい補助電力増幅器とを切り替えて動作させる電力増幅器であって、
前記主電力増幅器及び前記補助電力増幅器は、それぞれ、ＲＦ信号を増幅する前段増幅素子と、前記前段増幅素子の出力信号を増幅する後段増幅素子と、前記前段増幅素子を駆動する前段バイアス回路と、前記後段増幅素子を駆動する後段バイアス回路とを有し、
前記主電力増幅器の後段増幅素子は、第１の後段増幅素子と第２の後段増幅素子を有し、
前記第１，第２の後段増幅素子と前記補助電力増幅器の後段増幅素子との間隔はそれぞれ１００μｍ以下であり、
前記第１，第２の後段増幅素子と前記補助電力増幅器の後段バイアス回路との間隔はそれぞれ２００μｍ以上であることを特徴とする電力増幅器。
主電力増幅器と、前記主電力増幅器よりもアイドル電流が小さい補助電力増幅器とを切り替えて動作させる電力増幅器であって、
前記主電力増幅器及び前記補助電力増幅器は、それぞれ、ＲＦ信号を増幅する前段増幅素子と、前記前段増幅素子の出力信号を増幅する後段増幅素子と、前記前段増幅素子を駆動する前段バイアス回路と、前記後段増幅素子を駆動する後段バイアス回路とを有し、
前記主電力増幅器の前段増幅素子、前記補助電力増幅器の前段増幅素子、前記補助電力増幅器の前段バイアス回路、前記主電力増幅器の後段バイアス回路及び前記補助電力増幅器の後段バイアス回路を第１のチップ上に形成し、
前記主電力増幅器の後段増幅素子、前記補助電力増幅器の後段増幅素子及び前記主電力増幅器の前段バイアス回路を第２のチップ上に形成することを特徴とする電力増幅器。
前記前段バイアス回路又は前記後段バイアス回路は、対応する増幅素子の入力端子に制御電圧に応じた電流を入力する抵抗を有することを特徴とする請求項１〜６の何れか１項に記載の電力増幅器。
前記前段バイアス回路又は前記後段バイアス回路は、前記抵抗と並列に接続され、対応する増幅素子の入力端子に制御電圧に応じた電圧を入力するエミッタフォロワ回路を更に有することを特徴とする請求項７に記載の電力増幅器。
前記前段バイアス回路又は前記後段バイアス回路は、対応する増幅素子の入力端子に入力される信号の歪を緩和するリニアライザを更に有することを特徴とする請求項８に記載の電力増幅器。