JP4851738B2

JP4851738B2 - 半導体装置

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Publication number: JP4851738B2
Application number: JP2005190256A
Authority: JP
Inventors: 寛明宍戸; 雅人三川
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2005-06-29
Filing date: 2005-06-29
Publication date: 2012-01-11
Anticipated expiration: 2025-06-29
Also published as: JP2007012801A

Description

本発明は、第１導電型の成長層内に形成された複数のガード領域を有する半導体装置に関する。

図８は従来の半導体装置２（ＭＯＳＦＥＴ）の断面構造を示している。基板２０１は、ｎ型不純物を高濃度に含むシリコン単結晶からなり、基板２０１の一方の主面上には、エピタキシャル成長法によって成長した、ｎ型不純物を含むシリコンエピタキシャル層からなる成長層２０２が形成されている。成長層２０２の内部において、表面近傍にはｐ型不純物を含むベース領域２０３が形成されている。

ベース領域２０３を分断するように、断面が細長い四角形状の活性溝２０４が複数本互いに平行に配置されている。活性溝２０４の内部にはｐ型不純物を含む埋込領域２０５が形成されている。ベース領域２０３内には、各活性溝２０４に隣接してその片側または両側に、ｎ型不純物を含むソース領域２０６が形成されている。ソース領域２０６は成長層２０２の表面に露出している。隣接する活性溝２０４の間のベース領域２０３内では２つのソース領域２０６が互いに対向しており、それら２つのソース領域２０６の間には、ｐ型不純物を高濃度に含むオーミック領域２０７が形成されている。ソース領域２０６と同様にオーミック領域２０７も成長層２０２の表面に露出している。

ベース領域２０３と接する活性溝２０４内には、ゲート絶縁膜２０８が形成されている。ゲート絶縁膜２０８で囲まれた領域内は、ポリシリコン材料からなるゲート電極２０９で充填されている。活性溝２０４およびベース領域２０３の周囲には、断面が細長い四角形状のガード溝２１０が複数形成されている。半導体装置２を平面的に見た場合に、ガード溝２１０は、活性溝２０４およびベース領域２０３を取り囲むように形成されている。各ガード溝２１０は同心状に配置されており、隣接するガード溝２１０同士の間隔は等しく、各ガード溝２１０の幅は等しく、各ガード溝２１０の深さも等しくなるように形成されている。

ガード溝２１０の内周にはゲート絶縁膜は形成されておらず、ガード溝２１０の底面および側面には、ｐ型不純物を含むシリコン単結晶が、エピタキシャル成長法によって成長しており、各ガード溝２１０は、そのシリコン単結晶からなるガード領域２１１によって充填されている。

ガード溝２１０が形成された領域の成長層２０２上には、熱酸化によって酸化膜２１４が形成されている。ガード領域２１１、酸化膜２１４、ゲート絶縁膜２０８、ゲート電極２０９、およびソース領域１０６の一部の上には、例えばＰＳＧ（Phospho Silicate Glass）からなる絶縁膜２１５が形成されている。絶縁膜２１５はパターニングされており、ソース領域２０６およびオーミック領域２０７の表面がその開口底面に露出している。これらの露出した領域の表面および絶縁膜２１５上には、金属薄膜からなるソース電極２１６が形成されている。成長層２０２が形成された側とは反対側の基板２０１の主面上には、金属薄膜からなるドレイン電極２１７が形成されている。

ベース領域２０３は、ソース領域２０６よりも下方の位置でゲート絶縁膜２０８と接触している。その接触した領域を反転領域と呼ぶことにすると、半導体装置２の通電時には反転領域にチャネルが形成され、電流が流れる。すなわち、ソース電極２１６が接地電位に接続され、ドレイン電極２１７に正電圧が印加された状態で、ゲート電極２０９にしきい値電圧以上の正電圧が印加されると、ベース領域２０３の反転領域がｎ型に反転して反転層が形成され、その反転層によってソース領域２０６と成長層２０２とが接続され、電流が流れる。

その状態でゲート電極２０９がソース電極２１６に接続される等によって、ゲート電極２０９に印加される電圧がしきい値電圧以下となると、反転層は消滅し、電流は流れなくなる。この状態では、ベース領域２０３と成長層２０２の間のｐｎ接合は逆バイアスされており、ベース領域２０３の内部、埋込領域２０５の内部と成長層２０２の内部の両方に空乏層が広がっている。

一般に、ベース領域と同じ導電型であって、ベース領域を同心状に取り囲むリング形状の半導体領域はガードリングと呼ばれており、この従来の半導体装置２ではガード領域２１１がガードリングとして機能する。成長層２０２内を横方向に伸びた空乏層がガード領域２１１に達すると、そのガード領域２１１から外側に向けてさらに空乏層が伸び、空乏層が次々と同心状のガード領域２１１に達して広がる。これによって、ガード領域２１１が存在しない場合よりも空乏層の広がりが大きくなり、成長層２０２内部の電界強度が緩和されるようになっている。

本明細書で｛１００｝が下記の面方位の全てを含むものとすると、基板２０１は、面方位が｛１００｝のものが用いられている。基板２０１の表面に成長した成長層２０２の表面やガード溝２１０の底面の面方位も｛１００｝になっている。基板２０１には、切り欠き（オリエンテーションフラット）等によって、その表面の｛１００｝面の方向が分かる目印が形成されている。

ガード溝２１０をエッチング法によって掘削するために、ガード溝２１０のパターンを有するレジスト膜を形成する際に、ガード溝２１０のパターンが伸びる方向と基板２０１の目印とが位置合わせされ、ガード溝２１０のパターンが｛１００｝面の方向に伸びるように形成されている。ガード溝２１０の側面は基板２０１の主面に対して垂直に形成され、かつ側面同士は互いに平行であるか、互いに直交するように形成されている。したがって、実際にエッチングによって形成されたガード溝２１０の内周側面には、面方位が｛１００｝である面が露出する。

ガード溝２１０の底面には成長層２０２の表面と同じ｛１００｝面が露出するので、ガード溝２１０内部の底面および側面の全てに｛１００｝面が露出している。その結果、ガード領域２１１を構成するシリコン単結晶は均一に成長し、ガード溝２１０の内部が、ガード領域２１１を構成するシリコン単結晶で完全に充填される。この場合、半導体装置２を平面的に見て、ガード溝２１０の四辺が直角に接続されていると、ガード領域２１１と成長層２０２との間に形成されるｐｎ接合の表面に、直角に曲がった部分が生じ、耐圧が低くなってしまう。

そこで、従来においては、耐圧の低下を防止するため、ガード溝２１０の四隅部分が一定の曲率半径で曲げられており、ガード領域２１１と成長層２０２の境界のｐｎ接合の表面部分が直角に曲がらないように形成されている。なお、特許文献１〜特許文献４には、半導体装置の周辺構造に関する技術が記載されている。
特許第３６２８６１３号公報特開２００４−１２８２９３号公報特開平１−２７２１５１号公報特開昭６３−２２７０６３号公報

図８に示される従来の半導体装置２において、ガード溝２１０の四隅に丸みが形成されていると、直線状に伸びるガード溝２１０の四辺を構成する側面の面方位が｛１００｝になっていても、各側面を接続する四隅の曲がった部分では面方位が｛１００｝にならない。例えば、曲がった部分の中間部分の側面の面方位は｛１１０｝になる。したがって、ガード溝２１０の四辺の直線状の部分と、一定の曲率半径で曲がった部分とでは、ガード領域２１１を構成するシリコン単結晶の成長速度に差が生じ、ガード溝２１０内を均一に充填することができなくなるという問題があった。ガード領域２１１を均一に充填できず、内部にボイドが存在すると、その部分で耐圧が低下し、不良となる問題があった。

本発明は、上述した問題点に鑑みてなされたものであって、ガード溝が均一に充填され、かつ従来と同じ耐圧を得るのに要する周辺部の面積を小さくし、小型化および低コスト化を図ることができる半導体装置を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、請求項１に記載の発明は、第１導電型の成長層と、前記成長層に形成された第２導電型のベース領域を１個以上有する部分を取り囲む複数の四角リング形状のガード溝と、前記ガード溝の内部に形成された第２導電型のガード領域と、前記ガード領域の外周に接し、四隅の外周部分が丸められたリング状の第２導電型の外周側補助拡散領域と、前記ガード領域の内周に接するリング状の第２導電型の内周側補助拡散領域とを有し、複数の前記ガード溝は同心状に配置され、隣接する前記ガード溝同士の間隔は内側から外側へ向かうにしたがって広くなり、前記ガード溝の幅は内側から外側へ向かうにしたがって広くなり、前記ガード溝の深さは内側から外側へ向かうにしたがって深くなり、前記複数の四角リング形状のガード溝の内部に形成されたガード領域のうち、隣り合う２つのガード領域に挟まれた成長層の幅と該成長層内の第１導電型の不純物濃度との積が、前記隣り合う２つのガード領域のうちの一方のガード領域の幅の２分の１に前記隣り合う２つのガード領域のうちの他方のガード領域の幅の２分の１を加算した値と前記隣り合う２つのガード領域内の第２導電型の不純物濃度との積に等しいことを特徴とする半導体装置である。

請求項２に記載の発明は、請求項１に記載の半導体装置において、前記内周側補助拡散領域は、四隅の内周部分が丸められていることを特徴とする。

請求項３に記載の発明は、請求項１または請求項２に記載の半導体装置において、前記ガード領域の幅と前記ガード領域内の第２導電型の不純物濃度との積が、前記ガード領域および他のガード領域の間に挟まれた前記成長層の幅と前記成長層内の第１導電型の不純物濃度との積に等しいことを特徴とする。

請求項４に記載の発明は、請求項１〜請求項３のいずれかの項に記載の半導体装置において、前記ガード溝の四辺の側面および底面に｛１００｝面が露出しており、前記ガード領域は、前記ガード溝の側面および底面にエピタキシャル成長法によって成長した半導体単結晶で形成されていることを特徴とする。

請求項５に記載の発明は、請求項１〜請求項４のいずれかの項に記載の半導体装置において前記外周側補助拡散領域および前記内周側補助拡散領域は、前記成長層の表面から第２導電型の不純物を拡散することによって形成されていることを特徴とする。

請求項６に記載の発明は、請求項１〜請求項５のいずれかの項に記載の半導体装置において、前記外周側補助拡散領域および前記内周側補助拡散領域は、前記ガード領域よりも浅く形成されていることを特徴とする。

請求項７に記載の発明は、請求項１〜請求項６のいずれかの項に記載の半導体装置において、前記ガード溝によって取り囲まれた部分には、第２導電型の前記ベース領域と、前記ベース領域内に形成された第１導電型のソース領域と、前記ベース領域と接するゲート絶縁膜と、前記ゲート絶縁膜と接するゲート電極とを有するＭＯＳトランジスタのセルが配置されていることを特徴とする。

請求項８に記載の発明は、請求項１〜請求項７のいずれかの項に記載の半導体装置において、前記ガード溝によって取り囲まれた部分には、前記成長層とショットキー接合を形成するショットキー電極が形成されていることを特徴とする。

本発明によれば、ガード溝が均一に充填され、かつ従来と同じ耐圧を得るのに要する周辺部の面積を小さくし、小型化および低コスト化を図ることができるという効果が得られる。

以下、図面を参照し、本発明を実施するための最良の形態について説明する。図１は、本発明の第１の実施形態による半導体装置１ａ（ＭＯＳＦＥＴ）の断面構造を示しており、図２は平面構造を示している。図１は、図２のＸ−Ｘ’線の断面を示している。基板１０１は、ｎ型不純物を高濃度に含むシリコン単結晶からなり、基板１０１の一方の主面上には、エピタキシャル成長法によって成長した、ｎ型不純物を含むシリコンエピタキシャル層からなる成長層１０２が形成されている。成長層１０２の内部において、表面近傍にはｐ型不純物を含むベース領域１０３が形成されている。ベース領域１０３は、成長層１０２の表面からｐ型不純物を拡散することによって形成されている。

ベース領域１０３を分断するように、断面が細長い四角形状の活性溝１０４が複数本互いに平行に配置されている。活性溝１０４の内部にはｐ型不純物を含む埋込領域１０５が形成されている。ベース領域１０３内には、各活性溝１０４に隣接してその片側または両側に、ｎ型不純物を含むソース領域１０６が形成されている。ソース領域１０６は成長層１０２の表面に露出している。ソース領域１０６は、成長層１０２の表面からｎ型不純物を拡散することによって形成されている。

隣接する活性溝１０４の間のベース領域１０３内では２つのソース領域１０６が互いに対向しており、それら２つのソース領域１０６の間のほぼ中央位置には、ベース領域１０３よりもｐ型不純物を高濃度に含むオーミック領域１０７が形成されている。ソース領域１０６と同様にオーミック領域１０７も成長層１０２の表面に露出している。オーミック領域１０７も、成長層１０２の表面からｐ型不純物を拡散することによって形成されている。

ベース領域１０３と接する活性溝１０４内には、ゲート絶縁膜１０８が形成されている。ゲート絶縁膜１０８で囲まれた領域内は、ポリシリコン材料からなるゲート電極１０９で充填されている。活性溝１０４およびベース領域１０３の周囲には、断面が細長い四角形状のガード溝１１０が複数形成されている。図２に示されるように、ガード溝１１０は、活性溝１０４およびベース領域１０３が形成されたＭＯＳトランジスタのセル領域を取り囲むように形成されている。各ガード溝１１０は、同心状に配置された四角リング形状であり、隣接するガード溝１１０同士の間隔は内側から外側へ向かうにしたがって広くなり、ガード溝１１０の幅は内側から外側へ向かうにしたがって広くなり、ガード溝１１０の深さは内側から外側へ向かうにしたがって深くなるように形成されている。

ガード溝１１０の内周にはゲート絶縁膜は形成されておらず、ガード溝１１０の底面および側面には、ｐ型不純物を含むシリコン単結晶が、エピタキシャル成長法によって成長しており、各ガード溝１１０は、そのシリコン単結晶からなるガード領域１１１によって充填されている。ガード領域１１１は成長層１０２とｐｎ接合を形成しており、ベース領域１０３および活性溝１０４は、そのｐｎ接合によって同心状に取り囲まれている。ガード領域１１１はベース領域１０３とは接触しておらず、浮遊電位に置かれるようになっている。

各ガード溝１１０の内周側には内周側補助拡散領域１１２が隣接しており、外周側には外周側補助拡散領域１１３が隣接している。図２に示されるように、内周側補助拡散領域１１２および外周側補助拡散領域１１３は共にリング形状に形成されている。内周側補助拡散領域１１２および外周側補助拡散領域１１３はガード領域１１１と接しており、ガード領域１１１と同電位になるように形成されている。内周側補助拡散領域１１２および外周側補助拡散領域１１３のそれぞれの四隅は所定の曲率半径で曲げられており、ガード領域１１１の内周および外周に丸みを付与するように形成されている。

ガード溝１１０が形成された領域の成長層１０２、内周側補助拡散領域１１２、および外周側補助拡散領域１１３上には、熱酸化によって酸化膜１１４が形成されている。ガード領域１１１、酸化膜１１４、ゲート絶縁膜１０８、ゲート電極１０９、およびソース領域１０６の一部の上には、例えばＰＳＧからなる絶縁膜１１５が形成されている。絶縁膜１１５はパターニングされており、ソース領域１０６およびオーミック領域１０７の表面がその開口底面に露出している。これらの露出した領域の表面および絶縁膜１１５上には、アルミニウム等の金属薄膜からなるソース電極１１６が形成されている。成長層１０２が形成された側とは反対側の基板１０１の主面上には、ニッケル合金等の金属薄膜からなるドレイン電極１１７が形成されている。

シリコン単結晶で構成された基板１０１および成長層１０２表面の面方位は｛１００｝になっており、各ガード溝１１０の底面には｛１００｝面が露出している。また、半導体装置１ａを平面的に見た場合、各ガード溝１１０の四隅部分は互いに直角に交わっており、各ガード溝１１０の四辺の縦方向の側面および横方向の側面の両方に｛１００｝面が露出している。したがって、ガード領域１１１では、四隅部分にも欠陥がなく、均一にエピタキシャル成長し、ガード溝１１０内部がボイドなく充填されている。

ベース領域１０３は、ソース領域１０６よりも下方の位置でゲート絶縁膜１０８と接触している。その接触した領域を反転領域と呼ぶことにすると、半導体装置１ａの通電時には反転領域にチャネルが形成され、電流が流れる。すなわち、ソース電極１１６が接地電位に接続され、ドレイン電極１１７に正電圧が印加された状態で、ゲート電極１０９にしきい値電圧以上の正電圧が印加されると、ベース領域１０３の反転領域がｎ型に反転して反転層が形成され、その反転層によってソース領域１０６と成長層１０２とが接続され、電流が流れる。

その状態でゲート電極１０９がソース電極１１６に接続される等によって、ゲート電極１０９に印加される電圧がしきい値電圧以下となると、反転層は消滅し、電流は流れなくなる。この状態では、ベース領域１０３と成長層１０２の間のｐｎ接合は逆バイアスされており、ベース領域１０３の内部と成長層１０２の内部の両方に空乏層が広がり、また埋込領域１０５内にも空乏層が広がり始める。

埋込領域１０５がベース領域１０３に接続されている場合には、ベース領域１０３と埋込領域１０５の両方から成長層１０２内に空乏層が広がり、埋込領域１０５内にも空乏層が広がり始める。埋込領域１０５内のｐ型の不純物量と、隣り合う埋込領域１０５の間に位置する部分の成長層１０２内のｎ型の不純物量とがほぼ等しくなっている場合、空乏層の広がりが大きくなり、隣り合う埋込領域１０５の間に位置する成長層１０２が全部空乏化したとき、同時に埋込領域１０５の内部が全部空乏化し、ベース領域１０３の底部よりも下方の一定深さの領域が全部空乏層で満たされるので、耐圧が高くなることが知られている。

一方、埋込領域１０５やベース領域１０３から横方向に広がった空乏層が内周側補助拡散領域１１２およびガード領域１１１に達すると、上記の場合と同様に、ガード領域１１１や、そのガード領域１１１に接している内周側補助拡散領域１１２および外周側補助拡散領域１１３から成長層１０２内に空乏層が広がる。そして、ドレイン電極１１７およびソース電極１１６間の電圧が大きくなり、内側のガード領域１１１側から広がった空乏層がその外側のガード領域１１１の内周側補助拡散領域１１２に接すると、そのガード領域１１１、およびそのガード領域１１１に接している内周側補助拡散領域１１２と外周側補助拡散領域１１３から成長層１０２内に空乏層が広がる。このように、空乏層は、内側のガード領域１１１、およびそのガード領域１１１に接している内周側補助拡散領域１１２と外周側補助拡散領域１１３から、外側のガード領域１１１に向けて順次広がるため、成長層１０２の表面近傍の電界強度が緩和される。

半導体装置１ａを平面的に見た場合、ガード領域１１１の四辺はほぼ直角に交わっており、ガード領域１１１の四隅には丸みが付与されていないが、ガード領域１１１の外周の四隅位置には、丸みが付与された外周側補助拡散領域１１３の四隅部分が接続されている。したがって、ガード領域１１１の四隅部分では、外周側補助拡散領域１１３が形成されていない場合と比べて、電界強度が大幅に小さくなっている。また、ガード領域１１１の内周側は内周側補助拡散領域１１２に接続されており、ガード領域１１１の内周の四隅部分の内側にも、丸みが付与された内周側補助拡散領域１１２が接続されているので、この部分でも電界が緩和されるようになっている。

また、各活性溝１０４やガード溝１１０の底面および側面には、半導体結晶の｛１００｝面が露出し、埋込領域１０５やガード領域１１１が同じ面方位の面から成長する。したがって、埋込領域１０５およびガード領域１１１には欠陥がなく、耐圧が向上する。

次に、本実施形態による半導体装置１ａのガード溝１１０およびガード領域１１１について説明する。前述したように、隣接するガード溝１１０同士の間隔は内側から外側へ向かうにしたがって広くなり、ガード溝１１０の幅は内側から外側へ向かうにしたがって広くなり、ガード溝１１０の深さは内側から外側へ向かって深くなっている。成長層１０２をエッチングしてガード溝１１０を形成する際に、ガード溝１１０の形状にパターニングされたマスク材の開口部の幅に応じて、マイクロローディング効果によってエッチング速度が異なる。開口部の幅が広がるほど、エッチング速度が速くなるので、ガード溝１１０の幅が広いほど、その深さは深くなる。

また、マイクロローディング効果によって、ガード領域１１１を形成する際のエピタキシャル成長の速度が外側のガード溝１１０ほど速くなるので、内側の活性溝１０４を埋めるのに要する時間と同程度の時間でガード溝１１０を埋めることができる。上記のような構造によって、従来と同程度の耐圧を得るのに必要な周辺部（ガード溝１１０が形成される領域）の面積を従来構造よりも小さくすることができる。

また、本実施形態による半導体装置１ａは、成長層１０２内でｎ型領域（成長層１０２）とｐ型領域（埋込領域１０５およびガード領域１１１）とが交互に繰り返される、いわゆるスーパージャンクション（超接合）構造を有している。隣接するｐ型領域に挟まれた部分のｎ型領域内の不純物量と、そのｎ型領域に隣接するｐ型領域内の不純物量とが等しい場合には、逆方向電圧が印加された際に、ｎ型領域およびｐ型領域が共に完全に空乏化し、耐圧が向上する。両方の領域の不純物量を等しくするためには、成長層１０２の不純物濃度をＮｄ、横方向の幅をＷｍとし、埋込領域１０５またはガード領域１１１の不純物濃度をＮａ、横方向の幅をＷｔとすると、Ｎｄ×Ｗｍ＝Ｎａ×Ｗｔが成り立ち、各領域の不純物量（Ｎｄ×ＷｍおよびＮａ×Ｗｔ）が共に２．０×１０^１２ｃｍ^−２以下であることが必要である。

以下、数値計算の結果を示す。従来構造と本発明の構造とをモデルに用いて、逆方向電圧が印加された際の空乏層の広がりを、有限要素法により計算した。従来構造（図３）においては、基板５１の厚さを３５０μｍ、ｎ型不純物濃度を２．２０×１０^１９ｃｍ^−３とした。また、成長層５２の厚さを２３μｍ、ｎ型不純物濃度を４．６０×１０^１５ｃｍ^−３とした。最外に位置するゲート電極５３を有する活性溝５４の中心位置を距離の基準（原点）とする。ガード溝５５の幅は１．６μｍ、深さは１６μｍである。隣接するガード溝５５の間隔は４．０μｍである。ガード領域５６のｐ型不純物濃度は１．１５×１０^１６ｃｍ^−３である。

また、ガード溝を除いた他の条件を本発明の構造と同じとするため、内周側補助拡散領域５７および外周側補助拡散領域５８を設けており、内周側補助拡散領域５７および外周側補助拡散領域５８の幅を０．３μｍ、深さを１．２μｍ、ｐ型不純物濃度を２．８１×１０^１７ｃｍ^−３とした。最外に位置する活性溝５４の外側のガード溝５５には内周側補助拡散領域は設けられていない。活性溝５４の外側に設けられたベース領域５９はソース電極６０と接触している。ソース電極６０とドレイン電極６１の間に３５７．０Ｖの逆方向電圧が印加された際に、成長層５２とガード領域５６の境界から成長層５２内部へ向かって伸びた空乏層と、空乏化していない成長層５２の部分との境界が成長層５２の表面に露出する位置よりも内側にあるガード溝５５は２５本であった。したがって、原点から２５本目のガード溝５５までの距離は１４０μｍとなった。

これに対して、本発明の構造（図４）においては、基板１１の厚さおよびｎ型不純物濃度、成長層１２の厚さおよびｎ型不純物濃度を従来構造と同一とした。最外に位置するゲート電極１３を有する活性溝１４の中心位置を距離の基準（原点）とする。ガード溝１５の幅および深さは、図４に示される領域毎にそれぞれ図５（ａ）の通りであり、ガード領域１６のｐ型不純物濃度は１．１５×１０^１６ｃｍ^−３である。また、隣接するガード溝１５の間隔は図５（ｂ）の通りである。図５（ｂ）においては、例えば領域Ａで隣接するガード溝１５の間隔が４μｍであり、領域Ａの最外の活性溝１４と領域Ｂの最内のガード溝１５の間隔も４μｍであることが示されている。また、内周側補助拡散領域１７および外周側補助拡散領域１８の幅、深さ、ｐ型不純物濃度は、図３の従来構造と同一である。最外に位置する活性溝１４の外側のガード溝１５には内周側補助拡散領域は設けられていない。活性溝１４の外側に設けられたベース領域１９はソース電極２０と接触している。

ソース電極２０とドレイン電極２１の間に３６２．０Ｖの逆方向電圧が印加された際に、成長層１２とガード領域１６の境界から成長層１２内部へ向かって伸びた空乏層と、空乏化していない成長層１２の部分との境界が成長層１２の表面に露出する位置は、ちょうど内側から数えて１９本目のガード溝１５のすぐ外側であった。したがって、この位置よりも内側にあるガード溝１５は１９本であり、原点から１９本目のガード溝１５までの距離は１２３μｍとなった。よって、同程度の耐圧を得るのに必要な周辺構造の面積を従来構造よりも小さくすることができる。これによって、小型化および低コスト化を図ることができる。

なお、前述したスーパージャンクション構造の条件式を満たす範囲内で、内側から外側へ向かって１本のガード溝１１０毎にその幅を広げたり、ガード溝１１０同士の間隔を広げたりしてもよいし、本実施形態のように、複数本のガード溝１１０を単位としてその幅を広げたり、ガード溝１１０同士の間隔を広げたりしてもよい。また、内周側補助拡散領域１１２および外周側補助拡散領域１１３は、成長層１０２とガード領域１１１の間で成り立つべきスーパージャンクション構造の条件に影響を与えないようにするために、ガード領域１１１よりも浅く形成しておくことが望ましい。

次に、本発明の第２の実施形態を説明する。図６は、本実施形態による半導体装置１ｂ（ショットキーバリアダイオード）の断面構造を示しており、図７はその平面構造を示している。図６は、図７のＹ−Ｙ’線の断面を示している。本実施形態による半導体装置１ｂにおいても、第１の実施形態による半導体装置１ａと同様に、ｎ型の成長層１０２内に複数のリング状のガード溝１１０が同心状に形成されており、ガード溝１１０の内部は、ｐ型の半導体結晶がエピタキシャル成長したガード領域１１１で充填されている。ガード溝１１０の側面および底面の面方位は｛１００｝である。

ガード領域１１１の四隅には丸みが付与されていないが、各ガード領域１１１の内周側と外周側には内周側補助拡散領域１１２および外周側補助拡散領域１１３が接続されており、ガード領域１１１の内周および外周の四隅位置には、内周側補助拡散領域１１２および外周側補助拡散領域１１３の丸みが付与された部分が配置されている。ガード領域１１１、内周側補助拡散領域１１２、および外周側補助拡散領域１１３の構造は第１の実施形態と同様である。

成長層１０２のうち最内周の内周側補助拡散領域１１２よりも内側の領域の内部には、断面が細長い四角形状の活性溝１２０がガード溝１１０とは非接触に形成されている。活性溝１２０の内部にはガード領域１１１と同じｐ型で同じ材料の耐圧領域１２１が形成されている。耐圧領域１２１の上端部は成長層１０２の表面と同じ高さに位置しており、成長層１０２の表面に露出した耐圧領域１２１の表面および成長層１０２の表面上にはショットキー電極１２２が形成されている。ショットキー電極１２２は、耐圧領域１２１とはオーミック接合を形成し、成長層１０２とはショットキー接合を形成するモリブデンあるいは白金等の金属薄膜によって形成されている。成長層１０２が形成された側とは反対側の基板１０１の主面上には、裏面電極１２３が形成されている。

ショットキー電極１２２の外周の縁部分は最内周の内周側補助拡散領域１１２よりも内側に位置しており、ショットキー電極１２２は内周側補助拡散領域１１２、外周側補助拡散領域１１３、およびガード領域１１１に接触しないように形成されている。

ショットキー電極１２２がアノード電極として正電圧を印加され、裏面電極１２３がカソード電極として負電圧を印加されたときに、成長層１０２とショットキー電極１２２との間のショットキー接合は順バイアスされる。ショットキー接合が順バイアスされる向きに電圧がショットキー電極１２２と裏面電極１２３との間に印加されると、耐圧領域１２１と成長層１０２との間に形成されるｐｎ接合も順バイアスされる。

ただし、ｐｎ接合が順バイアスされて電流が流れ始める電圧の方が、ショットキー接合が順バイアスされて電流が流れ始める電圧よりも大きいため、ショットキー電極１２２と裏面電極１２３の間では、ショットキー接合だけを通って電流が流れる。逆に、ショットキー電極１２２に負電圧が印加され、裏面電極１２３に正電圧が印加されると、ショットキー接合とｐｎ接合は両方とも逆バイアスされ、電流は流れなくなる。

この状態では、ショットキー電極１２２と成長層１０２の間のショットキー接合と耐圧領域１２１と成長層１０２の間のｐｎ接合から成長層１０２内に空乏層が広がる。その空乏層がガード領域１１１や内周側補助拡散領域１１２に達すると、ガード領域１１１や内周側補助拡散領域１１２および外周側補助拡散領域１１３から外側に向けて空乏層が広がる。なお、半導体装置１ｂにおいては、ショットキー電極１２２がカソード電極、裏面電極１２３がアノード電極であったが、ショットキー電極がアノード電極、裏面電極がカソード電極であってもよい。本実施形態による半導体装置１ｂは、第１の実施形態による半導体装置１ａと同様の周辺構造を有しているので、従来と同程度の耐圧を得るのに必要な周辺構造の面積を従来構造よりも小さくすることができ、小型化および低コスト化を図ることができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成はこれらの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、図面に示された各構造の寸法および物性に係る値は一例であり、上記に限定されるわけではない。また、ｐ型とｎ型を上記と逆にした構造も本発明に含まれる。さらに、本発明の半導体装置にはＩＧＢＴ（Insulated Gate Bipolar Transistor）も含まれる。

本発明の第１の実施形態による半導体装置の断面構造を示す模式断面図である。本発明の第１の実施形態による半導体装置の平面構造を示す平面図である。本発明の第１の実施形態における数値計算に用いたモデル構造を示す模式断面図である。本発明の第１の実施形態における数値計算に用いたモデル構造を示す模式断面図である。本発明の第１の実施形態における数値計算に用いたモデル構造を示す参考図である。本発明の第２の実施形態による半導体装置の断面構造を示す模式断面図である。本発明の第２の実施形態による半導体装置の平面構造を示す平面図である。従来の半導体装置の断面構造を示す模式断面図である。

符号の説明

１ａ，１ｂ，２・・・半導体装置、１１，５１，１０１，２０１・・・基板、１２，５２，１０２，２０２・・・成長層、１３，５３，１０９，２０９・・・ゲート電極、１４，５４，１０４，１２０，２０４・・・活性溝、１５，５５，１１０，２１０・・・ガード溝、１６，５６，１１１，２１１・・・ガード領域、１７，５７，１１２・・・内周側補助拡散領域、１８，５８，１１３・・・外周側補助拡散領域、２０，６０，１１６，２１６・・・ソース電極、２１，６１，１１７，２１７・・・ドレイン電極、１９，５９，１０３，２０３・・・ベース領域、１０５，２０５・・・埋込領域、１０６，２０６・・・ソース領域、１０７，２０７・・・オーミック領域、１０８，２０８・・・ゲート絶縁膜、１１４，２１４・・・酸化膜、１１５，２１５・・・絶縁膜、１２１・・・耐圧領域、１２２・・・ショットキー電極、１２３・・・裏面電極

Claims

第１導電型の成長層と、
前記成長層に形成された第２導電型のベース領域を１個以上有する部分を取り囲む複数の四角リング形状のガード溝と、
前記ガード溝の内部に形成された第２導電型のガード領域と、
前記ガード領域の外周に接し、四隅の外周部分が丸められたリング状の第２導電型の外周側補助拡散領域と、
前記ガード領域の内周に接するリング状の第２導電型の内周側補助拡散領域と、
を有し、
複数の前記ガード溝は同心状に配置され、隣接する前記ガード溝同士の間隔は内側から外側へ向かうにしたがって広くなり、前記ガード溝の幅は内側から外側へ向かうにしたがって広くなり、前記ガード溝の深さは内側から外側へ向かうにしたがって深くなり、
前記複数の四角リング形状のガード溝の内部に形成されたガード領域のうち、隣り合う２つのガード領域に挟まれた成長層の幅と該成長層内の第１導電型の不純物濃度との積が、前記隣り合う２つのガード領域のうちの一方のガード領域の幅の２分の１に前記隣り合う２つのガード領域のうちの他方のガード領域の幅の２分の１を加算した値と前記隣り合う２つのガード領域内の第２導電型の不純物濃度との積に等しい
ことを特徴とする半導体装置。
前記内周側補助拡散領域は、四隅の内周部分が丸められていることを特徴とする請求項１に記載の半導体装置。
前記ガード溝の四辺の側面および底面に｛１００｝面が露出しており、前記ガード領域は、前記ガード溝の側面および底面にエピタキシャル成長法によって成長した半導体単結晶で形成されていることを特徴とする請求項１または請求項２のいずれかの項に記載の半導体装置。
前記外周側補助拡散領域および前記内周側補助拡散領域は、前記成長層の表面から第２導電型の不純物を拡散することによって形成されていることを特徴とする請求項１〜請求項３のいずれかの項に記載の半導体装置。
前記外周側補助拡散領域および前記内周側補助拡散領域は、前記ガード領域よりも浅く形成されていることを特徴とする請求項１〜請求項４のいずれかの項に記載の半導体装置。
前記ガード溝によって取り囲まれた部分には、
第２導電型の前記ベース領域と、
前記ベース領域内に形成された第１導電型のソース領域と、
前記ベース領域と接するゲート絶縁膜と、
前記ゲート絶縁膜と接するゲート電極と、
を有するＭＯＳトランジスタのセルが配置されている
ことを特徴とする請求項１〜請求項５のいずれかの項に記載の半導体装置。
前記ガード溝によって取り囲まれた部分には、前記成長層とショットキー接合を形成するショットキー電極が形成されていることを特徴とする請求項１〜請求項６のいずれかの項に記載の半導体装置。