JP4852263B2 - 半導体装置の製造方法と、半導体装置のチップパタンの補正プログラム - Google Patents

Description

本発明は、半導体装置の製造方法に関し、特に、半導体装置のチップパタンの補正プログラムに関する。

半導体装置のチップ内のレイアウトは、チップパタンとして、例えばＧＤＳＩＩのデータ形式で作成されている。このチップパタンに基づいて半導体装置を製造しても、半導体装置の実パタンがチップパタンとは異なっている場合がある。そこで、実パタンがチップパタンに一致するように、半導体装置の製造に補正したチップパタンを用いている。また、半導体装置の製造では、製造に適したデータ形式に変換されたチップパタンが使用される。このように、チップパタンは、半導体装置の製造に先立って、補正され、データ形式が変換されている。

従来、チップパタンの補正と、チップパタンのデータ形式の変換は、コンピュータにより、チップ毎、マスク毎で行われてきた（例えば、特許文献１参照。）。

近年、半導体装置の微細化、集積化により、チップパタンのデータ量は増大している。コンピュータにより、チップパタンの補正またはチップパタンのデータ形式の変換を一つのチップ等について行うと、チップパタンの補正等に要するメモリの容量は実メモリの容量を越え、スワップメモリを使用する場合が多くなった。スワップメモリは実メモリに比べてアクセス速度が遅いため、このような状況下では、所要実行時間は所要CPU時間と比較して非常に膨大になり、ソフトウェア本来の性能が発揮できなかった。また、補正や変換に要する所要ＣＰＵ時間は、補正や変換の処理をされるチップパタンの図形数Nのべき乗に比例する場合が多い。そのため、多くの図形を有すれば有するほどそのチップ等を処理するためには膨大な時間を要することになった。所要ＣＰＵ時間および所要実行時間を減らすためには、補正や変換の処理する範囲をチップ等より小さい範囲に分割し、分割した範囲毎に処理した後に再度合成することが考えられる。しかし、分割された範囲によっては、チップパタンが分割されるので、分割されたチップパタンそれぞれに補正等の処理をして合成すると、微小な段差や凹凸を含む図形が生成される場合があった。微少な段差や凹凸は製造された半導体装置の精度を低下させた。すなわち、分割することにより、適切な補正や変換の処理ができない場合があった。
特開２００３−４３６６１号公報

本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、分割したチップパタンに適切な補正や変換を行うことが可能な半導体装置の製造方法を提供することにある。

また、本発明の目的は、分割したチップパタンに適切な補正や変換を行うことが可能なコンピュータに実行させるための半導体装置のチップパタンの補正プログラムを提供することにある。

上記問題点を解決するための本発明の第１の特徴は、設計平面上の半導体装置のチップパタンの存在する領域に複数の計算領域を設定することと、複数の計算領域毎に複数の計算領域のそれぞれの外側に隣接するように計算マージン領域を設け複数の計算領域のそれぞれを計算マージン領域まで拡張することと、拡張された計算領域毎にチップパタンの中から、拡張された計算領域のそれぞれに一部分でも配置されたチップパタンを選択することと、拡張された計算領域毎に拡張された計算領域のそれぞれで選択されたチップパタンを補正することと、補正された全計算領域のチップパタンを重ねて配置することと、重ねて配置されたチップパタンの重なり部を除去することと、重なり部を除去したチップパタンに基づいてウェハ上に実パタンを形成することとを有する半導体装置の製造方法にある。

本発明の第２の特徴は、階層になったひとつまたは複数のファイルによって記述されそれぞれのファイルに対応し階層になった複数のセルによって構成される半導体装置のチップパタンの存在する設計平面の領域にひとつまたは複数の計算領域を設定することと、計算領域毎に計算領域に一部分でも配置されたセルを選択することと、計算領域毎に抽出されたセルによって記述されるチップパタンのうち計算領域に一部でも含まれるチップパタンを補正することと、補正した全計算領域のチップパタンを重ねて配置することと、重ねて配置されたチップパタンの重なり部を除去することと、重なり部を除去したチップパタンに基づいてウェハ上に実パタンを形成することとを有する半導体装置の製造方法にある。

本発明の第３の特徴は、設計平面上の半導体装置のチップパタンの存在する領域に複数の計算領域を設定する手順と、複数の計算領域毎に複数の計算領域のそれぞれの外側に隣接するように計算マージン領域を設け複数の計算領域のそれぞれを計算マージン領域まで拡張する手順と、拡張された計算領域毎にチップパタンの中から、拡張された計算領域のそれぞれに一部分でも配置されたチップパタンを選択する手順と、拡張された計算領域毎に拡張された計算領域のそれぞれで選択されたチップパタンを補正する手順と、補正した全計算領域を合成する手順と、合成後計算領域境界で生じた半導体装置の精度を劣化させるチップパタンを重ねて配置する手順とをコンピュータに実行させるための半導体装置のチップパタンの補正プログラムにある。

本発明の第４の特徴は、ひとつまたは複数のファイルによって記述され階層になった複数のセルによって構成される半導体装置のチップパタンの存在する設計平面の領域に複数の計算領域を設定する手順と、計算領域毎に計算領域に一部分でも配置されたセルを選択する手順と、計算領域毎に抽出されたセルによって記述されるチップパタンのうち計算領域に一部でも含まれるチップパタンを補正する手順と、補正した全計算領域のチップパタンを重ねて配置する手順と、重ねて配置されたチップパタンの重なり部を除去する手順とをコンピュータに実行させるための半導体装置のチップパタンの補正プログラムにある。

本発明によれば、分割したチップパタンに適切な補正や変換を行うことが可能な半導体装置の製造方法を提供できる。

また、本発明によれば、分割したチップパタンに適切な補正や変換を行うことが可能な、コンピュータに実行させるための、半導体装置のチップパタンの補正プログラムを提供できる。

次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。

（第１の実施の形態）
図１に示すように、第１の実施の形態に係る半導体装置の製造方法は、まず、ステップＳ１において、半導体装置の設計を行い、チップパタンとなるチップデータを作成する。チップデータは、チップデータ記憶部１が記憶する。

ステップＳ２において、チップデータに基づいて、マスクの設計を行い、チップパタンとなるマスクパタンを作成する。マスクパタンは、マスクパタン記憶部２が記憶する。

ステップＳ３において、マスクパタンに基づいて、マスクを作製する。ステップＳ４において、マスクを用いて、半導体装置を作製する。なお、ステップＳ２とＳ３とは省略することができる。この場合、ステップＳ４において、チップデータに基づいて、半導体装置を作製する。

図２に示すように、第１の実施の形態に係る設計装置３は、半導体装置設計部４と、マスク設計部５と、チップデータ記憶部１と、マスクパタン記憶部２とを有している。半導体装置設計部４とマスク設計部５は、配置部１１、１７と、局所補正部１２と、大局補正部１３と、フォーマット部１４と、分割部１５と、合成部１６を有している。チップデータ記憶部１とマスクパタン記憶部２は、未補正データ、局所補正データ、大局補正データ、描画データを記憶する。なお、半導体装置の製造装置において、半導体装置設計部４は配置部１１のみを有すればよく、局所補正部１２、大局補正部１３、フォーマット部１４、分割部１５、合成部１６は必ずしも有する必要は無い。また、チップデータ記憶部は描画データのみを記憶すればよく、局所補正データ、大局補正データを必ずしも記憶する必要は無い。一方、半導体装置の製造方法において、マスクを設計しない場合、例えば半導体基盤に半導体装置のチップパタンを直接描画する場合は、マスク設計部５とマスクパタン記憶部２は必ずしも必要ではない。

配置部１１では、セルと配線のパタンが配置された半導体装置のチップのチップパタンが生成される。生成されたチップパタンは未補正のチップデータとして記憶される。一方、配置部１７では、チップのパタンが配置されたマスクのチップパタンが生成される。生成されたチップパタンは未補正のマスクパタンとして記憶される。以下、局所補正部１２と、大局補正部１３と、フォーマット部１４と、分割部１５と、合成部１６とは、チップデータであろうと、マスクパタンであろうと、同様に実行することができる。そこで、以下の説明では、マスク設計部５における配置部位１７、局所補正部１２、大局補正部１３、フォーマット部１４、分割部１５と合成部１６について説明し、半導体装置４における配置部位１１、局所補正部１２、大局補正部１３、フォーマット部１４、分割部１５と合成部１６については説明を省略する。

設計装置３は、コンピュータであってもよく、コンピュータにプログラムに書かれた手順を実行させることにより、設計装置３を実現させてもよい。

図３に示すように、第１の実施の形態に係るステップＳ２のマスクの設計方法は、まず、ステップＳ１１において、配置部１７が、チップのチップパタンをマスクの設計平面上に配置し、未補正のマスクパタンを生成する。未補正のマスクパタンは、マスクパタン記憶部２内の未補正データ記憶部２ａに記憶される。

次に、ステップＳ１２において、局所補正部１２が、未補正のマスクパタンのチップパタンの局所の補正を行う。具体的には、光学近接効果補正（ＯＰＣ）を行う。補正後、チップパタンである局所補正のマスクパタンが生成される。局所補正のマスクパタンは、マスクパタン記憶部２内の局所補正データ記憶部２ｂに記憶される。

ステップＳ１３において、マスクパタンの分割と合成を伴うマスクパタンの大局補正を行う。ステップＳ１３は、ステップＳ１４乃至Ｓ１６を有している。

ステップＳ１４において、分割部１５が、局所補正のマスクパタンのチップパタンの分割を行う。分割後のチップパタンである分割されたマスクパタンが生成される。分割されたマスクパタンは、マスクパタン記憶部２内の分割データ記憶部２ｅに記憶される。

ステップＳ１５ａ乃至Ｓ１５ｃにおいて、大局補正部１３が、分割されたマスクパタンのチップパタンの大局の補正を行う。分割された複数のマスクパタンは、複数のステップＳ１５ａ乃至Ｓ１５ｃにおいて、並列に、具体的には、それぞれを独立に任意の時間に実施することができる。複数のステップＳ１５ａ乃至Ｓ１５ｃを同時に実施すれば、実施に要する時間を短縮することができる。そして、補正後のチップパタンである大局補正のマスクパタンが生成される。大局補正のマスクパタンは、マスクパタン記憶部２内の分割大局補正データ記憶部２ｆに記憶される。

ステップＳ１６において、合成部１６が、分割され大局補正されたマスクパタンのチップパタンの合成を行う。合成され大局補正されたチップパタンであるいわゆる大局補正のマスクパタンが生成される。大局補正のマスクパタンは、マスクパタン記憶部２内の大局補正データ記憶部２ｃに記憶される。

ステップＳ１７において、フォーマット部１４が、大局補正されたマスクパタンのチップパタンのフォーマット変換を行い、描画データが生成される。描画データは、マスクパタン記憶部２内の描画データ記憶部２ｄに記憶される。

マスクの設計方法は、手順としてコンピュータが実行可能なマスクの設計プログラムにより表現することができる。このマスクの設計プログラムをコンピュータに実行させることにより、マスクの設計方法を実施することができる。

図４に示すように、第１の実施の形態の変形例１に係るステップＳ２のマスクの設計方法は、図３のステップＳ２のマスクの設計方法と比較し、ステップＳ１２の局所補正と、ステップＳ１７のフォーマットが、ステップＳ２２、Ｓ２５のマスクパタンの分割とステップＳ２３、Ｓ２６のマスクパタンの合成を伴っている点が異なっている。ステップＳ２２、Ｓ１４、Ｓ２５の分割のマスクパタンの分割サイズは、同一である必要はなく、分割後のマスクパタンのそれぞれの補正やフォーマットの処理時間に応じて適宜決定することができる。

ステップＳ２１において、マスクパタンの分割と合成を伴う、マスクパタンの局所補正を行う。ステップＳ２１は、ステップＳ２２、Ｓ１２、Ｓ２３を有している。

ステップＳ２２において、分割部１５が、未補正のマスクパタンのチップパタンの分割を行う。分割後のチップパタンである分割されたマスクパタンが生成される。分割されたマスクパタンは、マスクパタン記憶部２内の分割データ記憶部２ｅに記憶される。

ステップＳ１２において、局所補正部１２が、分割されたマスクパタンのチップパタンの局所の補正を行う。補正後のチップパタンである局所補正のマスクパタンが生成される。局所補正のマスクパタンは、マスクパタン記憶部２内の分割局所補正データ記憶部２ｇに記憶される。

ステップＳ２３において、合成部１６が、分割され局所補正されたマスクパタンのチップパタンの合成を行う。合成され局所補正されたチップパタンであるいわゆる局所補正のマスクパタンが生成される。局所補正のマスクパタンは、マスクパタン記憶部２内の局所補正データ記憶部２ｂに記憶される。

ステップＳ２４において、マスクパタンの分割と合成を伴う、マスクパタンのフォーマットを行う。ステップＳ２４は、ステップＳ２５、Ｓ１７、Ｓ２７を有している。

ステップＳ２５において、分割部１５が、大局補正のマスクパタンのチップパタンの分割を行う。分割後のチップパタンである分割されたマスクパタンが生成される。分割されたマスクパタンは、マスクパタン記憶部２内の分割データ記憶部２ｅに記憶される。

ステップＳ１７において、フォーマット部１４が、分割されたマスクパタンのチップパタンのフォーマットを行う。フォーマット後のチップパタンである描画データが生成される。描画データは、マスクパタン記憶部２内の分割描画データ記憶部２ｈに記憶される。

ステップＳ２６において、合成部１６が、分割されフォーマットされたマスクパタンのチップパタンの合成を行う。合成されフォーマットされたチップパタンである描画データが生成される。描画データは、マスクパタン記憶部２内の描画データ記憶部２ｄに記憶される。

図５に示すように、第１の実施の形態の変形例２に係るステップＳ２のマスクの設計方法は、図３のステップＳ２のマスクの設計方法と比較し、ステップＳ２２のマスクパタンの分割が、ステップＳ１２の局所の補正より前に行われ、ステップＳ２６のマスクパタンの合成が、ステップＳ１７のマスクパタンのフォーマットより後に行われている点が異なっている。このことによれば、一回の分割と合成で、ステップＳ１２の局所補正、ステップＳ１５の大局補正、ステップＳ１７のフォーマットにおいて、それぞれ、分割の効果を享受することができる。

（第２の実施の形態）
図６に示すように、第２の実施の形態に係るマスクパタンの分割合成装置１８は、マスクパタンの分割部１５とマスクパタンの合成部１６を有している。マスクパタンの分割部１５は、図２の分割部１５として用いることができる。マスクパタンの合成部１６も図２の合成部１６として用いることができる。マスクパタンの分割部１５は、計算領域設定部２１と、計算マージン領域設定部２２、マスクパタン選択部２３を有している。マスクパタンの合成部１６は、補正パタン配置部２４と重なり除去部２５を有している。

マスクパタンの分割合成装置１８は、コンピュータであってもよく、コンピュータにプログラムに書かれた手順を実行させることにより、マスクパタンの分割合成装置１８を実現させてもよい。

図７に示すように、第２の実施の形態に係るマスクパタンの分割方法は、まず、ステップＳ３１において、計算領域設定部２１が、マスクパタンのチップパタンが配置される設計平面上の半導体装置のチップパタンの存在する領域に、複数の計算領域を設定する。

ステップＳ３２において、計算マージン領域設定部２２が、計算領域毎に、計算領域の外側に隣接するように計算マージン領域を設定し、計算領域を計算マージン領域まで拡張する。

ステップＳ３３において、マスクパタン選択部２３が、計算領域毎に、計算領域に一部分でも配置されたチップパタンを選択する。なお、計算領域毎の選択された複数のチップパタンは、計算領 域毎に、一括してチップパタンの分割ファイルとして記憶される。このことにより、計算領域毎に、分割ファイルの大局補正等の処理が可能になる。大局的補正等の処理に要する所要CPU時間は、処理をされる図形パタン数（N）のべき乗に比例する場合が多く、分割をしない場合にくらべてCPU時間の総和を短くすることができる。すなわち、大局補正等の処理を高速に行うことができる。また、分割により処理ファイルを小さくすることにより、実メモリの使用量を削減することも可能である。

マスクパタンの分割方法は、手順としてコンピュータが実行可能なマスクパタンの分割プログラムにより表現することができる。このマスクパタンの分割プログラムをコンピュータに実行させることにより、マスクパタンの分割方法を実施することができる。

図８に示すように、第２の実施の形態に係るマスクパタンの合成方法は、まず、ステップＳ４１において、補正パタン配置部２４が、複数の計算領域のマスクパタンを設計平面上に重ねて配置する。

ステップＳ４２において、重なり除去部２５が、重ねて配置されたチップパタンの重なり部を除去する。

マスクパタンの合成方法は、手順としてコンピュータが実行可能なマスクパタンの合成プログラムにより表現することができる。このマスクパタンの合成プログラムをコンピュータに実行させることにより、マスクパタンの合成方法を実施することができる。

図９に示すように、第３の実施の形態に係るパタンファイルの分割合成装置３１は、図６の第２の実施の形態のマスクパタンの分割合成装置１８と比較して、分割部１５がさらに、セル選択部３４、ファイル抽出部３５と分割パタン生成部３６を有している点が異なっている。なお、パタンファイルとは、マスクパタンを階層化したデータである。マスクパタンは大規模なセルで構成され、大規模なセルは小規模なセルで構成されている。同様に、マスクパタンは、大規模なセルを用いて記述することができる。したがって、セル構造を保ったまま分割と合成ができれば便利である。

（第３の実施の形態）
第３の実施の形態に係るパタンファイルの分割合成装置３１は、パタンファイルの分割部１５とパタンファイルの合成部１６を有している。パタンファイルの分割部１５は、図２の分割部１５として用いることができる。パタンファイルの合成部１６も図２の合成部１６として用いることができる。

パタンファイルの分割合成装置３１は、コンピュータであってもよく、コンピュータにプログラムに書かれた手順を実行させることにより、パタンファイルの分割合成装置１８を実現させてもよい。

図１０に示すように、第３の実施の形態に係るパタンファイルの分割方法は、第２の実施の形態に係るマスクパタンの分割方法と比較して、ステップＳ３１とステップＳ３２は同じである。なお、半導体装置のチップパタンは、階層になった複数のファイルによって記述されている。また、半導体装置のチップパタンは、階層になった複数のセルによって構成されている。複数のセルはそれぞれ、ファイルに対応している。複数の小規模ファイルによって大規模ファイルが記述されている。複数の大規模ファイルによって半導体装置のチップパタンが記述されている。複数の小規模セルによって大規模セルが構成されている。複数の大規模セルによって半導体装置のチップパタンが構成されている。複数の大規模セルはそれぞれ、大規模ファイルに対応している。複数の小規模セルはそれぞれ、小規模ファイルに対応している。

次に、ステップＳ３４において、セル選択部３４が、計算領域毎に、計算領域に一部分でも配置された大規模セルと小規模セルを選択する。

ステップＳ３５において、ファイル抽出部３５が、計算領域毎に、選択された大規模セルをレイアウト可能な大規模ファイルと選択された小規模セルをレイアウト可能な小規模ファイルを抽出する。なお、計算領域毎の抽出された複数のファイルは、計算領域毎に、一括してチップパタンの分割ファイルとして記憶される。このことにより、計算領域毎に、分割ファイルの大局補正等の処理が可能になる。なお、抽出は、ファイルの階層を維持したまま行われる。逆に、計算領域毎に、階層になったファイルから、選択されていないセルを階層を維持したまま削除してもよい。

ステップＳ３６において、分割パタン生成部３６が、抽出された大規模ファイルと小規模ファイルに基づいてレイアウトし、分割されたマスクパタンを生成する。

ステップＳ３３において、マスクパタン選択部２３が、計算領域毎に、計算領域に一部分でも配置されたマスクパタンを選択する。

図１１に示すように、第３の実施の形態に係るパタンファイルの合成方法は、図８の第２の実施の形態のパタンファイルの合成方法と同様に実施することができる。

（第４の実施の形態）
図１２に示すように、第４の実施の形態に係る大局補正部１３は、補正領域分割部４１、大局補正量設定部４２と補正領域補正部４３を有している。大局補正部１３は、図２の大局補正部１３として用いることができる。大局補正量設定部４２は、パタン密度算出部４４、パタン密度と粗密補正量の関係記憶部４５、粗密補正量算出部４６、エッチング速度比記憶部４７、エッチング速度比と位置補正量の関係記憶部４８、位置補正量算出部４９と和算部５０を有している。

図１３に示すように、第４の実施の形態に係る大局補正は、まず、ステップＳ５１において、補正領域分割部４１が、マスクパタンに基づいて、マスクパタンの存在する領域に複数の補正領域を互いに接するように設定する。マスクパタンの存在する領域が、複数の補正領域によって分割される。

ステップＳ５２において、大局補正量設定部４２が、複数の補正領域毎におけるマスクパタンの大局補正量を設定する。ステップＳ５２は、ステップＳ５４乃至Ｓ６０を有している。ステップＳ５４で、パタン密度算出部４４が、マスクパタンのパタン密度の分布を算出する。ステップＳ５５で、パタン密度と粗密補正量の関係記憶部４５が、パタン密度と粗密補正量の関係を記憶する。ステップＳ５６で、粗密補正量算出部４６が、複数の補正領域毎に粗密補正量を設定する。ステップＳ５７で、エッチング速度比記憶部４７が、マスクの面内のエッチング速度比の分布を取得し記憶する。ステップＳ５８で、エッチング速度比と位置補正量の関係記憶部４８が、エッチング速度比と位置補正量の関係を記憶する。ステップＳ５９で、位置補正量算出部４９が、複数の補正領域毎に位置補正量を設定する。ステップＳ６０で、和算部５０が、複数の補正領域毎に精密補正量と位置補正量の和を大局補正量として求める。

ステップＳ５３において、補正領域補正部４３が、補正領域毎に、補正領域に配置されたマスクパタンを、補正領域に設定された大局補正量だけ補正する。

実施例１では、大局的寸法変動の補正について具体的に説明する。

大局的寸法変動とは、最終的な半導体装置のパタンが、それの置かれた位置に関係して緩やかに変動し、チップパタンとの誤差に位置依存が生じることである。この原因の例としてマスク描画時の反射電子による過露光によるもの（かぶり効果）、エッチングプロセスの進行速度のばらつきによるもの（ローディング効果）等がある。大局的寸法変動はチップパタンの密度分布のような、チップパタンの形状自体に起因するものと、パタンのおかれたマスク上の配置点のように、チップパタンの形状には依存しないものがある。この変動量を補正し、半導体装置のパタンの位置依存性を取り除くことを大局的寸法変動補正、または単に大局補正と呼ぶ。大局寸法変動の補正方法としてはたとえばマスク描画時の電子ビーム照射量を調整するものや、描画前にあらかじめチップパタンに補正を加えているもの、また、プロセス装置のパラメータを調整するもの等がある。本例ではあらかじめチップパタンに補正を加える手法を示す。

図１４に示すように、設計平面状に半導体装置のチップのチップパタンAからCを配置されている。これらのチップはマスクパタン５１を形成している。

図15に示すように、マスクパタン５１上に、ひとつまたは複数の補正領域を設定する。補正領域はマスク全面に設定しても良いし、補正の必要な部分のみに設定しても良い。補正領域の形は任意に取ることができ、互いに接するように配置しても良いし、間を空けて配置しても良い。補正領域の大きさは補正しようとしている事象に依存する。図１５に、複数の補正領域a11乃至a66を、マスクパタン５１全体を覆うように、互いに接するように配置する例を示す。補正領域a11乃至a66は矩形をしており、列l1乃至l6および、行r1乃至r6の格子の升目毎に配置されている。

次に、チップパタンの密度分布を作成し、これに依存する大局的変動量の補正量を求める。図１６に示すように、マスクパタン５１全体を覆うように面積密度計算領域b11乃至b66を、互いに接するように設定する。面積密度計算領域群はマスクパタン５１を、隙間、重なりを持たないように覆うことが必要である。また、図１７に示すように、補正領域がマスクパタン全体を隙間、重なりが生じないように配置されている場合、補正領域を面積密度計算領域として用いることもできる。この面積密度計算領域毎に、面積密度計算領域内のチップパタンが占める割合（面積密度）を計算する。

さらに、面積密度分布から補正領域ごとの粗密補正量を求める。面積密度分布と粗密補正量の関係は、あらかじめTEG等を用いたテストを行い、事前に取得する。一般に面積密度と粗密補正量の関係は一意ではなく、周りの面積密度分布も考慮した関数になる。図１８に一例として、パタン密度と粗密補正量の関係が一意に決まる場合の対応表を示す。図１８の対応表を用い、図１９に示すように、補正領域a11乃至a66毎の補正量を求める。

つぎに、マスク５１上の位置依存補正量を求め、上記粗密補正量に加える。位置依存補正量は、例えばエッチング時の反応液のむらなどで反応速度が変動することなどによるもので、マスクのチップパタンには依存せず、マスク上のパタンの配置点に依存する。図２０に示すように、マスク上の位置に依存したクロムのエッチング速度比を、事前にエッチングを実際に行い、測定により求めておく。なお、エッチング速度比はマスク51の面内でのエッチング速度の最大値に対する、注目している場所でのエッチング速度の比である。

図２１に示すように、エッチング速度比と位置補正量の関係を記憶する。エッチング速度比と位置補正量の関係は、ＴＥＧ等を用いたテストを行い、事前に取得しておく。また、エッチング速度比を介さず、直接位置と補正量の関係を求めても良い。

図２２に示すように、図２０の補正領域ａ１１乃至ａ６６におけるエッチング速度比と、図２１のエッチング速度比と位置補正量の関係を用いて、複数の補正領域ａ１１乃至ａ６６毎に位置依存補正量を設定する。

図２３に示すように、複数の補正領域ａ１１乃至ａ６６毎に図１９の精密補正量と図２２の位置補正量の和を大局補正量として求める。

最後に、補正領域ａ１１乃至ａ６６毎に、補正領域ａ１１乃至ａ６６に配置されたマスクパタンＡ乃至Ｃを、補正領域ａ１１乃至ａ６６に設定された大局補正量だけ補正する。

上記方法により例えばローディング効果は補正可能である。ローディング効果は近年のマスク５１上の大局的なパタン寸法劣化の大きな要因のひとつになっている。

ローディング効果を補正する場合、マスク５１上を補正領域に分割し、それぞれの補正領域に属する図形にあらかじめリサイズ処理をおこなっておく。変動する範囲の面積に合わせて、補正領域は例えば1mm²程度のメッシュ状に区切る。各点での補正量は位置依存補正量と、粗密補正量の和として求めることができる。

実施例2では、実施例１に示した大局的寸法変動補正を発展させ、補正領域を正副2重にとった場合の説明をする。

図２４に示すように、設計平面状に半導体装置のチップパタンDを配置する。図２５に示すように、実施例1と同様にチップパタンの存在する領域に複数の補正領域am11乃至am33を互いに接するように設定する。これを正補正領域とよぶ。正補正領域am11乃至am33は列LM1乃至LM３と行RM1乃至RM3の格子の升目ごとに配置される。さらに、図２６に示すように、チップパタンの存在する領域に副補正領域as11乃至as44を主補正領域からずらして、互いに接するように設定する。副補正領域as11乃至as44は、列LS1乃至LS4と行RS１乃至RS4の格子の升目ごとに設置する。なお、副補正領域は主補正領域に対して図２６に示すように斜め方向に半格子移動させると重なる関係に配置しても良いし、図２７に示すように上下方向に移動すると重なる関係に配置しても良いし、図２８に示すように左右方向に移動すると重なる関係に配置しても良いし、これらを組み合わせても良い。

図２９に示すように、正補正領域am１１乃至am33ごとの正大局補正量DM11乃至DM33を実施例１に示した方法で設定する。また、図３０に示すように、同様な方法で、副補正領域as11乃至as44毎の副大局補正量DS11乃至DS44を設定する。

次に、それぞれの補正領域で補正するパタンの選択を行う。まず、正補正領域ごとに、その正補正領域に完全包含されるパタンを選択する。例えば、図３１に示すように、正補正領域am22乃至am33にマスクパタンの一部のパタンP1乃至P3が配置されているとする。図３２に示されるように、パタンP2は主補正領域am32に完全に含まれており、この補正領域に含まれるパタンとして選択され、主補正領域am32の補正量で補正される。また、図３３に示すように、パタンP1およびP3は主補正領域の格子上に配置されているため上記条件を満たさず、選択されずに残る。

次に、図３４に示すように、副補正領域ごとに、その副補正領域に完全包含されるパタンを選択する。図３５に示すように、パタンP3は副補正領域as33に含まれており、この補正領域に属するパタンとして選択され、補正される。一方、図３６に示すように、パタンP1は副補正領域の格子上に配置されており、上記条件を満たさず、選択されずに残る。

残ったパタンP1は主または副補正領域の補正量で補正される。例えば図３７に示すように、パタンP1を正補正領域as22とas32の境界上で分割し、パタンP11とP12として配置する。図３８に示すように、パタンP11とP12はそれぞれ主補正領域am22およびam32に属する図形として選択され、それぞれの補正量で補正される。この補正により、パタンP1には主補正領域の格子状に段差が生じる。このような段差の一部ではマスク描画時に微小ショットが必要とされる場合がある。微小ショットは一般に精度の劣化が激しく、除かれることが望ましい。このため、図３９に示すように補正したパタンP1１とP12間に生じた段差を取り除く処理を行う。具体的にはパタンP12に隣接するようにパタンP13を生成させる、またはパタンP11から周辺部のパタンP14を削ることにより、パタンP11とパタンP12の段差は無くなる。

実施例3では、実施例２の大局的寸法変動補正の変形例として、各補正領域に補正マージン領域を設けた場合について説明する。すなわち、各領域に正補正領域に補正マージン領域を、正補正領域の外側に拡張するように設け、この領域に完全に含まれるパタンを選択する。実施例３では、正補正領域、副補正領域に完全包含されるパタンを抜き出し、補正を加えるところまでは実施例２と同様である。次に、正補正領域am11乃至am33をそれぞれ外側に拡張し、補正マージン領域を設け、補正マージン領域を含んだ拡張領域内に完全に含まれるパタンを選択する。実施例2の例で具体的に説明すると、図４０に示すように、正補正領域am３2に補正マージン領域を加え、拡張領域53を設ける。次に図４１に示すように、この拡張領域53に完全に含まれるパタン、すなわちパタンＰ４を選択し、正補正領域am32の補正量DM32で補正する。同様な処理を全補正領域am11乃至am33に対して行う。拡張領域は互いに重なりを持つので、一部のパタンは複数の領域に選択される場合があるが、ひとつの領域のみで属するようにしても良く、すべての領域に属するようにしても良い。

この後は、実施例２の図３７に進み、以下、実施例２と同様に実施する。なお、実施例３では、実施例２の正補正領域にのみ拡張領域５３を設けたが、正補正領域と副補正領域の両方にそれぞれ拡張領域５３を設けてもよい。また、副補正領域を用いた処理を省略しても良い。

実施例４では、マスクパタンの複数の計算領域に分割する方法について具体的に説明する。実施例４でも実施例１と同様に、図１４に示すように、設計平面上にマスク５１が配置されて、マスク５１の中に半導体装置のチップのチップパタンＡ乃至Ｃが配置されているとする。分割処理に関して特にチップパタンＡに注目する。チップパタンＢおよびＣに関しても同様の処理を行う。

このチップパタンＡの存在する領域にひとつまたは複数の計算領域を設定する。計算領域は、処理に必要な領域のみに設定すれば良く、その大きさ、形状、個数等は任意に取ることができる。図４３では、チップパタンＡの存在する領域に、複数の計算領域A11乃至A22を互いに接するように設定している。計算領域A11乃至A22は列L1乃至L2と行R1乃至R2の格子の升目毎に配置されている。計算領域A11乃至A22は複数の補正領域を含む大きさに設定される。なお、計算領域同士の境界は、補正領域の境界と一致させなくても良いし、一致させても良い。なお、計算領域A11乃至A22の行R1からR2方向の幅ｄｒ１とｄｒ２は、チップパタンＡの行R1からR2方向の幅ｄｒｃ以下であればよい。すなわち、幅ｄｒ１とｄｒ２は、等しくても良いし、均等でなくてもよく、幅ｄｒｃが幅ｄｒ１、ｄｒ２によって３つ以上に分割されていても良いし、分割されなくても良い。また、計算領域A11乃至A22の列Ｌ１からＬ２方向の幅ｄｌ１とｄｌ２は、チップパタンＡの列Ｌ１からＬ２方向の幅ｄｌｃ以下であればよい。幅ｄｌ１とｄｌ２は、等しくても良いし、均等でなくてもよく、幅ｄｌｃが幅ｄｌ１、ｄｌ２によって３つ以上に分割されていても良いし、分割されなくても良い。

次に、計算領域毎に、その計算領域に含まれるパタンを選択する。例えば図４４に示すように、計算領域A11とA12の境界54近傍に、複数のパタンP21乃至P25が配置されているとする。すなわち、計算領域A11に完全に含まれる図形として、パタンP21,P23 が、計算領域A12に完全に含まれるパタンとして、パタンP24,P25が、計算領域A11とA12の境界にまたがるパタンとしてパタンP22が配置されている。これらのパタンのうち、パタンP21とP23は計算領域A11に属するパタンとして、パタンP24とパタンP25は計算領域A12に属するパタンとして、それぞれ選択される。また、複数の計算領域にまたがるパタンP22は、図４５と図４６に示すように、一部でも含まれるすべての領域に計算領域A11とA12のどちらにも属させる方法、図４７と図４８に示すように、領域境界上で分割し、計算領域A11にパタンP22の分割パタンP22aを、計算領域A12に分割パタンP22bを配置させる方法、また、図４９と図５０に示すように、計算領域A1１またはA12のどちらか一方に配置させる方法が考えられる。これらの方法は、これに続く処理に問題が生じない限り、どれをとっても良い。なお、計算領域Ａ１１の選択された複数のチップパタンＰ２１、Ｐ２２とＰ２３は、計算領域Ａ１１に対応して、一括してチップパタンの分割ファイルとして記憶される。計算領域Ａ１２の選択された複数のチップパタンＰ２２、Ｐ２４とＰ２５は、計算領域Ａ１２に対応して、一括してチップパタンの分割ファイルとして記憶される。このことにより、計算領域Ａ１１とＡ１２毎の分割ファイルの大局補正等の処理が完全に独立に行うことができる。

上記分割処理を用いて、分割した各計算領域A11乃至A22およびそれらの分割ファイルを適度に小さく取ると、メモリ使用量を軽減でき、処理時の実行時間が格段に向上する場合がある。特に分割以前のデータファイルが大きく、実メモリが不足し、スワップメモリを使用している場合に顕著に現れる。また、一度に処理するパタン数を低減させることで、アルゴリズム効率を向上させることができ、更なる高速化が可能な場合も合った。また、分割された各領域A11乃至A22はまったく独立に処理することが可能なため、並列処理を用いた場合にも有効であった。例えばローディング効果補正の場合、分割処理を用いずに補正した場合、CPU時間200000sec,実行時間500000secかかった処理を、分割を用いることによりCPU時間120000sec, 実行時間120000secにまで短縮できた。さらに2つのCPUによる並列処理を行うと、実行時間は65000secにまで短縮することができた。

この方法は、一般のCADツールに入力するデータサイズを小さくすることで、上述したメモリ不足から生じる処理速度の低下の問題を解決し、補正自身または補正の高速化を可能にしている。さらに後述する、他の計算領域の補正後のデータと再合成することにより、高精度LSI製造を可能にしている。計算領域に分割する本手法は、補正量がマスク上の位置に依存する場合に、特に、有効である。

実施例５では、マスクパタンの合成時に生じる問題点とその解決方法を説明する。実施例５でも実施例１、４と同様に、図１４に示すように、設計平面上にマスク５１が配置されて、マスク５１の中に半導体装置のチップのチップパタンＡ乃至Ｃが配置されているとする。実施例５においても、実施例４の図４３と同じように、チップパタンＡの存在する領域に複数の計算領域Ａ１１乃至Ａ２２を設定する。

実施例４の分割方法で、パタンP26を、図５１(b)と図５１(c)に示すように、パタンP26dとP26eに計算領域の境界上で分割した場合について考える。以後、図５１(d)と図５１(e)に示すように、大局補正を行い、合成を行うと、図５１(f)に示すように、計算領域の境界部で段差が生じる場合がある。この段差は重なり除去によっても解消しない。

段差はマスク描画時のショット数を増大させ、さらにマスク上に描画されたパタンの精度を劣させる場合がある。LSIの精度向上は最重要課題であり、マスク作成時において描画精度劣化は、処理の高速化がなされたとしても、認められるものではない。特にメモリ製品のゲートパタンのように非常に高精度な描画が要求される場合、ひとつのショットで描画できる図形を複数のショットで描画した場合に生じるショット間のつなぎ誤差の問題等が無視できない。さらに前述したような微小ショットを必要とする場合も生じ、精度劣化の大きな要因になることが考えられる。

図５２(a)に示すように計算領域A11とA12の境界上にパタンP２６が配置されていたとする。計算領域A11とA12毎に、それぞれの領域に一部でも配置されたパタンを選択する。すなわちパタンP26は、図５２(b)と図５２(c)に示されるように、計算領域A11とA12両方に選択される。

さらに図５２(d)と図５２(e)に示すように、計算領域A11とA12毎に、それぞれに含まれるパタンを加工する。加工としては大局補正、局所補正、描画データへのフォーマット変換のどれであっても良い。具体的に、上述している大局補正の場合を考える。計算領域A11に属したパタンP26は、さらに正補正領域am13に、計算領域A12に属したパタンP26は、さらに正補正領域am14に属する図形として選択されたとする。補正領域am13とam14は同じものである場合もあるし、異なる場合もある。パタンP26は補正領域A13で補正されパタンP26aが、補正領域A14で補正されパタンP26bが生成される。

次に、これらの計算領域ごとに加工されたデータを合成する。図５２(f)に示すように、計算領域A11とA12で加工されたパタンP26aとP26bを設計平面状に重ねて配置する。

最後に図５２(g)に示すように、重ねて配置されたパタンP26aとP26bから重なり部を除去する。

この処理により、分割、合成処理に際した微小段差問題を解決し、ショット数の増加を抑え、精度の良いマスクを製造することができる。

実施例６では、実施例4に引き続き、マスクパタンの分割方法を、特に複数の計算領域にまたがるような巨大なパタンについて、具体的に説明する。

実施例６でも実施例１と同様に、図１４に示すように、設計平面上にマスク５１が配置されて、マスク５１の中に半導体装置のチップのチップパタンＡ乃至Ｃが配置されているとする。また、チップパタンＡ内に複数の計算領域Ａ１１乃至Ａ３３を設定する。さらにチップパタンAは、図５３に示すように、複数の計算領域A11、A2１、A31にまたがるような巨大なパタンP27とパタンP28を含んでいるとする。

これらのパタンを計算領域A11,A21とA31毎に、それぞれの領域に一部でも配置されたパタンを選択する。具体的には、A31に含まれる図形として、図５４(a)に示されるようにパタンP27とP28を、A21に含まれるパタンとして、図５４(b)に示されるようにパタンP27を、A11に含まれるパタンとして図５４(c)に示されるようにパタンP27を選択する。計算領域Ａ１１、Ａ２１とＡ３１の３つに配置されているパタンＰ２７は、計算領域Ａ１１、Ａ２１とＡ３１の全てにそれぞれに選択されることで、計算領域合成時の境界での段差問題は回避することができる。

実施例７では、マスクパタンの分割・合成方法を、特にひとつの図形が複数のパタンから構成される場合を含む例についての問題点と解決方法を具体的に説明する。

実施例７でも実施例１、４と同様に、図１４に示すように、設計平面上にマスク５１が配置されて、マスク５１の中に半導体装置のチップのチップパタンＡ乃至Ｃが配置されているとする。実施例７においても、実施例４の図４３と同じように、マスクパタンＡの存在する領域に複数の計算領域Ａ１１乃至Ａ２２を設定する。

図５５(a)に示すように、パタンP31とP32が、計算領域A11とA12の境界近傍に配置されているとする。パタンP31とP32は互いに接しており、ひとつの図形を形成している。このパタンに対して、実施例５、６の分割合成方法を適用する。まず、図５５(b)に示されるように、計算領域A11に一部でも含まれるパタンとして、パタンP31が選択される。同様に、図５５(c)に示すように、計算領域A12に一部でも配置されるパタンとして、パタンP31とP32が選択される。

図５５(d)と図５５(e)に示すように、これらの選択されたパタンに補正処理を行う。すなわち、計算領域A11に属するパタンP31は補正され、パタンP31aが配置される。同様に、計算領域A12に配置されたパタンP31はパタンP31bに、パタンP32はP32aに補正される。

補正後、全計算領域の合成をすると、図５５(f)に示すように、パタンP31aとP32a、P31bの境界近傍に段差が生じる場合がある。この段差は、図５５(g)に示すような、重なり除去をしてパタンP32bを生成しても消えることは無く、描画精度劣化につながる場合がある。

多くのデータフォーマットでは、ひとつの図形を上記の例のように、複数のパタンで構成させることが一般的である。この複数のパタンで構成された図形が計算領域境界上に複数の領域にまたがるように配置された場合、上記の問題が生じる。解決方法としては図形を構成するパタンすべてを複数の領域に配置すればよい。しかし、一般にパタン情報にはパタン同士の近接条件（接している、重なっている等）は記述されていない。そのため、図形を構成するパタンすべてを高速に選択し、それぞれの計算領域に配置するのは、非常に高度な処理が必要になり、処理時間等の問題を考えると効率的ではない。

上記の問題を解決するために、計算マージン領域を設定する。図５６に示すように、計算領域A11と計算領域A12の境界近傍にパタンP29とP30 が配置されているとする。パタンP29とP30はた外に接しており、一つの図形を形成させているとする。図５７に示すように、計算領域A11の外側に接するように計算マージン領域59を設定し、新たに境界61を設ける。これにより、計算領域A11は境界61までに拡張する。

次に、拡張された計算領域A11に一部でも配置されたパタンを選択する。例えば、図５７に示すように、拡張された計算領域A11に含まれるパタンとして、パタンP29とP30が分離されずに、両方とも選択される。

次に、パタンP29とP30に計算領域A11内で加工が行われる。加工は大局補正、局所補正、データ変換のどれであっても良い。例えば大局補正の場合、図５８に示すように、計算領域A1１での加工の結果、パタンP29とP30はそれぞれパタンP29bとP30bに補正されるが、P29bとP30bの境界近傍での段差は形成されない。

同様に計算領域A12に関する拡張処理を行う。図５９と図６０に示すように、計算領域A12の外側に接するように計算マージン領域60も設定し、計算領域A12を境界61まで拡張する。さらに拡張された計算領域A12に一部分でも配置されたパタンとしてパタンP29とP30両方が選択される。

次に図６１に示すように、選択されたパタンP29とP30を補正する。パタンP29とP30はそれぞれ計算領域A12に属するパタンとして補正された結果、それぞれパタンP29dとP30dに変換される。この場合もパタンP29dとP30dの境界近傍での新たな段差生成は生じない。

次に計算領域の合成を行う。図６２と図６３で示すように、計算領域A11で補正されたパタンP29ｂとP30ｂと、計算領域A12で補正されたパタンP29dとP30dを、合成する。図６４に示すように、それぞれのパタンは合成語の成形平面状に、重ねて配置される。

さらに、図６５に示すように、重ねて配置されたパタンP29bとP30bと、パタンP29dとP30dの重なり部を除去する。結果として生じる図形には段差が生じることは無い。

計算領域A11と、計算マージン領域５９を含めた拡張された計算領域A11と、選択されたパタンの関係を図６６にまとめて説明する。計算領域に含まれる図形として、パタンP41乃至P43が選択される。また、拡張された計算領域A11に含まれる図形として、パタンP41乃至P46が選択される。一方パタンP47とパタンP48は計算領域A11の図形としては選択されない。パタンP46とパタンP47のように接している図形が一部しか選択されない場合も生じるが、補正領域の大きさと計算マージン領域の大きさを適切に調整することで、段差問題を生じないように調整することができる。例えばローディング効果補正の場合、実施例３で述べた補正マージン領域の大きさをとればよい。ほかの加工でも、計算マージン領域の大きさは、行おうとしている加工にあわせて任意の大きさとることができる。

また、実施例７の分割合成方法は、実施例5の方法と同様に、分割後のデータ加工処理をそれぞれの計算領域ごとに完全に行うことができる。これは計算マージン領域に属するパタンが、一方の計算領域のみに選択されるのではなく、双方に属する図形として処理されることによる。

実施例７は、ひとつのCPUで処理する場合も非常に有効であるが、さらにこの独立性のおかげでマルチCPUによる並列処理を容易にすることができる。現状では多くのCADソフトでマルチプロセス処理に対応し、複数のCPUを使って処理をおこなえるようになっているが、その機能を用いるより、この並列処理を行ったほうが処理速度が向上する場合も多い。また、同じ時間で処理をしようとした場合、使用する計算機のスペックを押さえることでコスト低減も可能である。

実施例８では、第２の実施の形態のマスクパタンの分割方法について具体的に説明する。

実施例８でも実施例１、４と同様に、図１４に示すように、設計平面上にマスク５１が配置されて、マスク５１の中に半導体装置のチップのチップパタンＡ乃至Ｃが配置されているとする。

実施例８においても、実施例４の図４３と同じように、図７のステップＳ３１において、マスクパタンＡの存在する領域に複数の計算領域Ａ１１乃至Ａ２２を設定する。

図６７に示すように、計算領域Ａ１１とＡ１２にマスクパタンＡの一部のパタンＰ５１乃至Ｐ５４が配置されていたとする。なお、設計平面上には、補正領域ａ１１乃至ａ３６が設定されている。

図６８に示すように、ステップＳ３２において、計算領域Ａ１１に関して、計算領域Ａ１１の外側に隣接するように計算マージン領域５９を設定する。そして、計算領域Ａ１１を計算マージン領域５９まで拡張する。

図６９に示すように、ステップＳ３３において、拡張された計算領域Ａ１１に関して、拡張された計算領域Ａ１１に一部分でも配置されたチップパタンＰ５１乃至Ｐ５３を選択する。

図７０に示すように、ステップＳ３２において、計算領域Ａ１２に関して、計算領域Ａ１２の外側に隣接するように計算マージン領域６０を設定する。そして、計算領域Ａ１２を計算マージン領域６０まで拡張する。

図７１に示すように、ステップＳ３３において、拡張された計算領域Ａ１２に関して、拡張された計算領域Ａ１２に一部分でも配置されたチップパタンＰ５２乃至Ｐ５４を選択する。

なお、計算領域Ａ１１、Ａ１２の境界は補正領域ａ１１乃至ａ３６の境界に沿っていてもよい。計算領域Ａ１１、Ａ１２の補正では、それぞれの計算領域Ａ１１、Ａ１２に必要なデータをすべて持つように分割されているので、それぞれの計算領域Ａ１１、Ａ１２を完全に独立に補正をおこなうことができる。また、計算領域Ａ１１、Ａ１２の大きさを調整することでその計算機に搭載されている実メモリ内で処理ができるように調整することができ、これの不足による処理速度低下の問題は解決される。

更に補正処理後のデータの合成をおこない、図形を確認したところ、新たに発生した段差、ギャップ等は確認されず、最終的な描画データに変換後に精度劣化につながる図形を発生させることは無い。

このように実施例８では、従来不可能であったデータを分割して補正することを可能にすることができる。全処理にかかった時間は、従来の計算機を用いても従来の数分の一に短縮できる。また、CPU数を増やした並列処理をおこなうことで、実行時間を更に半分以下に減らすことが可能である。

実施例９では、階層を持ったマスクパタンの分割方法について具体的に説明する。

実施例９でも実施例１、４と同様に、図１４のように設計平面状にマスク５１が配置されているとする。マスク５１には半導体装置のチップパタンA乃至Cが配置されており、実施例４と同じようにチップパタンＡの分割を行うこととする。

図７２に示すように、チップパタンAは親セルＣｅｌｌＡで構成されている。親セルＣｅｌｌＡは子セルCell1乃至Cell３とマークトップを構成する孫セルＣｅｌｌ４１とＣｅｌｌ４２で構成されている。子セルCell1は孫セルCell11とCell12を有している。また、子セルCell3は、孫セルCell31とCell32を有している。

図７３に、図７２の構成に基づいた、マスクのデータ構造を有するファイルＦ０を示す。チップパタンＡの最上位セルの親セルＣｅｌｌＡは子セルCell1乃至Cell3とマークトップのマスク５１内における位置情報を有している。子セルCell1は孫セルCell11とCell12の、子セルCell1内での配置情報を有している。同様に子セルCell3は、子セルCell3における孫セルCell31とCell32の位置情報を有している。マークトップは、親セルＣｅｌｌＡにおける孫セルCell41とCell42の位置情報を有している。このような複数のセルからなる構造を階層構造と呼ぶ。階層構造は一つのファイルＦ０にまとめられていても良いし、複数のセルに分割されていても良い。

実施例９においても、図７４に示すように、マスクパタンAの存在する領域に複数の計算領域A11乃至A22を設定する。これらの計算領域A11乃至A22に一部でも配置された子セルを、その内部構造を変更せずに、その計算領域に配置する。ただし、セルが大きい場合、大きなセルだけを展開し、小さいセルとして配置する。セルを展開するかどうかを判断する閾値は、例えばセルの大きさ等で、その後の処理に不都合が起こらない範囲に指定すればよい。下記の説明では、セルCell1は上記閾値を超え、それ以外のセルCell2とCell3は閾値を超えない場合に、すなわちセルCell1は一階層展開され、セルCell02とCell03は展開されない場合について説明する。

実施例９で説明した計算マージン領域は、その後の処理に不都合が起こらなければ設定しても良いし、設定しなくても良い。図７５に、計算領域A11とその計算マージン領域59と境界近傍に配置されたセルの関係を示す。計算領域A11とA12の境界近傍に、セルCellＢ乃至CellＧが配置されているとする。計算領域A11がマージン領域を持たない場合、この計算領域A11に配置されるセルはCellＢ乃至CellＤになる。また計算領域A11が計算マージン領域59を持つとき、計算領域A11には位置されるセルはCellＢ乃至CellＦになる。

図７６に示すように、計算領域Ａ１１に関して、親セルCellＡ、子セルCell1とマークトップを展開し、計算領域Ａ１１に一部分でも含まれる孫セルCell11、Cell12、Cell42を配置する。計算領域Ａ１１に関して、ファイルＦ０と異なる新たなデータ構造を有するファイルＦ１１を生成する。親セルＣｅｌｌＡは子セルCell1のマスク５１内における位置情報を有している。子セルCell1は孫セルCell11とCell12の、子セルCell1内での配置情報を有している。マークトップは、親セルＣｅｌｌＡにおける孫セルCell42の位置情報を有している。

図７７に示すように、計算領域Ａ１２に関して、親セルCellＡ、マークトップを展開し、計算領域Ａ１２に一部分でも含まれる子セルCell1、Cell2と孫セルCell42を配置する。計算領域Ａ１２に関して、ファイルＦ０と異なる新たなデータ構造を有するファイルＦ１２を生成する。親セルＣｅｌｌＡは子セルCell1、Cell2のマスク５１内における位置情報を有している。子セルCell1は孫セルCell11とCell12の、子セルCell1内での配置情報を有している。マークトップは、親セルＣｅｌｌＡにおける孫セルCell42の位置情報を有している。

図７８に示すように、計算領域Ａ２１に関して、親セルCellＡ、子セルCell1とマークトップを展開し、計算領域Ａ２１に一部分でも含まれる孫セルCell12、Cell41を配置する。計算領域Ａ２１に関して、ファイルＦ０と異なる新たなデータ構造を有するファイルＦ２１を生成する。親セルＣｅｌｌＡは子セルCell1のマスク５１内における位置情報を有している。子セルCell1は孫セルCell12の、子セルCell1内での配置情報を有している。マークトップは、親セルＣｅｌｌＡにおける孫セルCell41の位置情報を有している。

図７９に示すように、計算領域Ａ２２に関して、親セルCellＡ、子セルCell1とマークトップを展開し、計算領域Ａ２２に一部分でも含まれる子セルCell3と孫セルCell12、cell41を配置する。計算領域Ａ２２に関して、ファイルＦ０と異なる新たなデータ構造を有するファイルＦ２２を生成する。親セルＣｅｌｌＡは子セルCell1、Cell3のマスク５１内における位置情報を有している。子セルCell1は孫セルCell12の、子セルCell1内での配置情報を有している。子セルCell3は孫セルCell31、Cell32の、子セルCell3内での配置情報を有している。マークトップは、親セルＣｅｌｌＡにおける孫セルCell41の位置情報を有している。

なお、計算領域Ａ１１乃至Ａ２２ごとに選択されたセルは、計算領域Ａ１１乃至Ａ２２ごとに独立なファイルＦ１１乃至Ｆ２２として記憶される。このことにより、計算領域ごとに分割ファイルの大局的補正等の処理が可能になる。

図１０のステップＳ３６において、計算領域Ａ１１乃至Ａ２２毎に、抽出されたチップのチップパタンＡ乃至Ｃと、抽出された子セルCell１乃至Cell３、マークトップと、孫セルCell１１、Cell１２、Cell３１、Cell３２、Cell４１、Cell４２に基づいてレイアウトし、分割されたマスクパタンを生成する。

ステップＳ３３において、計算領域Ａ１１乃至Ａ２２毎に、計算領域Ａ１１乃至Ａ２２に一部分でも配置されたマスクパタンを選択する。

実施例９では、分割処理において、CAD処理の高速化だけでなく、出力される各計算領域Ａ１１乃至Ａ２２もデータサイズの一層の軽量化が達成できる。そのため、ある計算領域Ａ１１乃至Ａ２２にパタンが付属するかどうかを、そのパタンを含むアレイ, セル構造等の図形群の位置と大きさの情報により、その計算領域Ａ１１乃至Ａ２２にその図形群が付属するかどうかを判断することにより判断する。その計算領域Ａ１１乃至Ａ２２に付属する場合は図形群ごと抜き出す。この分割処理により、入力されたデータの階層は全展開されることなく分割され、出力データサイズを軽減することができる。そして、市販のCADツールでは、展開されたデータを処理するよりも、図形群ごとに抜き出したきれいな階層を持ったデータの補正をするほうが、処理時間が早い場合も多く、補正処理全体の処理を一層高速に行うことができる。

実施例１０では、第３の実施の形態のパタンファイルの分割方法のうち、特にアレイ配置に対する処理を説明する。

実施例１０でも実施例１、９と同様に、図１４に示すように、設計平面上にマスク５１が配置されて、マスク５１の中に半導体装置のチップのチップパタンＡ乃至Ｃが配置されているとする。

図８０に示すように、チップパタンＡの中には同一であるセルCell４1乃至Cell４3が１列３行にアレイ配置されているとする。チップパタンＡの存在する領域に計算領域Ａ１１とＡ１２を設定する。なお、ファイルパタンは階層をもったひとつまたは複数のファイルによって記述されている。チップパタンＡのトップセルはセルCell４1乃至Cell４3の配置情報を有している。

図８１に示すように、計算領域Ａ１１に関して、セルCell４1乃至Cell４3の１行３列のアレイのうち、計算領域Ａ１１に一部分でも種セル含まれる１行２列のアレイセルCell４1とCell４2を配置する。

同様に、図８２に示すように、計算領域Ａ１２に関して、Cell４1乃至Cell４3の１行３列のアレイのうち、計算領域Ａ１２にセルの一部分でも含まれる１行２列のアレイセルCell４2とCell４3を配置する。

この処理により、計算領域ごとの独立した処理に必要な情報を得ることができる。

実施例１１では、実施例１０で説明した処理を、さらに高速化した処理を説明する。

実施例１１でも実施例１、９、１０と同様に、図１４に示すように、設計平面上にマスク５１が配置されて、マスク５１の中に半導体装置のチップのチップパタンＡ乃至Ｃが配置されているとする。

図８３に示すように、チップパタンＡの中には同一であるセルCell４1乃至Cell４3が１列３行にアレイ配置されているとする。チップパタンＡの存在する領域に計算領域Ａ１１とＡ１２を設定する。なお、ファイルパタンは階層をもったひとつまたは複数のファイルによって記述されている。チップパタンＡのトップセルはCell４1乃至Cell４3の配置情報を有している。セルCell４1乃至Cell４3の１行３列のアレイの外形Outlineを求める。

図８４に示すように、計算領域Ａ１１にアレイ外形Outlineが一部分でも含まれる場合、計算領域Ａ１１に１行３列のアレイ全体のセルCell４1乃至Cell４3を配置する。

同様に、図８５に示すように、計算領域Ａ１２に関して、計算領域に一部分でもアレイ外形Outlineが配置された場合、計算領域Ａ１２に１行３列のアレイ全体のセルCell４1乃至Cell４3ごと配置する。

この処理により、計算領域Ａ１１、Ａ１２ごとの独立した処理に必要な情報を含む分割が行える。また、実施例１０では各種セルの位置と大きさを判断して分割する作業が必要なのに対し、実施例１１ではアレイの外形Outlineの情報のみで判断すればよく、処理を省略でき、高速化が可能である。

実施例１２では、第１の実施の形態の半導体装置の製造方法の図１のステップＳ３のマスクの作製について具体的に説明する。

図８６（ａ）に示すように、マスク基板１上にクロム膜７２を成膜する。クロム膜７２上にレジスト膜７３を成膜する。

図８６（ｂ）に示すように、補正されたパタンのパタン幅ｗａと同じビーム幅ｗａを有する電子ビームをレジスト膜７３を照射して、レジスト膜７３を露光する。

図８６（ｃ）に示すように、レジスト膜７３を現像し、補正されたパタンのパタン幅ｗａから粗密補正量だけ変化したパタン幅ｗｂを有するレジスト膜７３のパタンが形成される。

図８６（ｄ）に示すように、レジスト膜７３をマスクにクロム膜７２をエッチングし、パタン幅ｗｂからさらに位置補正量だけ変化したパタン幅ｗｃを有するクロム膜７２のパタンが形成される。

図８６（ｅ）に示すように、レジスト膜７３を除去することにより、マスク設計部で期待したパタン幅wcを持ったマスクを提供することができる。

実施例１３では、第１の実施の形態の半導体装置の製造方法の図１のステップＳ４の半導体装置の作製について具体的に説明する。

図８７（ａ）に示すように、層間絶縁膜８１には配線８４が埋め込まれている。層間絶縁膜８１上に配線となるアルミニウム（Ａｌ）膜等の導体膜８２を成膜する。導体膜８２上にレジスト膜８３を成膜する。

図８７（ｂ）に示すように、レジスト膜８３を露光し、補正されたマスク上の配線パタンのパタン幅ｗｄから近接効果補正に対する補正量だけ変化した照射幅ｗｅを有する紫外光線をレジスト膜８３に照射する。

図８７（ｃ）に示すように、レジスト膜８３を現像し、パタン幅ｗｅからレジスト膜８３の現像でのパタンの粗密による粗密補正量だけ変化したパタン幅ｗｆを有するレジスト膜８３のパタンが形成される。

図８７（ｄ）に示すように、レジスト膜８３をマスクに導体膜８２をエッチングし、パタン幅ｗｆからさらにエッチングでのパタンの粗密による粗密補正量だけ変化したパタン幅ｗｇを有する導体膜８２のパタンが形成される。

図８７（ｅ）に示すように、レジスト膜８３を除去することにより、半導体装置設計部で期待していたパタン幅wgを持った半導体装置を提供することができる。

実施例１４では、第１の実施の形態の半導体装置の製造方法の図１のステップＳ４の半導体装置の作製について具体的に説明する。

図８８（ａ）に示すように、下地基板となる層間絶縁膜９１には配線９４が埋め込まれている。層間絶縁膜９１上に層間絶縁膜となる絶縁膜９２を成膜する。絶縁膜９２上にレジスト膜９３を成膜する。

図８８（ｂ）に示すように、レジスト膜９３を露光し、補正されたマスク上の配線パタンのパタン幅ｗｈから近接効果補正に対する補正量だけ変化した照射幅ｗｉを有する紫外光線をレジスト膜９３に照射する。

図８８（ｃ）に示すように、レジスト膜９３を現像し、パタン幅ｗｉからレジスト膜９３の現像でのパタンの粗密による粗密補正量だけ変化したパタン幅ｗｊを有するレジスト膜９３のパタンが形成される。

図８８（ｄ）に示すように、レジスト膜９３をマスクに絶縁膜９２をエッチングし、パタン幅ｗｊからさらにエッチングでのパタンの粗密による粗密補正量だけ変化したパタン幅ｗｋを有する絶縁膜９２のパタンが形成される。

図８８（ｅ）に示すように、レジスト膜９３を除去し、図８６（ｆ）に示すように、導体膜９５を絶縁膜９２の上に成膜し、絶縁膜９２のパタンに導体膜９５を埋め込む。

図８８（ｇ）に示すように、絶縁膜９２の上の導体膜９５をＣＭＰ法により除去することにより、半導体装置設計部で期待していたパタン幅ｗｌを持った半導体装置を提供することができる。

第１の実施の形態に係る半導体装置の製造方法のフローチャートである。 第１の実施の形態に係る設計装置の構成図である。 第１の実施の形態に係るマスクの設計方法のフローチャートである。 第１の実施の形態の変形例１に係るマスクの設計方法のフローチャートである。 第１の実施の形態の変形例２に係るマスクの設計方法のフローチャートである。 第２の実施の形態に係るマスクパタンの分割合成装置の構成図である。 第２の実施の形態に係るマスクパタンの分割方法のフローチャートである。 第２の実施の形態に係るマスクパタンの合成方法のフローチャートである。 第３の実施の形態に係るパタンファイルの分割合成装置の構成図である。 第３の実施の形態に係るパタンファイルの分割方法のフローチャートである。 第３の実施の形態に係るパタンファイルの合成方法のフローチャートである。 第４の実施の形態に係る大局補正部の構成図である。 第４の実施の形態に係る大局補正方法のフローチャートである。 実施例１に係るマスクの設計データが記載された設計平面上の平面図である。 実施例１に係るマスクの設計データと補正領域が記載された設計平面上の平面図である。 実施例１に係るマスクの設計データと面積密度計算領域が記載された設計平面上の平面図である。 実施例１に係るマスクの設計データであるパタンの補正領域毎のパタン密度の表である。 パタン密度と補正量の関係を表す表である。 実施例１に係るマスクの設計データであるパタンの補正領域毎のパタン密度に依存する補正量の表である。 実施例１に係るマスクのクロムのエッチング速度比の分布図である。 エッチング速度比と補正量の関係を表す表である。 実施例１に係るマスクの設計データであるパタンの補正領域毎のエッチング速度に依存する補正量の表である。 実施例１に係るマスクの設計データであるパタンの補正領域毎の合計された補正量の表である。 実施例２に係るマスクの設計データが記載された設計平面上の平面図である。 実施例２に係るマスクの設計データと第１補正領域が記載された設計平面上の平面図である。 実施例２に係るマスクの設計データと第１補正領域と斜め方向関係の第２補正領域が記載された設計平面上の平面図である。 第１補正領域と上下方向関係の第２補正領域が記載された設計平面上の平面図である。 第１補正領域と左右方向関係の第２補正領域が記載された設計平面上の平面図である。 実施例２に係るマスクの設計データであるパタンの第１補正領域毎の補正量の表である。 実施例２に係るマスクの設計データであるパタンの第２補正領域毎の補正量の表である。 実施例２に係る大局補正方法を説明するための設計平面上の平面図（その１）である。 実施例２に係る大局補正方法を説明するための設計平面上の平面図（その２）である。 実施例２に係る大局補正方法を説明するための設計平面上の平面図（その３）である。 実施例２に係る大局補正方法を説明するための設計平面上の平面図（その４）である。 実施例２に係る大局補正方法を説明するための設計平面上の平面図（その５）である。 実施例２に係る大局補正方法を説明するための設計平面上の平面図（その６）である。 実施例２に係る大局補正方法を説明するための設計平面上の平面図（その７）である。 実施例２に係る大局補正方法を説明するための設計平面上の平面図（その８）である。 実施例２に係る大局補正方法を説明するための設計平面上の平面図（その９）である。 実施例３に係る大局補正方法を説明するための設計平面上の平面図（その１）である。 実施例３に係る大局補正方法を説明するための設計平面上の平面図（その２）である。 実施例３に係る大局補正方法を説明するための設計平面上の平面図（その３）である。 実施例４に係るマスクパタンの分割方法を説明するための設計平面上の平面図（その１）である。 実施例４に係るマスクパタンの分割方法を説明するための設計平面上の平面図（その２）である。 実施例４に係るマスクパタンの分割方法を説明するための設計平面上の平面図（その３）である。 実施例４に係るマスクパタンの分割方法を説明するための設計平面上の平面図（その４）である。 実施例４に係るマスクパタンの分割方法を説明するための設計平面上の平面図（その５）である。 実施例４に係るマスクパタンの分割方法を説明するための設計平面上の平面図（その６）である。 実施例４に係るマスクパタンの分割方法を説明するための設計平面上の平面図（その７）である。 実施例４に係るマスクパタンの分割方法を説明するための設計平面上の平面図（その８）である。 実施例５に係るマスクパタンの分割方法と合成方法を説明するための設計平面上の平面図（その１）である。 実施例５に係るマスクパタンの分割方法と合成方法を説明するための設計平面上の平面図（その２）である。 実施例６に係るマスクパタンの分割方法を説明するための設計平面上の平面図（その１）である。 実施例６に係るマスクパタンの分割方法を説明するための設計平面上の平面図（その２）である。 実施例７に係るマスクパタンの分割方法と合成方法を説明するための設計平面上の平面図（その１）である。 実施例７に係るマスクパタンの分割方法と合成方法を説明するための設計平面上の平面図（その２）である。 実施例７に係るマスクパタンの分割方法と合成方法を説明するための設計平面上の平面図（その３）である。 実施例７に係るマスクパタンの分割方法と合成方法を説明するための設計平面上の平面図（その４）である。 実施例７に係るマスクパタンの分割方法と合成方法を説明するための設計平面上の平面図（その５）である。 実施例７に係るマスクパタンの分割方法と合成方法を説明するための設計平面上の平面図（その６）である。 実施例７に係るマスクパタンの分割方法と合成方法を説明するための設計平面上の平面図（その７）である。 実施例７に係るマスクパタンの分割方法と合成方法を説明するための設計平面上の平面図（その８）である。 実施例７に係るマスクパタンの分割方法と合成方法を説明するための設計平面上の平面図（その９）である。 実施例７に係るマスクパタンの分割方法と合成方法を説明するための設計平面上の平面図（その１０）である。 実施例７に係るマスクパタンの分割方法と合成方法を説明するための設計平面上の平面図（その１１）である。 実施例７に係るマスクパタンの分割方法と合成方法を説明するための設計平面上の平面図（その１２）である。 実施例８に係るマスクパタンの分割方法を説明するための設計平面上の平面図（その１）である。 実施例８に係るマスクパタンの分割方法を説明するための設計平面上の平面図（その２）である。 実施例８に係るマスクパタンの分割方法を説明するための設計平面上の平面図（その３）である。 実施例８に係るマスクパタンの分割方法を説明するための設計平面上の平面図（その４）である。 実施例８に係るマスクパタンの分割方法を説明するための設計平面上の平面図（その５）である。 実施例９に係るパタンファイルの分割方法を説明するための設計平面上の平面図（その１）である。 実施例９に係るパタンファイルの分割方法を説明するためのパタンファイルの階層構造を示す構造図（その１）である。 実施例９に係るパタンファイルの分割方法を説明するための設計平面上の平面図（その２）である。 実施例９に係るパタンファイルの分割方法を説明するための設計平面上の平面図（その３）である。 実施例９に係るパタンファイルの分割方法を説明するためのパタンファイルの階層構造を示す構造図（その２）である。 実施例９に係るパタンファイルの分割方法を説明するためのパタンファイルの階層構造を示す構造図（その３）である。 実施例９に係るパタンファイルの分割方法を説明するためのパタンファイルの階層構造を示す構造図（その４）である。 実施例９に係るパタンファイルの分割方法を説明するためのパタンファイルの階層構造を示す構造図（その５）である。 実施例１０に係るパタンファイルの分割方法を説明するための設計平面上の平面図（その１）である。 実施例１０に係るパタンファイルの分割方法を説明するための設計平面上の平面図（その２）である。 実施例１０に係るパタンファイルの分割方法を説明するための設計平面上の平面図（その３）である。 実施例１１に係るパタンファイルの分割方法を説明するための設計平面上の平面図（その１）である。 実施例１１に係るパタンファイルの分割方法を説明するための設計平面上の平面図（その２）である。 実施例１１に係るパタンファイルの分割方法を説明するための設計平面上の平面図（その３）である。 実施例１２に係るマスクの製造方法を説明するためのマスクの断面図である。 実施例１３に係る半導体装置の製造方法を説明するための半導体装置等の断面図である。 実施例１４に係る半導体装置の製造方法を説明するための半導体装置等の断面図である。

符号の説明

１ チップデータ記憶部
２ マスクパタン記憶部
３ 設計装置
４ 半導体装置設計部
５ マスク設計部
１１ 配置部
１２ 局所補正部
１３ 大局補正部
１４ フォーマット部
１５ 分割部
１６ 合成部
１７ 配置部
１８ マスクパタンの分割合成装置
１９ マスクパタンの分割装置
２０ マスクパタンの合成装置
２１ 計算領域設定部
２２ 計算マージン領域設定部
２３ マスクパタン選択部
２４ 補正パタン配置部
２５ 重なり除去部
３１ パタンファイルの分割合成装置
３２ パタンファイルの分割装置
３３ パタンファイルの合成装置
３４ セル選択部
３５ ファイル抽出部
３６ 分割パタン生成部
４１ 補正領域分割部
４２ 大局補正量設定部
４３ 補正領域補正部
４４ パタン密度算出部
４５ パタン密度と粗密補正量の関係記憶部
４６ 粗密補正量算出部
４７ エッチング速度比記憶部
４８ エッチング速度比と位置補正量の関係記憶部
４９ 位置補正量算出部
５０ 和算部
５１ 設計平面上のマスク
５２ マスクの位置座標
５３ マージン補正領域
５４ 境界
５５乃至５８ 補正量
５９、６０ マージン計算領域

Claims (5)

1. 設計平面上の半導体装置のチップパタンの存在する領域に、複数の計算領域を設定することと、
   前記複数の計算領域毎に、前記複数の計算領域のそれぞれの外側に隣接するように計算マージン領域を設け、前記複数の計算領域のそれぞれを前記計算マージン領域まで拡張することと、
   前記拡張された計算領域毎に、前記チップパタンの中から、前記拡張された計算領域のそれぞれに一部分でも配置されたチップパタンを選択することと、
   前記拡張された計算領域毎に、前記拡張された計算領域のそれぞれで選択されたチップパタンを補正することと、
   補正した全計算領域のチップパタンを重ねて配置することと、
   前記重ねて配置されたチップパタンの重なり部を除去することと、
   前記重なり部を除去したチップパタンに基づいて、ウェハ上に実パタンを形成することとを有することを特徴とする半導体装置の製造方法。
2. 前記計算領域毎に、選択された前記チップパタンを記憶することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 階層になったひとつまたは複数のセルによって構成される半導体装置のチップパタンの存在する設計平面の領域に、ひとつまたは複数の計算領域を設定することと、
   前記計算領域毎に、前記計算領域に一部分でも配置された前記セルを選択することと、
   選択された前記セルに含まれるチップパタンのうち、前記計算領域に一部でも含まれるチップパタンを選択することと、
   前記計算領域毎に、選択された前記チップパタンを補正することと、
   補正した全計算領域のチップパタンを重ねて配置することと、
   前記重ねて配置されたチップパタンの重なり部を除去することと、
   前記重なり部を除去したチップパタンに基づいて、ウェハ上に実パタンを形成することとを有することを特徴とする半導体装置の製造方法。
4. 設計平面上の半導体装置のチップパタンの存在する領域に、複数の計算領域を設定する手順と、
   前記複数の計算領域毎に、前記複数の計算領域のそれぞれの外側に隣接するように計算マージン領域を設け、前記複数の計算領域のそれぞれを前記計算マージン領域まで拡張する手順と、
   前記拡張された計算領域毎に、前記チップパタンの中から、前記拡張された計算領域のそれぞれに一部分でも配置されたチップパタンを選択する手順と、
   前記拡張された計算領域毎に、前記拡張された計算領域のそれぞれで選択されたチップパタンを補正する手順と、
   補正した全計算領域のチップパタンを重ねて配置する手順と、
   前記重ねて配置されたチップパタンの重なり部を除去する手順とをコンピュータに実行させるための半導体装置のチップパタンの補正プログラム。
5. 階層になったひとつまたは複数のセルによって構成される半導体装置のチップパタンの存在する設計平面の領域に、ひとつまたは複数の計算領域を設定する手順と、
   前記計算領域毎に、前記計算領域に一部分でも配置された前記セルを選択する手順と、
   選択された前記セルに含まれるチップパタンのうち、前記計算領域に一部でも含まれるチップパタンを選択する手順と
   前記計算領域毎に、選択された前記チップパタンを補正する手順と、
   補正した全計算領域のチップパタンを重ねて配置する手順と、
   前記重ねて配置されたチップパタンの重なり部を除去する手順とをコンピュータに実行させるための半導体装置のチップパタンの補正プログラム。

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