JP4854598B2

JP4854598B2 - Data transfer control device

Info

Publication number: JP4854598B2
Application number: JP2007144840A
Authority: JP
Inventors: 智行布施
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-05-31
Filing date: 2007-05-31
Publication date: 2012-01-18
Anticipated expiration: 2027-05-31
Also published as: JP2008299581A

Description

この発明は、リアルタイムでデータの送受信を行うネットワークに接続された情報処理装置のメインメモリへのデータの格納を制御するデータ転送制御装置に関するものである。 The present invention relates to a data transfer control device that controls storage of data in a main memory of an information processing device connected to a network that transmits and receives data in real time.

複数の被制御機器を制御するプログラマブルコントローラなどの制御機器が複数接続してなる工業用ネットワークなどの制御システムでは、取り扱うデータがいつ交信されたかが明確であるようなリアルタイム性が要求される。たとえば、モータの回転速度が２３０回／秒というデータが、１秒前の計測値であるのか、１０秒前の計測値であるのか、ということがわからないと、モータを制御することが困難となる。このようなリアルタイム性が必要とされるネットワークにおいて用いられる手法の一つにリンクスキャンという方式がある。リンクスキャンは、ネットワーク上で送受信されるデータを予め決め、それらを所定の周期で更新することで、リアルタイム性を確保する手法である。 In a control system such as an industrial network in which a plurality of control devices such as programmable controllers that control a plurality of controlled devices are connected, real-time characteristics are required so that it is clear when the data to be handled is communicated. For example, it is difficult to control the motor if it is not known whether the data of the motor rotation speed of 230 times / second is a measurement value one second ago or a measurement value ten seconds ago. . One of the methods used in such a network that requires real-time property is a link scan method. Link scan is a technique for ensuring real-time performance by predetermining data to be transmitted and received on a network and updating them in a predetermined cycle.

リンクスキャンを用いたリアルタイムネットワーク（以下、略してリアルタイムネットワークともいう）を構成するノードは、通常、中央演算処理装置（Central Processing Unit、以下、ＣＰＵという）と、メインメモリと、ネットワークインタフェースと、を有する。メインメモリは、リアルタイムネットワークを構成するノードごとに、取り扱うデータにしたがって領域が分割される。そして、このメモリの割り当ての大きさは、全てのリアルタイムネットワークを構成するノードのメインメモリ間で同じ大きさとなっている。 A node constituting a real-time network using link scan (hereinafter also referred to as a real-time network for short) usually includes a central processing unit (hereinafter referred to as CPU), a main memory, and a network interface. Have. The area of the main memory is divided according to data to be handled for each node constituting the real-time network. The size of this memory allocation is the same between the main memories of the nodes constituting all the real-time networks.

このノードでデータを他のノードに送信する場合には、ＣＰＵは、送信したいデータを、メインメモリの自ノードに割り当てられた領域に格納し、これを、ネットワークインタフェースに渡す。ネットワークインタフェースは、渡されたデータをネットワーク上に流すことができる形式に変換して、ネットワークに接続される他ノードに送信する。一方、このノードで他ノードからデータを受信する場合には、ネットワークインタフェースがそのデータの受信処理を行い、ＣＰＵがそのデータをメインメモリのデータの送信元ノードに割り当てられた領域に書込む処理を行う。 When data is transmitted from this node to another node, the CPU stores the data to be transmitted in an area allocated to the own node of the main memory, and passes this to the network interface. The network interface converts the passed data into a format that can flow on the network, and transmits it to another node connected to the network. On the other hand, when this node receives data from another node, the network interface performs the data reception process and the CPU writes the data to the area allocated to the data transmission source node in the main memory. Do.

通常、リアルタイム性が要求されるノードのＣＰＵでは、自ノードのデータの他ノードへの送信処理と、他ノードからのデータの受信処理と、リアルタイムネットワークでの作業以外に必要なその他の動作処理と、を行う。 Usually, in a CPU of a node that requires real-time performance, a process for transmitting data of the own node to other nodes, a process for receiving data from other nodes, and other operation processes necessary other than work in the real-time network; ,I do.

リンクスキャンでは、各ノードがそれぞれ１回ずつ順番にデータを送信するが、初めのノードが送信を開始し、最後のノードが送信を終了するまでの時間をリンクスキャンタイムという。このリンクスキャンタイムの１周期で、各ノードが全く同じデータをメインメモリに有することとなり、その時間でのデータの正しさが保証される。つまり、各ノードにとって必要なデータが必ず所定の周期（＝リンクスキャンタイム）で転送され、いつのデータか（何回目のリンクスキャンのデータか）ということが明確になり、リアルタイム性が確保される。その結果、各ノード間で時間によってデータの値が異なる、送信データが既に受け取られたかどうかわからない、といった問題を回避することができる。 In link scan, each node transmits data once in order, but the time from the start of the first node to the end of the transmission by the last node is called the link scan time. In one cycle of the link scan time, each node has exactly the same data in the main memory, and the correctness of the data at that time is guaranteed. That is, data necessary for each node is always transferred at a predetermined cycle (= link scan time), and it becomes clear when the data is (how many times the link scan is data), and real-time performance is ensured. As a result, it is possible to avoid problems such as data values differing depending on time between nodes and whether it is unknown whether transmission data has already been received.

しかし、上述したように、リンクスキャンタイムの１周期の間に、ＣＰＵが、ネットワークに流すデータをメインメモリに書込むとともに、ネットワークを流れるデータをメインメモリへ転送する処理を行う必要があるため、ネットワークにデータが流れている間は、ＣＰＵはデータの転送処理に追われてしまう。そのため、ＣＰＵには過剰の負荷がかかっていた。 However, as described above, during one cycle of the link scan time, the CPU needs to write data to be sent to the network into the main memory and perform processing to transfer the data to be sent to the main memory. While data is flowing through the network, the CPU is busy with data transfer processing. Therefore, an excessive load is applied to the CPU.

ところで、リアルタイム性が要求されないネットワークに接続されたパーソナルコンピュータなどの情報処理端末についてであるが、ＣＰＵに負荷をかけない処理方法として、ＣＰＵを介さずにメインメモリへのデータの書込みを行うＤＭＡ（Direct Memory Access）転送制御が知られている。 By the way, regarding an information processing terminal such as a personal computer connected to a network that does not require real-time performance, as a processing method that does not place a load on the CPU, a DMA (which writes data to the main memory without going through the CPU) Direct Memory Access) transfer control is known.

従来のＤＭＡ転送制御として、たとえば、パーソナルコンピュータや周辺装置から構成される外部装置に複数の論理的に割り当てられた論理チャネルを有する通信ケーブルを介して接続される情報処理装置におけるＤＭＡ転送制御についての技術が提案されている（たとえば、特許文献１参照）。この情報処理装置では、外部装置からのデータを受信するインタフェースコントローラに、通信ケーブルからのデータを、そのデータが送られてきた論理チャネルに対応するチャネルメモリ制御部のバッファメモリに格納する。その後、ＤＭＡ制御部は、所定期間内におけるデータの受信回数が最大となるチャネルをＤＭＡ転送の対象として選択する。そして、この選択に基づいて、バスセレクタとＤＭＡコントローラは、選択されたチャネルメモリ制御部のバッファメモリからメインメモリにデータを転送する。 As conventional DMA transfer control, for example, DMA transfer control in an information processing apparatus connected to an external device composed of a personal computer or a peripheral device via a communication cable having a plurality of logically assigned logical channels. A technique has been proposed (see, for example, Patent Document 1). In this information processing apparatus, the data from the communication cable is stored in the buffer memory of the channel memory control unit corresponding to the logical channel to which the data is sent, in the interface controller that receives data from the external apparatus. Thereafter, the DMA control unit selects a channel having the maximum number of data receptions within a predetermined period as a DMA transfer target. Based on this selection, the bus selector and the DMA controller transfer data from the buffer memory of the selected channel memory control unit to the main memory.

特開２００６−１１９８９０号公報JP 2006-11890 A

上述したリアルタイムネットワークを有する制御システムでは、制御システムの大規模化や制御の高精度化などの要因によって、近年、送受信されるデータ量が増大してきている。その一方で、ユーザからは、リンクスキャンタイムの短周期化の要求がなされるようになってきている。たとえば、制御システムの大規模化などの影響でデータ量が２倍になると、処理時間も２倍必要になり、それに応じてリンクスキャンタイムもほぼ２倍必要になってしまう。しかし、これではリンクスキャンタイムの短周期化の要求に応えることができない。つまり、上述した従来の方法では、データ量の増大により、ノードのＣＰＵにかかるデータ転送の負荷がさらに大きくなるだけであり、リンクスキャンタイムの短縮化という要求を満たすことができないという問題点があった。 In the control system having the above-described real-time network, the amount of data transmitted / received has been increasing in recent years due to factors such as an increase in the scale of the control system and an increase in control accuracy. On the other hand, users are demanded to shorten the cycle of the link scan time. For example, if the amount of data is doubled due to an increase in the scale of the control system, the processing time is also doubled, and the link scan time is almost doubled accordingly. However, this cannot meet the demand for shortening the link scan time. In other words, the above-described conventional method has a problem in that the increase in data amount only increases the data transfer load on the CPU of the node and cannot satisfy the demand for shortening the link scan time. It was.

また、特許文献１に記載のＤＭＡ転送制御では、所定期間内の受信回数が最大のチャネルのデータをメインメモリに転送するようにしているが、一度に大量のデータが全てのチャネルに送信されてしまうような環境下においては、ＤＭＡ転送の処理にかかる負荷を低減することができない。また、ＤＭＡ転送中は、アドレス／データバスが占有されてしまい、その間、ＣＰＵはアドレス／データバスを用いた処理を行うことができないという問題点もあった。 In addition, in the DMA transfer control described in Patent Document 1, data of a channel having the maximum number of receptions within a predetermined period is transferred to the main memory, but a large amount of data is transmitted to all channels at once. In such an environment, the load on the DMA transfer process cannot be reduced. In addition, the address / data bus is occupied during the DMA transfer, and during that time, the CPU cannot perform processing using the address / data bus.

さらに、この特許文献１に記載のＤＭＡ転送制御では、情報処理装置が外部装置からのデータを受信できない場合、たとえば上記したように一度に大量のデータが全てのチャネルに送信されてしまうような環境では、１つのチャネルごとにメインメモリへのデータのＤＭＡ転送を行うので、他のチャネルへのデータを情報処理装置で受信することができない。つまり、他のチャネルは、そのチャネルがＤＭＡ転送の処理が許可されるまでは、そのチャネルからのデータを受信することができない。その結果、データ受信のリアルタイム性が損なわれてしまい、リアルタイム性を要求されるような環境下で使用される情報処理装置では、特許文献１に記載のＤＭＡ転送制御を使用することができないという問題点もあった。 Furthermore, in the DMA transfer control described in Patent Document 1, when the information processing apparatus cannot receive data from an external apparatus, for example, an environment in which a large amount of data is transmitted to all channels at once as described above. In this case, DMA transfer of data to the main memory is performed for each channel, so that data for other channels cannot be received by the information processing apparatus. That is, the other channel cannot receive data from that channel until the channel is permitted to perform DMA transfer. As a result, the real-time property of data reception is impaired, and the information processing apparatus used in an environment where real-time property is required cannot use the DMA transfer control described in Patent Document 1. There was also a point.

この発明は、上記に鑑みてなされたもので、リアルタイムネットワークに接続されるノードにおいて、送受信されるデータ量が増大している状況下でも、リンクスキャンタイムの周期をそのデータ量に比例して増大させることなく、またＣＰＵにかかるデータ転送の負荷を増大させないデータ転送制御装置を得ることを目的とする。 The present invention has been made in view of the above, and in a node connected to a real-time network, even when the amount of transmitted / received data is increasing, the cycle of link scan time is increased in proportion to the amount of data. An object of the present invention is to obtain a data transfer control device that does not increase the data transfer load on the CPU.

上記目的を達成するため、この発明にかかるデータ転送制御装置は、ネットワークに接続される他のノードとの間でリンクスキャンの周期でデータを送受信し、前記データを用いて演算処理を行うデータ転送制御装置であって、前記他のノードからのデータを用いて演算を行うとともに、前記他のノードに送信するデータを生成する中央演算処理手段と、前記中央演算処理手段によって使用されまたは生成されるデータを、前記ネットワークに接続されるノードごとに設けられる格納領域に記憶する主記憶手段と、前記ネットワークに接続されるノードごとに設けられた格納領域に、リンクスキャンの周期ごとに前記他のノードから受信したデータと、前記中央演算処理手段によって処理され、前記他のノードに所定の周期ごとに送信するデータと、を記憶するネットワーク用一時記憶手段と、前記ネットワークに接続される他のノードから受信したデータを前記ネットワーク用一時記憶手段に転送する一時記憶手段用転送制御手段と、前記中央演算処理手段によってデータが使用される頻度または前記データが生成される頻度に応じて前記リンクスキャンの周期の自然数倍に設定される転送周期を、前記ネットワークに接続されるノードごとに保持した転送設定情報に基づいて、前記ノードごとのデータについて前記主記憶手段と前記ネットワーク用一時記憶手段との間で転送を行う転送制御手段と、を備えることを特徴とする。 In order to achieve the above object, a data transfer control device according to the present invention transmits / receives data to / from another node connected to a network at a link scan cycle, and performs data processing using the data A control device that performs calculation using data from the other node and that is used or generated by a central processing unit that generates data to be transmitted to the other node and the central processing unit data, a main storage means for storing in the storage area provided for each node connected to the network, the storage area provided for each node connected to the network, the other nodes for each cycle of the link scan de for transmitting the data received are processed by said central processing means, for each predetermined period to the other nodes from A temporary storage unit for the network for storing data and, and a temporary storage means for the transfer control means for transferring data received from other nodes connected to the network in the temporary storage means for said network, said central processing unit Transfer setting information that holds a transfer cycle set to a natural number multiple of the cycle of the link scan according to the frequency at which data is used or the frequency at which the data is generated for each node connected to the network And a transfer control means for transferring the data for each node between the main storage means and the temporary network storage means.

この発明によれば、中央演算処理手段がネットワークを流れるデータの送受信処理を行う必要がなく、送受信されるデータ量が増大しても中央演算処理手段にかかる負荷を減らすことができる。その結果、今までネットワークでの転送処理に使用されていた時間を、中央演算処理手段によるネットワークで必要な作業以外の処理時間に割り当てることができるとともに、余った時間を削減することができるので、リンクスキャンタイムを短くすることができるという効果を有する。また、送受信されるデータの中央演算処理手段による使用頻度やその重要度、更新周期などによって、データを主記憶手段に格納するようにしたので、使用されないデータを主記憶手段に転送することがなくなり、処理の無駄を省くこともできる。 According to the present invention, it is not necessary for the central processing means to perform transmission / reception processing of data flowing through the network, and the load on the central processing means can be reduced even if the amount of data transmitted / received increases. As a result, it is possible to allocate the time used for the transfer processing in the network up to the processing time other than the work required for the network by the central processing means, and to reduce the extra time. The link scan time can be shortened. In addition, since data is stored in the main storage unit depending on the frequency of use, importance, and update cycle of the data to be transmitted / received, there is no need to transfer unused data to the main storage unit. In addition, waste of processing can be eliminated.

以下に添付図面を参照して、この発明にかかるデータ転送制御装置の好適な実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、以下の説明では、この発明にかかる実施の形態との比較として、最初に従来のリアルタイムネットワークで構成される制御システムにおける通信方法とＣＰＵの動作の概要について説明し、その後にこの発明による実施の形態について説明する。 Exemplary embodiments of a data transfer control device according to the present invention will be explained below in detail with reference to the accompanying drawings. Note that the present invention is not limited to the embodiments. Further, in the following description, as a comparison with the embodiment according to the present invention, an outline of a communication method and an operation of a CPU in a control system configured by a conventional real-time network will be described first, and then an embodiment according to the present invention will be described. Will be described.

（従来の制御システムにおける通信）
図７は、リアルタイムネットワークを有する制御システムの構成の従来例を模式的に示す図である。この例では、制御システムは、パーソナルコンピュータなどの情報処理端末や中継器などの３つのネットワークノード（以下、単にノードという）１００（１００Ａ〜１００Ｃ）がネットワーク１１０を介して接続される。各ノード１００Ａ〜１００Ｃは、ノード全体の処理を行うＣＰＵ１０１と、ネットワーク１１０に接続する全てのノード１００Ａ〜１００Ｃのデータを格納するメインメモリ１０２と、ネットワーク１１０との通信を行うネットワークインタフェース１０３と、がアドレス／データバスを介して相互に接続される。 (Communication in the conventional control system)
FIG. 7 is a diagram schematically showing a conventional example of the configuration of a control system having a real-time network. In this example, in the control system, three network nodes (hereinafter simply referred to as nodes) 100 (100A to 100C) such as information processing terminals such as personal computers and repeaters are connected via a network 110. Each of the nodes 100A to 100C includes a CPU 101 that performs processing of the entire node, a main memory 102 that stores data of all the nodes 100A to 100C connected to the network 110, and a network interface 103 that performs communication with the network 110. They are connected to each other via an address / data bus.

図８は、ノードのメインメモリ内のデータ構成の一例を示す図である。メインメモリ１０２は、取り扱うデータにしたがってノード１００ごとに領域が分割される。その各ノード１００に対するメインメモリ１０２の割り当ての大きさは、全てのノード１００のメインメモリ１０２間で同じ大きさになっている。図に示されるように、各ノード１００のメインメモリ１０２のアドレス「００００００００」〜「０００００ＦＦＦ」には、ノード１００Ａのデータを格納するための領域が割り当てられており、アドレス「００００１０００」〜「００００３ＦＦＦ」には、ノード１００Ｂのデータを格納するための領域が割り当てられており、アドレス「００００４０００」〜「００００５ＦＦＦ」には、ノード１００Ｃのデータを格納するための領域が割り当てられている。これによって、各ノード１００Ａ〜１００Ｃのメインメモリ１０２間ではデータの共有がなされる。 FIG. 8 is a diagram illustrating an example of a data configuration in the main memory of the node. The area of the main memory 102 is divided for each node 100 according to data to be handled. The size of the allocation of the main memory 102 to each node 100 is the same among the main memories 102 of all the nodes 100. As shown in the figure, an area for storing data of the node 100A is allocated to addresses “0000 0000” to “0000 0FFF” of the main memory 102 of each node 100, and addresses “0000 1000” to An area for storing data of the node 100B is allocated to “0000 3FFF”, and an area for storing data of the node 100C is allocated to addresses “0000 4000” to “0000 5FFF”. Yes. As a result, data is shared between the main memories 102 of the nodes 100A to 100C.

このような構成のノード１００におけるデータの通信処理について説明する。最初に、リンクスキャンタイムについて説明する。図９は、リンクスキャンタイムの概要を示す図である。この図に示されるように、ネットワーク１１０に接続されるノード１００Ａ〜１００Ｃが、ネットワーク１１０上で送受信するデータを予め決めておき、そのデータを所定の周期で交信することで、リアルタイム性を確保している。このデータを交信する所定の周期のことをリンクスキャンタイムという。 Data communication processing in the node 100 having such a configuration will be described. First, the link scan time will be described. FIG. 9 is a diagram showing an outline of the link scan time. As shown in this figure, the nodes 100A to 100C connected to the network 110 determine data to be transmitted / received on the network 110 in advance, and exchange the data at a predetermined cycle to ensure real-time performance. ing. A predetermined cycle for communicating this data is called a link scan time.

つぎに、データの送受信方法について説明する。図１０は、リアルタイムネットワークでの通信時におけるＣＰＵとメインメモリの動作の概略を示す図である。この図において、横軸は時間を表している。また、この図では、ネットワークに３つのノードＳ，Ｔ，Ｕが接続されており、それぞれがリンクスキャンタイム中にデータｓ（ｎ），ｔ（ｎ），ｕ（ｎ）を送信し、相互に同期を取っているものとする。ここで、ｎは自然数を示し、リンクスキャンの回数を示している。さらに、この図１０では、ノードＵでのデータ通信時におけるＣＰＵ１０１とメインメモリ１０２の動作を示している。 Next, a data transmission / reception method will be described. FIG. 10 is a diagram showing an outline of the operation of the CPU and the main memory during communication in the real-time network. In this figure, the horizontal axis represents time. Also, in this figure, three nodes S, T, and U are connected to the network, and each transmits data s (n), t (n), and u (n) during the link scan time. Assume synchronization. Here, n represents a natural number and represents the number of link scans. Further, FIG. 10 shows operations of the CPU 101 and the main memory 102 during data communication at the node U.

まず、リンクスキャンの１周期の間に、ＣＰＵ１０１は、ネットワークインタフェース１０３から他ノードＳからのデータｓ（ｎ）の受信通知を受けると、メインメモリ１０２のノードＳに割り当てられた領域へデータｓ（ｎ）の転送処理を行う。続いて、ネットワークインタフェース１０３から他ノードＴからのデータｔ（ｎ）の受信通知を受けると、メインメモリ１０２のノードＴに割り当てられた領域へデータｔ（ｎ）の転送処理を行う。これにより、他ノードＳ，Ｔのデータがメインメモリ１０２の所定の領域に書込まれる。 First, during one cycle of link scan, when the CPU 101 receives a reception notification of data s (n) from another node S from the network interface 103, the data s ( The transfer process of n) is performed. Subsequently, when the reception notification of the data t (n) from the other node T is received from the network interface 103, the data t (n) is transferred to the area allocated to the node T in the main memory 102. As a result, the data of the other nodes S and T are written in a predetermined area of the main memory 102.

その後、ＣＰＵ１０１は、メインメモリ１０２の自ノードＵに割り当てられた領域に格納されている自ノードＵのデータｕ（ｎ）を操作し、ネットワークインタフェース１０３に渡す。ネットワークインタフェース１０３では、渡されたデータｕ（ｎ）をネットワーク１１０で流れる形式のデータに変換して、ネットワークを介して他ノードＳ，Ｔに送信する処理を行う。 Thereafter, the CPU 101 operates the data u (n) of the own node U stored in the area allocated to the own node U of the main memory 102 and passes it to the network interface 103. The network interface 103 converts the passed data u (n) into data in a format that flows on the network 110 and transmits the data to other nodes S and T via the network.

そして、最後にネットワークでの作業以外のデータ処理（以下、その他の作業処理という）を行う。このように、ＣＰＵ１０１は、ネットワークを流れるデータとメインメモリ１０２との間の転送処理を行うために、ネットワークにデータが流れている間は、ＣＰＵ１０１はデータの転送処理に追われることになる。そして、このデータ転送処理は、リンクスキャンタイムごとに実行される。これにより、各ノードＳ〜Ｕは、データの転送が完了した時点で、それぞれのメインメモリ１０２が全く同じデータを持つことになり、その時間でのデータの正しさが保証される。また、各ノードＳ〜Ｕ間で時間によってデータの値が異なる、送信したデータが既に受け取られたかどうかわからない、というような問題は発生せず、何回目のリンクスキャンのデータかということが明確になり、リアルタイム性が確保される。 Finally, data processing other than work on the network (hereinafter referred to as other work processing) is performed. Thus, since the CPU 101 performs transfer processing between data flowing through the network and the main memory 102, the CPU 101 is chased by data transfer processing while data is flowing through the network. This data transfer process is executed every link scan time. As a result, each of the nodes S to U has exactly the same data at the time when the data transfer is completed, and the correctness of the data at that time is guaranteed. In addition, there is no problem that the data values differ between the nodes S to U depending on the time, and it is not known whether the transmitted data has already been received. Thus, real-time performance is ensured.

しかし、この図１０で示されるように、従来のリアルネットワークでの通信においては、データ量が２倍になると、処理時間も２倍必要になり、その結果リンクスキャンタイムも２倍必要になってしまう。また、その他の作業処理では、ネットワークでの作業以外のデータ処理を行う必要があり、ある程度の余裕が必要となるので、この時間を削ることはできない。このように、従来のリアルネットワークでの通信では、ＣＰＵ１０１にかかる負荷は、データ量の増大とともに増大していく傾向にあり、それにつれてリンクスキャンタイムも長くなっていた。 However, as shown in FIG. 10, in the communication in the conventional real network, when the data amount is doubled, the processing time is also doubled, and as a result, the link scan time is also doubled. End up. Further, in other work processes, it is necessary to perform data processes other than work on the network, and a certain amount of margin is required, so this time cannot be reduced. As described above, in the communication on the conventional real network, the load on the CPU 101 tends to increase as the amount of data increases, and the link scan time also increases accordingly.

また、図１０の１回目のリンクスキャンタイムのその他の作業処理では、ＣＰＵ１０１は受信したデータｓ（１），ｔ（１）を用いた処理は何も行っていない。しかし、２回目のリンクスキャンタイムでは、メインメモリ１０２に受信したデータのうちデータｓ（２）のみを用いて処理を行っている。また、３回目のリンクスキャンタイムでは、受信したデータのうちデータｔ（３）のみを用いて処理を行うとともに、つぎの（４回目の）リンクスキャンタイムで送信するデータｕ（４）の処理を行っている。そして、４回目のリンクスキャンタイムでは再び受信したデータに対して何の処理も行われていない。このように、メインメモリ１０２に転送したデータの全てがＣＰＵ１０１による処理に用いられるわけではなく、一部しか使用されない。そのために、毎回メインメモリ１０２にデータを転送することは無駄が多かった。 Further, in the other work processing of the first link scan time in FIG. 10, the CPU 101 does not perform any processing using the received data s (1), t (1). However, at the second link scan time, processing is performed using only the data s (2) among the data received in the main memory 102. In the third link scan time, processing is performed using only the data t (3) among the received data, and processing of data u (4) transmitted at the next (fourth) link scan time is performed. Is going. In the fourth link scan time, no processing is performed on the received data again. Thus, not all of the data transferred to the main memory 102 is used for processing by the CPU 101, but only a part is used. Therefore, it is wasteful to transfer data to the main memory 102 every time.

実施の形態．
制御対象である被制御機器と接続されるプログラマブルコントローラなどの制御装置がネットワークを介して接続される制御システムにおいて、制御装置の中には、高い精度で制御を行わなければならないものもあれば、低い精度で制御を行えばよいものもある。たとえば、この精度の観点からは、高い精度で制御を行わなければならないものほど、その制御に必要なデータを短い周期で更新する必要があるが、低い精度で制御を行えばよいものでは、その制御に必要なデータの更新周期を長くしても構わない。 Embodiment.
In a control system in which a control device such as a programmable controller connected to a controlled device to be controlled is connected via a network, some control devices must be controlled with high accuracy. Some may be controlled with low accuracy. For example, from this point of view of accuracy, the data that needs to be controlled with high accuracy needs to be updated with a short period of time. You may lengthen the update period of the data required for control.

また、上述した図１０に示されるように、メインメモリに転送されたデータの全てがＣＰＵによる処理に使用されているわけではない。そのため、ＣＰＵによって使用される頻度に応じて、メインメモリへのデータの転送を行うようにしてもよい。 Further, as shown in FIG. 10 described above, not all data transferred to the main memory is used for processing by the CPU. For this reason, data may be transferred to the main memory according to the frequency used by the CPU.

そこで、この実施の形態では、ネットワークに接続される他ノードとのデータの通信を、ＣＰＵを介さずに行い、リアルタイムでデータを保持するネットワーク用バッファメモリをノードに備える構成とし、また、たとえばＣＰＵによる処理時にデータが必要な周期などの各ノードに応じた所定の周期で、各ノードのデータをネットワーク用バッファメモリとメインメモリとの間で、ＣＰＵを介さずに転送するようにしている。たとえば、高い精度で制御を行う必要があるデータほど、短い周期でメインメモリに格納し、低い精度で制御を行えばよいデータほど長い周期でメインメモリに格納すればよい。この周期的に更新を行うデータとしては、被制御機器の制御を行うための入力データや出力データなどの制御データを例示することができるが、他のデータであってもよい。 Therefore, in this embodiment, data communication with other nodes connected to the network is performed without going through the CPU, and a network buffer memory that holds data in real time is provided in the node. The data of each node is transferred between the network buffer memory and the main memory without passing through the CPU at a predetermined cycle corresponding to each node such as a cycle in which data is required during the processing of the above. For example, data that needs to be controlled with high accuracy may be stored in the main memory in a short cycle, and data that needs to be controlled with low accuracy may be stored in the main memory with a long cycle. Examples of the data that is periodically updated include control data such as input data and output data for controlling the controlled device, but may be other data.

図１は、この発明が適用されるリアルタイムネットワークを用いた制御システムの構成を模式的に示す図である。この図１の例では、制御システムは、パーソナルコンピュータなどの情報処理端末や中継器などの３つのノード１０（１０Ａ〜１０Ｃ）がネットワーク３０を介して接続される。この図１では、ノード１０Ａのみに内部構成が示されているが、他のノード１０Ｂ，１０Ｃも同様の構成を有している。また、このノード１０が、この発明によるデータ転送制御装置に該当する。 FIG. 1 is a diagram schematically showing a configuration of a control system using a real-time network to which the present invention is applied. In the example of FIG. 1, in the control system, three nodes 10 (10 A to 10 C) such as an information processing terminal such as a personal computer and a repeater are connected via a network 30. In FIG. 1, only the node 10A has an internal configuration, but the other nodes 10B and 10C also have the same configuration. The node 10 corresponds to the data transfer control device according to the present invention.

各ノード１０Ａ〜１０Ｃは、ＣＰＵ１１と、メインメモリ１２と、ネットワークインタフェース１３と、ネットワーク用バッファメモリ１４と、バッファメモリ用ＤＭＡコントローラ１５と、ＤＭＡコントローラ１６と、ＤＭＡ起動タイミングカウンタ１７と、を備える。 Each of the nodes 10 A to 10 C includes a CPU 11, a main memory 12, a network interface 13, a network buffer memory 14, a buffer memory DMA controller 15, a DMA controller 16, and a DMA activation timing counter 17.

ＣＰＵ１１は、自ノード１０全体の処理を行い、メインメモリ１２は、ネットワーク３０に接続する全てのノード１０Ａ〜１０Ｃのデータを格納する。データとしては、たとえば、ノードに接続される被制御機器を制御するためのデータや、被制御機器から出力されるデータなどを例示することができる。ネットワークインタフェース１３は、メインメモリ１２とネットワーク３０との間でデータの送受信を行う。ここで、ＣＰＵ１１は、特許請求の範囲における中央演算処理手段に対応し、メインメモリ１２は、同じく主記憶手段に対応している。 The CPU 11 performs processing for the entire node 10, and the main memory 12 stores data of all the nodes 10 A to 10 C connected to the network 30. Examples of data include data for controlling a controlled device connected to a node, data output from the controlled device, and the like. The network interface 13 transmits and receives data between the main memory 12 and the network 30. Here, the CPU 11 corresponds to the central processing means in the claims, and the main memory 12 also corresponds to the main storage means.

ネットワーク用バッファメモリ１４は、他ノードからのデータをリンクスキャンタイムごとに全て格納し、ＣＰＵ１１によって処理され、他ノードに所定の周期ごとに転送されるデータも格納する。このネットワーク用バッファメモリ１４は、ネットワーク３０に接続されるノード１０Ａ〜１０Ｃのそれぞれに対して、データを格納する領域が設けられている。このネットワーク用バッファメモリ１４は、従来例の図８で示したメインメモリの構成と同様であり、これまではネットワークインタフェースで他ノードからのデータを受信すると、直接にＣＰＵがメインメモリに転送していたものを、後述するバッファメモリ用ＤＭＡコントローラ１５によって、一旦このネットワーク用バッファメモリ１４内に格納するようにしている。なお、バッファメモリ用ＤＭＡコントローラ１５には、内部にレジスタを有し、その中に、他のノード１０から受信したデータを、ネットワーク用バッファメモリ１４内のどのアドレスに転送するか、またはネットワーク用バッファメモリ１４内のどのアドレスのデータをどのノード１０に転送するかを示すネットワークデータ転送設定情報も格納される。なお、このネットワーク用バッファメモリ１４は、特許請求の範囲におけるネットワーク用一時記憶手段に対応する。 The network buffer memory 14 stores all data from other nodes every link scan time, and also stores data that is processed by the CPU 11 and transferred to other nodes at predetermined intervals. The network buffer memory 14 is provided with an area for storing data for each of the nodes 10 A to 10 C connected to the network 30. The network buffer memory 14 has the same configuration as that of the main memory shown in FIG. 8 of the conventional example. Until now, when data from another node is received through the network interface, the CPU directly transfers it to the main memory. The data is temporarily stored in the network buffer memory 14 by a buffer memory DMA controller 15 described later. Note that the buffer memory DMA controller 15 has an internal register in which data received from another node 10 is transferred to which address in the network buffer memory 14 or the network buffer. Network data transfer setting information indicating which address data in the memory 14 is transferred to which node 10 is also stored. The network buffer memory 14 corresponds to the temporary network storage means in the claims.

図２は、ネットワーク用バッファメモリ内のデータ構成の一例を示す図である。ネットワーク用バッファメモリ１４は、取り扱うデータにしたがってノード１０ごとに領域が分割され、そのメモリの割り当ての大きさは、全てのノード１０Ａ〜１０Ｃのネットワーク用バッファメモリ１４間で同じ大きさになっている。図に示されるように、各ノード１０Ａ〜１０Ｃのネットワーク用バッファメモリ１４のアドレス「００００００００」〜「０００００ＦＦＦ」には、ノード１０Ａのデータを格納するための領域が割り当てられており、アドレス「００００１０００」〜「００００３ＦＦＦ」には、ノード１０Ｂのデータを格納するための領域が割り当てられており、アドレス「００００４０００」〜「００００５ＦＦＦ」には、ノード１０Ｃのデータを格納するための領域が割り当てられている。これによって、各ノード１０Ａ〜１０Ｃのネットワーク用バッファメモリ１４間ではデータの共有がなされる。 FIG. 2 is a diagram illustrating an example of a data configuration in the network buffer memory. The network buffer memory 14 is divided into areas for each node 10 according to data to be handled, and the size of the memory allocation is the same among the network buffer memories 14 of all the nodes 10A to 10C. . As shown in the figure, an area for storing data of the node 10A is allocated to addresses “0000 0000” to “0000 0FFF” of the network buffer memory 14 of each of the nodes 10A to 10C. An area for storing the data of the node 10B is allocated to “0000 1000” to “0000 3FFF”, and an area for storing the data of the node 10C is allocated to the addresses “0000 4000” to “0000 5FFF”. Is assigned. As a result, data is shared between the network buffer memories 14 of the nodes 10A to 10C.

バッファメモリ用ＤＭＡコントローラ１５は、ネットワークインタフェース１３で受信したデータをネットワーク用バッファメモリ１４に転送する。このとき、バッファメモリ用ＤＭＡコントローラ１５の内部レジスタに格納されたネットワークデータ転送設定情報に基づいて、受信したデータの送信元（ノード１０）に対応したネットワーク用バッファメモリ１４の所定の領域に、データを格納する。このバッファメモリ用ＤＭＡコントローラ１５は、ＣＰＵ１１を介さずにデータをネットワーク用バッファメモリ１４に転送するものであり、ネットワーク用バッファメモリ専用に設けられたデータ転送機能である。このバッファメモリ用ＤＭＡコントローラ１５により、ＣＰＵ１１による毎周期のデータの転送が行われず、ＣＰＵ１１は別の処理を実行できるようになる。なお、このバッファメモリ用ＤＭＡコントローラ１５は、特許請求の範囲における一時記憶手段用転送制御手段に対応している。 The buffer memory DMA controller 15 transfers the data received by the network interface 13 to the network buffer memory 14. At this time, based on the network data transfer setting information stored in the internal register of the buffer memory DMA controller 15, the data is stored in a predetermined area of the network buffer memory 14 corresponding to the transmission source (node 10) of the received data. Is stored. This buffer memory DMA controller 15 transfers data to the network buffer memory 14 without going through the CPU 11, and has a data transfer function provided exclusively for the network buffer memory. The buffer memory DMA controller 15 does not transfer data every cycle by the CPU 11, and the CPU 11 can execute another process. The buffer memory DMA controller 15 corresponds to the temporary storage means transfer control means in the claims.

ＤＭＡコントローラ１６は、ＤＭＡ起動タイミングカウンタ１７からの制御信号に基づいて、ネットワーク用バッファメモリ１４に格納されるデータをメインメモリ１２に転送する。 The DMA controller 16 transfers data stored in the network buffer memory 14 to the main memory 12 based on a control signal from the DMA activation timing counter 17.

ＤＭＡ起動タイミングカウンタ１７は、内部にレジスタを有し、その中に、リンクスキャンの何回目ごとに、ネットワーク用バッファメモリ１４からメインメモリ１２にデータを転送するかを示す転送設定情報を格納し、この転送設定情報に基づいて、ＤＭＡコントローラ１６を起動する。また、ＤＭＡ起動タイミングカウンタ１７は、転送タイミングが発生すると、割り込み信号を使って、データの転送が発生したことと、ＤＭＡコントローラ１６がメインメモリ１２を使用するために、ＣＰＵ１１によるメインメモリ１２の使用を禁じることを示す割り込み信号をＣＰＵ１１に伝える。なお、ＤＭＡコントローラ１６とＤＭＡ起動タイミングカウンタ１７は、特許請求の範囲における転送制御手段に対応し、転送タイミングは、同じく転送周期に対応している。 The DMA activation timing counter 17 has a register therein, and stores therein transfer setting information indicating how many times the link scan is to be performed to transfer data from the network buffer memory 14 to the main memory 12. Based on this transfer setting information, the DMA controller 16 is activated. Further, when the transfer timing occurs, the DMA start timing counter 17 uses the interrupt signal to transfer data, and because the DMA controller 16 uses the main memory 12, the CPU 11 uses the main memory 12. An interrupt signal indicating prohibition is transmitted to the CPU 11. The DMA controller 16 and the DMA activation timing counter 17 correspond to the transfer control means in the claims, and the transfer timing also corresponds to the transfer cycle.

図３は、転送設定情報の一例を示す図であり、図４は、メインメモリとネットワーク用バッファメモリとのデータの割り当て状態の詳細を示す図である。図３に示されるように、転送設定情報は、ネットワーク用バッファメモリ１４とメインメモリ１２との間でデータを転送する周期を定める「転送タイミング」と、転送タイミングが発生した場合に、データの転送先または転送元のネットワーク用バッファメモリ１４のアドレスを示す「バッファアドレス」と、データの転送元または転送先のメインメモリ１２のアドレスを示す「メインメモリアドレス」と、データの転送方向を示す「転送方向」と、データの転送量を示す「転送データ量」と、を含む。なお、転送タイミングは、リンクスキャンタイムの何周期ごとに転送を行うかを示すものである。 FIG. 3 is a diagram illustrating an example of the transfer setting information, and FIG. 4 is a diagram illustrating details of data allocation states between the main memory and the network buffer memory. As shown in FIG. 3, the transfer setting information includes a “transfer timing” that determines a cycle for transferring data between the network buffer memory 14 and the main memory 12, and data transfer when the transfer timing occurs. "Buffer address" indicating the address of the destination or transfer source network buffer memory 14, "Main memory address" indicating the address of the data transfer source or transfer destination main memory 12, and "Transfer" indicating the data transfer direction "Direction" and "transfer data amount" indicating the data transfer amount. The transfer timing indicates every cycle of the link scan time for transfer.

また、図４に示されるように、ネットワーク用バッファメモリ１４には、ノード１０Ａのデータａは、アドレス０ｘ３８５０〜０ｘ３９ＢＦに格納され、ノード１０Ｂのデータｂは、アドレス０ｘ４１００〜０ｘ４１４Ｆに格納され、ノード１０Ｃのデータｃは、アドレス０ｘ４６３０〜０ｘ４６６Ｆに格納される。また、メインメモリ１２には、ノード１０Ａのデータａは、アドレス０ｘ００１０〜０ｘ００７Ｆに格納され、ノード１０Ｂのデータｂは、アドレス０ｘ０１００〜０ｘ０１４Ｆに格納され、ノード１０Ｃのデータｃは、アドレス０ｘ０２００〜０ｘ０２３Ｆに格納される。 As shown in FIG. 4, in the network buffer memory 14, the data a of the node 10A is stored at addresses 0x3850 to 0x39BF, and the data b of the node 10B is stored at addresses 0x4100 to 0x414F. Is stored at addresses 0x4630 to 0x466F. In the main memory 12, the data a of the node 10A is stored at addresses 0x0010 to 0x007F, the data b of the node 10B is stored at addresses 0x0100 to 0x014F, and the data c of the node 10C is stored at addresses 0x0200 to 0x023F. Stored.

この図４に示されるようなメインメモリ１２とネットワーク用バッファメモリ１４とのデータの割り当ての場合の転送設定情報が図３に示されている。すなわち、図３の転送設定情報において、行３０１に格納されるデータは、ノード１０Ａのデータａに対する転送設定情報であり、行３０２に格納されるデータは、ノード１０Ｂのデータｂに対する転送設定情報であり、行３０３に格納されるデータは、ノード１０Ｃのデータｃに対する転送設定情報である。ただし、この図３と図４に示される例はノード１０Ｃの設定であって、ノード１０Ａ，１０Ｂでは、それぞれの設定がなされる。 FIG. 3 shows transfer setting information in the case of data allocation between the main memory 12 and the network buffer memory 14 as shown in FIG. That is, in the transfer setting information of FIG. 3, the data stored in the row 301 is the transfer setting information for the data a of the node 10A, and the data stored in the row 302 is the transfer setting information for the data b of the node 10B. Yes, the data stored in the row 303 is transfer setting information for the data c of the node 10C. However, the examples shown in FIGS. 3 and 4 are the settings of the node 10C, and the respective settings are made in the nodes 10A and 10B.

さらに詳細には、行３０１に示される内容は、ネットワーク用バッファメモリ１４のアドレス０ｘ３８５０から６０ｈの転送データ量のデータを、メインメモリ１２のアドレス０ｘ００１０に転送タイミング１で転送することを示している。また、行３０２に示される内容は、ネットワーク用バッファメモリ１４のアドレス０ｘ４１００から３０ｈの転送データ量のデータを、メインメモリ１２のアドレス０ｘ０１００に転送タイミング３で転送することを示している。さらに、行３０３に示される内容は、メインメモリ１２のアドレス０ｘ０２００から４０ｈの転送データ量のデータを、ネットワーク用バッファメモリ１４のアドレス０ｘ４６３０に転送タイミング２で転送することを示している。この転送設定情報に示されるように、ネットワーク用バッファメモリ１４とメインメモリ１２との間のＣＰＵ１１を介さないデータの転送が行われる。 More specifically, the contents shown in the row 301 indicate that the data having the transfer data amount from the address 0x3850 to 60h in the network buffer memory 14 is transferred to the address 0x0010 in the main memory 12 at the transfer timing 1. Further, the contents shown in the row 302 indicate that the data of the transfer data amount from the address 0x4100 to 30h of the network buffer memory 14 is transferred to the address 0x0100 of the main memory 12 at the transfer timing 3. Further, the contents shown in the row 303 indicate that the data of the transfer data amount from the address 0x0200 to 40h of the main memory 12 is transferred to the address 0x4630 of the network buffer memory 14 at the transfer timing 2. As shown in the transfer setting information, data is transferred between the network buffer memory 14 and the main memory 12 without using the CPU 11.

以上の構成を有するノード１０において、ＣＰＵ１１と、メインメモリ１２と、ネットワーク用バッファメモリ１４と、バッファメモリ用ＤＭＡコントローラ１５と、ＤＭＡコントローラ１６と、ＤＭＡ起動タイミングカウンタ１７と、はそれぞれアドレス／データバスを介して相互に接続される。また、ＤＭＡコントローラ１６とネットワーク用バッファメモリ１４とは、アドレス／データバスを介して接続される。さらに、バッファメモリ用ＤＭＡコントローラ１５は、ネットワークインタフェース１３とネットワーク用バッファメモリ１４と、アドレス／データバスを介して接続される。また、ネットワークインタフェース１３とＤＭＡ起動タイミングカウンタ１７との間と、ＤＭＡ起動タイミングカウンタ１７とＤＭＡコントローラ１６との間で、制御信号がやり取りされ、ＤＭＡ起動タイミングカウンタ１７からＣＰＵ１１へ割り込み信号が出力される。 In the node 10 having the above configuration, the CPU 11, the main memory 12, the network buffer memory 14, the buffer memory DMA controller 15, the DMA controller 16, and the DMA start timing counter 17 are respectively address / data buses. Are connected to each other. The DMA controller 16 and the network buffer memory 14 are connected via an address / data bus. Further, the buffer memory DMA controller 15 is connected to the network interface 13 and the network buffer memory 14 via an address / data bus. Control signals are exchanged between the network interface 13 and the DMA activation timing counter 17, and between the DMA activation timing counter 17 and the DMA controller 16, and an interrupt signal is output from the DMA activation timing counter 17 to the CPU 11. .

ここで、ネットワーク用バッファメモリ１４とメインメモリ１２との間でデータ転送の周期をノード１０ごとに変化させることについて説明する。ＣＰＵ１１でネットワークのデータを扱うには、ネットワーク用バッファメモリ１４のデータをメインメモリ１２に転送する必要があるが、全てのデータを転送すると、図１０で示したように従来のリアルネットワークでの通信のように、ＣＰＵの負荷が大きくなってしまう。ところで、図１で、たとえばノード１０Ａ〜１０Ｃがプログラマブルコントローラなどの制御装置や、この制御装置によって制御される被制御機器で構成される場合を考える。また、データは、ノード１０Ａが処理するデータａ、ノード１０Ｂが処理するデータｂ、およびノード１０Ｃが処理するデータｃの３種類であるとする。そして、これらの３種類のデータａ，ｂ，ｃはそれぞれ異なった意味合いのデータであるものとする。たとえば、データａはモータの回転速度を示し、データｂはモータの温度を示し、データｃはモータの消費電流を示すものとする。 Here, changing the data transfer cycle between the network buffer memory 14 and the main memory 12 for each node 10 will be described. In order for the CPU 11 to handle the network data, it is necessary to transfer the data in the network buffer memory 14 to the main memory 12. However, when all the data is transferred, communication in the conventional real network as shown in FIG. As a result, the CPU load increases. By the way, in FIG. 1, for example, consider a case where the nodes 10A to 10C are configured by a control device such as a programmable controller or a controlled device controlled by the control device. The data is assumed to be of three types: data a processed by the node 10A, data b processed by the node 10B, and data c processed by the node 10C. These three types of data a, b, and c are data having different meanings. For example, it is assumed that data a indicates the rotation speed of the motor, data b indicates the temperature of the motor, and data c indicates the current consumption of the motor.

このとき、モータの回転速度は、短い時間で変化するため、できる限り早い周期でデータを取得する必要がある。一方、温度は変化が遅く、比較的遅い周期でデータを取得しても問題がない。そこで、それぞれのデータのメインメモリ１２へのデータの取得タイミングまたはメインメモリ１２からネットワーク用バッファメモリ１４へのデータ転送タイミングを、リンクスキャンの毎周期ではなく、２周期に１回、３周期に１回などのように重み付けを行って、重み付けに応じてデータの取得頻度または転送頻度を下げるようにした。たとえば、ここでは、図４に示されるように、データａに対しては転送頻度を「１」に設定し、データｂに対しては転送頻度を「３」に設定し、データｃに対しては転送頻度を「２」に設定したものとする。 At this time, since the rotation speed of the motor changes in a short time, it is necessary to acquire data at the fastest possible cycle. On the other hand, the temperature changes slowly and there is no problem even if data is acquired at a relatively slow cycle. Therefore, the data acquisition timing of each data to the main memory 12 or the data transfer timing from the main memory 12 to the network buffer memory 14 is not once every link scan, but once every two cycles. The frequency of data acquisition or transfer is reduced according to the weighting. For example, here, as shown in FIG. 4, the transfer frequency is set to “1” for data a, the transfer frequency is set to “3” for data b, and the data c is set to Assume that the transfer frequency is set to “2”.

図５は、この発明によるデータの転送方法の概念を模式的に示す図である。ここでは、ノード１０Ｃのメインメモリ１２とネットワーク用バッファメモリ１４の様子を示しており、図４の転送設定情報に基づいて転送が行われるものとする。リンクスキャンが開始される前には、メインメモリ１２にはデータは格納されていないものとする。また、ネットワーク用バッファメモリ１４はリンクスキャン開始前なので、ａ（０），ｂ（０），ｃ（０）となっている。 FIG. 5 is a diagram schematically showing the concept of the data transfer method according to the present invention. Here, the states of the main memory 12 and the network buffer memory 14 of the node 10C are shown, and it is assumed that transfer is performed based on the transfer setting information of FIG. It is assumed that no data is stored in the main memory 12 before the link scan is started. The network buffer memory 14 is a (0), b (0), and c (0) because the link scan is not yet started.

その後、リンクスキャンの１回目が開始されると、ネットワーク３０に接続されるノード１０Ａ，１０Ｂからデータａ（１），ｂ（１）がネットワークインタフェース１３を介して、バッファメモリ用ＤＭＡコントローラ１５によってネットワーク用バッファメモリ１４のそれぞれの領域に格納される。 Thereafter, when the first link scan is started, data a (1) and b (1) from the nodes 10A and 10B connected to the network 30 are networked by the buffer memory DMA controller 15 via the network interface 13. Is stored in each area of the buffer memory 14.

データａについては、図４の転送設定情報によって１周期ごとに転送が行われるので、ＤＭＡ起動タイミングカウンタ１７がＣＰＵ１１に割り込み信号を出力し、ＣＰＵ１１はメインメモリ１２の使用を中止する。その後、データａ（１）がネットワーク用バッファメモリ１４からメインメモリ１２へとＤＭＡコントローラ１６によって転送される。なお、このとき、データｂ（１），ｃ（１）は、転送設定情報における転送タイミングとなっていないので、ネットワーク用バッファメモリ１４からメインメモリ１２へのデータｂ（１）の転送と、メインメモリ１２からネットワーク用バッファメモリ１４へのデータｃ（１）の転送は行われない。以上により、１回目のリンクスキャンが終了する。 Since the data a is transferred every cycle according to the transfer setting information of FIG. 4, the DMA activation timing counter 17 outputs an interrupt signal to the CPU 11, and the CPU 11 stops using the main memory 12. Thereafter, the data a (1) is transferred from the network buffer memory 14 to the main memory 12 by the DMA controller 16. At this time, since the data b (1) and c (1) are not at the transfer timing in the transfer setting information, the transfer of the data b (1) from the network buffer memory 14 to the main memory 12 and the main Data c (1) is not transferred from the memory 12 to the network buffer memory 14. Thus, the first link scan is completed.

ついで、リンクスキャンの２回目が開始されると、１回目のリンクスキャンと同様に、データａ（２），ｂ（２）がネットワーク用バッファメモリ１４に格納される。また、ＣＰＵ１１からは自ノード１０Ｃに関係するデータｃ（２）が作成され、メインメモリ１２の対応する領域に格納される。 Next, when the second link scan is started, the data a (2) and b (2) are stored in the network buffer memory 14 as in the first link scan. Further, data c (2) related to the own node 10C is created from the CPU 11 and stored in a corresponding area of the main memory 12.

データａについては１周期ごとに転送が行われ、データｃについては２周期ごとに転送が行われるので、ＤＭＡ起動タイミングカウンタ１７がＣＰＵ１１に割り込み信号を出力し、ＣＰＵ１１はメインメモリ１２の使用を中止する。データａ（２）については、１回目のリンクスキャンと同様に、ネットワーク用バッファメモリ１４からメインメモリ１２へと転送される。また、データｃ（２）については、メインメモリ１２からネットワーク用バッファメモリ１４へとＤＭＡコントローラ１６によって転送される。このとき、データｂ（２）は、転送タイミングではないので、ネットワーク用バッファメモリ１４からメインメモリ１２へのデータ転送は行われない。以上により、２回目のリンクスキャンが終了する。 Since data a is transferred every cycle, and data c is transferred every two cycles, the DMA start timing counter 17 outputs an interrupt signal to the CPU 11, and the CPU 11 stops using the main memory 12. To do. The data a (2) is transferred from the network buffer memory 14 to the main memory 12 as in the first link scan. The data c (2) is transferred from the main memory 12 to the network buffer memory 14 by the DMA controller 16. At this time, since the data b (2) is not at the transfer timing, the data transfer from the network buffer memory 14 to the main memory 12 is not performed. Thus, the second link scan is completed.

さらに、リンクスキャンの３回目が開始されると、１回目のリンクスキャンと同様に、データａ（３），ｂ（３）がネットワーク用バッファメモリ１４に格納され、データｃ（２）がＣＰＵ１１からメインメモリ１２に格納される。その後、データａ（３）については１周期ごとに転送が行われ、データｂについては３周期ごとに転送が行われるので、ＤＭＡ起動タイミングカウンタ１７がＣＰＵ１１に割り込み信号を出力し、ＣＰＵ１１はメインメモリ１２の使用を中止する。そして、データａ（３），ｂ（３）がネットワーク用バッファメモリ１４からメインメモリ１２へ転送される。このとき、データｃ（３）については、転送タイミングではないので、メインメモリ１２からネットワーク用バッファメモリ１４へのデータ転送は行われない。以上により、３回目のリンクスキャンが終了する。 Further, when the third link scan is started, the data a (3) and b (3) are stored in the network buffer memory 14 and the data c (2) is received from the CPU 11 as in the first link scan. Stored in the main memory 12. Thereafter, the data a (3) is transferred every cycle, and the data b is transferred every three cycles. Therefore, the DMA activation timing counter 17 outputs an interrupt signal to the CPU 11, and the CPU 11 Stop using 12. Then, the data a (3) and b (3) are transferred from the network buffer memory 14 to the main memory 12. At this time, since the data c (3) is not at the transfer timing, the data transfer from the main memory 12 to the network buffer memory 14 is not performed. Thus, the third link scan is completed.

この後は、以上のように、データａについては、毎周期ごとにネットワーク用バッファメモリ１４からメインメモリ１２へのデータ転送が行われ、データｂについては、ｍを自然数とすると、周期３ｍごとにネットワーク用バッファメモリ１４からメインメモリ１２へのデータ転送が行われ、データｃについては、周期２ｍごとにメインメモリ１２からネットワーク用バッファメモリ１４へのデータ転送が行われる。 Thereafter, as described above, for data a, data is transferred from the network buffer memory 14 to the main memory 12 every cycle. For data b, if m is a natural number, the data is transferred every 3 m. Data transfer from the network buffer memory 14 to the main memory 12 is performed, and data c is transferred from the main memory 12 to the network buffer memory 14 every 2 m.

つぎに、ノード１０内のＣＰＵ１１、メインメモリ１２およびネットワーク用バッファメモリ１４の処理について説明する。図６は、この発明によるノード内の処理の様子を模式的に示す図である。なお、この説明では、ネットワークに３つのノードＳ，Ｔ，Ｕが接続されており、それぞれがリンクスキャンタイム中にデータｓ（ｎ），ｔ（ｎ），ｕ（ｎ）を送信し、相互に同期を取っているものとする。ここで、ｎは自然数を示し、リンクスキャンの回数を示している。また、図の横軸は時間を示している。 Next, processing of the CPU 11, the main memory 12, and the network buffer memory 14 in the node 10 will be described. FIG. 6 is a diagram schematically showing the state of processing in a node according to the present invention. In this description, three nodes S, T, and U are connected to the network, and each transmits data s (n), t (n), and u (n) during the link scan time. Assume synchronization. Here, n represents a natural number and represents the number of link scans. In addition, the horizontal axis of the figure indicates time.

各リンクスキャンタイムにおいて、ノードＳが所定のタイミングで自ノードのメインメモリ１２にあるデータｓ（ｎ）をネットワーク用バッファメモリ１４に転送し、さらにネットワークインタフェース１３がネットワークを介してノードＴ，Ｕに順に送信する。ついで、ノードＴも所定のタイミングで自ノードのメインメモリ１２にあるデータｔ（ｎ）をネットワーク用バッファメモリ１４に転送し、さらにネットワークインタフェース１３を介してノードＵ，Ｓに順に送信する。そして、ノードＵも所定のタイミングで自ノードのメインメモリ１２にあるデータｕ（ｎ）をネットワーク用バッファメモリ１４に転送し、さらにネットワークインタフェース１３を介してノードＳ，Ｔに順に送信する。 At each link scan time, the node S transfers the data s (n) in the main memory 12 of the own node to the network buffer memory 14 at a predetermined timing, and the network interface 13 further transmits to the nodes T and U via the network. Send in order. Next, the node T also transfers the data t (n) in the main memory 12 of its own node to the network buffer memory 14 at a predetermined timing, and further sequentially transmits it to the nodes U and S via the network interface 13. The node U also transfers the data u (n) in the main memory 12 of the node U to the network buffer memory 14 at a predetermined timing, and further transmits the data to the nodes S and T in order via the network interface 13.

これにより、図６に示されるノードＵでは、各リンクスキャンタイムにおいて、バッファメモリ用ＤＭＡコントローラ１５が、ネットワークインタフェース１３に到達したノードＳ，Ｔからのデータｓ（ｎ），ｔ（ｎ）をネットワーク用バッファメモリ１４に転送する。また、バッファメモリ用ＤＭＡコントローラ１５は、自ノードＵのデータｕ（ｎ）を、ネットワークインタフェース１３へ転送し、ネットワークインタフェース１３はデータｕ（ｎ）をネットワークに接続されるノードＳ，Ｔへと送信する。 Thereby, in the node U shown in FIG. 6, the buffer memory DMA controller 15 transmits the data s (n) and t (n) from the nodes S and T reaching the network interface 13 to the network at each link scan time. Transfer to the buffer memory 14. Further, the buffer memory DMA controller 15 transfers the data u (n) of the own node U to the network interface 13, and the network interface 13 transmits the data u (n) to the nodes S and T connected to the network. To do.

各リンクスキャンタイム内のネットワーク用バッファメモリに対するデータの送受信処理は、上述したようにバッファメモリ用ＤＭＡコントローラ１５によって行われるので、ＣＰＵ１１がその処理に追われることはない。そのため、データ転送中においても、ＣＰＵ１１はネットワークでの作業以外のその他の動作処理を実行することができる。 Since the transmission / reception process of data to / from the network buffer memory within each link scan time is performed by the buffer memory DMA controller 15 as described above, the CPU 11 does not follow the process. Therefore, even during data transfer, the CPU 11 can execute other operation processes other than work on the network.

１回目のリンクスキャンタイム中では、ノードＵのＣＰＵ１１は、受信したデータの処理を行わないので、ネットワーク用バッファメモリ１４からメインメモリ１２への転送処理が行われない。そのため、１回目のリンクスキャンタイム中では、ＣＰＵ１１は、空き時間が多く、ネットワークでの作業以外のその他の動作処理を実行することができる。 During the first link scan time, the CPU 11 of the node U does not process the received data, so the transfer process from the network buffer memory 14 to the main memory 12 is not performed. Therefore, during the first link scan time, the CPU 11 has a lot of idle time, and can execute other operation processes other than work on the network.

２回目のリンクスキャンタイム中では、ネットワーク用バッファメモリ１４中のノードＳに対応する領域からデータｓ（２）がメインメモリ１２へとＤＭＡコントローラによって転送される。そして、ＣＰＵ１１は、このデータｓ（２）を使用して所定の処理を実行する。なお、ＣＰＵ１１は、このデータｓ（２）を使用した処理以外の時間では、空き時間としてその他の動作処理を実行することが可能である。 During the second link scan time, the data s (2) is transferred from the area corresponding to the node S in the network buffer memory 14 to the main memory 12 by the DMA controller. Then, the CPU 11 executes a predetermined process using this data s (2). It should be noted that the CPU 11 can execute other operation processes as idle time at times other than the process using the data s (2).

３回目のリンクスキャンタイム中では、ネットワーク用バッファメモリ１４中のノードＴに対応する領域からデータｔ（３）がメインメモリ１２へとＤＭＡコントローラ１６によって転送される。そして、ＣＰＵ１１は、このデータｔ（３）を使用して所定の処理を実行する。なお、ＣＰＵ１１は、このデータｔ（３）を使用した処理以外の時間では、あき時間として、その他の動作処理を実行することが可能である。 During the third link scan time, the data t (3) is transferred from the area corresponding to the node T in the network buffer memory 14 to the main memory 12 by the DMA controller 16. The CPU 11 executes a predetermined process using the data t (3). Note that the CPU 11 can execute other operation processing as an open time in a time other than the processing using the data t (3).

４回目のリンクスキャンタイム中では、ＣＰＵ１１は、他ノードＳ，Ｔに送信するためのデータｕ（４）を生成する処理を行い、そのデータｕ（４）をメインメモリ１２の自ノードＵに割り当てられた領域に格納する。そして、ＤＭＡコントローラ１６は、メインメモリ１２中のデータｕ（４）をネットワーク用バッファメモリ１４のノードＵに割り当てられた領域に格納する。ここでも、ＣＰＵ１１は、データｕ（４）を生成する処理以外の時間では、空き時間として、その他の動作処理を実行することができる。 During the fourth link scan time, the CPU 11 performs processing for generating data u (4) to be transmitted to the other nodes S and T, and assigns the data u (4) to the own node U of the main memory 12. Store in the specified area. Then, the DMA controller 16 stores the data u (4) in the main memory 12 in an area assigned to the node U of the network buffer memory 14. Here again, the CPU 11 can execute other operation processes as idle time at times other than the process of generating the data u (4).

上記で示したように、バッファメモリ用ＤＭＡコントローラ１５とＤＭＡコントローラ１６を設けることによって、ネットワークを介したデータの転送処理をＣＰＵ１１が行うことがないので、その分、ＣＰＵ１１は他の処理を実行することができる。その結果、リンクスキャンタイムを短縮化することが可能である。 As described above, by providing the buffer memory DMA controller 15 and the DMA controller 16, the CPU 11 does not perform data transfer processing via the network, so the CPU 11 executes other processing accordingly. be able to. As a result, the link scan time can be shortened.

図１０に示した従来のノード内の処理に比して、図６に示されるこの実施の形態によるノード内の処理では、他ノードからのデータをネットワーク用バッファメモリ１４に格納し、このネットワーク用バッファメモリ１４に格納されたデータごとに所定の周期でメインメモリ１２にＤＭＡによって転送するようにしたので、メインメモリ１２へのデータの転送とメインメモリ１２からネットワーク用バッファメモリ１４へのデータの転送をＣＰＵ１１が処理することがないので、ＣＰＵ１１にかかる負荷を削減することができる。そして、従来、ＣＰＵが実行していたネットワークを用いたデータ転送処理に要した時間を他の処理に振り向けることができ、そのうちの余った時間を短縮化することも可能である。 Compared with the processing in the conventional node shown in FIG. 10, in the processing in the node according to this embodiment shown in FIG. 6, data from other nodes is stored in the network buffer memory 14, and the processing for this network is performed. Since the data stored in the buffer memory 14 is transferred to the main memory 12 by DMA at a predetermined cycle, the data is transferred to the main memory 12 and the data is transferred from the main memory 12 to the network buffer memory 14. Is not processed by the CPU 11, the load on the CPU 11 can be reduced. The time required for the data transfer processing using the network that has been conventionally executed by the CPU can be directed to other processing, and the remaining time can be shortened.

また、たとえばＣＰＵ１１がメインメモリ１２に転送したデータを用いる頻度に応じて、ネットワーク用バッファメモリ１４からメインメモリ１２へとデータを転送するようにすれば、メインメモリ１２へのデータ転送の無駄を省くこともできる。 Further, for example, if data is transferred from the network buffer memory 14 to the main memory 12 according to the frequency of using the data transferred by the CPU 11 to the main memory 12, waste of data transfer to the main memory 12 is eliminated. You can also

なお、上述した説明では、転送設定情報は、ネットワークに接続されるノード１０ごとに設定するようにしていた。しかし、ノード１０で処理されるデータは、１種類ではなく、複数種類ある場合も存在する。そこで、図３に示される転送設定情報において、各ノード１０に対して割り当てられた領域を、そのノード１０が扱うデータ種類の数にさらに分割して、分割した各領域をデータ種類に応じて割り当て、ノード種類とデータ種類に応じて転送タイミングを設定することも可能である。 In the above description, the transfer setting information is set for each node 10 connected to the network. However, there is a case where there are a plurality of types of data processed by the node 10 instead of one type. Therefore, in the transfer setting information shown in FIG. 3, the area allocated to each node 10 is further divided into the number of data types handled by the node 10, and each divided area is allocated according to the data type. It is also possible to set the transfer timing according to the node type and the data type.

この実施の形態によれば、ネットワークに接続される他ノードとの通信に使用されるデータを格納するネットワーク用バッファメモリ１４を設け、このネットワーク用バッファメモリ１４へのデータの転送処理を、ＤＭＡを用いて行うようにしたので、他ノードとの間のデータ転送をＣＰＵ１１が処理する必要がなくなり、ＣＰＵ１１にかかる負荷を従来に比して削減することができるという効果を有する。 According to this embodiment, a network buffer memory 14 for storing data used for communication with other nodes connected to the network is provided, and data transfer processing to the network buffer memory 14 is performed by DMA. Therefore, it is not necessary for the CPU 11 to process data transfer with other nodes, and the load on the CPU 11 can be reduced as compared with the prior art.

また、ネットワーク用バッファメモリ１４とメインメモリ１２との間のデータ転送は、データごとに予め設定された周期で、ＤＭＡを用いて行われるようにしたので、ＣＰＵ１１にかかる負荷を削減することができる。以上のように、従来ＣＰＵで実行していたネットワークでのデータ転送処理をＣＰＵ１１で行わないようにしたので、その分、ＣＰＵ１１全体の動作に余裕ができ、その他の動作処理に振り向けることができる。そして、余った時間を短縮化することができるため、リンクスキャンタイムも従来に比して短くすることができる。 In addition, since data transfer between the network buffer memory 14 and the main memory 12 is performed using DMA at a preset period for each data, the load on the CPU 11 can be reduced. . As described above, since the CPU 11 does not perform the data transfer process on the network that is conventionally executed by the CPU, the entire operation of the CPU 11 can be afforded and can be directed to other operation processes. . Since the surplus time can be shortened, the link scan time can also be shortened compared to the conventional case.

さらに、ＣＰＵ１１が処理する際に必要なデータのみをメインメモリ１２に転送することで、全てのデータをメインメモリ１２に転送する場合に比して、無駄を省き、効率のよいデータ転送を実現することができる。 Furthermore, by transferring only the data necessary for processing by the CPU 11 to the main memory 12, it is possible to reduce waste and realize efficient data transfer compared to the case where all data is transferred to the main memory 12. be able to.

以上のように、この発明にかかるデータ転送制御装置は、リアルタイムでデータの更新が必要なノードがネットワークを介して接続された制御システムに有用である。 As described above, the data transfer control device according to the present invention is useful for a control system in which nodes that require data update in real time are connected via a network.

この発明が適用されるリアルタイムネットワークを用いた制御システムの構成を模式的に示す図である。It is a figure which shows typically the structure of the control system using the real-time network to which this invention is applied. ネットワーク用バッファメモリ内のデータ構成の一例を示す図である。It is a figure which shows an example of the data structure in the buffer memory for networks. 転送設定情報の一例を示す図である。It is a figure which shows an example of transfer setting information. メインメモリとネットワーク用バッファメモリとのデータの割り当て状態の詳細を示す図である。It is a figure which shows the detail of the allocation state of the data of a main memory and the buffer memory for networks. この発明によるデータの転送方法の概念を模式的に示す図である。It is a figure which shows typically the concept of the transfer method of the data by this invention. この発明によるノード内の処理の様子を模式的に示す図である。It is a figure which shows typically the mode of the process in the node by this invention. リアルタイムネットワークを有する制御システムの構成の従来例を模式的に示す図である。It is a figure which shows typically the prior art example of a structure of the control system which has a real-time network. ノードのメインメモリ内のデータ構成の一例を示す図である。It is a figure which shows an example of the data structure in the main memory of a node. リンクスキャンタイムの概要を示す図である。It is a figure which shows the outline | summary of a link scan time. リアルタイムネットワークでの通信時におけるＣＰＵとメインメモリの動作の概略を示す図である。It is a figure which shows the outline of operation | movement of CPU and main memory at the time of communication in a real-time network.

Explanation of symbols

１０，１０Ａ〜１０Ｃノード
１１ＣＰＵ
１２メインメモリ
１３ネットワークインタフェース
１４ネットワーク用バッファメモリ
１５バッファメモリ用ＤＭＡコントローラ
１６ＤＭＡコントローラ
１７ＤＭＡ起動タイミングカウンタ
３０ネットワーク 10, 10A-10C Node 11 CPU
12 Main memory 13 Network interface 14 Buffer memory for network 15 DMA controller for buffer memory 16 DMA controller 17 DMA start timing counter 30 Network

Claims

A data transfer control device that transmits and receives data in a cycle of link scan with other nodes connected to the network, and performs arithmetic processing using the data,
A central processing means for performing calculations using data from the other nodes and generating data to be transmitted to the other nodes;
Main storage means for storing data used or generated by the central processing means in a storage area provided for each node connected to the network ;
In a storage area provided for each node connected to the network, the data received from the other node for each link scan period and the central processing unit are processed by the central processing unit, and the other node is subjected to a predetermined period. Data to be transmitted to the network, temporary storage means for storing the network,
Transfer control means for temporary storage means for transferring data received from other nodes connected to the network to the temporary storage means for network;
A transfer cycle that is set to a natural number multiple of the cycle of the link scan according to the frequency at which data is used by the central processing means or the frequency at which the data is generated is maintained for each node connected to the network Transfer control means for transferring the data for each node between the main storage means and the network temporary storage means based on the transfer setting information that has been made ;
A data transfer control device comprising:

The transfer setting information includes an address in the network temporary storage means and an address in the main storage means assigned to each node, a direction in which data is transferred, and how many times the transfer period is the link scan period . the data transfer control device according to claim 1, characterized in that it comprises a transfer timing indicating whether.

The transfer setting information includes an address in the temporary network storage means and an address in the main storage means assigned to each type of data to be stored, a direction in which data is transferred, and the transfer cycle of the link scan. 3. The data transfer control device according to claim 1 , further comprising a transfer timing indicating a multiple of the cycle.