JP4854604B2

JP4854604B2 - 半導体集積回路、それを搭載したカードおよびその動作方法

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Publication number: JP4854604B2
Application number: JP2007162213A
Authority: JP
Inventors: 裕一奥田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-06-20
Filing date: 2007-06-20
Publication date: 2012-01-18
Anticipated expiration: 2027-06-20
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Description

本発明は、半導体集積回路、それを搭載したカードおよびその動作方法に関するもので、特に通信距離が大きくなっても確実に動作するのに有益な技術に関する。

カード側に電源を持たないＩＣカードが普及しており、自動改札システム、電子マネー、物流管理等の様々な分野で、利用されている。このＩＣカードへの電源供給は、カードリーダー・カードライターと呼ばれる読み出し・書き込み装置からのＲＦ信号のＩＣカードのアンテナコイルによる受信、整流回路による整流で行っている。このＩＣカードは、ＲＦ給電される一方、ユニークな識別情報(ＩＤ情報)が内蔵不揮発性メモリに格納されるので、ＲＦＩＤカードと呼ばれる。

下記非特許文献１には、流通商品に取り付けられるＲＦＩＤのＣＭＯＳタグＩＣが記載されている。このタグＩＣは、ＣＭＯＳ全波整流回路、バンドギャップ基準電圧回路、昇圧回路、過電流保護回路、受信復調器、送信変調器、クロック生成電圧制御発振器、送受信制御ロジック、不揮発性メモリを含んでいる。ＣＭＯＳ全波整流回路は、リーダー・ライターから放出されたUHF搬送波から内部供給電圧VDDを生成して、昇圧回路は不揮発性メモリとしての強誘電体RAMへの動作供給電圧を供給している。

ＨｉｒｏｙｕｋｉＮａｋａｍｏｔｏｅｔａｌ， "ＡＰａｓｓｉｖｅＵＨＦＲＦＩｄｅｎｔｉｆｉｃａｔｉｏｎＣＭＯＳＴａｇＩＣＵｓｉｎｇＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭｉｎ０．３５−μｍＴｅｃｈｎｏｌｏｇｙ"，ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，ＶＯＬ．４２，ＮＯ．１，ＪＡＮＵＡＲＹ２００７，ＰＰ．１０１〜１０９．

本発明者等は本発明に先立って、ＲＦＩＤカードに搭載されるＲＦセキュアマイクロコンローラの開発に従事した。

図１は、本発明に先立って本発明者等によって開発されたＲＦセキュアマイクロコンローラのＩＣチップを搭載したＲＦＩＤカードを示す図である。図１のＲＦＩＤカードは、カードリーダー・カードライターからのＩＳＭ(産業、科学および医学)周波数帯域の１つである13.56MHzのＲＦ信号が供給される。従って、このＲＦＩＤカードは、13.56MHzのＲＦ信号を受信するアンテナコイルANTを有している。アンテナコイルANTの一端LAと他端LBとは、ＲＦセキュアマイクロコンローラのＩＣチップIC内部の全波整流回路の入力に接続される。

ＩＣチップICは、全波整流回路D1、D2、D3、D4、負荷変調器Ld_Mod、シャントレギュレータSh_Reg、中央処理ユニットCPU、不揮発性メモリユニットNVMUを含んでいる。ＩＣチップICは、更に平滑容量C1、過電圧保護ダイオードD7…D12、ダイオードD5、D6、ＡＳＫ復調器ASK_Demod、クロック発生器Clk_Genを含んでいる。

アンテナコイルANTの一端LAは全波整流回路の整流素子D1のアノードと整流素子D3のカソードに接続され、アンテナコイルANTの他端LBは全波整流回路の整流素子D2のアノードと整流素子D4のカソードとに接続されている。全波整流回路の整流素子D3、D4のアノードは接地電圧に接続され、整流素子D１、D2のカソードからの整流出力電圧はＩＣチップICの内部回路の動作電源電圧として利用される。カードリーダー・カードライターとＲＦＩＤカードとの距離の変化による動作電源電圧の変動を低減するために、シャントレギュレータSh_Regが配置されている。シャントレギュレータSh_Regは、抵抗R1、R2、R3、誤差増幅器EA、制御トランジスタQn1を含んでいる。分圧抵抗R2、R3の接続ノードに伝達される動作電源電圧の変動は誤差増幅器EAの非反転入力端子に供給され、誤差増幅器EAの反転入力端子に基準電圧Vrefが供給される。制御トランジスタQn1の制御ゲート入力端子には、誤差増幅器EAの出力電圧が供給される。基準電圧Vrefよりも分圧抵抗R2、R3の接続ノードの検出電圧が上昇すると、誤差増幅器EAの出力電圧が上昇する。すると、制御トランジスタQn1のドレイン電流による抵抗R1の電圧降下が増大して、分圧抵抗R2、R3の接続ノードの検出電圧が低下する。この負帰還制御によって、シャントレギュレータSh_Regの出力電圧は略安定な電圧に維持されることができる。

アンテナコイルANTの両端LA、LBの反対極性のＲＦ信号電圧がクロック発生器Clk_Genに供給され、クロック発生器Clk_Genから生成されたクロック信号が中央処理ユニットCPUされる。また、アンテナコイルANTの両端LA、LBの反対極性のＲＦ信号電圧が、ダイオードD5、D6を介してＡＳＫ復調器ASK_Demodに供給される。カードリーダー・カードライターからＲＦＩＤカードへのＡＳＫ変調信号がＡＳＫ復調器ASK_Demodにより、復調されることができる。尚、ＡＳＫは、Amplitude Shift Keyingの略であり、送受信は振幅変調・振幅復調により行われる。ＲＦＩＤカードの中央処理ユニットCPUからカードリーダー・カードライターへの送信は、負荷変調器Ld_Modにより実行される。負荷変調器Ld_Modは、ロードスイッチ素子としてのトランジスタQn2と電流制限用の抵抗R4とを含んでいる。ＲＦＩＤカードからカードリーダー・カードライターへの送信信号に応答して、ロードスイッチ素子としてのトランジスタQn2に流れる電流が変化する。ロードスイッチ素子Qn2の電流の変化は、全波整流回路D1、D2、D3、D4を介してアンテナコイルANTに伝達される。アンテナコイルANTの電流の変化は、アンテナコイルANTの磁界の変化としてカードリーダー・カードライターにより検出されることができる。

しかしながら、このＲＦセキュアマイクロコンローラのＩＣチップを搭載したＲＦＩＤカードを種々の分野での応用を検討している段階で、下記のような問題が明らかとなった。

それは、カードリーダー・カードライターとＲＦＩＤカードとの距離の増大により、ＲＦＩＤカードのアンテナコイルから取り出される電流が急激に低下することである。下記の表１は、アンテナコイルANTを等化電源で表現する場合のカードリーダー・カードライターとＲＦＩＤカードとの距離Dの変化による電圧V、出力抵抗R、出力最大電流Ｉの変化を示すものである。

この表１より、距離Dが100mm(10cm)を越えると、出力最大電流Ｉの値は5.1mA以下に減少することが理解できる。従って、距離Dの増大により、アンテナコイルから取り出される電流が急激に低下するものである。特に、自動改札システム、電子マネーの用途等では、大量の使用者が短時間で使用者のＲＦＩＤカードをカードリーダー・カードライターに近接させてデータの読み出し・書き込みを行う。従って、ＲＦＩＤカードはカードリーダー・カードライターとの距離Dが100mmを越えても、確実に動作することが望ましい。

また、図１のＲＦＩＤカードでは、カードリーダー・カードライターへの送信信号に応答するロードスイッチ素子としてのトランジスタQn2の電流変化によるアンテナコイルANTの磁界変化をシャントレギュレータSh_Regが小さくすると言う問題がある。すなわち、ロードスイッチ素子としてのトランジスタQn2の電流増加による全波整流回路の整流素子D１、D2のカソードからの整流出力電圧の低下により、シャントレギュレータSh_Regの分圧抵抗R2、R3の接続ノードの検出電圧が低下する。すると、誤差増幅器EAの出力電圧が低下して、制御トランジスタQn1のドレイン電流も低下する。従って、全波整流回路の整流素子D１、D2のカソードからのロードスイッチ素子としてのトランジスタQn2の電流とシャントレギュレータSh_Regの制御トランジスタQn1のドレイン電流との和は略一定となる。その結果、アンテナコイルANTの電流の変化が小さくなり、アンテナコイルANTの磁界変化としてカードリーダー・カードライターの検出信号が小さくなって読み出し・書き込み装置での読み取りエラーが発生すると言う問題が有った。

本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。従って、本発明の目的とするところは、通信距離が大きくなっても確実に動作することが可能なカード搭載用半導体集積回路を提供することにある。また、本発明の他の目的とするところは、読み出し・書き込み装置での読み取りエラーを低減することが可能なカード搭載用半導体集積回路を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。

即ち、本発明の代表的な半導体集積回路(IC)は、整流回路(D1…D4)と、スイッチドキャパシタ(SC1、SC2)と、スイッチドキャパシタ駆動回路(SC_DR1、SC_DR2)と、復調回路(ASK_Demod)と、内部回路(CPU、NVMU)とを具備する。前記スイッチドキャパシタは、前記整流回路から供給される前記出力整流電圧(Vout)を使用した複数のキャパシタへの直列充電と前記複数のキャパシタからの並列放電を実行する。それにより、前記スイッチドキャパシタでは、前記復調回路と前記内部回路への電源電圧(Vdd)の供給に際しての電流駆動能力が大きな状態に設定される(図２参照)。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、通信距離が大きくなっても確実に動作することが可能なカード搭載用半導体集積回路を提供することができる。

《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態による半導体集積回路(IC)は、整流回路(D1…D4)と、スイッチドキャパシタ(SC1、SC2)と、スイッチドキャパシタ駆動回路(SC_DR1、SC_DR2)と、復調回路(ASK_Demod)と、内部回路(CPU、NVMU)とを具備する。

前記整流回路には、読み出し・書き込み装置からのＲＦ受信信号が供給される。

前記スイッチドキャパシタには、前記整流回路からの出力整流電圧(Vout)が供給される。

前記スイッチドキャパシタ駆動回路は、前記ＲＦ受信信号に応答したスイッチ制御信号(Ckt1、Ckb1、Ckt2、Ckb2)を生成して該スイッチ制御信号により前記スイッチドキャパシタを駆動する。

前記復調回路は前記ＲＦ受信信号に含まれる変調信号を復調することで生成した復調信号を前記内部回路に供給する。

前記スイッチドキャパシタは、前記スイッチドキャパシタ駆動回路からの前記スイッチ制御信号に応答して前記整流回路から供給される前記出力整流電圧を使用した複数のキャパシタ(C11、C12;C21、C22)への直列充電と前記複数のキャパシタからの並列放電を実行する。それにより、前記スイッチドキャパシタでは、前記復調回路と前記内部回路への電源電圧(Vdd)の供給に際しての電流駆動能力が大きな状態に設定される(図２参照)。

前記実施の形態によれば、前記電源電圧の前記復調回路、前記内部回路への供給に際して前記複数のキャパシタからの前記並列放電による大きな駆動電流の供給が可能となる。従って、読み出し・書き込み装置との通信距離の増大によるＲＦＩＤカードのアンテナコイルからの電流の低下が発生しても、複数のキャパシタからの並列放電による大きな駆動電流が復調回路、内部回路に供給されることができる。その結果、通信距離が増大しても、前記復調回路は確実な復調動作を実行でき、前記内部回路は前記復調回路から供給された前記復調信号を確実に処理することが可能となる。

本発明の好適な実施の形態による半導体集積回路は、スイッチドキャパシタ電流駆動力増加ディスエーブル回路(SC_dis1、SC_dis2)を更に具備する。

前記内部回路は送信信号データ(TxData)を生成して該送信信号データを前記スイッチドキャパシタ電流駆動力増加ディスエーブル回路に供給する。

前記スイッチドキャパシタ電流駆動力増加ディスエーブル回路は、前記送信信号データに応答して、前記スイッチドキャパシタによる前記電源電圧の供給での前記電流駆動能力を前記大きな状態よりも小さな電流駆動能力に制御する。

前記好適な実施の形態によれば、前記送信信号データに応答した前記電源電圧の供給での前記電流駆動能力の変動は、前記整流回路の実効負荷の変動となる。整流回路の実効負荷の変動は、ＲＦＩＤカードのアンテナコイルの磁界の変化として読み出し・書き込み装置により確実に検出される。それによって、読み出し・書き込み装置での読み取りエラーを低減することが可能となる。

より好適な実施の形態による半導体集積回路では、前記スイッチドキャパシタはキャパシタ充電とキャパシタ放電とを交互に並列実行する第１と第２のスイッチドキャパシタ(SC1、SC2)を含む。

前記より好適な実施の形態によれば、前記並列実行により前記復調回路と前記内部回路とに供給される前記電源電圧のリップル成分を低減することが可能となる。

更により好適な実施の形態による半導体集積回路では、前記整流回路は前記読み出し・書き込み装置からの反対極性の一対のＲＦ受信信号が供給される全波整流回路(D1…D4)である。

具体的な一つの実施の形態による半導体集積回路では、前記復調回路は、ローパスフィルタ(LPF)と、ハイパスフィルタ(HPF)と、デコーダ(Decoder)と、出力ロジックラッチ(OLL)とを含む。前記復調回路の前記ローパスフィルタの入力には、前記全波整流回路からの前記出力整流電圧が供給される。前記ハイパスフィルタの入力には、前記ローパスフィルタの出力信号が供給される。前記デコーダは、前記ローパスフィルタの出力抵抗(R6)の両端の電圧の大小関係の弁別出力信号(Q、/Q)を出力する。出力ロジックラッチは、前記デコーダからの前記弁別出力信号に応答して、復調出力信号(Dout)を生成する(図６、図７参照)。

〔２〕本発明の別の観点の代表的な実施の形態によるカードは、読み出し・書き込み装置からのＲＦ受信信号が供給され前記読み出し・書き込み装置へのＲＦ送信信号を放出するアンテナ(ANT)と、半導体集積回路(IC)とを搭載する。

前記半導体集積回は、整流回路(D1…D4)と、スイッチドキャパシタ(SC1、SC2)と、スイッチドキャパシタ駆動回路(SC_DR1、SC_DR2)と、復調回路(ASK_Demod)と、内部回路(CPU、NVMU)とを具備する。

前記整流回路には、前記アンテナからの前記ＲＦ受信信号が供給される。

前記スイッチドキャパシタは、前記スイッチドキャパシタ駆動回路からの前記スイッチ制御信号に応答して前記整流回路から供給される前記出力整流電圧を使用した複数のキャパシタ(C11、C12;C21、C22)への直列充電と前記複数のキャパシタからの並列放電を実行する。それにより、前記スイッチドキャパシタでは、前記復調回路と前記内部回路への電源電圧(Vdd)の供給に際しての電流駆動能力が大きな状態に設定される (図２参照)。

〔３〕本発明の更に別の観点の代表的な実施の形態による半導体集積回路の動作方法は、半導体集積回路(IC)とアンテナ(ANT)とを準備する準備ステップを含む。

前記アンテナは、読み出し・書き込み装置からのＲＦ受信信号を受信して前記読み出し・書き込み装置へのＲＦ送信信号を送信する。

前記半導体集積回路は、整流回路(D1…D4)と、スイッチドキャパシタ(SC1、SC2)と、スイッチドキャパシタ駆動回路(SC_DR1、SC_DR2)と、復調回路(ASK_Demod)と、内部回路(CPU、NVMU)とを具備する。

前記整流回路には、前記アンテナからの前記ＲＦ受信信号が供給されることが可能である。

前記スイッチドキャパシタには、前記整流回路からの出力整流電圧(Vout)が供給されることが可能である。

前記スイッチドキャパシタ駆動回路は、前記アンテナでの前記ＲＦ受信信号に応答したスイッチ制御信号(Ckt1、Ckb1、Ckt2、Ckb2)を生成して該スイッチ制御信号により前記スイッチドキャパシタを駆動することが可能である。

前記復調回路は前記ＲＦ受信信号に含まれる変調信号を復調することで生成した復調信号を前記内部回路に供給することが可能である。

前記半導体集積回路の前記動作方法は、前記半導体集積回路と前記アンテナとを接続する接続ステップを含む。

前記スイッチドキャパシタは、前記アンテナでの前記ＲＦ受信信号に応答した前記スイッチドキャパシタ駆動回路からの前記スイッチ制御信号に応答して前記整流回路から供給される前記出力整流電圧を使用した複数のキャパシタ(C11、C12;C21、C22)への直列充電と前記複数のキャパシタからの並列放電を実行する。それにより、前記スイッチドキャパシタでは、前記復調回路と前記内部回路への電源電圧(Vdd)の供給に際しての電流駆動能力が大きな状態に設定される。

本発明の好適な実施の形態による半導体集積回路の動作方法は、前記内部回路から生成される送信信号データ(TxData)に前記スイッチドキャパシタを応答させて、前記スイッチドキャパシタによる前記電源電圧の供給での前記電流駆動能力を前記大きな状態よりも小さな電流駆動能力に変更する変更ステップを更に含む。

《実施の形態の説明》
次に、実施の形態について更に詳述する。

《ＲＦセキュアマイクロコンローラのＩＣチップの構成》
図２は、ＲＦＩＤカードに搭載するための本発明の１つの実施の形態によるＲＦセキュアマイクロコンローラのＩＣチップの構成を示す図である。図２のＲＦＩＤカードは、カードリーダー・カードライターからのＩＳＭ周波数帯域の１つである13.56MHzのＲＦ信号が供給される。従って、このＲＦＩＤカードは、13.56MHzのＲＦ信号を受信するアンテナコイルANTを有している。アンテナコイルANTの一端LAと他端LBとは、ＲＦセキュアマイクロコンローラのＩＣチップIC内部の全波整流回路の入力に接続される。

図２のＩＣチップICは、全波整流回路D1、D2、D3、D4、第1スイッチドキャパシタSC1、第2スイッチドキャパシタSC2、中央処理ユニットCPU、不揮発性メモリユニットNVMUを含んでいる。特に、中央処理ユニットCPUは、ＲＦＩＤカードのユニークな識別情報や使用者のパスワードを暗号化して不揮発性メモリユニットNVMUに書き込むことができる。また、中央処理ユニットCPUは、不揮発性メモリユニットNVMUに書き込まれた暗号化データを解読して電子決済等に利用することもできる。このＩＣチップICは、第1スイッチドキャパシタ駆動回路SC_DR1、第2スイッチドキャパシタ駆動回路SC_DR２、第1スイッチドキャパシタ電流駆動力増加ディスエーブル回路SC_dis1、第2スイッチドキャパシタ電流駆動力増加ディスエーブル回路SC_dis2を含んでいる。また、このＩＣチップICは、更に平滑容量C1、過電圧保護ダイオードD7…D12、ダイオードD5、D6、ＡＳＫ復調器ASK_Demod含んでいる。

全波整流回路D1、D2、D3、D4には、アンテナコイルANTを介してカードリーダー・カードライターからの13.56MHzのＲＦ受信信号が供給される。第1と第2のスイッチドキャパシタSC1、SC2には、全波整流回路D1、D2、D3、D4からの出力整流電圧Voutが供給される。第1と第2のスイッチドキャパシタ駆動回路SC_DR1、SC_DR２は、ＲＦ受信信号に応答したスイッチ制御信号Ckt1、Ckb1、Ckt2、Ckb2を生成してこのスイッチ制御信号Ckt1、Ckb1、Ckt2、Ckb2により第1と第2のスイッチドキャパシタSC1、SC2を駆動する。また、ＡＳＫ復調器ASK_Demodは、アンテナコイルANTで受信されたＲＦ受信信号に含まれるＡＳＫ変調信号を復調することで生成したＡＳＫ復調信号を内部回路の中央処理ユニットCPUに供給する。

スイッチドキャパシタSC1、2は、スイッチドキャパシタ駆動回路SC_DR1、２からのスイッチ制御信号Ckt1、Ckb1、Ckt2、Ckb2に応答して全波整流回路D1…D4からの出力整流電圧Voutを使用した複数のキャパシタC11、C12、C21、C22への直列充電と複数のキャパシタC11、C12、C21、C22からの並列放電を実行する。それにより、スイッチドキャパシタSC1、2では、ＡＳＫ復調器ASK_Demodと内部回路の中央処理ユニットCPU、不揮発性メモリユニットNVMUへの電源電圧Vddの供給に際しての電流駆動能力が大きな状態に設定されている。

《ＩＣチップによるカードリーダー・カードライターへの送信動作》
ＲＦセキュアマイクロコンローラのＩＣチップは、第1と第2のスイッチドキャパシタ電流駆動力増加ディスエーブル回路SC_dis1、SC_dis2を更に具備している。内部回路の中央処理ユニットCPUは送信信号データTxDataを生成してこの送信信号データTxDataをインバータINV0を介してスイッチドキャパシタ電流駆動力増加ディスエーブル回路SC_dis1、SC_dis2に供給する。スイッチドキャパシタ電流駆動力増加ディスエーブル回路SC_dis1、SC_dis2は、送信信号データTxDataに応答して、スイッチドキャパシタSC1、SC2による電源電圧Vddの供給での電流駆動能力を大きな状態よりも小さな電流駆動能力に制御する。この電源電圧Vddの供給での電流駆動能力の変動は、全波整流回路D1…D4の実効負荷の変動となる。全波整流回路D1…D4の実効負荷の変動は、ＲＦＩＤカードのアンテナコイルの磁界の変化としてカードリーダー・カードライターにより確実に検出される。それによって、カードリーダー・カードライターでの読み取りエラーを低減することが可能となる。

すなわち、第1スイッチドキャパシタ駆動回路SC_DR1はアンテナコイルANTの一端LAの一方の極性のＲＦ信号に応答して第1スイッチドキャパシタSC1にスイッチング動作を実行させ、第2スイッチドキャパシタ駆動回路SC_DR２はアンテナコイルANTの他端LBの他方の極性のＲＦ信号に応答して第2スイッチドキャパシタSC2にスイッチング動作を実行させる。

中央処理ユニットCPUの送信信号データTxDataのローレベル“0”に応答して第1と第2のスイッチドキャパシタ電流駆動力増加ディスエーブル回路SC_dis1、SC_dis2は、第1と第2のスイッチドキャパシタ駆動回路SC_DR1、SC_DR２の制御による第1と第2のスイッチドキャパシタSC1、SC2の電流駆動力増加を許容する。

中央処理ユニットCPUの送信信号データTxDataのハイレベル“1”に応答して第1と第2のスイッチドキャパシタ電流駆動力増加ディスエーブル回路SC_dis1、SC_dis2は、第1と第2のスイッチドキャパシタ駆動回路SC_DR1、SC_DR２の制御による第1と第2のスイッチドキャパシタSC1、SC2の電流駆動力増加を停止させる。

このように第1と第2のスイッチドキャパシタSC1、SC2は全波整流回路の整流素子D１、D2のカソードからの整流出力の電流駆動力増加を実行する一方、中央処理ユニットCPUからの送信信号データTxDataに応答して電流駆動力増加を停止する。従って、第1と第2のスイッチドキャパシタSC1、SC2の整流出力の電流駆動力増加の実行と停止により、アンテナコイルANTの実効負荷が変動する。その結果、スイッチドキャパシタSC1、SC2の動作変化によるアンテナコイルANTの実効負荷変動が、アンテナコイルANTの磁界の変化としてカードリーダー・カードライターにより検出されることができる。このようにして、送信信号データTxDataのレベル変化に応答したスイッチドキャパシタSC1、SC2の整流出力の電流駆動力増加の実行と停止とにより、カードリーダー・カードライターへの送信動作が可能となる。

《２個のスイッチドキャパシタによる充放電の並列実行》
第1と第2のスイッチドキャパシタSC1、SC2とは、アンテナコイルANTの両端LA、LBの反対極性のＲＦ信号に応答して、内部キャパシタへの整流電圧による充電と内部キャパシタからの放電による中央処理ユニットCPUや不揮発性メモリユニットNVMUへの電源電圧Vddの供給とを交互に並列実行する。

中央処理ユニットCPUからの送信信号データTxDataのローレベル“0”に応答して、第1と第2のスイッチドキャパシタSC1、SC2とは、２個の内部キャパシタへの直列充電と並列放電とを交互に並列実行することで電流駆動力増加を実行する。中央処理ユニットCPUからの送信信号データTxDataのハイレベル“1”に応答して、第1と第2のスイッチドキャパシタSC1、SC2とは、１個のみの内部キャパシタへの単独充電と単独放電とを交互に並列実行することで電流駆動力増加停止を実行する。

中央処理ユニットCPUからの送信信号データTxDataのローレベル“0”、ハイレベル“1”に応答する第1と第2のスイッチドキャパシタSC1、SC2の電流駆動力増加と電流駆動力増加停止により、アンテナコイルANTの実効負荷が変動する。スイッチドキャパシタSC1、SC2の動作変化によるアンテナコイルANTの実効負荷変動が、アンテナコイルANTの磁界の変化としてカードリーダー・カードライターにより検出されることができる。

《スイッチドキャパシタの回路構成、回路動作》
第1スイッチドキャパシタSC1は、キャパシタC11、C12、充電スイッチSW11、充電制御スイッチSW12、放電スイッチSW13、SW14、電流駆動力増加制御スイッチSW15を含んでいる。また、第2スイッチドキャパシタSC2も、キャパシタC21、C22、充電スイッチSW21、充電制御スイッチSW22、放電スイッチSW23、SW24、電流駆動力増加制御スイッチSW25を含んでいる。第1スイッチドキャパシタSC1の充電スイッチSW11と放電スイッチSW13とは、第1スイッチドキャパシタ駆動回路SC_DR1からの相補クロック信号Ckt１、Ckb1により駆動される。第1スイッチドキャパシタSC1の充電制御スイッチSW12、放電スイッチSW14、電流駆動力増加制御スイッチSW15は、第1スイッチドキャパシタ電流駆動力増加ディスエーブル回路SC_dis1からの相補ディスエーブル制御クロック信号Ckdisb1、Ckdist１により駆動される。第2スイッチドキャパシタSC2の充電スイッチSW21と放電スイッチSW23とは、第2スイッチドキャパシタ駆動回路SC_DR2からの相補クロック信号Ckt2、Ckb2により駆動される。第2スイッチドキャパシタSC2の充電制御スイッチSW22、放電スイッチSW24、電流駆動力増加制御スイッチSW25は、第2スイッチドキャパシタ電流駆動力増加ディスエーブル回路SC_dis2からの相補ディスエーブル制御クロック信号Ckdisb2、Ckdist2により駆動される。

送信信号データTxDataがローレベル“0”の場合には、第1と第2のスイッチドキャパシタSC1、SC2で２個のキャパシタC11、C12が直列充電されている間に２個のキャパシタC21、C２2からの並列放電が実行される。次のサイクルでは、２個のキャパシタC21、C２2が直列充電されている間に２個のキャパシタC11、C12からの並列放電が実行される。

送信信号データTxDataがハイレベル“1”の場合には、第1と第2のスイッチドキャパシタSC1、SC2で１個のキャパシタC11のみが単独充電されている間に１個のキャパシタC21からの単独放電が実行される。次のサイクルでは、１個のキャパシタC21のみが単独充電されている間に１個のキャパシタC11からの単独放電が実行される。送信信号データTxDataのローレベル“0”とハイレベル“1”の変化に応答した直列充電・並列放電と単独充電・単独放電の切り換えは、第1と第2のスイッチドキャパシタ電流駆動力増加ディスエーブル回路SC_dis1、SC_dis2による制御により実行される。

《CMOS構成のスイッチドキャパシタを含むＲＦセキュアマイクロコンローラ》
図３は、CMOS構成のスイッチドキャパシタを含む本発明の他の１つの実施の形態によるＲＦセキュアマイクロコンローラのＩＣチップの構成を示す図である。すなわち、図２のＩＣチップの第1スイッチドキャパシタSC1のスイッチSW11、SW12、SW13、SW14、SW15が、図３のＩＣチップではPMOSQp11、Qp12、Qp13、Qp14、NMOSQn15で構成されている。また、図２のＩＣチップの第2スイッチドキャパシタSC2のスイッチSW21、SW22、SW23、SW24、SW25が、図３のＩＣチップではPMOSQp21、Qp22、Qp23、Qp24、NMOSQn25で構成されている。また、第1と第2のスイッチドキャパシタSC1、SC2からの放電による電源電圧Vddは、１個の出力用NMOSQnOから中央処理ユニットCPU、不揮発性メモリユニットNVMUに供給される。

《CMOSスイッチドキャパシタによる回路動作》
図４は、図３に示したＲＦセキュアマイクロコンローラのＩＣチップの動作を説明するためのＩＣチップ各部の波形を示す図である。図４の左半分は送信信号データTxDataがローレベル“0”の場合の波形を示し、図４の右半分は送信信号データTxDataがハイレベル“1”の場合の波形を示している。

図４の左半分で信信号データTxDataがローレベル“0”の場合には、第1スイッチドキャパシタ駆動回路SC_DR1からのクロック信号Ckt1は、アンテナコイルANTの他端LBのRF信号と略同位相となる。また、第2スイッチドキャパシタ駆動回路SC_DR2からのクロック信号Ckt2は、アンテナコイルANTの一端LAのRF信号と略同位相となる。第1スイッチドキャパシタ駆動回路SC_DR1で、２個のキャパシタC11、C12の共通接続ノードNd11の電圧は略電源電圧Vddと接地電圧GNDとの間で変化している。また、上側のキャパシタC11の接続ノードNd12の電圧は電源電圧の略２倍の2Vddと電源電圧の略１倍の1Vddとの間で変化して、下側のキャパシタC12の接続ノードNd13の電圧は電源電圧の略１倍の1Vddの付近で変化している。また、第2スイッチドキャパシタ駆動回路SC_DR2で、２個のキャパシタC21、C22の共通接続ノードNd21の電圧は略電源電圧Vddと接地電圧GNDとの間で変化している。また、上側のキャパシタC21の接続ノードNd22の電圧は電源電圧の略２倍の2Vddと電源電圧の略１倍の1Vddとの間で変化して、下側のキャパシタC22の接続ノードNd23の電圧は電源電圧の略１倍の1Vddの付近で変化している。

図４の右半分で送信信号データTxDataがハイレベル“1”の場合には、第1と第2のスイッチドキャパシタ電流駆動力増加ディスエーブル回路SC_dis1、SC_dis2からのディスエーブル制御クロック信号Ckdist1、Ckdist2は伴にハイレベル“1”に固定されている。すると、第1と第2のスイッチドキャパシタSC1、SC2で電流駆動力増加制御スイッチSW15、SW25は伴にオン状態に維持されるので、上側のキャパシタC11、C21の充電の期間に、下側のキャパシタC12、C22は充電されることはない。従って、第1と第2のスイッチドキャパシタSC1、SC2で、共通接続ノードNd11、Nd21の電圧は、接地電圧GNDに維持される。また、第1と第2のスイッチドキャパシタSC1、SC2で、接続ノードNd12、Nd13、Nd22、Nd23の電圧は、電源電圧の略１倍の1Vddの付近で変化している。

図４の左半分でローレベル“0”の送信信号TxDataの場合に上側キャパシタC11、C12の接続ノードNd12、Nd22のハイレベル電圧が2Vdd以上のレベルに充電され、図４の右半分でハイレベル“1”の送信信号データTxDataの場合に上側キャパシタC11、C12の接続ノードNd12、Nd22のハイレベル電圧がVddのレベルに制御されている。上側キャパシタC11、C12の接続ノードNd12、Nd22のハイレベル電圧の差が、アンテナコイルANTの実効負荷変動となる。アンテナコイルANTの実効負荷変動は、全波整流回路の整流素子D1、D2のカソードの整流出力電圧Voutの変動を引き起こす。従って、図４の一番上に示した全波整流回路の整流素子D1、D2のカソードの整流出力電圧Voutの変動によるASK変調Modは、アンテナコイルANTの磁界の変化としてカードリーダー・カードライターにより検出されることができる。

《カードリーダー・カードライターからの受信データ復調のためのＡＳＫ復調器》
図５は、図２に示したＲＦセキュアマイクロコンローラのＩＣチップのＡＳＫ復調器ASK_Demodの構成を示す図である。ＩＣチップのＡＳＫ復調器は、カードリーダー・カードライターからの受信データ復調に使用される。図５に示すようにアンテナコイルANTの両端LA、LBの反対極性のＲＦ信号電圧が、ダイオードD5、D6を介してＡＳＫ復調器ASK_Demodに供給される。カードリーダー・カードライターからＲＦＩＤカードへのＡＳＫ変調信号がＡＳＫ復調器ASK_Demodにより、復調されることができる。

図５に示したＡＳＫ復調器ASK_Demodは、ローパスフィルタLPF、ハイパスフィルタHPF、デコーダDecoder、出力ロジックラッチOLLを含んでいる。ローパスフィルタLPFはキャパシタC3、C4、抵抗R5を含むことによって、アンテナコイルANTの両端LA、LBのRF搬送波信号成分を減衰する。ローパスフィルタLPFはダイオードD5、D6でアンテナコイルANTと接続されているため、ローパスフィルタLPFの電荷はダイオードD5、D6を介してアンテナコイルANTから供給される。しかし、ダイオードD5、D6では、ローパスフィルタLPFの電荷を放電することができない。そこで、定電流源I₀₁、I₀₂によって、ローパスフィルタLPFの電荷の放電を可能にしている。また、高精度のＡＳＫ復調を行うには、カードリーダー・カードライターから供給されるＡＳＫ変調交流信号成分と動作電圧直流成分とを分離する必要があるため、ハイパスフィルタHPFがローパスフィルタLPFに接続されている。ハイパスフィルタHPFは、キャパシタC5、抵抗R6、差動増幅器Ampを含んでいる。キャパシタC5の一端にはローパスフィルタLPFからのＡＳＫ変調入力信号が供給され、キャパシタC5の他端は抵抗R6の一端とデコーダDecoderの第1信号入力端子Vin1に供給される。

ローパスフィルタLPF及びハイパスフィルタHPFによってＲＦ搬送波信号成分が減衰されて直流成分が分離されたＡＳＫ変調入力信号は、デコーダDecoderの第1信号入力端子Vin1に供給される。差動増幅器Ampの非反転入力端子には直流基準電圧Vrefが供給される一方、差動増幅器Ampの反転入力端子は出力端子と抵抗R6の他端とデコーダDecoderの第2信号入力端子Vin2とに接続されている。その結果、差動増幅器Ampの反転入力端子と出力端子と抵抗R6の他端とデコーダDecoderの第2信号入力端子Vin2との電圧は、差動増幅器Ampの非反転入力端子に供給されている直流基準電圧Vrefのレベルに略維持される。

ハイパスフィルタHPFの抵抗R6の両端に得られるＡＳＫ変調入力信号は、デコーダDecoderの第1と第2の信号入力端子Vin1、Vin2に供給されることにより、デコーダDecoderの出力Q、反転出力/Qから振幅変化検出パルス信号が生成される。デコーダDecoderの出力Q、反転出力/Qからの振幅変化検出パルス信号が出力ロジックラッチOLLの入力に供給されることにより、出力ロジックラッチOLLの出力からＡＳＫ復調出力信号Doutが生成される。

《より好適なＡＳＫ復調器》
図６は、図５に示したＡＳＫ復調器よりも更に低消費電力化と雑音による誤動作防止とを可能とするＡＳＫ復調器の構成を示す図である。

まず、図６に示したＡＳＫ復調器ASK_DemodのローパスフィルタLPFでは、図５に示したＡＳＫ復調器のローパスフィルタLPFの定電流源I₀₁、I₀₂とキャパシタC3とが削除されている。図６に示したＡＳＫ復調器ASK_DemodのローパスフィルタLPFでは、図５のように抵抗R5の一端はダイオードD5、D6のカソードに接続されるのではなく、図２の全波整流回路FWR(D1、D2、D3、D4)の整流素子D1、D2のカソードの整流出力電圧Voutが供給される。従って、図６に示したＡＳＫ復調器では、図５に示したＡＳＫ復調器のローパスフィルタLPFの定電流源I₀₁、I₀₂の定電流による消費電力を削減することができる。

次に、図６に示したＡＳＫ復調器ASK_Demodでは、出力ロジックラッチOLLのＡＳＫ復調出力信号Doutのローレベル“0”からハイレベル“1”の変化に応答して所定期間ローレベル“0”である出力ローレベル変化禁止信号Dout_Lを生成する。また、出力ロジックラッチOLLのＡＳＫ復調出力信号Doutのハイレベル“1”からローレベル“0”の変化に応答して所定期間ローレベル“0”である出力ハイレベル変化禁止信号Dout_Hを生成する。出力ローレベル変化禁止信号Dout_Lが出力ロジックラッチOLLの下側入力NAND回路L2に供給される一方、出力ハイレベル変化禁止信号Dout_Hが出力ロジックラッチOLLの上側入力NAND回路L1に供給される。

また、図６の下には、ハイパスフィルタHPFの抵抗R6の両端の信号Vin1、Vin2から振幅変化検出パルス信号Q、/Qを生成するデコーダDecoderの回路も示されている。抵抗R6の両端の信号入力端子Vin1、Vin2は、NMOSのQ31、Q32のゲートに供給される。NMOSのQ31、Q32のソースには、ゲートに直流バイアス電圧biasが供給された定電流源としてのNMOSのQ30のドレインが接続されている。ゲートに信号入力端子Vin1が供給されたNMOSのQ31のドレインにはPMOSカレントミラーQ41、Q43が接続され、PMOSのQ43のドレインにはNMOSカレントミラーQ33、Q34が接続されている。ゲートに信号入力端子Vin1が供給されたNMOSのQ31のドレインには他のPMOSカレントミラーQ41、Q46A、Q46B、Q46C、Q46Dが接続されている。PMOSのQ46A、Q46B、Q46C、Q46Dの各ゲート幅は異なる値に設定され、3ビットの選択信号/Q_SEL[2:0]によりPMOSのQ47A、Q47B、Q47C、Q47Dがオン・オフ制御される。ゲートに信号入力端子Vin2が供給されたNMOSのQ32のドレインには、PMOSカレントミラーQ42、Q44A、Q44B、Q44C、Q44Dが接続されている。PMOSのQ44A、Q44B、Q44C、Q44Dの各ゲート幅は異なる値に設定され、3ビットの選択信号Q_SEL[2:0]によりPMOSのQ45A、Q45B、Q45C、Q46Dがオン・オフ制御される。

信号入力端子Vin1よりも信号入力端子Vin2が高レベルとなると、PMOSカレントミラーQ42、Q44A、Q44B、Q44C、Q44Dによる振幅変化検出パルス信号出力端子Qのプルアップ能力がNMOSカレントミラーQ33、Q34による出力端子Qのプルダウン能力を上回るようになり、出力端子Qがハイレベルに変化する。出力端子Qのプルアップ能力は、3ビットの選択信号Q_SEL[2:0]によって調整されることができる。信号入力端子Vin2よりも信号入力端子Vin1が高レベルとなると、PMOSカレントミラーQ41、Q46A、Q46B、Q46C、Q46Dによる振幅変化検出パルス信号出力端子/Qのプルアップ能力がNMOSカレントミラーQ35、Q36による出力端子/Qのプルダウン能力を上回るようになり、出力端子/Qがハイレベルに変化する。出力端子/Qのプルアップ能力は、3ビットの選択信号/Q_SEL[2:0]によって調整されることができる。

図７は、図６に示したＡＳＫ復調器の動作を説明するための波形を示す図である。

図７に示すように時刻T1以前では、アンテナコイルANTの両端LA、LBのＲＦ信号振幅値が大きく全波整流回路FWRの整流素子D1、D2のカソードの整流出力電圧Voutのレベルも高い状態にある。カードリーダー・カードライターからＲＦＩＤカードへのＡＳＫ変調によって時刻T1から時刻T2との間で、アンテナコイルANTの両端LA、LBのＲＦ信号振幅値が小さく、整流出力電圧Voutのレベルも低い状態となったとする。すると、時刻T1ではハイパスフィルタHPFの抵抗R6の一端からデコーダDecoderの第1信号入力端子Vin1に供給される電圧は大きく低下する一方、抵抗R6の他端からデコーダDecoderの第2信号入力端子Vin2に供給される電圧は僅かに低下する。その結果、振幅変化検出パルス信号出力端子Qのプルアップ能力が出力端子Qのプルダウン能力を上回るようになり、出力端子Qがハイレベルに変化する。時刻T1以前では、出力ロジックラッチOLLのＡＳＫ復調出力信号Doutはローレベル“0”に維持され、出力ハイレベル変化禁止信号Dout_Hと出力ローレベル変化禁止信号Dout_Lとがハイレベル“1”に維持されている。時刻T1で振幅変化検出パルス信号出力端子Qがハイレベル“1”に変化することにより、出力ロジックラッチOLLのＡＳＫ復調出力信号Doutはローレベル“0”からハイレベル“1”に変化する。時刻T1でＡＳＫ復調出力信号Doutがローレベル“0”からハイレベル“1”に変化することで、時刻T1から時刻T2の間の所定期間に出力ローレベル変化禁止信号Dout_Lはローレベル“0”に設定され、この所定期間に雑音による誤動作によりＡＳＫ復調出力信号Doutがローレベルに変化することが禁止される。

カードリーダー・カードライターからＲＦＩＤカードへのＡＳＫ変調によって時刻T2から時刻T3との間で、アンテナコイルANTの両端LA、LBのＲＦ信号振幅値が大きく、整流出力電圧Voutのレベルも高い状態となったとする。すると、時刻T2ではハイパスフィルタHPFの抵抗R6の一端からデコーダDecoderの第1信号入力端子Vin1に供給される電圧は大きく増加する一方、抵抗R6の他端からデコーダDecoderの第2信号入力端子Vin2に供給される電圧は僅かに増加する。その結果、振幅変化検出パルス信号出力端子/Qのプルアップ能力が出力端子/Qのプルダウン能力を上回るようになり、出力端子/Qがハイレベルに変化する。時刻T2の直前では、出力ロジックラッチOLLのＡＳＫ復調出力信号Doutはハイレベル“1”に維持され、出力ハイレベル変化禁止信号Dout_Hと出力ローレベル変化禁止信号Dout_Lとがハイレベル“1”に維持されている。時刻T2で振幅変化検出パルス信号出力端子/Qがハイレベル“1”に変化することにより、出力ロジックラッチOLLのＡＳＫ復調出力信号Doutはハイレベル“1”からローレベル“0”に変化する。時刻T2でＡＳＫ復調出力信号Doutがハイレベル“1”からローレベル“0”に変化することで、時刻T2から時刻T3の間の所定期間に出力ハイレベル変化禁止信号Dout_Hはローレベル“0”に設定され、この所定期間に雑音による誤動作によりＡＳＫ復調出力信号Doutがハイレベルに変化することが禁止される。以上のように、カードリーダー・カードライターからＲＦＩＤカードへのＡＳＫ変調による整流出力電圧Voutのレベル変調Demodが、図６に示したＡＳＫ復調器によりＡＳＫ復調されることができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、ＲＦセキュアマイクロコンローラのＩＣチップの整流回路は全波整流回路に限定されるものではなく、半波整流回路も使用することができる。

図８は、半波整流回路を使用した本発明の更に他の１つの実施の形態によるＲＦセキュアマイクロコンローラのＩＣチップの構成を示す図である。

図８に示したＲＦセキュアマイクロコンローラのＩＣチップは、図３のＩＣチップと比較すると、全波整流回路の整流素子D1のみ残され、図３の第2スイッチドキャパシタSC2は削除され、第1スイッチドキャパシタSC1のみによる整流動作により中央処理ユニットCPU、不揮発性メモリユニットNVMUへ供給される電源電圧Vddが生成される。また、カードリーダー・カードライターにより検出されるべきＡＳＫ変調は、第1スイッチドキャパシタSC1のみによる電流駆動力増加・電流駆動力増加停止の切り換えにより行われる。

また、本発明の実施の形態によるＲＦセキュアマイクロコンローラのＩＣチップは、ＲＦＩＤカードだけではなく、自動改札システム、電子マネー決済に使用される携帯電話端末に搭載されることができる。この時には、ＩＣチップはカードのアンテナコイルから給電されるのではなく、携帯電話端末の送受信アンテナから給電されることになる。

図１は、本発明に先立って本発明者等によって開発されたＲＦセキュアマイクロコンローラのＩＣチップを搭載したＲＦＩＤカードを示す図である。図２は、ＲＦＩＤカードに搭載するための本発明の１つの実施の形態によるＲＦセキュアマイクロコンローラのＩＣチップの構成を示す図である。図３は、CMOS構成のスイッチドキャパシタを含む本発明の他の１つの実施の形態によるＲＦセキュアマイクロコンローラのＩＣチップの構成を示す図である。図４は、図３に示したＲＦセキュアマイクロコンローラのＩＣチップの動作を説明するためのＩＣチップ各部の波形を示す図である。図５は、図２に示したＲＦセキュアマイクロコンローラのＩＣチップのＡＳＫ復調器の構成を示す図である。図６は、図５に示したＡＳＫ復調器よりも更に低消費電力化と雑音による誤動作防止とを可能とするＡＳＫ復調器の構成を示す図である。図７は、図６に示したＡＳＫ復調器の動作を説明するための波形を示す図である。

符号の説明

IC ＲＦセキュアマイクロコンローラのＩＣチップ
ANT アンテナコイル
D1、D2、D3、D4 全波整流回路
Ld_Mod 負荷変調器
Sh_Reg シャントレギュレータ
D5、D6 ダイオード
ASK_Demod ＡＳＫ復調器
Clk_Gen クロック発生器
CPU 中央処理ユニット
NVMU 不揮発性メモリユニット
C1 平滑容量
D7…D12 過電圧保護ダイオード
SC1、SC2 スイッチドキャパシタ
SC_DR1、SC_DR2 スイッチドキャパシタ駆動回路
SC_dis1、SC_dis2 スイッチドキャパシタ電流駆動力増加ディスエーブル回路

Claims

整流回路と、スイッチドキャパシタと、スイッチドキャパシタ駆動回路と、復調回路と、内部回路とを具備しており、
前記整流回路には、読み出し・書き込み装置からのＲＦ受信信号が供給され、
前記スイッチドキャパシタには、前記整流回路からの出力整流電圧が供給され、
前記スイッチドキャパシタ駆動回路は、前記ＲＦ受信信号に応答したスイッチ制御信号を生成して該スイッチ制御信号により前記スイッチドキャパシタを駆動するものであり、
前記復調回路は前記ＲＦ受信信号に含まれる変調信号を復調することで生成した復調信号を前記内部回路に供給するものであり、
前記スイッチドキャパシタは、前記スイッチドキャパシタ駆動回路からの前記スイッチ制御信号に応答して前記整流回路から供給される前記出力整流電圧を使用した複数のキャパシタへの直列充電と前記複数のキャパシタからの並列放電を実行することにより、前記スイッチドキャパシタは、前記復調回路と前記内部回路への電源電圧の供給に際しての電流駆動能力を所定の状態に設定する半導体集積回路。
スイッチドキャパシタ電流駆動力増加ディスエーブル回路を更に具備して、
前記内部回路は送信信号データを生成して該送信信号データを前記スイッチドキャパシタ電流駆動力増加ディスエーブル回路に供給して、
前記スイッチドキャパシタ電流駆動力増加ディスエーブル回路は、前記送信信号データに応答して前記スイッチドキャパシタを制御することで前記スイッチドキャパシタは前記出力整流電圧を使用した１個のキャパシタへの単独充電と前記１個のキャパシタからの単独放電を実行することにより、前記スイッチドキャパシタによる前記電源電圧の供給での前記電流駆動能力を前記所定の状態よりも小さな電流駆動能力に制御する請求項１に記載の半導体集積回路。
前記スイッチドキャパシタはキャパシタ充電とキャパシタ放電とを交互に並列実行する第１と第２のスイッチドキャパシタを含む請求項２に記載の半導体集積回路。
前記整流回路は前記読み出し・書き込み装置からの反対極性の一対のＲＦ受信信号が供給される全波整流回路である請求項３に記載の半導体集積回路。
前記復調回路は、ローパスフィルタと、ハイパスフィルタと、デコーダと、出力ロジックラッチとを含み、
前記復調回路の前記ローパスフィルタの入力には、前記全波整流回路からの前記出力整流電圧が供給され、
前記ハイパスフィルタの入力には、前記ローパスフィルタの出力信号が供給され、
前記デコーダは、前記ローパスフィルタの出力抵抗の両端の電圧の大小関係の弁別出力信号を出力して、
出力ロジックラッチは、前記デコーダからの前記弁別出力信号に応答して、復調出力信号を生成する請求項３に記載の半導体集積回路。
読み出し・書き込み装置からのＲＦ受信信号が供給され前記読み出し・書き込み装置へのＲＦ送信信号を放出するアンテナと、半導体集積回路とを搭載してなり、
前記半導体集積回路は、整流回路と、スイッチドキャパシタと、スイッチドキャパシタ駆動回路と、復調回路と、内部回路とを具備して、
前記整流回路には、前記アンテナからの前記ＲＦ受信信号が供給され、
前記スイッチドキャパシタには、前記整流回路からの出力整流電圧が供給され、
前記スイッチドキャパシタ駆動回路は、前記ＲＦ受信信号に応答したスイッチ制御信号を生成して該スイッチ制御信号により前記スイッチドキャパシタを駆動して、
前記復調回路は前記ＲＦ受信信号に含まれる変調信号を復調することで生成した復調信号を前記内部回路に供給して、
前記スイッチドキャパシタは、前記スイッチドキャパシタ駆動回路からの前記スイッチ制御信号に応答して前記整流回路から供給される前記出力整流電圧を使用した複数のキャパシタへの直列充電と前記複数のキャパシタからの並列放電を実行することにより、前記スイッチドキャパシタでは、前記復調回路と前記内部回路への電源電圧の供給に際しての電流駆動能力が所定の状態に設定されるカード。
前記半導体集積回路は、スイッチドキャパシタ電流駆動力増加ディスエーブル回路を更に具備して、
前記内部回路は送信信号データを生成して該送信信号データを前記スイッチドキャパシタ電流駆動力増加ディスエーブル回路に供給して、
前記スイッチドキャパシタ電流駆動力増加ディスエーブル回路は、前記送信信号データに応答して前記スイッチドキャパシタを制御することで前記スイッチドキャパシタは前記出力整流電圧を使用した１個のキャパシタへの単独充電と前記１個のキャパシタからの単独放電を実行することにより、前記スイッチドキャパシタによる前記電源電圧の供給での前記電流駆動能力を前記所定の状態よりも小さな電流駆動能力に制御する請求項６に記載のカード。
前記スイッチドキャパシタはキャパシタ充電とキャパシタ放電とを交互に並列実行する第１と第２のスイッチドキャパシタを含む請求項７に記載のカード。
前記整流回路は前記読み出し・書き込み装置からの反対極性の一対のＲＦ受信信号が供給される全波整流回路である請求項８に記載のカード。
前記復調回路は、ローパスフィルタと、ハイパスフィルタと、デコーダと、出力ロジックラッチとを含み、
前記復調回路の前記ローパスフィルタの入力には、前記全波整流回路からの前記出力整流電圧が供給され、
前記ハイパスフィルタの入力には、前記ローパスフィルタの出力信号が供給され、
前記デコーダは、前記ローパスフィルタの出力抵抗の両端の電圧の大小関係の弁別出力信号を出力して、
出力ロジックラッチは、前記デコーダからの前記弁別出力信号に応答して、復調出力信号を生成する請求項８に記載のカード。
半導体集積回路とアンテナとを使用する半導体集積回路の動作方法であって、
前記アンテナは、読み出し・書き込み装置からのＲＦ受信信号を受信して前記読み出し・書き込み装置へのＲＦ送信信号を送信して、
前記半導体集積回路は、整流回路と、スイッチドキャパシタと、スイッチドキャパシタ駆動回路と、復調回路と、内部回路とを具備して、
前記整流回路には、前記アンテナからの前記ＲＦ受信信号が供給されることが可能であり、
前記スイッチドキャパシタには、前記整流回路からの出力整流電圧が供給されることが可能であり、
前記スイッチドキャパシタ駆動回路は、前記アンテナでの前記ＲＦ受信信号に応答したスイッチ制御信号を生成して該スイッチ制御信号により前記スイッチドキャパシタを駆動することが可能であり、
前記復調回路は前記ＲＦ受信信号に含まれる変調信号を復調することで生成した復調信号を前記内部回路に供給することが可能であり、
前記半導体集積回路と前記アンテナとを接続する接続ステップを含み、
前記スイッチドキャパシタは、前記アンテナでの前記ＲＦ受信信号に応答した前記スイッチドキャパシタ駆動回路からの前記スイッチ制御信号に応答して前記整流回路から供給される前記出力整流電圧を使用した複数のキャパシタへの直列充電と前記複数のキャパシタからの並列放電を実行することにより、前記スイッチドキャパシタでは、前記復調回路と前記内部回路への電源電圧の供給に際しての電流駆動能力が所定の状態に設定される半導体集積回路の動作方法。
前記半導体集積回路は、スイッチドキャパシタ電流駆動力増加ディスエーブル回路を更に具備して、
前記内部回路は送信信号データを生成して該送信信号データを前記スイッチドキャパシタ電流駆動力増加ディスエーブル回路に供給して、
前記スイッチドキャパシタ電流駆動力増加ディスエーブル回路は、前記送信信号データに応答して前記スイッチドキャパシタを制御することで前記スイッチドキャパシタは前記出力整流電圧を使用した１個のキャパシタへの単独充電と前記１個のキャパシタからの単独放電を実行することにより、前記スイッチドキャパシタによる前記電源電圧の供給での前記電流駆動能力を前記所定の状態よりも小さな電流駆動能力に制御する請求項１１に記載の半導体集積回路の動作方法。