JP4856202B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に半導体基板上にメモリセルアレイを積層した構造を有する半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。

抵抗変化メモリの可変抵抗素子には、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態との設定を可能とするもので、これはユニポーラ型といわれる。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（特許文献１参照）。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行い、セット状態を高抵抗状態に変化させるリセット動作によりデータの消去を行う。

リセット動作時において、選択メモリセルを低抵抗状態から高抵抗状態に変化させるには数μＡ程度の電流を流す必要がある。この電流は選択ワード線と選択ビット線とに流れるが、これらの配線の配線抵抗は数１０ＫΩ程度あるため、配線抵抗による電圧降下（ＩＲドロップ）が無視できない。リセット電流が流れる配線コンタクトも含めた経路全体の寄生抵抗による電圧降下を考慮に入れると、選択メモリセルが接続された選択ビット線に対して、可変抵抗素子のリセット動作に必要な所定の電圧よりも大きな電圧を印加する必要がある。これにより、寄生抵抗による電圧降下が生じたとしても、選択メモリセルに対して所望の電圧及びリセット電流を供給することができる。

このリセット動作により選択メモリセルが低抵抗状態から高抵抗状態になった際、選択ワード線、選択ビット線及び配線コンタクトを含む配線に流れる電流が急激に減少する。そのため、今度は配線の寄生抵抗による電圧降下が殆ど無くなる。これにより、高抵抗状態になった選択メモリセルにリセット動作に必要な所定の電圧を上回るセット電圧程度の高い電圧が印加され、リセット動作完了後にメモリセルが誤ってセット動作されてしまう、いわゆる誤セット動作が生じる可能性がある。

特表２００５−５２２０４５号公報

本発明は、メモリセルのリセット動作後の誤セット動作の発生を効果的に防止することができる半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、複数の第１の配線、前記第１の配線と交差する複数の第２の配線、及び前記第１の配線と前記第２の配線との交差部に配置された非オーミック素子及び可変抵抗素子の直列回路からなるメモリセルを備えたセルアレイと、前記第１の配線及び前記第２の配線を通じて前記メモリセルに前記可変抵抗素子が低抵抗状態から高抵抗状態に遷移するのに必要な制御電圧を印加する制御回路と、前記可変抵抗素子の一端側に前記可変抵抗素子の前記低抵抗状態から前記高抵抗状態の遷移に伴う電位変動を抑制するバイアス電圧を付与するバイアス電圧付与回路とを備え、前記バイアス電圧付与回路は、前記第１又は第２の配線と交差するダミー配線と、前記第１又は第２の配線と前記ダミー配線との交差部に配置された前記高抵抗状態の可変抵抗素子よりも低抵抗の抵抗素子を含むダミーメモリセルと、前記制御回路が前記メモリセルに前記制御電圧を印加する際に、前記ダミー配線を通じて前記ダミーメモリセルにダミー配線制御電圧を印加するダミー配線制御回路とを備えたことを特徴とする。

本発明によれば、メモリセルのリセット動作後の誤セット動作の発生を効果的に防止することができる半導体記憶装置を提供することができる。

第１の実施の形態の抵抗変化メモリ装置の構成を示す斜視図である。 第１の実施の形態の抵抗変化メモリ装置のメモリセルアレイの等価回路を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置の各動作における電圧降下を説明する図である。 比較例の抵抗変化メモリ装置のリセット動作における電圧降下を説明する図である。 比較例の抵抗変化メモリ装置のリセット動作における電圧降下を説明する図である。 第１の実施の形態の抵抗変化メモリ装置のリセット動作における電圧降下を説明する図である。 第１の実施の形態の抵抗変化メモリ装置のリセット動作における電圧降下を説明する図である。 第１の実施の形態の抵抗変化メモリ装置のダミービット線制御回路の構成例を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置のカラム／ロウ制御回路の配置例を示すブロック図である。 第１の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。 第２の実施の形態の抵抗変化メモリ装置のリセット動作における電圧降下を説明する図である。 第２の実施の形態の抵抗変化メモリ装置のリセット動作における電圧降下を説明する図である。 第２の実施の形態の抵抗変化メモリ装置のダミーワード線制御回路の構成例を示す回路図である。 抵抗変化メモリ装置のダイオードの電流電圧特性を示すグラフである。 抵抗変化メモリ装置のメモリセルアレイの構成例を示す図である。

以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板１上のグローバルバス等の配線が形成される配線領域３とその上に積層されたメモリブロック２の構成を示している。

図１に示すように、メモリブロック２は、この例では４層のメモリセルアレイＭＡ０〜ＭＡ３からなる。メモリブロック２の直下の半導体基板１には、配線領域３が設けられる。配線領域３には、メモリブロック２に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域３には後述するカラムスイッチ等を含むカラム制御回路や、ロウデコーダ等を含むロウ制御回路が設けられていてもよい。

積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板１上に形成された配線領域３とを接続するために、メモリブロック２の側面に垂直配線（ビアコンタクト）が必要になる。配線領域３の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト６及びワード線コンタクト７が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域５に形成されたワード線コンタクト７を介して配線領域３に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域４に形成されたビット線コンタクト６を介して配線領域３に接続されている。

図１では、複数のメモリセルアレイＭＡを半導体基板１に垂直な方向（図１に示すｚ方向）に積層した１つのメモリブロック２について示しているが、実際にはこのような単位メモリブロック２がワード線ＷＬの延びる方向（図１に示すｘ方向）及びビット線ＢＬの延びる方向（図１に示すｙ方向）に複数個マトリクス状に配置される。

図１に示すように、本実施の形態では、ワード線コンタクト領域５では、一列のワード線コンタクト７のみ、すなわち一断面での全ての層のワード線ＷＬが共通コンタクトを介して配線領域３に接続されている。また、ビット線コンタクト領域４では、各層のビット線ＢＬが別々に用意された４列のビット線コンタクト６を介して配線領域３に接続されている。本実施の形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬは全ての層で共通に接続されているが、ワード線ＷＬについても層毎に独立駆動するようにしても良い。また、ビット線ＢＬを共通にして、ワード線ＷＬを独立駆動するようにしても良い。更に、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することもできる。

図２は、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。ここで、図２に示すメモリセルアレイＭＡは、ビット線ＢＬの延びる方向（図２に示すｙ方向）、及びワード線ＷＬの延びる方向（図２に示すｘ方向）にそれぞれ複数個の単位メモリセルＭＣが配置され、二次元マトリクス状に配列されている。図示のようにワード線ＷＬとビット線ＢＬとの交差部に、整流素子、例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣが配置される。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。

可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物（二元系や三元系）／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込み、すなわちセット動作は、可変抵抗素子ＶＲに例えば１．５Ｖ（ダイオードＤｉによる電圧降下０．６Ｖを含めると実際には２．１Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。この要因として、例えば、可変抵抗素子ＶＲに高電圧が印加されることで内部のカチオン（正電荷イオン）の移動が起こり、絶縁状態の物質が電気化学ポテンシャル的に（準）安定な導電体物質の直列結合の状態に相変化するモデルが考えられる。勿論、物質によって様々なモデルが存在するので、他のモデルも考えられる。

一方、メモリセルＭＣに対するデータの消去、すなわちリセット動作は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．６Ｖ（ダイオードＤｉによる電圧降下１．０Ｖを含めると実際には１．６Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。この要因として、例えば可変抵抗素子ＶＲの内部で発生したジュール熱により、原子が熱拡散し元の熱平衡状態に変化するモデルが考えられる。

メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行い、セット状態を高抵抗状態に変化させるリセット動作によりデータの消去を行う。

メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉによる電圧降下０．８Ｖを含めると実際には１．２Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。

本実施の形態に係る抵抗変化メモリ装置のセット動作及びリセット動作について、図２を参照して説明する。図２には、メモリセルＭＣのセット動作時及びリセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧の状態が示されている。ここで、セット動作及びリセット動作によりデータが書き換えられる選択メモリセルＭＣは、ＭＣ１１であるとして説明を行う。

選択メモリセルＭＣ１１に接続されていない非選択ビット線ＢＬ００、ＢＬ０２、ＢＬ０３は、“Ｌ”状態（本実施の形態ではＶｓｓ＝０Ｖ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ビット線ＢＬ０１は、“Ｌ”状態（Ｖｓｓ＝０Ｖ）から“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）に駆動される。また、選択メモリセルＭＣ１１に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ワード線ＷＬ０１は、この“Ｈ”状態（電圧ＶＳＥＴ）から“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。これにより、選択メモリセルＭＣ１１のダイオードＤｉが順方向バイアス状態となり電流が流れる。選択メモリセルＭＣ１１に電位差ＶＳＥＴが印加されて可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。

また、本実施の形態に係る抵抗変化メモリ装置のリセット動作は、図２に示す選択ビット線ＢＬ０１、非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３に印加される電圧をリセット電圧ＶＲＥＳＥＴとすることにより実行される。

次に、抵抗変化メモリ装置のリセット動作後の誤セット動作が発生する条件について、図３を参照して説明する。図３は、抵抗変化メモリ装置のリセット動作及びセット動作における電圧降下を説明する図である。図３においては、図２に示すメモリセルアレイＭＡ内の選択ビット線ＢＬ０１、選択メモリセルＭＣ１１及び選択ワード線ＷＬ０１の構成を簡略化して図示している。

図３の左側には、メモリセルＭＣのリセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧及び電流の状態が示されている。

リセット動作時において、選択メモリセルＭＣ１１に接続された選択ビット線ＢＬ０１は、“Ｈ”状態（本実施の形態では電圧ＶＲＥＳＥＴ）に駆動され、選択ワード線ＷＬ０１は、“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。選択ビット線ＢＬ０１への電圧印加により選択メモリセルＭＣ１１のダイオードＤｉが順方向バイアス状態となり、選択メモリセルＭＣ１１には、リセット動作を実行することのできるリセット電流Ｉｒｅｓｅｔが流れる。ここで、メモリセルＭＣの可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させることのできる電圧（素子印加リセット電圧ＶＲ＿ｒｅｓｅｔ）の値は、セット状態（低抵抗状態）の可変抵抗素子ＶＲの抵抗値Ｒｓｅｔにリセット電流Ｉｒｅｓｅｔをかけた値Ｉｒｅｓｅｔ＊Ｒｓｅｔである。

ここで、ビット線ＢＬの寄生抵抗ＰＲｂｌ、ワード線ＷＬの寄生抵抗ＰＲｗｌ及びダイオードＤｉによる電圧降下について考える。ビット線ＢＬの寄生抵抗ＰＲｂｌ（抵抗値Ｒｂｌ）による電圧降下は、抵抗値Ｒｂｌと流れる電流Ｉｒｅｓｅｔとの積により求まる。ビット線ＢＬの寄生抵抗ＰＲｂｌによる電圧降下の値は、Ｉｒｅｓｅｔ＊Ｒｂｌとなる。また、ワード線ＷＬの寄生抵抗ＰＲｗｌ（抵抗値Ｒｗｌ）による電圧降下は、抵抗値Ｒｗｌと流れる電流Ｉｒｅｓｅｔとの積により求まる。ワード線ＷＬの寄生抵抗ＰＲｗｌによる電圧降下の値は、Ｉｒｅｓｅｔ＊Ｒｗｌとなる。そして、リセット動作時のダイオードＤｉによる電圧降下の値はＶｆ＿ｒｅｓｅｔである。よって、選択メモリセルＭＣ１１にリセット電圧を印加する際の電圧降下の値は、Ｉｒｅｓｅｔ＊（Ｒｂｌ＋Ｒｗｌ）＋Ｖｆ＿ｒｅｓｅｔとなる。

ビット線ＢＬ０１に印加されるリセット電圧ＶＲＥＳＥＴは、下記数１のように、リセット動作に必要な素子印加リセット電圧ＶＲ＿ｒｅｓｅｔ（＝Ｉｒｅｓｅｔ＊Ｒｓｅｔ）と、選択メモリセルＭＣ１１にリセット電圧を印加する際の電圧降下の値Ｉｒｅｓｅｔ＊（Ｒｂｌ＋Ｒｗｌ）＋Ｖｆ＿ｒｅｓｅｔとの和である。

このリセット電圧ＶＲＥＳＥＴ及びリセット電流Ｉｒｅｓｅｔにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化し、リセット動作が完了する。

図３の右側には、メモリセルＭＣのセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧及び電流の状態が示されている。

セット動作時において、選択メモリセルＭＣ１１に接続された選択ビット線ＢＬ０１は、“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）に駆動され、選択ワード線ＷＬ０１は、“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。選択ビット線ＢＬ０１への電圧印加により選択メモリセルＭＣ１１のダイオードＤｉが順方向バイアス状態となり、選択メモリセルＭＣ１１には、セット動作を実行することのできるセット電流Ｉｓｅｔが流れる。ここで、メモリセルＭＣの可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に変化させることのできる電圧（素子印加セット電圧ＶＲ＿ｓｅｔ）の値は、リセット状態（高抵抗状態）の可変抵抗素子ＶＲの抵抗値Ｒｒｅｓｅｔにセット電流Ｉｓｅｔをかけた値Ｉｓｅｔ＊Ｒｒｅｓｅｔである。

ここで、ビット線ＢＬの寄生抵抗ＰＲｂｌ、ワード線ＷＬの寄生抵抗ＰＲｗｌ及びダイオードＤｉによる電圧降下について考える。ビット線ＢＬの寄生抵抗ＰＲｂｌ（抵抗値Ｒｂｌ）による電圧降下は、抵抗値Ｒｂｌと流れる電流Ｉｓｅｔとの積により求まる。ビット線ＢＬの寄生抵抗ＰＲｂｌによる電圧降下の値は、Ｉｓｅｔ＊Ｒｂｌとなる。また、ワード線ＷＬの寄生抵抗ＰＲｗｌ（抵抗値Ｒｗｌ）による電圧降下は、抵抗値Ｒｗｌと流れる電流Ｉｓｅｔとの積により求まる。ワード線ＷＬの寄生抵抗ＰＲｗｌによる電圧降下の値は、Ｉｓｅｔ＊Ｒｗｌとなる。そして、セット動作時のダイオードＤｉによる電圧降下の値はＶｆ＿ｓｅｔである。よって、選択メモリセルＭＣ１１にセット電圧を印加する際の電圧降下の値は、Ｉｓｅｔ＊（Ｒｂｌ＋Ｒｗｌ）＋Ｖｆ＿ｓｅｔとなる。

ビット線ＢＬ０１に印加されるセット電圧ＶＳＥＴは、下記数２のように、セット動作に必要な素子印加セット電圧ＶＲ＿ｓｅｔ（＝Ｉｓｅｔ＊Ｒｒｅｓｅｔ）と、選択メモリセルＭＣ１１にセット電圧を印加する際の電圧降下の値Ｉｓｅｔ＊（Ｒｂｌ＋Ｒｗｌ）＋Ｖｆ＿ｓｅｔとの和である。

このセット電圧ＶＳＥＴ及びセット電流Ｉｓｅｔにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。

ここで、リセット動作時に高抵抗状態に変化した選択メモリセルＭＣ１１に対し、誤セット動作が実行されないための条件は、

であることが必要とされる。動作の条件として、ＶＲ＿ｒｅｓｅｔ＝０．６Ｖ、ＶＲ＿ｓｅｔ＝１．５Ｖ、Ｖｆ＿ｒｅｓｅｔ＝１．０Ｖ、Ｖｆ＿ｓｅｔ＝０．６Ｖ、Ｉｒｅｓｅｔ＝１０μＡ、Ｉｓｅｔ＝１ｎＡ、Ｒｂｌ＋Ｒｗｌ＝数１０ＫΩと仮定する。これを（１）式及び（２）式に代入する。このとき、（２）式のＩｓｅｔ＊（Ｒｂｌ＋Ｒｗｌ）の項は小さいので無視できるので、

となる。これを（３）式に代入すると、

となる。すなわち、（４）式の条件を満たす程度に配線抵抗が小さくなければ、リセット動作後に誤セット動作が発生してしまう。リセット動作後の誤セット動作を防止するためには、配線の寄生抵抗による電圧降下を抑える必要がある。しかし、抵抗変化メモリ装置における回路の微細化に伴い、配線の寄生抵抗を低く抑えることは困難になっており、誤セット動作が生じるおそれがある。本実施の形態に係る抵抗変化メモリ装置は、この誤セット動作の発生を効果的に防止するものである。

以下に、比較例の抵抗変化メモリ装置を用いて、配線抵抗による電圧降下に基づく誤セット動作の例を説明する。図４Ａ及び図４Ｂは、比較例の抵抗変化メモリ装置のリセット動作における電圧降下を説明する図である。

図４Ａに示すように、リセット動作時には、リセット電流Ｉｒｅｓｅｔが低抵抗状態の選択メモリセルＭＣ１１を介して選択ビット線ＢＬ０１から選択ワード線ＷＬ０１へと流れる。選択ビット線ＢＬ０１に印加されたリセット電圧ＶＲＥＳＥＴは、ビット線ＢＬの寄生抵抗ＰＲｂｌ及び低抵抗状態の選択メモリセルＭＣ１１を介して電圧が降下する。そのため、選択メモリセルＭＣ１１が選択ワード線ＷＬ０１に接続された箇所において０．３Ｖ程度の電圧となっている。この電圧がワード線ＷＬの寄生抵抗ＰＲｗｌにより降下して、選択ワード線ＷＬ０１の最終的な電位が０Ｖとなる。

次に、図４Ｂに示すように、リセット動作により選択メモリセルＭＣ１１が高抵抗状態となった際、選択メモリセルＭＣ１１にはリセット電流Ｉｒｅｓｅｔが殆ど流れなくなる。この場合、配線の寄生抵抗ＰＲｂｌ、ＰＲｗｌにおける電圧降下が無くなり、選択ビット線ＢＬ０１に印加されたリセット電圧ＶＲＥＳＥＴがそのまま選択メモリセルＭＣ１１に印加される。ここで、配線の寄生抵抗が上述の（４）式により規定される上限を超えていた場合、選択メモリセルＭＣ１１に印加されるリセット電圧ＶＲＥＳＥＴは、選択メモリセルのセット動作に必要な電圧を超えることとなる。これにより、誤セット動作が発生する。

次に、本実施の形態に係る抵抗変化メモリ装置におけるリセット動作について、図５Ａ及び図５Ｂを参照して説明する。図５Ａ及び図５Ｂは、本実施の形態の抵抗変化メモリ装置のリセット動作における電圧降下を説明する図である。

図５Ａに示すように、本実施の形態のメモリセルアレイＭＡには、ビット線ＢＬに加えて、ダミービット線ｄＢＬが配置されている。そして、ダミービット線ｄＢＬとワード線ＷＬとの交差部には、整流素子及び抵抗素子からなるダミーメモリセルｄＭＣが接続されている。ダミーメモリセルｄＭＣとしては、メモリセルＭＣの低抵抗状態と略同様の抵抗値を有するものを用いるものとする。このダミーメモリセルｄＭＣとして、例えば、通常のメモリセルＭＣに対してセット動作時よりも高い電圧を印加して可変抵抗素子ＶＲを破壊し、定常的に低抵抗状態にしたメモリセルを用いることができる。

図５Ａに示すように、本実施の形態に係る抵抗変化メモリ装置のリセット動作時にも、リセット電流Ｉｒｅｓｅｔが低抵抗状態の選択メモリセルＭＣ１１を介して選択ビット線ＢＬ０１から選択ワード線ＷＬ０１へと流れる。また、ダミービット線ｄＢＬには、リセット電圧ＶＲＥＳＥＴより低い所定の電圧Ｖαが印加される。そのため、ダミー電流Ｉｄｕｍｍｙが低抵抗状態のダミーメモリセルｄＭＣを介してダミービット線ｄＢＬから選択ワード線ＷＬ０１へと流れる。選択ビット線ＢＬ０１に印加されたリセット電圧ＶＲＥＳＥＴは、ビット線ＢＬの寄生抵抗ＰＲｂｌ及び低抵抗状態の選択メモリセルＭＣ１１を介して電圧が降下する。そのため、選択メモリセルＭＣ１１が選択ワード線ＷＬ０１に接続された箇所の電圧は０．３Ｖ程度となっている。この電圧がワード線ＷＬの寄生抵抗ＰＲｗｌにより降下して、選択ワード線ＷＬ０１の最終的な電位が０Ｖとなる。ここで、ダミービット線ｄＢＬに印加された電圧Ｖαはリセット電圧より小さく、且つ選択メモリセルＭＣ１１がワード線ＷＬ０１に接続された箇所の電圧が０．３Ｖ程度である。そのため、ダミーメモリセルｄＭＣを流れるダミー電流Ｉｄｕｍｍｙの値はリセット電流Ｉｒｅｓｅｔの値に比べて小さい値となる。

次に、図５Ｂに示すように、リセット動作により選択メモリセルＭＣ１１が高抵抗状態となった際、選択メモリセルＭＣ１１にはリセット電流Ｉｒｅｓｅｔが殆ど流れなくなる。一方、ダミーメモリセルｄＭＣは定常的に低抵抗状態であるため、リセット電流ＩＲＥＳＥＴが流れなくなった後も、ダミー電流Ｉｄｕｍｍｙは流れ続ける。ここで、選択ワード線ＷＬ０１の電位は選択ビット線ＢＬ０１に印加されたリセット電圧ＶＲＥＳＥＴによって上昇させられることがなくなるため、ダミー電流Ｉｄｕｍｍｙは選択メモリセルＭＣ１１が高抵抗状態になる前よりも流れやすくなる。ダミービット線ｄＢＬに印加された電圧Ｖαは、ダミービット線ｄＢＬの寄生抵抗ＰＲｂｌ及び低抵抗状態のダミーメモリセルｄＭＣを介して電圧が降下し、ダミーメモリセルｄＭＣが選択ワード線ＷＬ０１に接続された箇所の電圧は０．１５Ｖ程度となる。この電圧がワード線ＷＬの寄生抵抗ＰＲｗｌにより降下して、選択ワード線ＷＬ０１の最終的な電位が０Ｖとなる。

本実施の形態におけるリセット動作の場合、リセット動作が終了した選択メモリセルＭＣ１１に印加される電圧は、選択ビット線ＢＬ０１に印加されるリセット電圧ＶＲＥＳＥＴからワード線ＷＬ０１の上昇した電圧０．１５Ｖを引いたものとなる。よって、選択メモリセルＭＣ１１に印加される電圧が、選択ビット線ＢＬ０１に印加されるリセット電圧ＶＲＥＳＥＴよりも緩和されることとなり、誤セット動作が発生する可能性のあるセット電圧ＶＳＥＴを超えることがない。本実施の形態に係る抵抗変化メモリ装置によれば、リセット動作後の誤セット動作の発生を防止することができる。

次に、リセット動作時に、ダミービット線ｄＢＬに電圧Ｖαを印加する抵抗変化メモリ装置の回路構成について、図６を参照して説明する。図６は、抵抗変化メモリ装置のバイアス電圧付与回路の一形態としてのダミービット線制御回路３０の構成例を示す回路図である。このダミービット線制御回路３０は、選択メモリセルＭＣ１１のリセット動作によりダミー電流Ｉｄｕｍｍｙが変動した場合においても、ダミービット線ｄＢＬに対して所定の電圧Ｖαを印加し続ける制御回路である。このバイアス電圧Ｖαにより、選択メモリセルＭＣ１１の抵抗状態が高抵抗状態に遷移したとしても選択ワード線ＷＬ０１の電位変動を抑制することができる。ここで、選択ビット線ＢＬ０１にはリセット電圧ＶＲＥＳＥＴ、選択ワード線ＷＬ０１にはスイッチトランジスタＱＳを介して接地電圧ＶＳＳがそれぞれ印加されている。

［ダミービット線制御回路３０の構成］
図６に示されるように、ダミービット線ｄＢＬには、ダミービット線制御回路３０が接続されている。このダミービット線制御回路３０は、定電流Ｉｒｅｆ１を出力する定電流回路４０と、この定電流回路４０から出力される定電流Ｉｒｅｆ１に基づいて所定の電圧Ｖαをサンプリングしてダミービット線ｄＢＬに印加する電圧サンプリング回路５０とを備えている。また、ダミービット線制御回路３０は、電圧サンプリング回路５０でサンプリングされたダミービット線ｄＢＬの電位を選択メモリセルＭＣ１１のリセット動作の期間中維持する差動増幅器ＤＡを備える。

定電流回路４０は、カレントミラー対を構成するＮＭＯＳトランジスタＱＮ４１、ＱＮ４２、それらトランジスタＱＮ４１、ＱＮ４２に直列接続された回路活性化のためのＮＭＯＳトランジスタＱＮ４３、ＱＮ４４を備える。また、定電流回路４０は、カレントミラー対の出力を受けて定電流Ｉｒｅｆ１を出力するカレントミラー出力回路を構成するＰＭＯＳトランジスタＱＰ４１、ＱＰ４２を備えて構成されている。

電圧サンプリング回路５０は、ＮＭＯＳトランジスタＱＮ５０及びＰＭＯＳトランジスタＱＰ５０からなるスイッチＳＷＡ、ＮＭＯＳトランジスタＱＮ５１及びＰＭＯＳトランジスタＱＰ５１からなるスイッチＳＷＢ、ＮＭＯＳトランジスタＱＮ５２及びＰＭＯＳトランジスタＱＰ５２からなるスイッチＳＷＣを有している。ＮＭＯＳトランジスタＱＮ５０〜５２及びＰＭＯＳトランジスタＱＰ５０〜５２のゲートには、それぞれスイッチング信号Ｓｗ＿Ａ〜Ｓｗ＿Ｃ及びｂＳｗ＿Ａ〜ｂＳｗ＿Ｃが入力される。スイッチＳＷＡ及びスイッチＳＷＢの入力端子は、定電流Ｉｒｅｆ１が出力される定電流回路４０の出力端子に並列に接続されている。スイッチＳＷＡの出力端子は、ダミービット線ｄＢＬに接続されている。スイッチＳＷＢの出力端子は、キャパシタＣ５０の一方の端子に接続され、キャパシタＣ５０の他方の端子には接地電圧Ｖｓｓが与えられる。

また、キャパシタＣ５０の一方の端子は差動増幅器ＤＡの非反転入力端子Ｐｒｅｓにも接続されている。差動増幅器ＤＡの出力端子はスイッチＳＷＣに接続されるとともに、反転入力端子にフィードバック接続されている。スイッチＳＷＣの出力端子は、ダミービット線ｄＢＬに接続されている。

［ダミービット線制御回路３０の動作］
このように構成されたダミービット線制御回路３０の動作について説明する。リセット動作の開始と共に定電流回路４０に電流Ｉｒｅｆが入力されると、ＮＭＯＳトランジスタＱＮ４１、ＱＮ４２及びカレントミラー出力回路を介して、定電流Ｉｒｅｆ１が出力される。このとき、スイッチング信号Ｓｗ＿Ａ、Ｓｗ＿Ｂを“Ｈ”レベル、ｂＳｗ＿Ａ、ｂＳｗ＿Ｂを“Ｌ”レベルにしてスイッチＳＷＡ、ＳＷＢをオンし、導通状態にする。また、スイッチング信号Ｓｗ＿Ｃを“Ｌ”レベル、ｂＳｗ＿Ｃを“Ｈ”レベルにしてスイッチＳＷＣをオフし、非導通状態にする。これにより、ダミービット線ｄＢＬに所定電圧Ｖαを印加することのできるダミー電流Ｉｄｕｍｍｙ（例えば１μＡ程度）をダミーメモリセルｄＭＣに流すと共に、所定電圧Ｖαに基づく電荷をキャパシタＣ５０に蓄積する。このキャパシタＣ５０によりダミービット線ｄＢＬに定電流を供給した直後のダミービット線ｄＢＬの所定電圧Ｖαがサンプリングされ、差動増幅器ＤＡの非反転入力端子Ｐｒｅｓへの入力電圧が決定される。

次に、スイッチング信号Ｓｗ＿Ｂを“Ｌ”レベル、ｂＳｗ＿Ｂを“Ｈ”レベルにしてスイッチＳＷＢをオフし、非導通状態にすると共にスイッチング信号Ｓｗ＿Ｃを“Ｈ”レベル、ｂＳｗ＿Ｃを“Ｌ”レベルにしてスイッチＳＷＣをオンし、導通状態にする。この後、ダミービット線ｄＢＬの電圧は差動増幅器ＤＡにより所定電圧Ｖαに保たれる。選択メモリセルＭＣ１１がリセット動作後に高抵抗状態となったとしても、ダミー電流Ｉｄｕｍｍｙが増加して、ダミービット線ｄＢＬには所定電圧Ｖαが印加し続けられる。上述のように、ダミーメモリセルｄＭＣが接続されたダミービット線ｄＢＬに電圧Ｖαを印加し続けることにより、ダミー電流Ｉｄｕｍｍｙとワード線ＷＬ０１の寄生抵抗ＰＲｗｌによる電圧降下が発生し、メモリセルＭＣ１１のワード線ＷＬ０１側の接続端の電圧が接地電圧ＶＳＳよりも上昇するので、リセット動作後の誤セット動作の発生を防止することができる。

ここで、ダミービット線制御回路３０がダミービット線ｄＢＬに印加する所定の電圧Ｖαは、選択ビット線ＢＬ０１に印加されるリセット電圧ＶＲＥＳＥＴから選択メモリセルＭＣ１１がセット動作されるのに必要な素子印加セット電圧ＶＲ＿ｓｅｔを引いた電圧より大きな電圧として設定することができる。これにより、リセット動作後の選択メモリセルＭＣ１１に印加される電圧を、誤セット動作が発生する可能性のある素子印加セット電圧ＶＲ＿ｓｅｔよりも確実に小さくすることができる。

［制御回路の構成］
次に、リセット動作時に、ビット線ＢＬ０１にリセット電圧ＶＲＥＳＥＴを、ワード線ＷＬ０１に電圧Ｖｓｓを印加する抵抗変化メモリ装置の回路構成について、図７〜図１５を参照して説明する。ここでは、ワード線方向に２Ｋｂｉｔ（＝２０４８ｂｉｔ）、ビット線方向に５１２ｂｉｔのメモリセルＭＣを配列して１ＭｂｉｔのメモリセルアレイＭＡを構成する場合を例として説明する。図７は、抵抗変化メモリ装置のカラム制御回路及びロウ制御回路の配置例を示すブロック図である。

図７に示されるように、ロウ制御回路は、例えばロウデコーダ１０、メインロウデコーダ１１、書き込み駆動線ドライバ１２、ロウ電源線ドライバ１３及びロウ系周辺回路１４により構成される。また、カラム制御回路は、例えばカラムスイッチ２０、カラムデコーダ２１、センスアンプ／書き込みバッファ２２、カラム電源線ドライバ２３、及びカラム系周辺回路２４により構成される。

本実施の形態に係るワード線ＷＬは階層化構造を有しており、メインロウデコーダ１１は、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。一例として、選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｈ”状態となり、メインワード線ＭＷＬｂｘが“Ｌ”状態となる。逆に、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｌ”状態となり、メインワード線ＭＷＬｂｘが“Ｈ”状態となる。一対のメインワード線ＭＷＬｘ、ＭＷＬｂｘはひとつのロウデコーダ１０に接続される。ロウデコーダ１０は、メインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下にある８本のワード線ＷＬからなるワード線群ＷＬｘ＜７：０＞のうちの１本を選択駆動する。メインロウデコーダ１１により選択駆動されたメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されたロウデコーダ１０が更にワード線ＷＬを選択駆動することにより、１本のワード線ＷＬが選択駆動される。
書き込み駆動線ドライバ１２には８本の書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗが接続され、ロウ電源線ドライバ１３にはロウ電源線ＶＲｏｗが接続されている。この書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗはロウデコーダ１０に接続される。書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗには、ロウデコーダ１０がワード線ＷＬを駆動するための電圧が印加される。具体的には、リセット動作時において８本の書き込み駆動線ＷＤＲＶ＜７：０＞のうち選択ワード線ＷＬに対応する１本の書き込み駆動線ＷＤＲＶに電圧Ｖｓｓ（＝０Ｖ）を供給し、それ以外の７本には電圧ＶＲＥＳＥＴを供給する。また、ロウ電源線ＶＲｏｗには、非選択のメインワード線ＭＷＬ、ＭＷＬｂｘの階層下のワード線ＷＬに供給される電圧（ＶＲＥＳＥＴ）が印加される。ロウ系周辺回路１４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

本実施の形態に係るビット線ＢＬも階層化構造を有しており、カラムデコーダ２１は、１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜１２７：０＞）のいずれか一対を選択駆動する。一例として、選択されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｈ”状態となり、カラム選択線ＣＳＬｂｙが“Ｌ”状態となる。逆に、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｌ”状態となり、カラム選択線ＣＳＬｂｙが“Ｈ”状態となる。一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙはひとつのカラムスイッチ２０に接続される。カラムスイッチ２０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙの階層下にある４本のビット線ＢＬからなるビット線群ＢＬｙ＜３：０＞のうちの１本を選択駆動する。カラムデコーダ２１により選択駆動されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙに接続されたカラムスイッチ２０が更にビット線ＢＬを選択駆動することにより、１本のビット線ＢＬが選択駆動される。
センスアンプ／書き込みバッファ２２には、４本のローカルデータ線ＬＤＱ＜３：０＞が接続されている。このローカルデータ線ＬＤＱ＜３：０＞はカラムスイッチ２０に接続される。センスアンプ／書き込みバッファ２２は、ローカルデータ線ＬＤＱ＜３：０＞に読み出された信号を検知増幅するとともに、データ入出力線ＩＯ＜３：０＞から入力される書き込みデータをカラムスイッチ２０を介してメモリセルＭＣに供給するものである。ローカルデータ線ＬＤＱ＜３：０＞には、カラムスイッチ２０がビット線ＢＬを駆動するための電圧が印加される。具体的には、リセット動作時において４本のローカルデータ線ＬＤＱ＜３：０＞に電圧ＶＲＥＳＥＴが供給される。センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１を介して、カラム電源線ドライバ２３が接続されている。カラム系周辺回路２４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

次に、図８〜図１１を参照して、ロウ制御回路の構成を詳細に説明する。図８〜図１１は抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。

［ロウデコーダ１０の構成］
図７及び図８に示されるように、ロウデコーダ１０には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対、ロウ電源線ＶＲｏｗ並びに書き込み駆動線ＷＤＲＶ＜７：０＞が接続されている。また、ロウデコーダ１０には、ワード線群ＷＬｘ＜７：０＞が接続されており、このワード線群ＷＬｘ＜７：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのロウデコーダ１０に接続されるワード線群ＷＬｘ＜７：０＞は、ワード線ＷＬｘ０〜ワード線ＷＬｘ７までの８本の配線からなる。同様に、書き込み駆動線ＷＤＲＶ＜７：０＞は、ＷＤＲＶ０〜ＷＤＲＶ７までの８本の配線からなる配線である。図８に示すように、ロウデコーダ１０は、２つのＮＭＯＳトランジスタＱＮ１及びＱＮ２のソースを互いに接続してなるトランジスタ対を８つ備えて構成されている。トランジスタＱＮ１のゲートにメインワード線ＭＷＬｂｘが、ドレインにロウ電源線ＶＲｏｗが接続されている。また、トランジスタＱＮ２のゲートにメインワード線ＭＷＬｘが、ドレインに書き込み駆動線ＷＤＲＶ＜７：０＞のいずれか１本が接続されている。そして、トランジスタＱＮ１及びＱＮ２のソースはともにワード線群ＷＬｘ＜７：０＞のいずれか１本に接続されている。

［メインロウデコーダ１１の構成］
図７及び図９に示されるように、メインロウデコーダ１１には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）、並びにアドレス信号線が接続されている。メインロウデコーダ１１は階層化構造を有するワード線ＷＬを駆動するためのプリデコーダである。一組のメインワード線ＭＷＬｘ、ＭＷＬｂｘは１つのロウデコーダ１０内の８つのトランジスタ対（図８のＱＮ１、ＱＮ２）にそれぞれ接続され、１つのロウデコーダ１０は８本のワード線ＷＬｘ＜７：０＞のいずれか１本を選択することができる。メインロウデコーダ１１は、図９に示すような回路を、１対のメインワード線ＭＷＬｘ、ＭＷＬｂｘごとに有している。図９に示すように、１つのメインロウデコーダ１１において、メインロウデコーダ１１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ１に接続される。論理ゲートＧＡＴＥ１の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ３からなるＣＭＯＳインバータＣＭＯＳ１の入力端子に供給される。トランジスタＱＰ１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ３のソースは接地されている。そして、トランジスタＱＰ１及びＱＮ３のドレインはともにメインワード線ＭＷＬｘに接続される。また、メインワード線ＭＷＬｘは、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ４からなるＣＭＯＳインバータＣＭＯＳ２に接続されている。トランジスタＱＰ２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ４のソースは接地されている。そして、トランジスタＱＰ２及びＱＮ４のドレインはともにメインワード線ＭＷＬｂｘに接続される。

［書き込み駆動線ドライバ１２の構成］
図７及び図１０に示されるように、書き込み駆動線ドライバ１２には、ロウ電源線ＶＲｏｗ及びアドレス信号線が接続されている。ここで、書き込み駆動線ドライバ１２も、プリデコーダである。書き込み駆動線ドライバ１２に接続されたアドレス信号線は、論理ゲートＧＡＴＥ２に接続される。論理ゲートＧＡＴＥ２の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ５からなるＣＭＯＳインバータＣＭＯＳ３の入力端子に供給される。トランジスタＱＰ３のソースには、後述するように電圧ＶＲＥＳＥＴが印加されているロウ電源線ＶＲｏｗが接続され、トランジスタＱＮ５のソースは接地されている。そして、トランジスタＱＰ３及びＱＮ５のドレインはともに書き込み駆動線ＷＤＲＶ＜７：０＞に接続される。

［ロウ電源線ドライバ１３の構成］
図７及び図１１に示されるように、ロウ電源線ドライバ１３には、ロウ電源線ＶＲｏｗ及び制御信号線が接続されている。ロウ電源線ドライバ１３において、電源ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ６のドレイン及びゲートに接続される。トランジスタＱＮ６のソースがＰＭＯＳトランジスタＱＰ６を介してロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ６のゲートには制御信号ＳＥＴｏｎが供給される。また、ロウ電源線ドライバ１３において、電源ＶＲＥＡＤがＰＭＯＳトランジスタＱＰ４を介して、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ５を介してそれぞれロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ４のゲートには制御信号ＲＥＡＤｏｎが供給され、トランジスタＱＰ５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＡＤｏｎ、ＲＥＳＥＴｏｎは、それぞれデータ読み出し時、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。

次に、図１２〜図１５を参照して、カラム制御回路の構成を詳細に説明する。図１２〜図１５は抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。

［カラムスイッチ２０の構成］
図７及び図１２に示されるように、カラムスイッチ２０には１２８対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜１２７：０＞）のいずれか一対及びローカルデータ線ＬＤＱ＜３：０＞が接続されている。また、カラムスイッチ２０には、ビット線群ＢＬｙ＜３：０＞が接続されており、このビット線群ＢＬｙ＜３：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのカラムスイッチ２０に接続されるビット線群ＢＬｙ＜３：０＞はビット線ＢＬｙ０〜ビット線ＢＬｙ３までの４本の配線からなる。同様に、ローカルデータ線ＬＤＱ＜３：０＞は、ＬＤＱ０〜ＬＤＱ３までの４本の配線からなる配線である。図１２に示すように、カラムスイッチ２０は、２つのＮＭＯＳトランジスタＱＮ１１及びＱＮ１２のソースを互いに接続してなるトランジスタ対を４つ備えて構成されている。トランジスタＱＮ１１のゲートにカラム選択線ＣＳＬｙが、ドレインにローカルデータ線ＬＤＱ＜３：０＞のいずれか１本が接続されている。また、トランジスタＱＮ１２のゲートにはカラム選択線ＣＳＬｂｙが接続され、ドレインは接地されている。そして、トランジスタＱＮ１１及びＱＮ１２のソースはともにビット線群ＢＬｙ＜３：０＞のいずれか１本に接続されている。

［カラムデコーダ２１の構成］
図７及び図１３に示されるように、カラムデコーダ２１には１２８対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜１２７：０＞）、並びにアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置において、一組のカラム選択線ＣＳＬｙ、ＣＳＬｂｙは１つのカラムスイッチ２０内の４つのトランジスタ対（図１２のＱＮ１１、ＱＮ１２）にそれぞれ接続され、１つのカラムスイッチ２０は４本のビット線群ＢＬｙ＜３：０＞のいずれか１本を選択することができる。カラムデコーダ２１は、図１３に示すような回路を、一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙごとに有している。図１３に示すように、１つのカラムデコーダ２１において、カラムデコーダ２１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ３に接続される。論理ゲートＧＡＴＥ３の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１１及びＮＭＯＳトランジスタＱＮ１３からなるＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給される。トランジスタＱＰ１１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ１３のソースは接地されている。そして、トランジスタＱＰ１１及びＱＮ１３のドレインはともにカラム選択線ＣＳＬｙに接続される。また、カラム選択線ＣＳＬｙは、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１４からなるＣＭＯＳインバータＣＭＯＳ１２に接続されている。トランジスタＱＰ１２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ１４のソースは接地されている。そして、トランジスタＱＰ１２及びＱＮ１４のドレインはともにカラム選択線ＣＳＬｂｙに接続される。

［センスアンプ／書き込みバッファ２２の構成］
図７及び図１４に示されるように、センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１、ローカルデータ線ＬＤＱ＜３：０＞及びデータ入出力線ＩＯ＜３：０＞が接続されている。まず、書き込みバッファ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜３：０＞は、レベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１３及びＮＭＯＳトランジスタＱＮ１５からなるＣＭＯＳインバータＣＭＯＳ１３に接続される。トランジスタＱＰ１３のソースにはカラム電源線ＶＣｏｌ１が接続されている。カラム電源線ＶＣｏｌ１には後述するようにリセット電圧ＶＲＥＳＥＴが印加されている。また、トランジスタＱＮ１５のソースは接地されている。そして、トランジスタＱＰ１３及びＱＮ１５のドレインはともにスイッチＳＷ１を介して、ローカルデータ線ＬＤＱ＜３：０＞に接続されている。
次にセンスアンプ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜３：０＞は、センスアンプＳ／Ａに接続される。センスアンプＳ／Ａとしては、シングルエンド型、参照セルを用いた差動型等、種々のタイプを用いるとこができる。センスアンプＳ／Ａの出力端子はスイッチＳＷ２を介してローカルデータ線ＬＤＱ＜３：０＞に接続されている。

［カラム電源線ドライバ２３の構成］
図７及び図１５に示されるように、カラム電源線ドライバ２３には、カラム電源線ＶＣｏｌ１及び制御信号線が接続されている。カラム電源線ドライバ２３において、電源ＶＳＥＴＨがＮＭＯＳトランジスタＱＮ１６のドレイン及びゲートに接続され、トランジスタＱＮ１６のソースはＰＭＯＳトランジスタＱＰ１４を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１４のゲートには制御信号ＳＥＴｏｎが供給される。また、カラム電源線ドライバ２３において、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ１５を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＳＥＴｏｎは、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。

次に、このように構成された抵抗変化メモリ装置のリセット動作について説明する。まず、リセット動作時における抵抗変化メモリ装置のロウ制御回路の動作について、図７〜図１１を参照して説明する。図７に示すようにワード線ＷＬは階層化構造を有している。メインロウデコーダ１１及びロウデコーダ１０により選択駆動されるワード線群ＷＬｘ＜７：０＞には、書き込み駆動線ＷＤＲＶ＜７：０＞又はロウ電源線ＶＲｏｗに印加されている電圧が印加される。まず、ロウデコーダ１０に接続された書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗに対する電圧の印加動作について説明する。

［ロウ電源線ドライバ１３の動作］
リセット動作時には、ロウ電源線ドライバ１３において、トランジスタＱＰ５のゲートに供給されていた制御信号（ＲＥＳＥＴｏｎ信号）が“Ｌ”状態になり導通する。リセット動作時に、ロウ電源線ドライバ１３はロウ電源線ＶＲｏｗを電圧ＶＲＥＳＥＴに駆動する。

［書き込み駆動線ドライバ１２の動作］
書き込み駆動線ドライバ１２の論理ゲートＧＡＴＥ２には、アドレス信号が入力される。このアドレス信号に基づき、論理ゲートＧＡＴＥ２は、アドレス信号に対応する一の書き込み駆動線（例えばＷＤＲＶ１）について、“Ｈ”信号を、対応しない他の書き込み駆動線について“Ｌ”信号をＣＭＯＳインバータＣＭＯＳ３の入力端子に供給する。アドレス信号に対応する書き込み駆動線（例えばＷＤＲＶ１）の場合、ＣＭＯＳインバータＣＭＯＳ３の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ５を介して接地電圧Ｖｓｓ（例えば０Ｖ）が書き込み駆動線ＷＤＲＶ１に印加される。アドレス信号に対応しない書き込み駆動線の場合、ＣＭＯＳインバータＣＭＯＳ３の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ３を介してロウ電源線ＶＲｏｗの電圧（ＶＲＥＳＥＴ）が書き込み駆動線ＷＤＲＶに印加される。

次に、メインロウデコーダ１１及びロウデコーダ１０によるメインワード線ＭＷＬｘ、ＭＷＬｂｘとワード線ＷＬｘ＜７：０＞の選択駆動動作について説明する。

［メインロウデコーダ１１の動作］
メインロウデコーダ１１の論理ゲートＧＡＴＥ１の入力端子にも、アドレス信号が供給される。このアドレス信号に基づき、論理ゲートＧＡＴＥ１は、ｘ＝＜２５５：０＞のうち選択されたｘ（例えばｘ＝０）について“Ｌ”信号を、選択されていないｘについて“Ｈ”信号をＣＭＯＳインバータＣＭＯＳ１の入力端子に供給する。まず、選択されたｘ（例えばｘ＝０）について説明する。選択されたｘ（例えばｘ＝０）の場合、ＣＭＯＳインバータＣＭＯＳ１の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１を介して電源ＶＳＥＴＨの“Ｈ”信号がメインワード線ＭＷＬ０に供給される。また、メインワード線ＭＷＬ０の“Ｈ”信号は、ＣＭＯＳインバータＣＭＯＳ２の入力端子に供給され、導通したトランジスタＱＮ４を介して接地電圧Ｖｓｓの“Ｌ”信号がメインワード線ＭＷＬｂ０に供給される。すなわち、選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ０には、“Ｈ”信号、メインワード線ＭＷＬｂ０には“Ｌ”信号が供給される。次に、選択されていないｘについて説明する。選択されていないｘの場合、ＣＭＯＳインバータＣＭＯＳ１の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ３を介して接地電圧Ｖｓｓの“Ｌ”信号がメインワード線ＭＷＬｘに供給される。また、メインワード線ＭＷＬｘの“Ｌ”信号は、ＣＭＯＳインバータＣＭＯＳ２の入力端子に供給され、導通したトランジスタＱＰ２を介して電源ＶＳＥＴＨの“Ｈ”信号がメインワード線ＭＷＬｂｘに供給される。すなわち、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”信号、メインワード線ＭＷＬｂｘには“Ｈ”信号が供給される。

［ロウデコーダ１０の動作］
ロウデコーダ１０は、メインワード線ＭＷＬｘ及びＭＷＬｂｘに供給された信号に基づき、ロウ電源線ＶＲｏｗ又は書き込み駆動線ＷＤＲＶの電圧をワード線ＷＬに対して印加する。選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ０には、“Ｈ”信号、メインワード線ＭＷＬｂ０には“Ｌ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１のゲートに“Ｌ”信号が供給され、トランジスタＱＮ２のゲートに“Ｈ”信号が供給されるため、ワード線群ＷＬ０＜７：０＞には導通したトランジスタＱＮ２を介して書き込み駆動線ＷＤＲＶ＜７：０＞の電圧が印加される。ここで、アドレス信号に対応する書き込み駆動線（例えばＷＤＲＶ１）には、接地電圧（例えば０Ｖ）が印加され、アドレス信号に対応しないその他の書き込み駆動線には、ロウ電源線ＶＲｏｗの電圧（例えばＶＲＥＳＥＴ）が印加されている。ワード線群ＷＬ０＜７：０＞のうち、アドレス信号に対応するワード線ＷＬ０１の１本のみに接地電圧（例えば０Ｖ）が印加され、その他のワード線ＷＬには電圧ＶＲＥＳＥＴが印加される。また、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”信号、メインワード線ＭＷＬｂｘには“Ｈ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１のゲートに“Ｈ”信号が供給され、トランジスタＱＮ２のゲートに“Ｌ”信号が供給されるため、ワード群線ＷＬｘ＜７：０＞には導通したトランジスタＱＮ１を介してロウ電源線ＶＲｏｗの電圧（ＶＲＥＳＥＴ）が印加される。これにより、リセット動作時にはアドレス信号により選択された１本のワード線ＷＬ０１のみに接地電圧（０Ｖ）が印加され、その他の全てのワード線ＷＬにはロウ電源線ＶＲｏｗの電圧（ＶＲＥＳＥＴ）が印加される。

次に、セット動作時における抵抗変化メモリ装置のカラム制御回路の動作について、図７及び図１２〜図１５を参照して説明する。カラムデコーダ２１及びカラムスイッチ２０により選択駆動されるビット線群ＢＬｙ＜３：０＞には、ローカルデータ線ＬＤＱ＜３：０＞に印加されている電圧が印加される。また、ローカルデータ線ＬＤＱ＜３：０＞には、センスアンプ／書き込みバッファ２２を介してカラム電源線ＶＣｏｌ１の電圧が印加される。まず、ローカルデータ線ＬＤＱ＜３：０＞及びカラム電源線ＶＣｏｌ１に対する電圧の印加動作について説明する。

［カラム電源線ドライバ２３の動作］
リセット動作時には、カラム電源線ドライバ２３において、トランジスタＱＰ１５のゲートに供給されていた制御信号（ＲＥＳＥＴｏｎ信号）が“Ｌ”状態になり導通する。リセット動作時に、カラム電源線ドライバ２３はカラム電源線ＶＣｏｌ１を電圧ＶＲＥＳＥＴに駆動する。

［センスアンプ／書き込みバッファ２２の動作］
センスアンプ／書き込みバッファ２２において、セット動作時に書き込みバッファ部のスイッチＳＷ１がオンとなり導通状態になるとともに、センスアンプ部のスイッチＳＷ２がオフとなり非導通状態になる。センスアンプ／書き込みバッファ２２には、データ入出力線ＩＯ＜３：０＞より書き込みデータが供給される。この書き込みデータがレベルシフタＬ／Ｓを介してＣＭＯＳインバータＣＭＯＳ１３の入力端子に供給される。このローカルデータ線（例えばＬＤＱ１）の場合、ＣＭＯＳインバータＣＭＯＳ１３の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１３を介してカラム電源線ＶＣｏｌ１の電圧（ＶＲＥＳＥＴ）がスイッチＳＷ１を介してローカルデータ線ＬＤＱ１に印加される。書き込みデータに対応しない書き込み駆動線の場合、ＣＭＯＳインバータＣＭＯＳ１３の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ１５を介して接地電圧Ｖｓｓ（例えば０Ｖ）がスイッチＳＷ１を介してローカルデータ線ＬＤＱに印加される。

次に、カラムデコーダ２１及びカラムスイッチ２０によるカラム選択線ＣＳＬｙ、ＣＳＬｂｙとビット線群ＢＬｙ＜３：０＞との選択駆動動作について説明する。

［カラムデコーダ２１の動作］
カラムデコーダ２１の論理ゲートＧＡＴＥ３の入力端子には、アドレス信号が供給される。このアドレス信号に基づき、論理ゲートＧＡＴＥ３は、ｙ＝＜１２７：０＞のうち選択されたｙ（例えばｙ＝０）について“Ｌ”信号を、選択されていないｙについて“Ｈ”信号をＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給する。まず、選択されたｙ（例えばｙ＝０）について説明する。選択されたｙ（例えばｙ＝０）の場合、ＣＭＯＳインバータＣＭＯＳ１１の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１１を介して電源ＶＳＥＴＨの“Ｈ”信号がカラム選択線ＣＳＬ０に供給される。また、カラム選択線ＣＳＬ０の“Ｈ”信号は、ＣＭＯＳインバータＣＭＯＳ１２の入力端子に供給され、導通したトランジスタＱＮ１４を介して接地電圧Ｖｓｓの“Ｌ”信号がカラム選択線ＣＳＬｂ０に供給される。すなわち、選択されたｙ（例えばｙ＝０）の場合、カラム選択線ＣＳＬ０には“Ｈ”信号、カラム選択線ＣＳＬｂ０には“Ｌ”信号が供給される。次に、選択されていないｙについて説明する。選択されていないｙの場合、ＣＭＯＳインバータＣＭＯＳ１１の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ１３を介して接地電圧Ｖｓｓの“Ｌ”信号がカラム選択線ＣＳＬｙに供給される。また、カラム選択線ＣＳＬｙの“Ｌ”信号は、ＣＭＯＳインバータＣＭＯＳ１２の入力端子に供給され、導通したトランジスタＱＰ１２を介して電源ＶＳＥＴＨの“Ｈ”信号がカラム選択線ＣＳＬｂｙに供給される。すなわち、選択されていないｙの場合、カラム選択線ＣＳＬｙには、“Ｌ”信号、カラム選択線ＣＳＬｂｙには“Ｈ”信号が供給される。

［カラムスイッチ２０の動作］
カラムスイッチ２０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙに供給された信号に基づき、ローカルデータ線ＬＤＱ＜３：０＞の電圧をビット線ＢＬに対して印加する。選択されたｙ（例えばｙ＝０）の場合、カラム選択線ＣＳＬ０には、“Ｈ”信号、カラム選択線ＣＳＬｂｙには、“Ｌ”信号が供給されている。カラムスイッチ２０のトランジスタＱＮ１１のゲートに“Ｈ”信号が供給され、トランジスタＱＮ１２のゲートに“Ｌ”信号が供給される。そのため、選択されたビット線群ＢＬ０＜３：０＞には導通したトランジスタＱＮ１２を介してローカルデータ線ＬＤＱ＜３：０＞のリセット電圧ＶＲＥＳＥＴが印加される。ここで、書き込みデータに対応するローカルデータ線（例えばＬＤＱ１）には、リセット電圧（例えばＶＲＥＳＥＴ）が印加され、書き込みデータに対応しないその他のローカルデータ線には、接地電圧（例えばＶｓｓ＝０Ｖ）が印加されている。ビット線群ＢＬ０＜３：０＞のうち、書き込みデータに対応するビット線ＢＬ０１の１本のみにリセット電圧（例えばＶＲＥＳＥＴ）が印加され、その他のビット線ＢＬには接地電圧Ｖｓｓが印加される。一方、選択されていないｙの場合、カラム選択線ＣＳＬｙには、“Ｌ”信号、カラム選択線ＣＳＬｂｙには“Ｈ”信号が供給されている。カラムスイッチ２０のトランジスタＱＮ１１のゲートに“Ｌ”信号が供給され、トランジスタＱＮ１２のゲートに“Ｈ”信号が供給される。そのため、ビット線群ＢＬｙ＜３：０＞には導通したトランジスタＱＮ１２を介して接地電圧Ｖｓｓ＝０Ｖが印加される。これにより、リセット動作時には書き込みデータにより選択された１本のビット線ＢＬ０１のみにリセット電圧ＶＲＥＳＥＴが印加され、その他の全てのビット線ＢＬには接地電圧（０Ｖ）が印加される。

本実施の形態のカラム制御回路及びダミービット線制御回路によれば、リセット動作時にメモリセルアレイＭＡに配置されたビット線ＢＬにリセット電圧ＶＲＥＳＥＴが印加されると共に、ダミービット線ｄＢＬに電圧Ｖαが印加される。この電圧Ｖαは選択メモリセルＭＣ１１が高抵抗状態に変化した後も印加され続ける。選択メモリセルＭＣ１１が高抵抗状態になりリセット電流が流れにくくなった後も、ダミービット線ｄＢＬに印加された電圧Ｖαにより、選択ワード線ＷＬ０１の電位が上昇する。そのため、選択メモリセルＭＣ１１に印加される電圧がリセット電圧ＶＲＥＳＥＴよりも緩和され、誤セット動作が発生する可能性のあるセット電圧ＶＳＥＴを超えることがない。本実施の形態に係る抵抗変化メモリ装置によれば、リセット動作後の誤セット動作の発生を防止することができる。

メモリセルアレイＭＡ内にあるダミーメモリセルｄＭＣに流れるダミー電流Ｉｄｕｍｍｙは、メモリセルアレイＭＡ内の電圧の変化に基づいて変化する。そのため、例えばメモリセルアレイの外部にモニター回路を置いて電流変化を検知し、誤セット防止動作を実行するよりも応答速度が速く、誤セット動作を効果的に防止することができる。誤セット動作の発生を効果的に防止することができる場合、メモリセルに対するリセット動作のコントロール性が増し動作スピードが速くなる。また、配線の寄生抵抗による影響が低減されるため、メモリセルアレイの１つ当たりのサイズも大きくでき、全体としてのチップサイズを削減することもできる。

［第２の実施の形態］
次に、第２の実施の形態に係る抵抗変化メモリ装置におけるリセット動作について、図１６Ａ及び図１６Ｂを参照して説明する。図１６Ａ及び図１６Ｂは、本実施の形態の抵抗変化メモリ装置のリセット動作における電圧降下を説明する図である。

図１６Ａに示すように、本実施の形態のメモリセルアレイＭＡには、第１の実施の形態のダミービット線ｄＢＬに変えて、ダミーワード線ｄＷＬが配置されている。そして、ダミーワード線ｄＷＬとビット線ＢＬとの交差部には、整流素子及び抵抗素子からなるダミーメモリセルｄＭＣが接続されている。第１の実施の形態と同様に、ダミーメモリセルｄＭＣとしては、メモリセルＭＣの低抵抗状態と略同様の抵抗値を有するものを用いるものとする。

図１６Ａに示すように、本実施の形態に係る抵抗変化メモリ装置のリセット動作時にも、リセット電流Ｉｒｅｓｅｔが低抵抗状態の選択メモリセルＭＣ１１を介して選択ビット線ＢＬ０１から選択ワード線ＷＬ０１へと流れる。また、ダミーワード線ｄＷＬには、リセット電圧ＶＲＥＳＥＴより低い所定の電圧Ｖαが印加される。そのため、ダミー電流Ｉｄｕｍｍｙが低抵抗状態のダミーメモリセルｄＭＣを介して選択ビット線ＢＬ０１からダミーワード線ｄＷＬへと流れる。選択ビット線ＢＬ０１に印加されたリセット電圧ＶＲＥＳＥＴは、ビット線ＢＬの寄生抵抗ＰＲｂｌを介して電圧が降下する。そのため、選択メモリセルＭＣ１１が選択ビット線ＢＬ０１に接続された箇所の電圧はリセット電圧ＶＲＥＳＥＴから０．３Ｖ程度下がった電圧となっている。この電圧が選択メモリセルＭＣ１１及びワード線ＷＬの寄生抵抗ＰＲｗｌにより降下して、選択ワード線ＷＬ０１の最終的な電位が０Ｖとなる。ここで、ダミーワード線ｄＷＬに印加された電圧Ｖαはリセット電圧より小さく、且つ選択メモリセルＭＣ１１がビット線ＢＬ０１に接続された箇所の電圧はリセット電圧ＶＲＥＳＥＴから０．３Ｖ程度低い電圧である。そのため、ダミーメモリセルｄＭＣを流れるダミー電流Ｉｄｕｍｍｙの値はリセット電流Ｉｒｅｓｅｔの値に比べて小さい値となる。

次に、図１６Ｂに示すように、リセット動作により選択メモリセルＭＣ１１が高抵抗状態となった際、選択メモリセルＭＣ１１にはリセット電流Ｉｒｅｓｅｔが殆ど流れなくなる。一方、ダミーメモリセルｄＭＣは定常的に低抵抗状態であるため、リセット電流ＩＲＥＳＥＴが流れなくなった後も、ダミー電流Ｉｄｕｍｍｙは流れ続ける。ここで、選択メモリセルＭＣ１１から選択ワード線ＷＬ０１へと流れる電流がないため、ダミー電流Ｉｄｕｍｍｙは選択メモリセルＭＣ１１が高抵抗状態になる前よりも流れやすくなる。選択ビット線ＢＬ０１に印加された電圧ＶＲＥＳＥＴは、選択ビット線ＢＬ０１の寄生抵抗ＰＲｂｌを介して電圧が降下し、ダミーメモリセルｄＭＣがビット線ＢＬ０１に接続された箇所の電圧はリセット電圧ＶＲＥＳＥＴから０．１５Ｖ程度下がった電圧となる。この電圧が低抵抗状態のダミーメモリセルｄＭＣ及びワード線ＷＬの寄生抵抗ＰＲｗｌにより降下して、ダミーワード線ｄＷＬの最終的な電位がＶαとなる。

本実施の形態におけるリセット動作の場合、リセット動作が終了した選択メモリセルＭＣ１１に印加される電圧は、選択ビット線ＢＬ０１に印加されるリセット電圧ＶＲＥＳＥＴから選択ビット線ＢＬ０１により降下した電圧０．１５Ｖを引いたものとなる。よって、選択メモリセルＭＣ１１に印加される電圧が、選択ビット線ＢＬ０１に印加されるリセット電圧ＶＲＥＳＥＴよりも緩和されることとなり、誤セット動作が発生する可能性のあるセット電圧ＶＳＥＴを超えることがない。本実施の形態に係る抵抗変化メモリ装置によれば、リセット動作後の誤セット動作の発生を防止することができる。

次に、リセット動作時に、ダミーワード線ｄＷＬに電圧Ｖαを印加する抵抗変化メモリ装置の回路構成について、図１７を参照して説明する。図１７は、抵抗変化メモリ装置のバイアス電圧付与回路の他の形態としてのダミーワード線制御回路３０’の構成例を示す回路図である。このダミーワード線制御回路３０’は、選択メモリセルＭＣ１１のリセット動作によりダミー電流Ｉｄｕｍｍｙが変動した場合においても、ダミーワード線ｄＷＬに対して所定の電圧Ｖαを印加し続ける制御回路である。このバイアス電圧Ｖαにより、選択メモリセルＭＣ１１の抵抗状態が高抵抗状態に遷移したとしても選択ビット線ＢＬ０１の電位変動を抑制することができる。ここで、選択ビット線ＢＬ０１にはリセット電圧ＶＲＥＳＥＴ、選択ワード線ＷＬ０１にはスイッチトランジスタＱＳを介して接地電圧Ｖｓｓがそれぞれ印加されている。

［ダミーワード線制御回路３０’の構成及び動作］
ここで、第２の実施の形態に係るダミーワード線制御回路３０’において、第１の実施の形態に係るダミービット線制御回路３０と同一の構成を有する箇所には、同一の符号を付すことによりその説明を省略する。本実施の形態に係るダミーワード線制御回路３０’は、定電流回路４０’においてカレントミラー出力回路を省略している点においてダミービット線制御回路３０と異なる。ダミーワード線制御回路３０’におけるその他の構成及び動作は第１の実施の形態のダミービット線制御回路３０と同様である。このダミーワード線制御回路３０’により、選択メモリセルＭＣ１１がリセット動作後に高抵抗状態となったとしても、ダミー電流Ｉｄｕｍｍｙが増加して、ダミーワード線ｄＷＬには所定電圧Ｖαが印加し続けられる。ダミーメモリセルｄＭＣが接続されたダミーワード線ｄＷＬに電圧Ｖαを印加し続けることにより、ダミー電流Ｉｄｕｍｍｙとビット線ＢＬ０１の寄生抵抗ＰＲｂｌによる電圧降下が発生し、メモリセルＭＣ１１のビット線ＢＬ側の接続端の電圧がリセット電圧ＶＲＥＳＥＴよりも下がるため、リセット動作後の誤セット動作の発生を防止することができる。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。例えば、選択メモリセルＭＣのリセット動作の前後において、ダミーメモリセルｄＭＣに流れるダミー電流Ｉｄｕｍｍｙを最適に設定するために、ダミーメモリセルｄＭＣに繋がるダミーワード線ｄＷＬ又はダミービット線ｄＢＬに印加される電圧を適当な状態に調節することが可能である。図１８は、抵抗変化メモリ装置のダイオードＤｉに印加される電圧と流れる電流の特性を示すグラフである。図１８には温度３００Ｋの場合と４００Ｋの場合との電流電圧特性が示されている。図１８に示すように、ダミーメモリセルｄＭＣのダイオードＤｉに流れるダミー電流Ｉｄｕｍｍｙが１μＡ程度となるように印加する電圧Ｖαを設定した場合、電圧が０．３Ｖ程度変化すればダミー電流Ｉｄｕｍｍｙも一桁近く変化する。

また、図１９のメモリセルアレイの構成例に示すように、メモリセルアレイＭＡ内のダミーメモリセルｄＭＣの配置は電圧降下が最も大きいビット線ＢＬやワード線ＷＬの端部、すなわちメモリセルアレイＭＡの端部に配置する方法（図１９（ａ））や、適当に分散させて選択メモリセルＭＣのアドレスによって分散させたダミーメモリセルｄＭＣのうち、選択するダミーメモリセルｄＭＣを変えられるようにする方法（図１９（ｂ））が可能である。

１・・・半導体基板、 ２・・・メモリブロック、 ３・・・配線領域、 ４・・・ビット線コンタクト領域、 ５・・・ワード線コンタクト領域、 ６・・・ビット線コンタクト、 ７・・・ワード線コンタクト、 １０・・・ロウデコーダ、 １１・・・メインロウデコーダ、 １２・・・書き込み駆動線ドライバ、 １３・・・ロウ電源線ドライバ、 １４・・・ロウ系周辺回路、 ２０・・・カラムスイッチ、 ２１・・・カラムデコーダ、 ２２・・・センスアンプ／書き込みバッファ、 ２３・・・カラム電源線ドライバ、 ２４・・・カラム系周辺回路、 ３０・・・ダミービット線制御回路、 ３０’・・・ダミーワード線制御回路、 ４０・・・定電流回路、 ５０・・・電圧サンプリング回路、 ＭＡ・・・メモリセルアレイ、 ＭＣ・・・メモリセル、 ＶＲ・・・可変抵抗素子、 Ｄｉ・・・ダイオード、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線。

Claims (5)

1. 複数の第１の配線、前記第１の配線と交差する複数の第２の配線、及び前記第１の配線と前記第２の配線との交差部に配置された非オーミック素子及び可変抵抗素子の直列回路からなるメモリセルを備えたセルアレイと、
   前記第１の配線及び前記第２の配線を通じて前記メモリセルに前記可変抵抗素子が低抵抗状態から高抵抗状態に遷移するのに必要な制御電圧を印加する制御回路と、
   前記可変抵抗素子の一端側に前記可変抵抗素子の前記低抵抗状態から前記高抵抗状態の遷移に伴う電位変動を抑制するバイアス電圧を付与するバイアス電圧付与回路と
   を備え、
   前記バイアス電圧付与回路は、
   前記第１又は第２の配線と交差するダミー配線と、
   前記第１又は第２の配線と前記ダミー配線との交差部に配置された前記高抵抗状態の可変抵抗素子よりも低抵抗の抵抗素子を含むダミーメモリセルと、
   前記制御回路が前記メモリセルに前記制御電圧を印加する際に、前記ダミー配線を通じて前記ダミーメモリセルにダミー配線制御電圧を印加するダミー配線制御回路とを備えた
   ことを特徴とする半導体記憶装置。
2. 前記バイアス電圧付与回路は、
   前記制御回路が前記メモリセルに前記制御電圧を印加するのに伴って定電流を前記ダミー配線に供給する定電流回路と、
   前記定電流回路が前記ダミー配線に定電流を供給した直後の前記ダミーメモリセルの前記ダミー配線側の電位をサンプリングするサンプリング回路と、
   前記サンプリング回路でサンプリングされた前記ダミー配線側の電位を前記ダミー配線制御電圧として前記メモリセルが前記制御電圧を印加されている期間中維持する増幅回路と
   を有することを特徴とする請求項１記載の半導体記憶装置。
3. 前記バイアス電圧付与回路は、
   前記制御回路が前記メモリセルに印加する制御電圧から前記メモリセルが高抵抗状態から低抵抗状態へ遷移するのに必要な電圧を引いた電圧よりも大きい電圧を前記バイアス電圧として出力する
   ことを特徴とする請求項１又は２記載の半導体記憶装置。
4. 前記ダミーメモリセルは、前記メモリセルアレイの端部に設けられていることを特徴とする請求項１又は２記載の半導体記憶装置。
5. 前記バイアス電圧付与回路は、選択された前記第１の配線又は選択された前記第２の配線の電位変動を抑制する
   ことを特徴とする請求項１乃至４のいずれか記載の半導体記憶装置。

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