JP4857520B2 - バイポーラ半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置に関し、特にゲート電極を有する縦型バイポーラ半導体要素が複数配置された半導体装置に関する。

大電流を制御して、電力の変換や制御を行う電力用半導体装置は、社会の様々な用途に幅広く使用されている。電力用半導体装置は、大電流を流すために１つのチップに多数の半導体要素を配置する構造を有している。例えば、オン抵抗が小さく耐圧が高いＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌｏｒ Ｔｒａｎｓｉｓｔｏｒ）は、ゲート電極を有する縦型半導体要素（ＩＧＢＴ要素）をチップに複数配置し、それぞれのＩＧＢＴ要素を並列接続して大電流の制御を可能としている。大電流を流す電力用半導体装置は、電力損失による発熱が大きい。発熱の大きい電力用半導体装置は破壊に至る温度上昇を防止するため放熱器に取り付けて用いられる。

発熱要素である複数の半導体要素を備える半導体チップにおいて、チップの中央部の半導体要素は、その周りを他の半導体要素で囲まれるためチップ周辺部と比べて放熱性が悪い。特に電流定格が大きくチップサイズが大きい電力用半導体素子ではチップ中央部とチップ周辺部との放熱性の差が大きい。そのため、チップ中央部の半導体要素は、チップ周辺部の半導体要素と比べ温度が上昇し、安定した動作が阻害される場合があった。

そこで、チップの備える複数の縦型バイポーラ半導体要素のうちチップ中央部の半導体要素のトレンチを、チップ周辺部の半導体要素のトレンチより浅くする構造が提案された（例えば、特許文献１参照）。この構造によれば、チップ中央部の半導体要素のオン抵抗は、チップ周辺部の半導体要素のオン抵抗より高くなる。したがって、チップ中央部の半導体要素の電流密度はチップ周辺部の半導体要素と比べて減るため、チップ中央部の半導体要素の発熱をチップ周辺部の半導体要素と比べ抑制できる。

特開２００１−２７４３９９号公報

一般に、半導体装置には動作時の素子温度の上限が存在し、装置の一部の領域であってもその上限温度を超えないような使い方をする必要があった。すなわち、例えば装置温度上限が１５０℃であった場合、動作時にその装置内で最も温度が高い領域が、１５０℃を超えないように、電流、電圧、キャリア周波数等の動作条件および放熱環境にする必要があった。

また、電力用半導体装置の分野においては、半導体素子を駆動回路、保護回路等と共にモジュール化して使用する場合が多い。そのようなモジュールでは、半導体素子に温度検出素子を付けて半導体素子の温度を検出する。半導体素子のチップ内の温度分布が大きいと温度検出素子の検出した温度と半導体素子の実際の局所的な温度との差が大きくなり、保護回路の温度設定に大きなマージンを持たせる必要があり、さらに動作条件が制限されるという問題があった。

半導体装置の局所的な温度上昇には、その部分の発熱と放熱との差による蓄熱の寄与と、温度上昇に伴う特性の変化による寄与がある。ここで、後者に着目すると、ＭＯＳＦＥＴ等のユニポーラ動作をする半導体要素では、オン抵抗の温度係数が正であるため、チップ内の温度が高い領域の電流は抑制されるという負帰還が働き、チップ内の温度分布が緩和される方向に働く。しかしながら、ＩＧＢＴ等のバイポーラ動作をする半導体要素は、オン抵抗の温度係数が負であるため、チップ内の温度が高いところほど電流が流れやすくなるという正帰還が働き、チップ内の温度分布が増幅されてチップ中央部の半導体要素の温度がさらに上昇する。

このバイポーラ半導体素子の温度と電流との正帰還関係を抑制すること無しに、半導体素子のチップ内の温度分布を小さくするためには、特許文献１の発明のように、チップ中央部の半導体要素の発熱量をチップ周辺部の半導体要素と比べて減らし、かつ、チップ中央部と周辺部との放熱性の差を極めて小さくする方法が考えられる。放熱性の差を小さくするためには、半導体装置の放熱器を大型化したり、冷却ファンを設けるなどの方法があるが、装置の大型化、高コスト化を招くため現実的ではなかった。

一方、半導体装置の全ての半導体要素について、温度特性の正帰還が小さくなるようにすることは、装置全体としての電力損失が増加するというデメリットが大きくこれも現実的ではない。

そこで、本発明は、半導体装置全体としての電力損失の増加を招くこと無く、チップ中央部の半導体要素の温度上昇を抑制するバイポーラ半導体装置を提供する。

本発明のゲート電極を有する縦型バイポーラ半導体要素が複数配置された半導体装置は、ゲート電極を有する縦型バイポーラ半導体要素が複数配置された半導体装置において、 下面にコレクタ電極を有するｎ（ｐ）型半導体基板の上面に形成されたｐ（ｎ）型高濃度ドリフト領域と、前記ｐ（ｎ）型高濃度ドリフト領域の上面に形成されたｐ（ｎ）型低濃度ドリフト領域と、前記ｐ（ｎ）型低濃度ドリフト領域の上面に形成されたｎ（ｐ）型ボディ領域と、前記ｎ（ｐ）型ボディ領域の上面に形成されたｐ（ｎ）型エミッタ領域と、 前記ｎ（ｐ）型ボディ領域にキャリアのチャネルを形成するためのゲート電極と、を備え、前記複数の半導体要素が配置されるアクティブ領域のうち外縁部から所定の距離以内の領域である半導体装置周辺部以外の半導体装置中央部に配置された少なくとも１つの半導体要素の前記ｐ（ｎ）型高濃度ドリフト領域の結晶欠陥量が、前記複数の半導体要素のうち前記半導体装置周辺部の半導体要素の前記ｐ（ｎ）型高濃度ドリフト領域の結晶欠陥量より少なく、前記ｎ（ｐ）型半導体基板及び前記コレクタ電極は、前記半導体装置周辺部及び前記半導体装置中央部に渡って形成されている。このようなゲート電極を有する縦型バイポーラ半導体要素が複数配置された半導体装置により、半導体装置中央部に配置された少なくとも１つの半導体要素の常温時と高温時との電圧−電流特性のクロスポイントを半導体装置周辺部の半導体要素の常温時と高温時との電圧−電流特性のクロスポイントより下げることができる。したがって、通常使用電流領域において、半導体装置の温度上昇に対して半導体装置中央部に配置された少なくとも１つの半導体要素よりも半導体装置周辺部の半導体要素の方に電流が流れ込みやすくなり、半導体素子中央部の半導体要素への電流集中を緩和することができる。

また、本発明の他の態様では、前記ｐ（ｎ）型エミッタ領域および前記ｎ（ｐ）型ボディ領域を貫き前記ｐ（ｎ）型低濃度ドリフト領域に達するゲートトレンチを備え、前記ゲート電極は、前記ゲートトレンチの中にゲート絶縁膜を介して埋め込まれている。

また、本発明の他の態様では、前記半導体装置周辺部の半導体要素の前記ｐ（ｎ）型高濃度ドリフト領域において結晶欠陥分布が最大となる深さが、前記半導体装置中央部に配置された少なくとも１つの半導体要素の前記ｐ（ｎ）型高濃度ドリフト領域において結晶欠陥分布が最大となる深さと比べて、前記ｐ（ｎ）型高濃度ドリフト領域の厚みの中央から近い。

また、本発明の他の態様では、前記半導体要素は、ＩＧＢＴ、トランジスタ、サイリスタのいずれかである。

本発明のゲート電極を有する縦型バイポーラ半導体要素が複数配置された半導体装置の製造方法は、下面にコレクタ電極を有するｎ（ｐ）型半導体基板の上面にｐ（ｎ）型高濃度ドリフト領域を形成するステップと、前記ｐ（ｎ）型高濃度ドリフト領域の上面にｐ（ｎ）型低濃度ドリフト領域を形成するステップと、前記ｐ（ｎ）型低濃度ドリフト領域の上面にｎ（ｐ）型ボディ領域を形成するステップと、前記ｎ（ｐ）型ボディ領域の上面にｐ（ｎ）型エミッタ領域を形成するステップと、前記ｎ（ｐ）型ボディ領域にキャリアのチャネルを形成するためのゲート電極を形成するステップと、前記複数の半導体要素が配置されるアクティブ領域のうち外縁部から所定の距離以内の領域である半導体装置周辺部以外の半導体装置中央部に配置された少なくとも１つの半導体要素のエミッタ電極と、前記複数の半導体要素のうち前記半導体装置周辺部の半導体要素のエミッタ電極と、をそれぞれ異なる厚みで形成するエミッタ電極形成ステップと、前記エミッタ電極を形成した半導体装置にイオン照射もしくは電子線照射を行う照射ステップと、を含み、前記半導体装置周辺部の半導体要素のｐ（ｎ）型低濃度ドリフト領域の下側端面から前記半導体装置周辺部の半導体要素のｐ（ｎ）型高濃度ドリフト領域における結晶欠陥分布が最大となる第１の位置までの距離のうち前記ｐ（ｎ）型高濃度ドリフト領域の厚み方向に沿った距離が、前記下側端面の同一水平面から前記半導体装置中央部の少なくとも１つの半導体要素の前記ｐ（ｎ）型高濃度ドリフト領域における結晶欠陥分布が最大となる第２の位置まで距離のうち前記ｐ（ｎ）型高濃度ドリフト領域の厚み方向に沿った距離と比べて短く、あるいは、長く、前記第１の位置が前記ｐ（ｎ）型高濃度ドリフト領域の厚み方向の中央部に設けられ、前記ｎ（ｐ）型半導体基板及び前記コレクタ電極は、前記半導体装置周辺部及び前記半導体装置中央部に渡って形成されている。

このようなゲート電極を有する縦型バイポーラ半導体要素が複数配置された半導体装置の製造方法により、同一のイオン照射工程で半導体装置周辺部より内側に配置された少なくとも１つの半導体要素のｐ（ｎ）型高濃度ドリフト領域のキャリアライフタイムを半導体装置周辺部の半導体要素のｐ（ｎ）型高濃度ドリフト領域のキャリアライフタイムより長くすることができる。

また、本発明の他の態様では、 前記エミッタ電極を形成するステップは、前記半導体要素の全てに所定の厚みの第１のエミッタ電極層を形成する第１のエミッタ電極形成ステップと、前記半導体装置中央部に配置された少なくとも１つの半導体要素または前記半導体装置周辺部の前記半導体要素のいずれか一方の前記第１のエミッタ電極層の厚みをエッチングにより薄くするエミッタ電極エッチングステップと、を含む。

また、本発明の他の態様では、前記エミッタ電極を形成するステップは、前記エミッタ電極エッチングステップに引き続いて、前記全ての半導体要素に第２のエミッタ電極層を所定の厚み形成する第２のエミッタ電極形成ステップを含む
また、本発明の他の態様では、前記エミッタ電極を形成するステップは、前記全ての半導体要素に所定の厚みの第１のエミッタ電極層を形成する第１のエミッタ電極形成ステップと、前記半導体装置周辺部より内側に配置された少なくとも１つの半導体要素または前記半導体装置周辺部の前記半導体要素のいずれか一方の前記第１のエミッタ電極層上にめっきマスクを形成するめっきマスク形成ステップと、前記めっきマスクを形成した後、前記第１のエミッタ電極層上に第２のエミッタ電極層をめっきするめっきステップと、を含む。

このようなゲート電極を有する縦型バイポーラ半導体要素が複数配置された半導体装置の製造方法により、同一のイオン照射工程によりスループットを損なうことなく、チップ中央部のキャリアライフタイムをチップ周辺部に比べ長くなるように形成することができる。また、結晶欠陥分布の深さの精度は、エミッタ電極の膜厚の精度で決めることができるため、高い精度で結晶欠陥分布の深さを制御することができる。

また、本発明の他の態様では、前記エミッタ電極層はＡｌからなる。

イオンおよび電子の飛程はＡｌと半導体装置の母材であるＳｉとでほぼ等しい。したがって、このようなゲート電極を有する縦型バイポーラ半導体要素が複数配置された半導体装置の製造方法によれば、半導体装置周辺部より内側に配置された少なくとも１つの半導体要素と半導体装置周辺部の半導体要素とにおける結晶欠陥分布の高さの差を、Ａｌからなるエミッタ電極層の厚みの差により制御することができるため高い精度で結晶欠陥分布の深さを制御することができる。

本発明の半導体装置によれば、半導体装置内の温度分布を抑制することができるため、半導体装置の電流、電圧、キャリア周波数等の動作条件および放熱条件を緩和でき、半導体装置を低コスト化、高信頼性化することができる。

また、本発明の半導体装置の製造方法によれば、同一のイオン照射工程により半導体装置内の温度分布を抑制する構造を実現できるので、低コストで、温度特性に優れた半導体装置を製造することができる。

以下、本発明を実施するための最良の形態（以下、実施形態という）について、図面に基づいて説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置１００の平面図である。半導体装置１００は、耐圧保持部２８と、チップ周辺部２６と、チップ中央部３０と、の３つの部分に大きく分けられる。耐圧保持部２８は、電流を流すためのトランジスタ構造が形成されていないチップの外縁にあり、チップ外縁の電界集中を緩和する役目を果たす部分である。一方、電流を流すためのトランジスタ構造（半導体要素）が複数形成された領域をアクティブ領域という。チップ周辺部２６は、アクティブ領域のうち、耐圧保持部から所定の距離Ｌ以内の領域をいい、アクティブ領域の中でチップ外縁からの距離が短く、放熱性が比較的良い領域である。この所定の距離Ｌは、具体的にはチップ厚さの２倍以上の距離である。一般に、チップ周辺部２６は、アクティブ領域全体の面積に対して２０％〜７０％の面積を占める。チップ中央部３０は、アクティブ領域のうち、チップ周辺部２６以外の領域であり、発熱する他の半導体要素に周囲を囲まれ、チップ周辺部２６と比べ、放熱性が比較的悪い領域である。図１においてＬは、一例として、耐圧保持部２８の内側の境界の四辺形の各辺からそれぞれ等しい距離としたが、チップ厚さの２倍以上の距離であれば、それぞれ異なる距離であっても良いし、チップ周辺部２６とチップ中央部３０との境界は直線でなく曲線であっても良い。チップ周辺部２６とチップ中央部３０との境界の形状及び距離Ｌは、エミッタ電極配置、ＩＧＢＴ素子の間隔、耐圧保持部の配置等によって最適に決められる。

半導体装置１００のアクティブ領域には、行列状に配置された複数の半導体要素であるＩＧＢＴ要素を備える。各ＩＧＢＴ要素は行方向に配置されたエミッタ電極１２，１４，１６，１８，２０，２２の下に各々列方向に配置されている。例えば、エミッタ電極１４の下に、半導体装置１００の端部の方向から中央部へ向かって順にＩＧＢＴ３２，３３，３４，３６，３７，３８が列状に配置されている。各ＩＧＢＴ要素のエミッタは、その上部のエミッタ電極に接続され、ゲート電極はゲート電極パッド２４に共通接続され、コレクタはコレクタ電極（図２参照）に共通接続されている。

次に、半導体装置１００の断面構造について説明する。図２は、半導体装置１００の図１におけるＡ−Ａ線断面図である。Ａ−Ａ線は、耐圧保持部２８と、チップ周辺部２６と、チップ中央部３０とを横断し、図２（ａ）は、耐圧保持部２８の断面を、図２（ｂ）は、チップ周辺部２６の断面を、図２（ｃ）はチップ中央部３０の断面を示す。

耐圧保持部２８、チップ周辺部２６、およびチップ中央部３０のいずれの部分も、ｎ型高濃度基板４０上に、ｐ型高濃度ドリフト領域４２と、ｐ型低濃度ドリフト領域４４との積層構造を有している。ｎ型高濃度基板４０の下面には全面にコレクタ電極５８が形成される。ここで、ｐ型高濃度ドリフト領域４２の厚さは、典型的には５μｍ〜１５μｍ程度である。

チップ周辺部２６、およびチップ中央部３０ではさらに、ｐ型低濃度ドリフト領域４４の上面にｎ型ボディ領域４６とｐ型エミッタ領域４８が形成され、ｐ型エミッタ領域４８およびｎ型ボディ領域４６を貫きｐ型低濃度ドリフト領域４４に達するゲートトレンチ５０が形成されている。ゲートトレンチ５０の中にはシリコン酸化物からなるゲート絶縁膜５２を介してポリシリコンからなるゲート電極５４が埋め込まれ、ゲート電極５４は、それぞれ図１に示すゲート電極パッド２４に電気的に接続されている。また、ｐ型エミッタ領域４８は、エミッタ電極１４と電気的接続され、ゲート電極５４とは層間絶縁膜５６により電気的に絶縁されている。

ＩＧＢＴ要素３２，３３，３４，３６，３７，３８は、それぞれ、エミッタ電極１４と電気的に接続されたｐ型エミッタ領域４８と、トレンチ５０と、ゲート絶縁膜５２と、埋め込みゲート電極５４と、層間絶縁膜５６と、を備える。ＩＧＢＴ要素３２，３３，３４，３６，３７，３８は、埋め込み電極５４に印加されるゲート電圧により、ｎ型ボディ領域４６のトレンチ５０の近傍にチャネルを形成し、それぞれ、ＩＢＧＴとして動作する。

一方、耐圧保持部２８では、ｎ型ボディ領域４６およびｐ型エミッタ領域４８は形成されず、トレンチゲート構造の代わりにｐ型低濃度ドリフト領域４４上面からフローティングのｐ型半導体領域がトレンチ内に形成されている。このフローティングのｐ型半導体領域は、フィールドリミッティングリング（ＦＬＲ）６０といい、ｐ型低濃度ドリフト領域４４の深さ方向の電界分布を平坦化する役目をする。耐圧保持部２８において、ｎ型ボディ領域４６が形成されない構造を例に説明したが、チップ周辺部２６、およびチップ中央部３０と同様にｎ型ボディ領域４６を形成してもよい。

本発明において特徴的なことは、チップ中央部３０のドリフト領域４２および４４のキャリアライフタイムがチップ周辺部２６のドリフト領域４２および４４のキャリアライフタイムより長いことである。

ドリフト領域のキャリアライフタイムを長くするとＩＧＢＴ素子の常温時と高温時との電圧−電流特性のクロスポイントが低くなることが知られている。図３は、ＩＧＢＴ素子の出力特性のクロスポイントにおけるコレクタ電流Ｉｃｘのドリフト領域のキャリアライフタイム依存性の一例を示したグラフである。ドリフト領域のキャリアライフタイムが短いほど、Ｉｃｘは大きくなり、ドリフト領域のキャリアライフタイムが長くなると、Ｉｃｘは小さくなる。

次に出力特性のクロスポイントと温度上昇に伴うコレクタ電流Ｉｃの増加の割合との関係を説明する。図４は、第１の実施形態に係る半導体装置１００のＩＧＢＴ要素の出力特性の一例を示す図である。図４（ａ）にチップ周辺部２６におけるＩＧＢＴ要素の２５℃と１２５℃との出力特性の一例を示し、図４（ｂ）にチップ中央部３０におけるＩＧＢＴ要素の２５℃と１２５℃との出力特性の一例を示す。図４（ａ）および図４（ｂ）は、横軸にコレクタ−エミッタ間電圧Ｖｃｅをとり、縦軸にコレクタ電流Ｉｃをとっている。ＩＧＢＴ要素のコレクタ電流Ｉｃは、Ｖｃｅがコレクタ側のｐｎ接合のしきい値電圧を超えて流れはじめ、そのしきい値電圧以上ではコレクタ電流ＩｃはＶｃｅにほぼ比例して増加する。１２５℃におけるチップ中央部３０のＩＧＢＴ要素およびチップ周辺部２６のＩＧＢＴ要素はいずれも２５℃の場合に比べ、Ｉｃが流れ始める閾値電圧が小さくなり、Ｖｃｅの増加に対するＩｃの増加の傾きが小さくなる。したがって、ＩＧＢＴ要素の常温（２５℃）と高温（１２５℃）との２温度の出力特性には、交差するクロスポイントが存在する。クロスポイント以上のＩｃの範囲では、温度の上昇に伴いＩｃを一定とするＶｃｅが増加する特性（正の温度特性）を示し、クロスポイント以下のＩｃの範囲では、温度上昇に伴いＩｃを一定とするＶｃｅが低下する特性（負の温度特性）を示す。通常ＩＧＢＴが使用される定格電流以下の領域は、クロスポイント以下の電流範囲であり、その範囲では温度上昇に伴いオン抵抗が減少するためチップ内の温度が高いところほど電流が流れやすくなるという正帰還が働く。

第１の実施形態に係る半導体装置１００において、チップ中央部３０におけるＩＧＢＴ要素のドリフト領域のキャリアライフタイムは、チップ周辺部２６におけるＩＧＢＴ要素と比べて長いため、チップ中央部３０におけるＩＧＢＴ要素のＩｃｘはチップ周辺部２６におけるＩＧＢＴ要素と比べて小さい。

したがって、図４に示すように、クロスポイントＩｃｘが小さいほど、一定のＩｃを流すためのＶｃｅが低下する割合である負の温度係数が小さいことになる。

すなわち、チップ中央部３０におけるＩＧＢＴ要素において、ドリフト領域のキャリアライフタイムが、チップ周辺部２６におけるＩＧＢＴ要素と比べて長いため、チップ中央部３０におけるＩＧＢＴ要素のクロスポイントＩｃｘは、チップ周辺部２６におけるＩＧＢＴ要素と比べて小さい。したがって、チップ中央部３０において、ＩＧＢＴ要素の温度上昇に伴うオン抵抗の低下の割合は、チップ周辺部２６におけるＩＧＢＴ要素と比べて小さく、温度上昇に伴うＩｃの増加の割合は、チップ周辺部２６のＩＧＢＴ要素と比べて小さいため、チップ中央部３０のＩＧＢＴ要素への電流の集中を抑制でき、チップの温度分布の増幅が抑制される。

第１の実施形態に係る半導体装置１００では、チップ中央部のドレイン領域のキャリアライフタイムをチップ周辺部のドリフト領域のキャリアライフタイムより長くする構造の一例として、チップ中央部３０のｐ型高濃度ドリフト領域４２の結晶欠陥量をチップ周辺部のｐ型高濃度ドリフト領域４２の結晶欠陥量より少なくしている。

図５は、半導体装置１００のチップ中央部３０とチップ周辺部２６の断面および断面における結晶欠陥分布の一例を示す図である。各断面おいて結晶欠陥分布が最大となる位置を×で示し、×の数で結晶欠陥量の程度を示す。チップ中央部３０とチップ周辺部２６とにおいて、結晶欠陥分布が最大となる深さは共にｐ型高濃度ドリフト領域４２のほぼ同じところにあるが、結晶欠陥分布の最大値は、チップ中央部３０ではチップ周辺部２６と比べて少なく、チップ中央部３０のｐ型高濃度ドリフト領域４２の結晶欠陥量は、チップ周辺部２６のｐ型高濃度ドリフト領域４２の結晶欠陥量より少ない。

ここで、ＩＧＢＴ素子における、ドリフト領域のキャリアライフタイムと結晶欠陥量との関係について説明する。ドリフト領域のキャリアライフタイムは、ｐ型低濃度ドリフト領域４４のキャリアライフタイムとｐ型高濃度ドリフト領域４２のライフタイムとによって決まるが、不純物濃度の低いｐ型低濃度ドリフト領域４４のキャリアライフタイムにはほとんど依存せず、不純物濃度の高いｐ型高濃度ドリフト領域４２のキャリアライフタイムによってほぼ決まることが知られている。一方、結晶欠陥密度が高いほど、キャリアライフタイムが短くなることが知られている。この結晶欠陥はバンドギャップ中の深いレベルをつくるので、ホールと電子の再結合を促す。したがって、結晶欠陥が多いほど、キャリアライフタイムは短くなる。

１つの半導体素子においてドリフト領域が一体で形成されている場合、ドリフト領域の厚みは領域によらず一定であるので、結晶欠陥密度は結晶欠陥量に比例することになる。第１の実施形態に係る半導体装置１００においては、ｐ型高濃度ドリフト領域４２の厚みは一定であるので、ｐ型高濃度ドリフト領域４２の結晶欠陥量の多いチップ周辺部２６では、チップ中央部３０と比べて結晶欠陥密度が高く、ドリフト領域のキャリアライフタイムが短くなる。

図６は、結晶欠陥量とキャリアライフタイムの関係の一例を示す図である。図６から分かるように、結晶欠陥量が小さくなるほど、キャリアライフタイムは長くなる。図６のグラフにおいて、チップ周辺部２６の結晶欠陥数をＡ点で示し、チップ中央部３０の結晶欠陥数をＢ点で示すと、Ａ点とＢ点との高さの差がチップ周辺部２６とチップ中央部３０とのキャリアライフタイムの差となる。

第１の実施形態に係る半導体装置１００の一例では、チップ周辺部２６のｐ型高濃度ドリフト領域４２の結晶欠陥密度は１０¹³ｃｍ^-3程度とし、チップ中央部３０のｐ型高濃度ドリフト領域４２の結晶欠陥密度はその半分程度とする。キャリアライフタイムは、半導体素子に要求される仕様に応じて結晶欠陥量を制御して最適に決められるが、例えばチップ周辺部２６でキャリアライフタイムが数ｎｓ〜数百ｎｓである場合にこの結晶欠陥量の違いにより、チップ中央部３０では、チップ周辺部２６に比べ数百ｎｓ程度キャリアライフタイムが長くなる。第１の実施形態に係る半導体装置１００の一例のようにｐ型高濃度ドリフト領域４２における結晶欠陥量を１０¹³ｃｍ^-3程度からその半分程度に少なくしても、半導体装置１００の特性に悪影響を与えることはなく、キャリアライフタイムを制御することができる。

以上説明したように、チップ中央部３０のドリフト領域のキャリアライフタイムをチップ周辺部２６のドリフト領域のキャリアライフタイムより長くすることにより、チップ周辺部２６のＩＧＢＴ要素に比べチップ中央部３０のＩＧＢＴ要素のＩｃｘを低下させる。この構造により温度上昇に対してチップ中央部３０のＩＧＢＴ要素よりもチップ周辺部２６のＩＧＢＴ要素に電流が流れやすくなり、従来問題であったチップ中央部３０のＩＧＢＴ要素への電流集中による温度分布の増幅が緩和できる。

図７は、本発明の第１の実施形態に係る半導体装置１００（図５（ａ））と従来技術の半導体装置（図５（ｂ））との動作時のチップ表面の温度分布の一例をそれぞれ示す図である。動作条件は、共に電流密度１５０Ａ／ｃｍ²で数秒間のＤＣ印加とした。従来の半導体装置ではチップ外縁部の温度が１００℃であるのに対して、チップ中央部の最も温度が高い領域では、放熱性の悪さに起因した温度上昇に加え高温部への電流集中が起こり温度分布が増幅するため、温度は１５０℃に達する。一方、本発明の第１の実施形態に係る半導体装置１００では、チップ中央部のＩＧＢＴ要素への電流集中を緩和できるため、チップ中央部の温度は１３０℃以下であり、チップの温度分布を従来技術の半導体装置と比べて半減することができる。

次に、本発明の第１の実施形態に係る半導体装置１００の製造方法について説明する。まず、各領域のｎ型高濃度基板４０上に、ｐ型高濃度ドリフト領域４２と、ｐ型低濃度ドリフト領域４４とを形成する。さらに、チップ周辺部２６とチップ中央部３０とには、ｐ型低濃度ドリフト領域４４の上面に、ｎ型ボディ領域４６とｐ型エミッタ領域４８を形成する。次に、ｐ型エミッタ領域４８およびｎ型ボディ領域４６を貫きｐ型低濃度ドリフト領域４４に達するゲートトレンチ５０を形成し、ゲートトレンチ５０の中にシリコン酸化物からなるゲート絶縁膜５２を介してポリシリコンからなるゲート電極５４を埋め込む。一方、耐圧保持部２８には、ｐ型低濃度ドリフト領域４４にイオン注入によりフローティングのｐ型半導体領域のＦＬＲ６０を形成する。

次に、ｐ型低濃度ドリフト領域４４およびｎ型ボディ領域４６の上面に、ゲート電極５４およびＦＬＲ６０とエミッタ電極１４とを絶縁するための層間絶縁膜５６を形成した後、スパッタによりＡｌを堆積し、エミッタ電極１４とする。エミッタ電極は、配線ワイヤのボンディングに耐えるための強度を得ることと、オン抵抗の成分となる電極のシート抵抗を所定以下にする厚みに決められる。エミッタ電極材料としてＡｌを用いた場合、一般に厚さ５μｍ以上とする。

以上の構造を形成した半導体装置の上面から陽子等のイオン照射ないし電子線の照射を行う。この照射は、チップ周辺部でｐ型高濃度ドリフト領域４２の厚みの中央が結晶欠陥分布の最大値となるような加速エネルギーで行う。ここで、一般にイオン照射等は、面内のイオン照射量が一定となるように一定面積のビームを順次重なりができるようにスキャンする。ここでは、チップ周辺部２６とチップ中央部３０との結晶欠陥量を変えるために、イオンないし電子線のビーム径をキャリアの拡散長以下に絞り、照射ビームのスキャンの重ね具合を変えて、所定の領域ごとの照射時間ないし照射回数（スキャン回数）を制御する。すなわち、チップ周辺部２６では、結晶欠陥量を増やすために、照射ビームの重なりが多くなるようにスキャンを行い、単位面積当たりの照射時間ないし照射回数を多くし、チップ中央部３０では、結晶欠陥量をチップ周辺部２６と比べて少なくするために、チップ周辺部２６での照射のスキャンにおける照射ビームの重なりを少なくするようにスキャンを行い、単位面積当たりの照射時間ないし照射回数をチップ周辺部２６でのイオン照射のスキャンの場合より少なくする。

この製造方法によれば、特別なエネルギー吸収マスクを用いることなく、同一照射工程で、ｐ型高濃度ドリフト領域４２の結晶欠陥量をチップ周辺部３６とチップ中央部３０とで異なるように形成することができる。

また、チップ中央部３０のみに開口を有するＡｌ等のエネルギー吸収マスクを配置して、チップ周辺部２６のみ選択的にイオン照射ないし電子線照射を行い、チップ中央部との結晶欠陥量を変化させることも好ましい。エネルギー吸収マスクを配してイオン照射を行い、チップ周辺部２６のみに所定の量の結晶欠陥を形成し、エネルギー吸収マスクを配さないで半導体装置１００の全面にイオン照射を行い、チップ周辺部２６とチップ中央部３０とに同じ量の結晶欠陥を行う工程の組み合わせによりチップ周辺部２６とチップ中央部３０との結晶欠陥量を変化させることができる。また、全面へのイオン照射の代わりに、チップ周辺部２６のみに開口を有するＡｌ等のエネルギー吸収マスクを配置し、チップ周辺部２６のみ選択的にイオン照射を行うことも好ましい。エネルギー吸収マスクの厚みは、ｐ型高濃度ドリフト領域４２に結晶欠陥を形成する加速エネルギーを吸収するため、マスクをＡｌ材とした場合、厚みを１００μｍ以上とする。この方法によれば、チップ周辺部２６とチップ中央部３０と結晶欠陥分布のパターンを好適に形成することができる。

（第２の実施形態）
図８は、本発明の第２の実施形態に係る半導体装置１０２のチップ中央部３０とチップ周辺部２６の断面および断面における結晶欠陥分布の一例を示す図である。各断面おいて結晶欠陥分布が最大となる位置を×で示し、×の数で結晶欠陥量の程度を示す。

第１の実施形態に係る半導体装置１００では、チップ中央部３０のドリフト領域のキャリアライフタイムを、チップ周辺部２６のドリフト領域のキャリアライフタイムより長くするために、結晶欠陥が最大となる深さを一定としてチップ中央部３０のドリフト領域の結晶欠陥量をチップ周辺部２６のドリフト領域の結晶欠陥量と比べて少なくしたが、第２の実施形態に係る半導体装置１０２では、結晶欠陥分布を同一として、チップ中央部３０の結晶欠陥が最大となる深さをチップ周辺部２６の結晶欠陥が最大となる深さに比べてｐ型高濃度ドリフト領域４２の厚みの中央から深い方向に遠くすることにより実現したものである。

図８に示すようにチップ周辺部２６では、結晶欠陥のほとんどがｐ型高濃度ドリフト領域４２にあるのに対し、チップ中央部３０では、結晶欠陥分布がｐ型高濃度ドリフト領域４２の厚みの中央より下にシフトしているため、結晶欠陥分布の一部がｎ型基板４０に含まれる。したがって、ｐ型高濃度ドリフト領域４２の結晶欠陥の量は、チップ周辺部２６に比べチップ中央部３０の方が少なく、チップ中央部３０のドレイン領域のキャリアライフタイムはチップ周辺部２６のドリフト領域のキャリアライフタイムより長くなる。

図９は、一例のチップ中央部３０のＩＧＢＴ要素とチップ周辺部２６のＩＧＢＴ要素のチップ上面からの深さに対してキャリアライフタイムをプロットした図である。チップ周辺部２６では、ｐ型高濃度ドリフト領域４２の厚みの中央部近傍で結晶欠陥分布が最大であるから、ｐ型高濃度ドリフト領域４２の厚みの中央部近傍でキャリアライフタイムは最も短くなり、そこから離れるにしたがって、キャリアライフタイムは長くなる。一方、チップ中央部３０では、結晶欠陥分布が最大となる深さはｐ型高濃度ドリフト領域４２のｎ型基板４０との境界に近い深さにある。したがって、その深さでキャリアライフタイムは最も短くなり、そこから離れるにしたがって、キャリアライフタイムは長くなる。チップ周辺部２６とチップ中央部３０との結晶欠陥分布は同一でその深さが異なるだけであるから、図９に示すキャリアライフタイムの分布もチップ周辺部の分布に対しチップ中央部の分布はチップ上面からの深さが深い位置にシフトしたものになっている。

したがって、第２の実施形態に係る半導体装置１０２において、第１の実施形態に係る半導体装置１００と同様にチップ周辺部のＩＧＢＴ要素に比べチップ中央部のＩＧＢＴ要素のＩｃｘが低下し、温度上昇に対してチップ中央部のＩＧＢＴ要素よりもチップ周辺部のＩＧＢＴ要素に電流が流れやすくなり、従来問題であったチップ中央部のＩＧＢＴ要素への電流集中による温度分布の増幅が緩和できる。

第２の実施形態に係る半導体装置１０２においては、チップ中央部３０とチップ周辺部２６の結晶欠陥分布は同一のものとしたが、同一でなくとも、結晶欠陥が最大となる深さが、チップ周辺部２６に比べてチップ中央部３０でｐ型高濃度ドリフト領域４２の厚みの中央から浅い方向に遠くに位置し、ｐ型高濃度ドリフト領域４２に含まれる結晶欠陥量が
チップ周辺部２６に比べチップ中央部３０で少ないものであればよい。

また、第２の実施形態に係る半導体装置１０２においては、チップ周辺部２６では、ｐ型高濃度ドリフト領域４２の厚みの中央部近傍で結晶欠陥分布が最大となるようにイオン照射ないし電子照射するとしたが、チップ中央部３０との結晶欠陥分布の深さのシフトによりｐ型高濃度ドリフト領域４２の結晶欠陥量の差を所定のものとできれば、ｐ型高濃度ドリフト領域４２の厚みの中央部近傍でなくても良い。また、結晶欠陥分布は、半導体装置１０２の要求仕様により適切に定められる。

次に、本発明の第２の実施形態に係る半導体装置１０２の製造方法について説明する。半導体装置１０２の製造には２通りの方法がある。図１０〜図１２は第１の製造方法を説明するための工程図である。図１０〜図１２は、それぞれの工程における耐圧保持部２８、チップ周辺部２６およびチップ中央部３０の断面を示している。半導体装置１０２の製造方法は、半導体装置１００の製造方法と、エミッタ電極の形成工程およびイオン照射の工程が異なっている。

エミッタ電極は、図１０に示すように、まず、第１のＡｌ層６２をスパッタ等により形成する。次に耐圧保持部２８とチップ周辺部２６の第１のＡｌ層６２上に、フォトリソグラフィー法によりレジストマスク６４を形成する。

次に、図１１に示すように、チップ中央部の第１のＡｌ層６２のエッチングを行う。第１のＡｌ層６２のエッチングは、酸を用いたウエットエッチングであっても良いし、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法であっても良いし、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法であっても良い。ＲＩＥ法およびＣＤＥ法のエッチングガスとして、例えばＢＣｌ₃等を用いる。耐圧保持部２８とチップ周辺部２６の第１のＡｌ層６２はレジストでマスクされているため、エッチングされることなく、残存する。チップ中央部３０の第１のＡｌ層６２のエッチング終了後、レジストマスク６４を除去する。ここで、チップ中央部３０の第１のＡｌ層６２は、全てエッチングにより除去されるものとしたが、所定の厚みを残しても良い。このエッチング終了後の耐圧保持部２８およびチップ周辺部２６とチップ中央部３０とのＡｌ膜の厚みの差が所定の厚みとなるように、第１のＡｌ層の形成厚みおよび第１のＡｌ層のエッチングの深さを制御する。

次に、図１２に示すように、基板の上面全面にスパッタにより第２のＡｌ層６６を堆積し、第１のＡｌ層６２と合わせてエミッタ電極１４とする。エミッタ電極１４のＡｌの厚みは、ワイヤボンドに耐えるための強度を得ることとオン抵抗の成分となる電極のシート抵抗を所定以下にするために決められ、Ａｌ電極の場合、一般に５μｍ以上とする。耐圧保持部２８およびチップ周辺部２６とチップ中央部３０とのエミッタ電極１４の厚みの差は、図１１に示すエッチング終了後の差がそのまま保存される。

次に、図１３に示すように、半導体装置１０４の上面から陽子等のイオン照射を行う。このイオン照射は、チップ周辺部２６においてｐ型高濃度ドリフト領域４２の厚みの中央で結晶欠陥量が最大となるような加速エネルギーで行う。照射される陽子等のイオンの飛程は半導体装置１０４の上面からエミッタ電極１４のＡｌと半導体装置１０４の母材であるＳｉのエネルギー吸収特性によって決まる。ここで、ＡｌとＳｉのエネルギー吸収特性はほぼ等しいため、エミッタ電極１４の厚みの差がそのまま、ｐ型高濃度ドリフト領域４２におけるチップ周辺部２６とチップ中央部３０とに形成される結晶欠陥分布の深さの差となる。例えば、チップ周辺部２６とチップ中央部３０とのエミッタ電極１４の厚みの差が５μｍである場合、チップ中央部３０で結晶欠陥量が最大となる深さは、チップ周辺部２６で結晶欠陥量が最大となる深さより５μｍ下となる。

本実施形態の第１の製造方法によれば、特別なエネルギー吸収マスクを用いる必要が無く、一回の均一なイオン照射工程によりスループットを損なうことなく、チップ中央部３０のキャリアライフタイムをチップ周辺部２６に比べ長くなるように形成することができる。また、結晶欠陥分布の深さの精度は、エミッタ電極１４の膜厚の精度で決めることができるため、高い精度で結晶欠陥分布の深さを制御することができる。

次に半導体装置１０２の第２の製造方法について説明する。図１４〜図１６は第２の製造方法を説明するための工程図である。図１４〜図１６は、それぞれの工程における耐圧保持部２８、チップ周辺部２６およびチップ中央部３０の断面を示している。半導体装置１０２の第２の製造方法は、第１の製造方法と、チップ周辺部２６および耐圧保持部２８とチップ中央部３０のエミッタ電極を異なる厚みに形成する工程が異なっている。

図１４に示すように、まず、第１の製造方法と同様に、第１のＡｌ層６２をスパッタ等により形成する。この第１のＡｌ層の厚みは、チップ中央部３０のＩＧＢＴ要素のエミッタ電極１４の厚みとなるため、第１のＡｌ層の厚みは５μｍ以上とする。次にチップ中央部３０の第１のＡｌ層６２上に、フォトリソグラフィー法を用いてＳｉＯ２等の絶縁膜からなるメッキマスク６８を形成する。

次に、図１５に示すように半導体装置１０２の第１のＡｌ層６２上面に第２のＡｌ層７０をメッキする。第１のＡｌ層上６２は、導電性があるためＡｌメッキが付着するが、表面が絶縁膜でマスクされているチップ中央部３０ではメッキされない。メッキによる第２のＡｌ層７０は、チップ中央部とチップ周辺部２６のＡｌ層の厚みの差が所定の厚みとなるまで行う。以上の工程により、第１の製造方法と同様にチップ周辺部２６および耐圧保持部２８に対してチップ中央部３０のエミッタ電極を薄く形成することができる。

次に、図１６に示すように、第１の製造方法と同様に半導体装置１０２の上面からイオン照射を行う。チップ中央部３０では、エミッタ電極１４の厚みがチップ周辺部２６に比べて第２のＡｌ層７０の厚みだけ薄いので、その厚みの差だけ、結晶欠陥分布がチップ周辺部２６に比べて半導体装置１０２の深さ方向にシフトしたものとなる。ここで、イオン照射は、チップ中央部３０にメッキマスク６８を付けたまま行うものとしたが、メッキマスク６８はメッキ終了後除去してメッキマスク６８無しでイオン照射を行っても良い。その場合は、絶縁膜でのイオンのエネルギー吸収を考慮して、結晶欠陥分布の差が所望のものとなるようにＡｌメッキの厚みを調整する。メッキはＡｌとしたが、Ａｌに限られずその他の金属材料であってもよい。その場合、イオン粒子のエネルギー吸収特性のＳｉと相違を考慮し、エミッタ電極１４のチップ周辺部２６とチップ中央部３０との厚みを適切に設定する。

本実施形態の第２の製造方法によれば、特別なエネルギー吸収マスクを用いる必要が無く、一回の均一なイオン照射工程によりスループットを損なうことなく、チップ中央部３０のキャリアライフタイムをチップ周辺部２６に比べ長くなるように形成することができる。また、結晶欠陥分布の深さの精度は、エミッタ電極１４の膜厚の精度で決めることができるため、高い精度で結晶欠陥分布の深さを制御することができる。

（第３の実施形態）
図１７は、本発明の第３の実施形態に係る半導体装置１０４のチップ中央部３０とチップ周辺部２６の断面および断面における結晶欠陥分布を示す図である。各断面おいて結晶欠陥分布が最大となる位置を×で示し、×の数で結晶欠陥量の程度を示す。

第２の実施形態に係る半導体装置１０２では、チップ中央部３０のドリフト領域のキャリアライフタイムを、チップ周辺部２６のドリフト領域のキャリアライフタイムより長くするために、結晶欠陥分布を同一として、チップ中央部３０の結晶欠陥が最大となる深さをチップ周辺部２６の結晶欠陥が最大となる深さに比べてｐ型高濃度ドリフト領域４２の厚みの中央から深い方向に遠くすることにより実現したが、第３の実施形態に係る半導体装置１０４では、結晶欠陥分布を同一として、チップ中央部３０の結晶欠陥が最大となる深さをチップ周辺部２６の結晶欠陥が最大となる深さに比べてｐ型高濃度ドリフト領域４２の厚みの中央から浅い方向に遠くすることにより実現したものである。

第２の実施形態に係る半導体装置１０２と同様に、チップ周辺部２６では、結晶欠陥分布のほとんどがｐ型高濃度ドリフト領域４２にあるのに対し、チップ中央部３０では、結晶欠陥分布がｐ型高濃度ドリフト領域４２の厚みの中央より上にシフトしているため、結晶欠陥分布の一部がｐ型低濃度ドリフト領域４４に含まれる。したがって、ｐ型高濃度ドリフト領域４２の結晶欠陥の数は、チップ周辺部２６に比べチップ中央部３０の方が少なく、チップ中央部３０のドレイン領域のキャリアライフタイムはチップ周辺部２６のドリフト領域のキャリアライフタイムより長くなる。

図１８は、一例のチップ中央部３０のＩＧＢＴ要素とチップ周辺部２６のＩＧＢＴ要素とのチップ上面からの深さに対してキャリアライフタイムをプロットした図である。チップ周辺部２６では、ｐ型高濃度ドリフト領域４２の厚みの中央部近傍で結晶欠陥分布が最大となるから、ｐ型高濃度ドリフト領域４２の厚みの中央部近傍でキャリアライフタイムは最も短くなり、そこから離れるにしたがって、キャリアライフタイムは長くなる。一方、チップ中央部３０では、結晶欠陥分布が最大となる深さはｐ型高濃度ドリフト領域４２のｐ型低濃度ドリフト領域４４との境界に近い深さにある。したがって、その深さでキャリアライフタイムは最も短くなり、そこから離れるにしたがって、キャリアライフタイムは長くなる。チップ周辺部２６とチップ中央部３０との結晶欠陥分布は同一でその深さが異なるだけであるから、図１８に示すキャリアライフタイムの分布もチップ周辺部の分布に対しチップ中央部の分布はチップ上面からの深さが浅い位置にシフトしたものになっている。

したがって、第３の実施形態に係る半導体装置１０４においても、第１の実施形態に係る半導体装置１００および第２の実施形態に係る半導体装置１０２と同様にチップ周辺部２６のＩＧＢＴ要素に比べチップ中央部３０のＩＧＢＴ要素のＩｃｘが低下する。したがって、温度上昇に対してチップ中央部３０のＩＧＢＴ要素よりもチップ周辺部２６のＩＧＢＴ要素に電流が流れやすくなり、従来問題であったチップ中央部３０のＩＧＢＴ要素への電流集中による温度分布の増幅が緩和できる。

第３の実施形態に係る半導体装置１０４は、第２の実施形態に係る半導体装置１０２の製造方法における、チップ周辺部とチップ中央部とのエミッタ電極の厚みの関係を逆にしてイオン照射することにより実現できる。すなわち、第２の実施形態に係る半導体装置１０２の製造工程において、チップ中央部３０のエミッタ電極１４の厚みを、チップ周辺部３０と比べて結晶欠陥分布のシフト量だけ薄く形成したが、第３の実施形態に係る半導体装置１０４の製造工程において、チップ中央部３０のエミッタ電極１４の厚みを、チップ周辺部２６と比べて結晶欠陥分布のシフト量だけ厚く形成する。

エミッタ電極１４の厚みを、チップ中央部３０とチップ周辺部２６とで結晶欠陥分布のシフト量だけ異なるように形成する方法は、第２の実施形態に係る半導体装置１０２の製造方法と同様である。すなわち第１の方法は、全面に第１のＡｌ層６２を形成した後、チップ周辺部２６の第１のＡｌ層６２のみエッチングし、さらに全面に第２のＡｌ層６６を形成する方法である。第２の方法は、全面に第１のＡｌ層６２を形成した後、チップ周辺部２６の第１のＡｌ層６２上にメッキマスクを形成し、チップ中央部３０のみに選択的にＡｌメッキを行、第２のＡｌ層７０を形成する方法である。

このような方法により、チップ中央部３０のエミッタ電極１４の厚みを、チップ周辺部２６と比べて結晶欠陥分布のシフト量だけ厚く形成した後、チップ周辺部２６でｐ型高濃度ドリフト領域４２の厚みの中央で結晶欠陥量が最大となる加速エネルギーでイオン照射を行う。このイオン照射により、図１７に示すように、チップ中央部３０では、チップ周辺部２６と比べ、エミッタ電極１４の厚みの差だけ、結晶欠陥分布が半導体装置１０４の上面にシフトして形成される。

したがって、チップ中央部３０のｐ型高濃度ドリフト領域４２における結晶欠陥量は、チップ周辺部２６と比べ少なくなり、チップ中央部３０のキャリアライフタイムをチップ周辺部２６と比べ長くすることができる。

以上説明した本発明の実施形態に係る半導体装置はｎ型基板を用いるものとしたが、ｐ型基板を用いても良い。この場合、半導体装置の各領域の多数キャリアは反対、すなわち、ｎ型はｐ型に、ｐ型はｎ型となる。また、結晶欠陥を形成する方法は、イオン照射によるものとしたが、電子線の照射でも結晶欠陥を同様に形成することができる。また、本発明の実施形態に係る半導体装置の構造および半導体装置の製造方法において、キャリアライフタイムおよびｐ型高濃度ドリフト領域における結晶欠陥分布は、チップ中央部とチップ周辺部との二段階に形成するものとしたが、３段階以上に細分化して形成しても良いし、なめらかに変化するように形成しても良い。また、本実施形態において、半導体要素をＩＧＢＴとしたが、同じくバイポーラ動作をするトランジスタやサイリスタ等の装置にも適用できる。

本発明の第１の実施形態に係る半導体装置１００の平面図である。 半導体装置１００の図１におけるＡ−Ａ線断面図である。 ＩＧＢＴ素子の出力特性におけるクロスポイントのコレクタ電流Ｉｃｘのドリフト領域のキャリアライフタイム依存性の一例を示したグラフである。 第１の実施形態に係る半導体装置１００の出力特性の一例を示す図である。 半導体装置１００のチップ中央部３０とチップ周辺部２６の断面および断面における結晶欠陥分布の一例を示す図である。 結晶欠陥量とキャリアライフタイムの関係の一例を示す図である。 本発明の実施形態に係る半導体装置１００と従来技術の半導体装置の動作時のチップ表面の温度分布の一例を示す図である。 半導体装置１０２のチップ中央部３０とチップ周辺部２６の断面および断面における結晶欠陥分布の一例を示す図である。 半導体装置１０２のチップ中央部３０のＩＧＢＴ要素とチップ周辺部２６のＩＧＢＴ要素のチップ上面からの深さに対するキャリアライフタイムの一例をプロットした図である。 半導体装置１０２の第１の製造方法を説明するための工程図である。 図１０の工程に引き続き、チップ中央部の第１のＡｌ層６２のエッチング工程を示す図である。 図１１の工程に引き続き、基板の上面全面にスパッタにより第２のＡｌ層６６を堆積する工程を示す図である。 図１２の工程に引き続き、イオン照射する工程を示す図である。 半導体装置１０２の第２の製造方法を説明するための工程図である。 図１４の工程に引き続き、第２のＡｌ層をめっきする工程を示す図である。 図１５の工程に引き続き、イオン照射する工程を示す図である。 本発明の第３の実施形態に係る半導体装置１０４のチップ中央部３０とチップ周辺部２６のＩＧＢＴ要素の断面における結晶欠陥分布を示す図である。 半導体装置１０４のチップ中央部３０のＩＧＢＴ要素とチップ周辺部２６のＩＧＢＴ要素のチップ上面からの深さに対するキャリアライフタイムの一例をプロットした図である。

符号の説明

１２，１４，１６，１８，２０，２２ エミッタ電極、２４ ゲート電極パッド、２６ チップ周辺部、２８ 耐圧保持部、３０ チップ中央部、３２ 半導体要素、３６ チップ周辺部、４０ 基板、４２ 高濃度ドリフト領域、４４ 低濃度ドリフト領域、４６ ボディ領域、４８ エミッタ領域、５０ ゲートトレンチ、５２ ゲート絶縁膜、５４ ゲート電極、５６ 層間絶縁膜、５８ コレクタ電極、６０ ＦＬＲ（フィールドリミットリング）、６２，６６，７０ Ａｌ層、６４ レジストマスク、６８ めっきマスク、１００，１０２，１０４ 半導体装置。

Claims (9)

1. ゲート電極を有する縦型バイポーラ半導体要素が複数配置された半導体装置において、
   下面にコレクタ電極を有するｎ（ｐ）型半導体基板の上面に形成されたｐ（ｎ）型高濃度ドリフト領域と、
   前記ｐ（ｎ）型高濃度ドリフト領域の上面に形成されたｐ（ｎ）型低濃度ドリフト領域と、
   前記ｐ（ｎ）型低濃度ドリフト領域の上面に形成されたｎ（ｐ）型ボディ領域と、
   前記ｎ（ｐ）型ボディ領域の上面に形成されたｐ（ｎ）型エミッタ領域と、
   前記ｎ（ｐ）型ボディ領域にキャリアのチャネルを形成するためのゲート電極と、
   を備え、
   前記複数の半導体要素が配置されるアクティブ領域のうち外縁部から所定の距離以内の領域である半導体装置周辺部以外の半導体装置中央部に配置された少なくとも１つの半導体要素の前記ｐ（ｎ）型高濃度ドリフト領域の結晶欠陥量が、前記複数の半導体要素のうち前記半導体装置周辺部の半導体要素の前記ｐ（ｎ）型高濃度ドリフト領域の結晶欠陥量より少なく、
   前記ｎ（ｐ）型半導体基板及び前記コレクタ電極は、前記半導体装置周辺部及び前記半導体装置中央部に渡って形成されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記ｐ（ｎ）型エミッタ領域および前記ｎ（ｐ）型ボディ領域を貫き前記ｐ（ｎ）型低濃度ドリフト領域に達するゲートトレンチを備え、
   前記ゲート電極は、前記ゲートトレンチの中にゲート絶縁膜を介して埋め込まれていることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記半導体装置周辺部の半導体要素の前記ｐ（ｎ）型高濃度ドリフト領域において結晶欠陥分布が最大となる深さが、前記半導体装置中央部に配置された少なくとも１つの半導体要素の前記ｐ（ｎ）型高濃度ドリフト領域において結晶欠陥分布が最大となる深さと比べて、前記ｐ（ｎ）型高濃度ドリフト領域の厚みの中央から近いことを特徴とする半導体装置。
4. 請求項１〜３のいずれか１項に記載の半導体装置であって、
   前記半導体要素は、ＩＧＢＴ、トランジスタ、サイリスタのいずれかであることを特徴とする半導体装置。
5. ゲート電極を有する縦型バイポーラ半導体要素が複数配置された半導体装置の製造方法において、
   下面にコレクタ電極を有するｎ（ｐ）型半導体基板の上面にｐ（ｎ）型高濃度ドリフト領域を形成するステップと、
   前記ｐ（ｎ）型高濃度ドリフト領域の上面にｐ（ｎ）型低濃度ドリフト領域を形成するステップと、
   前記ｐ（ｎ）型低濃度ドリフト領域の上面にｎ（ｐ）型ボディ領域を形成するステップと、
   前記ｎ（ｐ）型ボディ領域の上面にｐ（ｎ）型エミッタ領域を形成するステップと、
   前記ｎ（ｐ）型ボディ領域にキャリアのチャネルを形成するためのゲート電極を形成するステップと、
   前記複数の半導体要素が配置されるアクティブ領域のうち外縁部から所定の距離以内の領域である半導体装置周辺部以外の半導体装置中央部に配置された少なくとも１つの半導体要素のエミッタ電極と、前記複数の半導体要素のうち前記半導体装置周辺部の半導体要素のエミッタ電極と、をそれぞれ異なる厚みで形成するエミッタ電極形成ステップと、
   前記エミッタ電極を形成した半導体装置にイオン照射もしくは電子線照射を行う照射ステップと、
   を含み、
   前記半導体装置周辺部の半導体要素のｐ（ｎ）型低濃度ドリフト領域の下側端面から前記半導体装置周辺部の半導体要素のｐ（ｎ）型高濃度ドリフト領域における結晶欠陥分布が最大となる第１の位置までの距離のうち前記ｐ（ｎ）型高濃度ドリフト領域の厚み方向に沿った距離が、前記下側端面の同一水平面から前記半導体装置中央部の少なくとも１つの半導体要素の前記ｐ（ｎ）型高濃度ドリフト領域における結晶欠陥分布が最大となる第２の位置まで距離のうち前記ｐ（ｎ）型高濃度ドリフト領域の厚み方向に沿った距離と比べて短く、あるいは、長く、
   前記第１の位置が前記ｐ（ｎ）型高濃度ドリフト領域の厚み方向の中央部に設けられ、
   前記ｎ（ｐ）型半導体基板及び前記コレクタ電極は、前記半導体装置周辺部及び前記半導体装置中央部に渡って形成されていることを特徴とする半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法であって、
   前記エミッタ電極を形成するステップは、
   前記半導体要素の全てに所定の厚みの第１のエミッタ電極層を形成する第１のエミッタ電極形成ステップと、
   前記半導体装置中央部に配置された少なくとも１つの半導体要素または前記半導体装置周辺部の前記半導体要素のいずれか一方の前記第１のエミッタ電極層の厚みをエッチングにより薄くするエミッタ電極エッチングステップと、
   を含むことを特徴とする半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法であって、
   前記エミッタ電極を形成するステップは、
   前記エミッタ電極エッチングステップに引き続いて、前記全ての半導体要素に第２のエミッタ電極層を所定の厚み形成する第２のエミッタ電極形成ステップを含むことを特徴とする半導体装置の製造方法。
8. 請求項５に記載の半導体装置の製造方法であって、
   前記エミッタ電極を形成するステップは、
   前記全ての半導体要素に所定の厚みの第１のエミッタ電極層を形成する第１のエミッタ電極形成ステップと、
   前記半導体装置中央部に配置された少なくとも１つの半導体要素または前記半導体装置周辺部の前記半導体要素のいずれか一方の前記第１のエミッタ電極層上にめっきマスクを形成するめっきマスク形成ステップと、
   前記めっきマスクを形成した後、前記第１のエミッタ電極層上に第２のエミッタ電極層をめっきするめっきステップと、
   を含むことを特徴とする半導体装置の製造方法。
9. 請求項５〜８のいずれか１項に記載の半導体装置の製造方法であって、
   前記エミッタ電極層はＡｌからなることを特徴とする半導体装置の製造方法。

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