JP4862255B2

JP4862255B2 - フラッシュｒｏｍ制御装置、フラッシュｒｏｍ制御方法及びプログラム

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Publication number: JP4862255B2
Application number: JP2004287069A
Authority: JP
Inventors: 正人曽雌
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2004-09-30
Filing date: 2004-09-30
Publication date: 2012-01-25
Anticipated expiration: 2024-09-30
Also published as: JP2006099600A

Description

本発明は、携帯使用される、例えば携帯電話機やデジタルカメラ、ＰＤＡ等の小型電子機器に好適なフラッシュＲＯＭ制御装置、フラッシュＲＯＭ制御方法及びプログラムに関する。

ＮＡＮＤ型フラッシュＲＯＭから１ページ（例えば５１２バイト）単位でデータを読出す際の一般的なシーケンス処理の内容を図９に、同フローチャートを図１０に示す。

その当初には、当該フラッシュＲＯＭのチップに対してリードコマンドを発行し（ステップＲ０１）、続いて実際にデータの読出しを行なうページのアドレスを発行する（ステップＲ０２）。これらのコマンドにより読出し対象のフラッシュＲＯＭは、指定された１ページ分のデータの読出し準備ができるまでの間、ビジー状態となる（ステップＲ０３）。

その後、読出し準備が完了してビジー状態が解除されると、ステップＲ０３でこれを判断し、あらためてフラッシュＲＯＭからメインメモリであるＳＤＲＡＭへのデータ転送が実行され（ステップＲ０４）、続いて転送されたデータに対するＥＣＣ（ＥｒｒｏｒＣｏｒｒｅｃｔｉｎｇＣｏｄｅ：誤り訂正符号）のチェックとエラーが生じた場合のビット訂正とがＳＤＲＡＭ上で行なわれて（ステップＲ０５）、以上で１ページ分のデータの読出しが完了する。

こうして１ページ分のデータ読出しを終えた後、まだデータを読出すべきページがあるか否かにより、処理を続行するか否かを判断するもので（ステップＲ０６）、まだページあると判断した場合は、引続き上記ステップＲ０１からの処理を実行する。

しかして、上記ステップＲ０６でもう読出すべきページがないと判断した時点で、データの読出し処理を終了する。

同様に、フラッシュＲＯＭに１ページ単位でデータを書込む際の一般的な処理内容のフローチャートを図１１に示す。

その当初には、当該フラッシュＲＯＭの内部バッファに対してページデータを転送するためのコマンドを発行し（ステップＷ０１）、続いて実際にデータの読出しを行なうページのアドレスを発行する（ステップＷ０２）。

次に、書込むべき１ページ分のデータをメインメモリであるＳＤＲＡＭからフラッシュＲＯＭの内部バッファに転送し（ステップＷ０３）、この内部バッファに転送された１ページ分のデータの書込みを指示するライトコマンドを発行すると（ステップＷ０４）、このコマンドにより書込み対象のフラッシュＲＯＭは、指定された１ページ分のデータの書込み処理を実行する間、ビジー状態となる（ステップＷ０５）。

その後、１ページ分のデータの書込みが完了してビジー状態が解除されると、ステップＷ０５でこれを判断し、まだ次にデータを書込むページがあるか否かにより、処理を続行するか否かを判断するもので（ステップＷ０６）、まだページがあると判断した場合は、引続き上記ステップＷ０１からの処理を実行する。

しかして、上記ステップＷ０６でもう書込むべきページがないと判断した時点で、データの書込み処理を終了する。

上記１ページ分のデータの読出し処理及び書込み処理に際し、時間的に最も要するのがビジー期間であり、特にデータ読出し時には１ページ当たり数ｍｓ（ミリ秒）オーダーの時間を要することとなる。

そのため、フラッシュＲＯＭを用いた装置で、例えばデジタルカメラでフラッシュＲＯＭを用いたメモリカードから容量の大きい画像データを読出して再生表示させる場合など、その動作の高速化を阻害する大きな要因となっていた。

ところで、例えばシリアルインタフェースとして転送速度の比較的低いＲＳ−２３２Ｃ規格のものと転送速度の比較的高いＵＳＢ規格のものを使い分けることで、書込み対象となるフラッシュＲＯＭの書込み時間を短縮するようにした技術が考えられている。（例えば、特許文献１）
特開２００２−１８２９３９号公報

しかしながら、上記特許文献１に記載された技術も、高速通信を有効に用いてフラッシュＲＯＭに高速でデータを書込むようにしたものではあるが、実際の書込み処理に要する制御工程自体は上述した一般的な内容と同様であり、所定のデータ容量単位で処理を実行するもので、特にビジー期間を考慮して効率化したものではない。

本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、フラッシュＲＯＭに対する複数ページに渡るデータの読出し速度及び書込み速度を早くすることが可能なメモリ制御装置、メモリ制御方法及びプログラムを提供することにある。

請求項１記載の発明は、外部のＣＰＵからの制御信号に基づいて動作し、第１のアクセス速度でデータの読み出しが可能なフラッシュＲＯＭと上記第１のアクセス速度より速い第２のアクセス速度でデータの転送が可能な第１のメモリとの間でデータを転送させるフラッシュＲＯＭ制御装置であって、上記第２のアクセス速度で上記第１のメモリへデータを転送することが可能な第２のメモリと、上記フラッシュＲＯＭに対して所定のデータ量単位でのデータの転送とその転送先のアドレスとを指示する指示手段と、上記指示手段による指示に伴うデータの読み出し準備中に上記フラッシュＲＯＭのビジー状態を検出する検出手段と、上記検出手段により検出されたビジー状態の解除後に上記フラッシュＲＯＭと上記第２のメモリとの間で上記データを転送させる第１の転送手段と、上記第１の転送手段によるデータの転送処理後、上記指示手段が指示するデータ転送先のアドレスを更新し、上記フラッシュＲＯＭに対し新たなデータの読み出しをさせるよう制御する制御手段と、上記制御手段による上記フラッシュＲＯＭからの新たなデータの読み出し準備に伴う上記フラッシュＲＯＭのビジー状態中に上記第２のメモリから上記第１のメモリへ上記読み出されたデータを上記第２のアクセス速度で転送する第２の転送手段とを具備したことを特徴とする。

請求項２記載の発明は、上記請求項１記載の発明において、上記第１の転送手段により上記第１のＲＯＭに保持されたデータに対し、上記指示手段での指示中にエラー訂正処理を実行するエラー訂正手段をさらに具備したことを特徴とする。

請求項３記載の発明は、上記請求項１記載の発明において、上記第２の転送手段によるデータの転送終了時に上記指示手段による転送を指示すべきデータがないか否かを判断する判断手段と、上記判断手段により転送を指示すべきデータがないと判断されると、上記第２の転送手段による第２のメモリから第１のメモリへのデータ転送のタイミングを早めるよう制御する転送制御手段とをさらに具備したことを特徴とする。

請求項４記載の発明は、外部のＣＰＵからの制御信号に基づいて動作し、第１のアクセス速度でデータの書込みが可能なフラッシュＲＯＭと上記第１のアクセス速度より速い第２のアクセス速度でデータの転送が可能な第１のメモリとの間でデータを転送させるフラッシュＲＯＭ制御装置であって、上記第２のアクセス速度で上記第１のメモリへデータを転送することが可能な第２のメモリと、上記フラッシュＲＯＭに対して所定のデータ量単位でのデータの転送とその転送先のアドレスとを指示する指示手段と、上記指示手段による指示に伴う上記第１のアクセス速度でのデータの書込み中に上記フラッシュＲＯＭのビジー状態を検出する検出手段と、上記検出手段により検出されたビジー状態の解除後に上記フラッシュＲＯＭと上記第２のメモリとの間で上記データを転送させる第１の転送手段と、上記第１の転送手段によるデータの転送処理後、上記指示手段が指示するデータ転送先のアドレスを更新し、上記フラッシュＲＯＭに対し新たなデータの書込みをさせるよう制御する制御手段と、上記制御手段による上記フラッシュＲＯＭからの新たなデータの書込みに伴う上記フラッシュＲＯＭのビジー状態中に上記第２のメモリから上記第１のメモリへ上記読み出されたデータを上記第２のアクセス速度で転送する第２の転送手段とを具備したことを特徴とする。

請求項５記載の発明は、外部のＣＰＵからの制御信号に基づいて動作し、第１のアクセス速度でデータの読み出しが可能なフラッシュＲＯＭと上記第１のアクセス速度より速い第２のアクセス速度でデータの書き込みが可能な第１のメモリとの間でデータを転送させるフラッシュＲＯＭ制御方法であって、上記フラッシュＲＯＭに対して所定のデータ量単位でのデータの転送とその転送先のアドレスとを指示する指示ステップと、上記指示ステップによる指示に伴うデータの読み出し準備中に上記フラッシュＲＯＭのビジー状態を検出する検出ステップと、上記検出ステップにより検出されたビジー状態の解除後に上記フラッシュＲＯＭと第２のメモリとの間で上記データを転送させる第１の転送ステップと、上記第１の転送ステップによるデータの転送処理後、上記指示ステップが指示するデータ転送先のアドレスを更新し、上記フラッシュＲＯＭに対し新たなデータの読み出しをさせるよう制御する制御ステップと、上記制御ステップによる上記フラッシュＲＯＭからの新たなデータの読み出し準備に伴う上記フラッシュＲＯＭのビジー状態中に上記第２のメモリから上記第１のメモリへ上記読み出されたデータを上記第２のアクセス速度で転送する第２の転送ステップととを含むことを特徴とする。
請求項６記載の発明は、外部のＣＰＵからの制御信号に基づいて動作し、第１のアクセス速度でデータの書込みが可能なフラッシュＲＯＭと上記第１のアクセス速度より速い第２のアクセス速度でデータの転送が可能な第１のメモリとの間でデータを転送させるフラッシュＲＯＭ制御方法であって、上記フラッシュＲＯＭに対して所定のデータ量単位でのデータの転送とその転送先のアドレスとを指示する指示ステップと、上記指示ステップによる指示に伴う上記第１のアクセス速度でのデータの書込み中に上記フラッシュＲＯＭのビジー状態を検出する検出ステップと、上記検出ステップにて検出されたビジー状態の解除後に上記フラッシュＲＯＭと第２のメモリとの間で上記データを転送させる第１の転送ステップと、上記第１の転送ステップによるデータの転送処理後、上記指示ステップが指示するデータ転送先のアドレスを更新し、上記フラッシュＲＯＭに対し新たなデータの書込みをさせるよう制御する制御ステップと、上記制御ステップに上記フラッシュＲＯＭからの新たなデータの書込みに伴う上記フラッシュＲＯＭのビジー状態中に上記第２のメモリから上記第１のメモリへ上記読み出されたデータを上記第２のアクセス速度で転送する第２の転送ステップとを含むことを特徴とする。

請求項７記載の発明は、外部のＣＰＵからの制御信号に基づいて動作し、第１のアクセス速度でデータの読み出しが可能なフラッシュＲＯＭと上記第１のアクセス速度より速い第２のアクセス速度でデータの転送が可能な第１のメモリとの間でデータを転送させるフラッシュＲＯＭ制御装置のコンピュータを、上記フラッシュＲＯＭに対して所定のデータ量単位でのデータの転送とその転送先のアドレスとを指示する指示手段、上記指示手段による指示に伴うデータの読み出し準備中に上記フラッシュＲＯＭのビジー状態を検出する検出手段、上記検出手段により検出されたビジー状態の解除後に上記フラッシュＲＯＭと第２のメモリとの間で上記データを転送させる第１の転送手段、上記第１の転送手段によるデータの転送処理後、上記指示手段が指示するデータ転送先のアドレスを更新し、上記フラッシュＲＯＭに対し新たなデータの読み出しをさせるよう制御する制御手段、上記制御手段による上記フラッシュＲＯＭからの新たなデータの読み出し準備に伴う上記フラッシュＲＯＭのビジー状態中に上記第２のメモリから上記第１のメモリへ上記読み出されたデータを上記第２のアクセス速度で転送する第２の転送手段として機能させることを特徴とする。
請求項８記載の発明は、外部のＣＰＵからの制御信号に基づいて動作し、第１のアクセス速度でデータの書込みが可能なフラッシュＲＯＭと上記第１のアクセス速度より速い第２のアクセス速度でデータの転送が可能な第１のメモリとの間でデータを転送させるフラッシュＲＯＭ制御装置のコンピュータを、上記フラッシュＲＯＭに対して所定のデータ量単位でのデータの転送とその転送先のアドレスとを指示する指示手段、上記指示手段による指示に伴う上記第１のアクセス速度でのデータの書込み中に上記フラッシュＲＯＭのビジー状態を検出する検出手段、上記検出手段により検出されたビジー状態の解除後に上記フラッシュＲＯＭと第２のメモリとの間で上記データを転送させる第１の転送手段、上記第１の転送手段によるデータの転送処理後、上記指示手段が指示するデータ転送先のアドレスを更新し、上記フラッシュＲＯＭに対し新たなデータの書込みをさせるよう制御する制御手段、上記制御手段による上記フラッシュＲＯＭからの新たなデータの書込みに伴う上記フラッシュＲＯＭのビジー状態中に上記第２のメモリから上記第１のメモリへ上記読み出されたデータを上記第２のアクセス速度で転送する第２の転送手段として機能させることを特徴とする。

本発明によれば、フラッシュＲＯＭに対して所定のデータ量を複数回に渡って読出しあるいは書込む際に要する全体の時間を短縮してアクセス速度を向上させることができる。

以下本発明に係る電子機器の実施の一形態について図面を参照して説明する。

同図で、１はＣＰＵであり、主にメインメモリであるＳＤＲＡＭ３に記憶されたプログラムやデータに基づいてそのプログラムを実行する。

このＣＰＵ１は、データバスＤＢを介してＡＳＩＣ２、ＳＤＲＡＭ３、ＮＡＮＤ型のフラッシュＲＯＭ４、及びブートＲＯＭ５と接続されると共に、上記ＡＳＩＣ２とはコントロールバスＣＢにより直接接続される。

ＡＳＩＣ２は、入出力デバイスをコントロールするカスタムＩＣであり、ＣＰＵ１に対してリセット信号を、上記ＳＤＲＡＭ３、ラッシュＲＯＭ４、及びブートＲＯＭ５に対して各種コマンド等のコントロール信号を送出する。

さらにＡＳＩＣ２は、表示部であるＬＣＤ（液晶表示パネル）６に表示データを出力して表示動作を実行させ、またキーボード７をキーサンプリングしてキー操作信号を得、これをコントロールバスＣＢを介してＣＰＵ１へ出力し、また電源部８と共に電源スイッチ（ＳＷ）の操作信号を受付ける。

フラッシュＲＯＭ４は、各種データやプログラム等を格納する。ブートＲＯＭ５は、ブートプログラムを格納する。

次いで図２により上記ＡＳＩＣ２の詳細な機能回路構成について説明する。図示する如く、ＡＳＩＣ２内にはブート制御部９、メモリ制御部１０、ＳＲＡＭ１１、キーボード制御部１２、及びＬＣＤ制御部１３を有する。

ブート制御部９は、上記電源スイッチの操作信号に対応し、上記ＣＰＵ１にリセット信号を出力するもので、上記メモリ制御部１０と接続され、上記ブートＲＯＭ５からブートプログラムを読出させる。

メモリ制御部１０は、バッファメモリとして機能するＳＲＡＭ１１にデータやプログラムを一時保存させながら、上記ＳＤＲＡＭ３、フラッシュＲＯＭ４、ブートＲＯＭ５へコントロール信号を出力してこれらのメモリを制御する。

キーボード制御部１２は、キーボード７のキーサンプリングを随時実行し、得られたキー操作信号をコントロールバスＣＢを介してＣＰＵ１へ出力する。

ＬＣＤ制御部１３は、ＣＰＵ１からデータバスＤＢを介して送られてくる表示データに基づいて上記ＬＣＤ６を表示駆動する。

次に上記実施の形態の動作について説明する。
まず、フラッシュＲＯＭ４に記憶されているデータを読出す場合の動作について図３により説明する。

すなわち図３は、主としてＡＳＩＣ２がＣＰＵ１の実行するプログラムに基づいて行なうフラッシュＲＯＭ４へのアクセス処理の内容を示すものである。

その当初には、読出しを行なうページ範囲（あくまでもページ単位であればよいので、ページが連続している必要はなく、且つアドレス値が前後してもよい）での先頭位置のページに対してデータの読出しを指示するべく、メモリ制御部１０がフラッシュＲＯＭ４にコントロール信号としてリードコマンドと先頭ページのアドレスとを発行する（ステップＲ３１，Ｒ３２）。

これらのコマンドによりフラッシュＲＯＭ４は、指定された１ページ分のデータの読出し準備ができるまでの間、ビジー状態となる（ステップＲ３３）。

その後、読出し準備が完了してビジー状態が解除されると、ステップＲ３３でこれを判断し、あらためてフラッシュＲＯＭ４からＡＳＩＣ２内部のバッファであるＳＲＡＭ１１までのデータ転送が実行される（ステップＲ３４）。

このフラッシュＲＯＭ４からＡＳＩＣ２内部のバッファであるＳＲＡＭ１１までのデータ転送に関しては、ＳＲＡＭ１１の構成上、高速アクセスが可能であるため、フラッシュＲＯＭ４のアクセス速度に合わせたデータ転送が実行できる。

これにより、少なくともフラッシュＲＯＭ４側においては先頭の１ページ分のデータ転送が完了したこととなる。

次にメモリ制御部１０は、まだデータを読出すべきページがあるか否かにより、処理を終了するか否かを判断するもので（ステップＲ３５）、まだページあることを確認すると、次ページの読出しを指示するべく、フラッシュＲＯＭ４にコントロール信号としてリードコマンドと次ページのアドレスとを発行する（ステップＲ３６，Ｒ３７）。

このコマンド発行と同時にメモリ制御部１０は、ＳＲＡＭ１１に保持している先頭ページのデータのＥＣＣ処理を実行し、必要に応じてエラー訂正を行なった後に（ステップＲ３８）、そのＳＲＡＭ１１の内容をデータバスＤＢを介してＳＤＲＡＭ３に転送する（ステップＲ３９）。

このときフラッシュＲＯＭ４では、上記ステップＲ３６，Ｒ３７で発行されたリードコマンドとページアドレスにより次ページ、１ページ分のデータの読出し準備ができるまでの間、ビジー状態となる（ステップＲ４０）。

この場合、ステップＲ３８，３９で実行するＳＲＡＭ１１のデータ１ページ分のエラー訂正とＳＤＲＡＭ３への転送に要する時間に比して、確実にフラッシュＲＯＭ４での次ページ読出しのためのビジー期間の方が長いため、ＳＤＲＡＭ３へのデータ転送はビジー期間が完了する前に終えることができる。

そして、フラッシュＲＯＭ４の読出し準備が完了してビジー状態が解除されると、あらためてフラッシュＲＯＭ４からＡＳＩＣ２内部のバッファであるＳＲＡＭ１１までの次ページ分のデータ転送が実行される（ステップＲ４１）。

このフラッシュＲＯＭ４からＡＳＩＣ２内部のバッファであるＳＲＡＭ１１までのデータ転送に関しても、上記ステップＲ３４と同様、ＳＲＡＭ１１の構成上、高速アクセスが可能であるため、フラッシュＲＯＭ４のアクセス速度に合わせたデータ転送が実行できる。

その後、上記ステップＲ３５に戻ってまだデータを読出すべきページがあるか否かにより、処理を終了するか否かを判断し、まだページあると判断した場合は、引続き上記ステップＲ３６からの処理を実行する。

しかして、上記ステップＲ３５〜Ｒ４１の処理を繰返し実行することで順次ページアドレスを更新しながら、１ページ分のデータをフラッシュＲＯＭ４からＡＳＩＣ２内部のＳＲＡＭ１１に転送し、さらに次のページの読出しを指示するべくフラッシュＲＯＭ４にリードコマンドと次ページのアドレスを発行して読出し準備のビジー期間とし、その期間内にＳＲＡＭ１１に保持している前ページのデータのエラー訂正とＳＤＲＡＭ３への転送とを実行させる、という処理を続行する。

その後、ステップＲ３５でもうフラッシュＲＯＭ４から読出すべきページがないと判断した時点で、フラッシュＲＯＭ４に対するデータの読出し処理を終了し、その時点でＳＲＡＭ１１に保持している読出し範囲の最終ページのエラー訂正とＳＤＲＡＭ３への転送を実行して（ステップＲ４２，Ｒ４３）、以上でこの図３のＡＳＩＣ２によるフラッシュＲＯＭ４からの一連のデータ読出し処理を終了する。

図４は、読出しを行なうページ範囲の先頭のページとそれに続くページのデータに係る、フラッシュＲＯＭ４に対する動作（図４（Ａ））とＡＳＩＣ２のＳＲＡＭ１１及びＳＤＲＡＭ３に対する動作（図４（Ｂ）とを時系列状に並べて示すものである。

図中、ｔ１のタイミングで上記ステップＲ３６での処理により次ページのデータを読出すべくフラッシュＲＯＭ４に対してリードコマンドを発行すると同時に、上記ステップＲ３８での処理によりＳＲＡＭ１１に転送した先頭ページのデータのエラー訂正を行なっている。上述した如くＳＲＡＭ１１はフラッシュＲＯＭ４に比して高速アクセスが可能であり、１ページ分のエラー訂正を確実にフラッシュＲＯＭ４へのコマンド発行を行なう期間内に終了することができる。

続く、ｔ２のタイミングで上記ステップＲ４０での次ページの読出し準備のビジー期間となった際、同時に上記ステップＲ３９でのＡＳＩＣ２内のＳＲＡＭ１１からＳＤＲＡＭ３への転送を実行するもので、このときもフラッシュＲＯＭ４のビジー期間に比して、確実に短時間のうちにＳＲＡＭ１１からＳＤＲＡＭ３へのデータ転送を終えることができる。

図５は、フラッシュＲＯＭ４から複数ページ分連続してデータを読出し、ＳＤＲＡＭ３へ転送させる場合のフラッシュＲＯＭ４に対する動作（図５（Ａ））とＡＳＩＣ２のＳＲＡＭ１１及びＳＤＲＡＭ３に対する動作（図５（Ｂ）とを時系列状に並べて示すものである。

フラッシュＲＯＭ４に対してリードコマンドを発行する際、同時にその時すでにＳＲＡＭ１１に保持されている前のページのデータのエラー訂正が実行され、フラッシュＲＯＭ４が読出し準備のビジー期間となると、同時にエラー訂正を終えた前のページのデータがＳＲＡＭ１１からＳＤＲＡＭ３へ転送されていることが理解できる。

図６は、読出しを行なうページ範囲の最終ページに係る、フラッシュＲＯＭ４に対する動作（図６（Ａ））とＡＳＩＣ２のＳＲＡＭ１１及びＳＤＲＡＭ３に対する動作（図６（Ｂ）とを時系列状に並べて示すものである。

図中、ｔ３のタイミングで当該最終ページに関するＳＤＲＡＭ３へのアクセスが終了した後、上記ステップＲ４２での処理によりＳＲＡＭ１１に転送した最終ページのデータのエラー訂正を開始し、そのエラー訂正が終了すると即時ステップＲ４３での処理により連続してＡＳＩＣ２内のＳＲＡＭ１１からＳＤＲＡＭ３への転送に移行するものとしている。

これにより、一連のデータ読出し処理をより早く終了させ、全体の時間をより確実に短縮することができる。

図７は、フラッシュＲＯＭ４から１ページ分のみデータを読出し、ＳＤＲＡＭ３へ転送させる場合のフラッシュＲＯＭ４に対する動作（図７（Ａ））とＡＳＩＣ２のＳＲＡＭ１１及びＳＤＲＡＭ３に対する動作（図７（Ｂ）とを時系列状に並べて示すものである。

図中、ｔ４のタイミングで当該ページに関するＳＤＲＡＭ３へのアクセスが終了した後、上記ステップＲ４２での処理によりＳＲＡＭ１１に転送した当該ページのデータのエラー訂正を開始し、そのエラー訂正が終了すると即時ステップＲ４３での処理により連続してＡＳＩＣ２内のＳＲＡＭ１１からＳＤＲＡＭ３への転送に移行するものとしている。

このように、特にフラッシュＲＯＭ４から少なくとも２ページ分以上のデータをフラッシュＲＯＭ４から読出す場合には、従来の如く１ページ単位で閉じたサイクルを繰返してデータを読出す場合に比して、確実に処理時間を短縮することができ、且つ転送するデータのページ数が多ければ多いほどその効果はより顕著となる。

次に、ＳＤＲＡＭ３に記憶されているデータをフラッシュＲＯＭ４に書込む場合の動作について図８により説明する。
その当初には、書込みを行なうページ範囲（あくまでもページ単位であればよいので、ページが連続している必要はなく、且つアドレス値が前後してもよい）での先頭位置のページに対してデータの書込みを指示するべく、メモリ制御部１０がフラッシュＲＯＭ４の内部バッファにコントロール信号として転送コマンドと先頭ページのアドレスを発行する（ステップＷ３１，Ｗ３２）。

次に、書込むべき１ページ分のデータをメインメモリであるＳＤＲＡＭからフラッシュＲＯＭ４の内部バッファに転送し（ステップＷ３３）、この内部バッファに転送された１ページ分のデータの書込みを指示するライトコマンドを発行する（ステップＷ３４）。

次いで、メモリ制御部１０は次にデータを書込むべきページがあるか否かにより、処理を終了するか否かを判断するもので（ステップＷ３５）、まだページがあることを確認すると、次ページの書込みに備えるべく、ＳＤＲＡＭ３から次のページのデータ１ページ分を読出して一旦ＳＲＡＭ１１に転送する（ステップＷ３６）。

この間、フラッシュＲＯＭ４は上記ステップＷ３４でのライトコマンドにより指定された１ページ分のデータの書込み処理を実行しており、ビジー状態となっている（ステップＷ３７）。

上記ステップＷ３６でのＳＤＲＡＭ３からＡＳＩＣ２内部のＳＲＡＭ１１までのデータ転送に関しては、ＳＲＡＭ１１の構成上、高速アクセスが可能であるため、フラッシュＲＯＭ４の書込み動作に伴うビジー状態よりも確実に先に終了することとなる。

しかるにフラッシュＲＯＭ４への１ページ分のデータの書込みが完了してビジー状態が解除されると、上記ステップＷ３７でこれを判断し、あらたにメモリ制御部１０がフラッシュＲＯＭ４の内部バッファに転送コマンドと次ページのアドレスを発行する（ステップＷ３８，Ｗ３９）。

次に、書込むべき１ページ分のデータを保持していたＳＲＡＭ１１からフラッシュＲＯＭ４の内部バッファに転送し（ステップＷ４０）、この内部バッファに転送された１ページ分のデータの書込みを指示するライトコマンドを発行する（ステップＷ４１）。

再び上記ステップＷ３５に戻り、まだ次に書込むべきページがあることを確認すると、さらに次のページの書込みに備えるべく、ＳＤＲＡＭ３からさらに次のページのデータ１ページ分を読出して一旦ＳＲＡＭ１１に転送する（ステップＷ３６）。

この間、フラッシュＲＯＭ４は上記ステップＷ４１でのライトコマンドにより指定された１ページ分のデータの書込み処理を実行しており、ビジー状態となっている（ステップＷ３７）。

１ページ分のデータの書込みが完了してビジー状態が解除されると、上記ステップＷ３７でこれを判断し、再びステップＷ３８以下の処理を実行する。

こうして、次の書込みデータがある間、上記ステップＷ３５〜Ｗ４１の処理を続行して順次データを１ページ単位でフラッシュＲＯＭ４に書込みながら、同時に次の１ページ分のデータをＳＤＲＡＭ３から読出してＡＳＩＣ２内部のＳＲＡＭ１１に保持させておく、という処理を繰返す。

しかして、上記ステップＷ３５でもう書込むべきページがないと判断すると、その時点でフラッシュＲＯＭ４は直前の上記ステップＷ４１またはステップＷ３４でのライトコマンドにより指定された１ページ分のデータの書込み処理を実行してビジー状態となっているので（ステップＷ４２）、書込みが完了し、ビジー状態が解除された時点でこれを判断して、以上でこの図８のＡＳＩＣ２によるフラッシュＲＯＭ４への一連のデータ書込み処理を終了する。

このように、ＳＤＲＡＭ３とのフラッシュＲＯＭ４との転送制御を行なうＡＳＩＣ２内に設けた、フラッシュＲＯＭ４よりもアクセス速度の速いＳＲＡＭ１１を有効に活用し、どうしても回避できないフラッシュＲＯＭ４のビジー期間中にもＳＤＲＡＭ３とＳＲＡＭ１１との間での転送を実行し、ビジー期間が解除された時点でフラッシュＲＯＭ４とＳＲＡＭ１１との間で転送を実行するものとしたので、フラッシュＲＯＭ４に対して複数ページに渡って読出しあるいは書込む際に要する時間を確実に短縮し、結果としてアクセス速度を向上させることが可能となる。

加えて、１ページ分のみのデータ転送を行なう場合にも、例えば上記図７で示した如く、ＳＲＡＭ１１とＳＤＲＡＭ３との間の転送を実行するタイミングを早めることとしたので、従来のように１ページ単位の閉じたサイクルでデータ転送を実行する場合とほぼ同等の時間内で処理を実行することができる。

なお、上記図１及び図２では、上記図３及び図８の各制御処理を主として専用のハードウェア回路であるメモリ制御部１０が内部のＳＲＡＭ１１を用いて実行するものとして示したが、ＳＲＡＭ１１の構成を除いてこれをＣＰＵ１がソフトウェア処理により実行するものとしてもよく、同様に複数ページに渡るアクセス全体に要する時間を確実に短縮し、結果としてアクセス速度を向上させることができる。

その他、本発明は上記実施の形態に限らず、その要旨を逸脱しない範囲内で種々変形して実施することが可能であるものとする。

さらに、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の実施の一形態に係る電子機器の回路構成を示すブロック図。同実施の形態に係るＡＳＩＣの詳細な機能回路構成を示すブロック図。同実施の形態に係るデータ読出し時の処理内容を示すフローチャート。同実施の形態に係るデータ読出し時のフラッシュＲＯＭに対する動作とＳＲＡＭ及びＳＤＲＡＭに対する動作とを対比して示す図。同実施の形態に係るデータ読出し時のフラッシュＲＯＭに対する動作とＳＲＡＭ及びＳＤＲＡＭに対する動作とを対比して示す図。同実施の形態に係るデータ読出し時のフラッシュＲＯＭに対する動作とＳＲＡＭ及びＳＤＲＡＭに対する動作とを対比して示す図。同実施の形態に係るデータ読出し時のフラッシュＲＯＭに対する動作とＳＲＡＭ及びＳＤＲＡＭに対する動作とを対比して示す図。同実施の形態に係るデータ書込み時の処理内容を示すフローチャート。一般的なＮＡＮＤ型フラッシュＲＯＭの読出し制御の処理工程を示す図。上記図９の処理工程のフローチャート。一般的なＮＡＮＤ型フラッシュＲＯＭの書込み制御の処理工程を示すフローチャート。

符号の説明

１…ＣＰＵ、２…ＡＳＩＣ、３…ＳＤＲＡＭ、４…ラッシュＲＯＭ、５…ブートＲＯＭ、６…ＬＣＤ、７…キーボード、８…電源部、９…ブート制御部、１０…メモリ制御部、１１…ＳＲＡＭ、１２…キーボード制御部、１３…ＬＣＤ制御部、ＣＢ…コントロールバス、ＤＢ…データバス。

Claims

外部のＣＰＵからの制御信号に基づいて動作し、第１のアクセス速度でデータの読み出しが可能なフラッシュＲＯＭと上記第１のアクセス速度より速い第２のアクセス速度でデータの転送が可能な第１のメモリとの間でデータを転送させるフラッシュＲＯＭ制御装置
であって、
上記第２のアクセス速度で上記第１のメモリへデータを転送することが可能な第２のメモリと、
上記フラッシュＲＯＭに対して所定のデータ量単位でのデータの転送とその転送先のアドレスとを指示する指示手段と、
上記指示手段による指示に伴うデータの読み出し準備中に上記フラッシュＲＯＭのビジー状態を検出する検出手段と、
上記検出手段により検出されたビジー状態の解除後に上記フラッシュＲＯＭと上記第２のメモリとの間で上記データを転送させる第１の転送手段と、
上記第１の転送手段によるデータの転送処理後、上記指示手段が指示するデータ転送先のアドレスを更新し、上記フラッシュＲＯＭに対し新たなデータの読み出しをさせるよう制御する制御手段と、
上記制御手段による上記フラッシュＲＯＭからの新たなデータの読み出し準備に伴う上記フラッシュＲＯＭのビジー状態中に上記第２のメモリから上記第１のメモリへ上記読み出されたデータを上記第２のアクセス速度で転送する第２の転送手段と
を具備したことを特徴とするフラッシュＲＯＭ制御装置。
上記第１の転送手段により上記第１のＲＯＭに保持されたデータに対し、上記指示手段での指示中にエラー訂正処理を実行するエラー訂正手段をさらに具備したことを特徴とする請求項１記載のフラッシュＲＯＭ制御装置。
上記第２の転送手段によるデータの転送終了時に上記指示手段による転送を指示すべきデータがないか否かを判断する判断手段と、
上記判断手段により転送を指示すべきデータがないと判断されると、上記第２の転送手段による第２のメモリから第１のメモリへのデータ転送のタイミングを早めるよう制御する転送制御手段と
をさらに具備したことを特徴とする請求項１記載のフラッシュＲＯＭ制御装置。
外部のＣＰＵからの制御信号に基づいて動作し、第１のアクセス速度でデータの書込みが可能なフラッシュＲＯＭと上記第１のアクセス速度より速い第２のアクセス速度でデータの転送が可能な第１のメモリとの間でデータを転送させるフラッシュＲＯＭ制御装置であって、
上記第２のアクセス速度で上記第１のメモリへデータを転送することが可能な第２のメモリと、
上記フラッシュＲＯＭに対して所定のデータ量単位でのデータの転送とその転送先のアドレスとを指示する指示手段と、
上記指示手段による指示に伴う上記第１のアクセス速度でのデータの書込み中に上記フラッシュＲＯＭのビジー状態を検出する検出手段と、
上記検出手段により検出されたビジー状態の解除後に上記フラッシュＲＯＭと上記第２のメモリとの間で上記データを転送させる第１の転送手段と、
上記第１の転送手段によるデータの転送処理後、上記指示手段が指示するデータ転送先のアドレスを更新し、上記フラッシュＲＯＭに対し新たなデータの書込みをさせるよう制御する制御手段と、
上記制御手段による上記フラッシュＲＯＭからの新たなデータの書込みに伴う上記フラッシュＲＯＭのビジー状態中に上記第２のメモリから上記第１のメモリへ上記読み出されたデータを上記第２のアクセス速度で転送する第２の転送手段と
を具備したことを特徴とするフラッシュＲＯＭ制御装置。
外部のＣＰＵからの制御信号に基づいて動作し、第１のアクセス速度でデータの読み出しが可能なフラッシュＲＯＭと上記第１のアクセス速度より速い第２のアクセス速度でデータの書き込みが可能な第１のメモリとの間でデータを転送させるフラッシュＲＯＭ制御方法であって、
上記フラッシュＲＯＭに対して所定のデータ量単位でのデータの転送とその転送先のアドレスとを指示する指示ステップと、
上記指示ステップによる指示に伴うデータの読み出し準備中に上記フラッシュＲＯＭのビジー状態を検出する検出ステップと、
上記検出ステップにより検出されたビジー状態の解除後に上記フラッシュＲＯＭと第２のメモリとの間で上記データを転送させる第１の転送ステップと、
上記第１の転送ステップによるデータの転送処理後、上記指示ステップが指示するデータ転送先のアドレスを更新し、上記フラッシュＲＯＭに対し新たなデータの読み出しをさせるよう制御する制御ステップと、
上記制御ステップによる上記フラッシュＲＯＭからの新たなデータの読み出し準備に伴う上記フラッシュＲＯＭのビジー状態中に上記第２のメモリから上記第１のメモリへ上記読み出されたデータを上記第２のアクセス速度で転送する第２の転送ステップと
を含むことを特徴とするフラッシュＲＯＭ制御方法。
外部のＣＰＵからの制御信号に基づいて動作し、第１のアクセス速度でデータの書込みが可能なフラッシュＲＯＭと上記第１のアクセス速度より速い第２のアクセス速度でデータの転送が可能な第１のメモリとの間でデータを転送させるフラッシュＲＯＭ制御方法であって、
上記フラッシュＲＯＭに対して所定のデータ量単位でのデータの転送とその転送先のアドレスとを指示する指示ステップと、
上記指示ステップによる指示に伴う上記第１のアクセス速度でのデータの書込み中に上記フラッシュＲＯＭのビジー状態を検出する検出ステップと、
上記検出ステップにて検出されたビジー状態の解除後に上記フラッシュＲＯＭと第２のメモリとの間で上記データを転送させる第１の転送ステップと、
上記第１の転送ステップによるデータの転送処理後、上記指示ステップが指示するデータ転送先のアドレスを更新し、上記フラッシュＲＯＭに対し新たなデータの書込みをさせるよう制御する制御ステップと、
上記制御ステップに上記フラッシュＲＯＭからの新たなデータの書込みに伴う上記フラッシュＲＯＭのビジー状態中に上記第２のメモリから上記第１のメモリへ上記読み出されたデータを上記第２のアクセス速度で転送する第２の転送ステップと
を含むことを特徴とするフラッシュＲＯＭ制御方法。
外部のＣＰＵからの制御信号に基づいて動作し、第１のアクセス速度でデータの読み出しが可能なフラッシュＲＯＭと上記第１のアクセス速度より速い第２のアクセス速度でデータの転送が可能な第１のメモリとの間でデータを転送させるフラッシュＲＯＭ制御装置のコンピュータを、
上記フラッシュＲＯＭに対して所定のデータ量単位でのデータの転送とその転送先のアドレスとを指示する指示手段、
上記指示手段による指示に伴うデータの読み出し準備中に上記フラッシュＲＯＭのビジー状態を検出する検出手段、
上記検出手段により検出されたビジー状態の解除後に上記フラッシュＲＯＭと第２のメモリとの間で上記データを転送させる第１の転送手段、
上記第１の転送手段によるデータの転送処理後、上記指示手段が指示するデータ転送先のアドレスを更新し、上記フラッシュＲＯＭに対し新たなデータの読み出しをさせるよう制御する制御手段、
上記制御手段による上記フラッシュＲＯＭからの新たなデータの読み出し準備に伴う上記フラッシュＲＯＭのビジー状態中に上記第２のメモリから上記第１のメモリへ上記読み出されたデータを上記第２のアクセス速度で転送する第２の転送手段
として機能させることを特徴とするプログラム。
外部のＣＰＵからの制御信号に基づいて動作し、第１のアクセス速度でデータの書込みが可能なフラッシュＲＯＭと上記第１のアクセス速度より速い第２のアクセス速度でデータの転送が可能な第１のメモリとの間でデータを転送させるフラッシュＲＯＭ制御装置のコンピュータを、
上記フラッシュＲＯＭに対して所定のデータ量単位でのデータの転送とその転送先のアドレスとを指示する指示手段、
上記指示手段による指示に伴う上記第１のアクセス速度でのデータの書込み中に上記フラッシュＲＯＭのビジー状態を検出する検出手段、
上記検出手段により検出されたビジー状態の解除後に上記フラッシュＲＯＭと第２のメモリとの間で上記データを転送させる第１の転送手段、
上記第１の転送手段によるデータの転送処理後、上記指示手段が指示するデータ転送先のアドレスを更新し、上記フラッシュＲＯＭに対し新たなデータの書込みをさせるよう制御する制御手段、
上記制御手段による上記フラッシュＲＯＭからの新たなデータの書込みに伴う上記フラッシュＲＯＭのビジー状態中に上記第２のメモリから上記第１のメモリへ上記読み出されたデータを上記第２のアクセス速度で転送する第２の転送手段
として機能させることを特徴とするプログラム。