JP4862749B2 - Method for fabricating III-V compound semiconductor optical device - Google Patents
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Description
本発明は、III−Ｖ化合物半導体光素子を作製する方法に関する。 The present invention relates to a method for fabricating a III-V compound semiconductor optical device.
特許文献１には、光集積素子が記載されている。この光集積素子では、第１および第２のクラッド層は、ＧａＡｓ基板の第１および第２の領域上に設けられている。半導体領域は、ＧａＡｓ基板の第１の領域上に設けられた第１の部分と、ＧａＡｓ基板の第２の領域上に設けられた第２の部分とを有しており、また第１のクラッド層と第２のクラッド層との間に設けられている。第１の部分は、１．３エレクトロンボルト以上のバンドギャップを持つ量子井戸構造を有し、第１の部分のバンドギャップは、第２の部分のバンドギャップと異なる。
III−Ｖ化合物半導体光素子として、例えば半導体レーザおよび半導体ＥＡ変調器を含む光集積素子がある。光集積素子は、半導体レーザのための活性層と半導体ＥＡ変調器のための光吸収層を含み、活性層の構造は光吸収層の構造と異なるので、活性層および光吸収層は別々に作製される。このようなIII−Ｖ化合物半導体光素子の作製の一例では、半導体レーザおよび半導体ＥＡ変調器等のために、以下のような半導体結晶を有機金属気相成長（ＭＯＶＰＥ）法で成長する。例えば、ＧａＩｎＰ、ＧａＡｓおよびＧａＩｎＮＡｓの最表面を持つ半導体領域を有するエピタキシャルウエハ上に、ＧａＩｎＮＡｓ井戸層を含む活性層が成長される。この結晶成長に先立って、成長炉の温度を所望の値まで上昇させる。下地の半導体結晶から燐およびヒ素が脱離することを避けるために、この昇温期間にはホスフィン（ＰＨ３）およびアルシン（ＡｓＨ３）を混合したガスを供給している。このような混合ガス中において結晶成長を行うことなく昇温するとき、結晶成長した後の表面に欠陥が発生し、表面荒れが発生していた。その結果、発明者が目指す品質の半導体結晶が得られなかった。 Examples of the III-V compound semiconductor optical device include an optical integrated device including a semiconductor laser and a semiconductor EA modulator. The optical integrated device includes an active layer for a semiconductor laser and a light absorption layer for a semiconductor EA modulator. Since the structure of the active layer is different from the structure of the light absorption layer, the active layer and the light absorption layer are manufactured separately. Is done. In an example of manufacturing such a III-V compound semiconductor optical device, the following semiconductor crystal is grown by metal organic vapor phase epitaxy (MOVPE) for a semiconductor laser, a semiconductor EA modulator, and the like. For example, an active layer including a GaInNAs well layer is grown on an epitaxial wafer having a semiconductor region having the outermost surface of GaInP, GaAs, and GaInNAs. Prior to this crystal growth, the temperature of the growth furnace is raised to a desired value. In order to avoid desorption of phosphorus and arsenic from the underlying semiconductor crystal, a gas mixed with phosphine (PH 3 ) and arsine (AsH 3 ) is supplied during this temperature rising period. When the temperature was raised without performing crystal growth in such a mixed gas, defects occurred on the surface after crystal growth, and surface roughness was generated. As a result, a semiconductor crystal of the quality aimed by the inventor could not be obtained.
本発明の目的は、ヒ素、燐および窒素をＶ族構成元素として含む半導体表面を有する基板上への半導体結晶成長において、該半導体表面の品質劣化を低減可能な、III−Ｖ化合物半導体光素子を作製する方法を提供することを目的とする。 An object of the present invention is to provide a III-V compound semiconductor optical device capable of reducing quality degradation of a semiconductor surface in the growth of a semiconductor crystal on a substrate having a semiconductor surface containing arsenic, phosphorus and nitrogen as group V constituent elements. It is an object of the present invention to provide a manufacturing method.
本発明の一側面は、III−Ｖ化合物半導体光素子を作製する方法である。この方法は、（ａ）半導体メサと該半導体メサの上面のマスクとを含むメサ構造を有する基板の温度を、有機燐原料を成長炉に供給しながら結晶成長のための温度に向けて変更する工程と、（ｂ）前記成長炉で、前記温度の変更が完了した後に、III−Ｖ化合物半導体領域を前記基板上に前記マスクを用いて堆積する工程とを備え、前記半導体メサは、Ｖ族構成元素としてヒ素、燐および窒素を含む半導体表面を有するIII−Ｖ化合物半導体積層を含み、前記半導体メサの前記半導体表面の少なくとも一部分に、Ｖ族構成元素として燐を含む半導体が現れており、前記半導体メサの前記半導体表面の少なくとも一部分に、Ｖ族構成元素として窒素およびヒ素を含む半導体が現れており、前記半導体メサの全体として、Ｖ族構成元素としてヒ素、燐および窒素が含まれている。 One aspect of the present invention is a method for fabricating a III-V compound semiconductor optical device. In this method, (a) the temperature of a substrate having a mesa structure including a semiconductor mesa and a mask on the upper surface of the semiconductor mesa is changed to a temperature for crystal growth while supplying an organic phosphorus raw material to a growth furnace. And (b) depositing a III-V compound semiconductor region on the substrate using the mask after the temperature change is completed in the growth furnace, wherein the semiconductor mesa comprises a group V Including a III-V compound semiconductor stack having a semiconductor surface containing arsenic, phosphorus and nitrogen as constituent elements, and a semiconductor containing phosphorus as a group V constituent element appears on at least a portion of the semiconductor surface of the semiconductor mesa, A semiconductor containing nitrogen and arsenic as group V constituent elements appears on at least a portion of the semiconductor surface of the semiconductor mesa. The semiconductor mesa as a whole has arsenic, phosphorus as group V constituent elements. And it contains nitrogen.
ヒ素および窒素をＶ族構成元素として含むIII−Ｖ化合物半導体領域の成長温度への変更が、結晶成長に先立って行われる。この温度変更の際に、有機ヒ素原料を供給することなく有機燐原料を供給したとき、半導体メサの表面から原子の脱離による結晶品質の劣化が低減される。引き続く実施の形態における説明から理解されるように、これまでの方法では、温度変更中のガス雰囲気を形成するために、キャリアガスの水素、ホスフィン（ＰＨ３）およびアルシン（ＡｓＨ３）を供給していた。しかしながら、ＰＨ３およびＡｓＨ３の混合ガスの雰囲気に替えて有機燐原料を供給することによって、半導体メサがＶ族構成元素として燐だけでなくヒ素および窒素を含む半導体表面を有するけれども、半導体メサの結晶の品質の劣化が低減される。 The change to the growth temperature of the III-V compound semiconductor region containing arsenic and nitrogen as group V constituent elements is performed prior to crystal growth. When the organic phosphorus raw material is supplied without supplying the organic arsenic raw material during the temperature change, the deterioration of the crystal quality due to the detachment of atoms from the surface of the semiconductor mesa is reduced. As will be understood from the description in the subsequent embodiments, the conventional methods supply carrier gases hydrogen, phosphine (PH 3 ), and arsine (AsH 3 ) in order to form a gas atmosphere during temperature change. It was. However, by supplying the organic phosphorus raw material instead of the mixed gas atmosphere of PH 3 and AsH 3 , the semiconductor mesa has a semiconductor surface containing not only phosphorus but also arsenic and nitrogen as group V constituent elements. Degradation of crystal quality is reduced.
本発明に係る方法では、前記半導体メサはＧａＡｓ基板上に形成されており、前記温度の変更の際に、前記基板の温度が所望の値に到達した後に、前記有機燐原料の供給を停止し、前記成長工程において、前記成長炉への有機ヒ素原料および有機ガリウム原料の供給を開始してガリウムおよびヒ素を含むIII−Ｖ化合物半導体を堆積すると共に、この堆積後に窒素およびヒ素を含むIII−Ｖ化合物半導体を堆積する。 In the method according to the present invention, the semiconductor mesa is formed on a GaAs substrate, and when the temperature is changed, the supply of the organic phosphorus material is stopped after the temperature of the substrate reaches a desired value. In the growth step, the supply of the organic arsenic raw material and the organic gallium raw material to the growth furnace is started to deposit a III-V compound semiconductor containing gallium and arsenic, and after this deposition, III-V containing nitrogen and arsenic Compound semiconductor is deposited.
有機燐原料を供給しながら基板の温度を上昇したので、半導体メサの表面の荒れが低減される。成長炉への有機燐原料の供給を停止した後に成長炉への有機ヒ素原料および有機ガリウム原料を開始するので、半導体メサの結晶品質を損なうことなく、ガリウムおよびヒ素を含むIII−Ｖ化合物半導体の成長を行うことができる。 Since the temperature of the substrate is raised while supplying the organic phosphorus raw material, the surface roughness of the semiconductor mesa is reduced. Since the organic arsenic raw material and the organic gallium raw material are started to the growth furnace after the supply of the organic phosphorus raw material to the growth furnace is stopped, the III-V compound semiconductor containing gallium and arsenic can be manufactured without deteriorating the crystal quality of the semiconductor mesa. Can do growth.
本発明に係る方法は、（ｃ）前記温度の変更に先立って、Ｖ族構成元素として燐を含む第２のIII−Ｖ化合物半導体層、Ｖ族構成元素としてヒ素および窒素を含む第１のIII−Ｖ化合物半導体層、およびIII族構成元素としてＧａを含むと共にＶ族構成元素としてヒ素を含む第３のIII−Ｖ化合物半導体層を有する第１のIII−Ｖ化合物半導体多層膜を形成する工程と、（ｄ）前記温度の変更に先立って前記マスクを前記第１のIII−Ｖ化合物半導体多層膜上に形成した後に、該マスクを用いて前記第１のIII−Ｖ化合物半導体多層膜をエッチングして前記メサ構造を形成する工程とを更に備えることができる。前記第１〜第３のIII−Ｖ化合物半導体層の表面が、前記エッチングにより前記半導体メサの側面に現れる。 The method according to the present invention includes (c) a second III-V compound semiconductor layer containing phosphorus as a group V constituent element and a first III containing arsenic and nitrogen as a group V constituent element prior to the temperature change. Forming a first III-V compound semiconductor multilayer film having a -V compound semiconductor layer and a third III-V compound semiconductor layer containing Ga as a group III constituent element and arsenic as a group V constituent element; (D) The mask is formed on the first III-V compound semiconductor multilayer film prior to the temperature change, and then the first III-V compound semiconductor multilayer film is etched using the mask. And a step of forming the mesa structure. The surfaces of the first to third III-V compound semiconductor layers appear on the side surfaces of the semiconductor mesa by the etching.
この方法によれば、第２のIII−Ｖ化合物半導体層からの燐の脱離に加えて第１のIII−Ｖ化合物半導体層からのヒ素の脱離が共に、温度の変更に際に低減される。 According to this method, in addition to phosphorus desorption from the second III-V compound semiconductor layer, arsenic desorption from the first III-V compound semiconductor layer is reduced when the temperature is changed. The
前記第２のIII−Ｖ化合物半導体層は、例えばＧａＩｎＮＡｓ、ＧａＩｎＮＡｓＰ、ＧａＩｎＮＡｓＳｂのいずれかからなることが好ましい。前記第３のIII−Ｖ化合物半導体層は、例えばＧａＡｓ、ＧａＮＡｓのいずれかからなることが好ましい。 The second III-V compound semiconductor layer is preferably made of, for example, GaInNAs, GaInNAsP, or GaInNAsSb. The third III-V compound semiconductor layer is preferably made of, for example, GaAs or GaNAs.
本発明に係る方法では、前記第２及び第３のIII−Ｖ化合物半導体層は量子井戸構造を構成するように配置されていることができる。また、前記半導体メサの前記量子井戸構造は半導体発光素子のために設けられることができる。或いは、前記半導体メサの前記量子井戸構造は半導体光変調素子のために設けられることができる。 In the method according to the present invention, the second and third III-V compound semiconductor layers may be arranged to constitute a quantum well structure. Further, the quantum well structure of the semiconductor mesa can be provided for a semiconductor light emitting device. Alternatively, the quantum well structure of the semiconductor mesa can be provided for a semiconductor light modulator.
本発明に係る方法は、前記III−Ｖ化合物半導体領域は第２のIII−Ｖ化合物半導体多層膜であり、当該方法は、（ｅ）前記マスクを除去した後に、前記第２のIII−Ｖ化合物半導体多層膜および前記半導体メサ上に別のマスクを形成する工程と、（ｆ）該別のマスクを用いて前記第２のIII−Ｖ化合物半導体多層膜および前記半導体メサをエッチングして別の半導体メサを形成する工程と、を備えることができる。前記別の半導体メサは、Ｖ族構成元素としてヒ素および窒素を含む第４のIII−Ｖ化合物半導体層と、Ｖ族構成元素としてヒ素を含む第５のIII−Ｖ化合物半導体層とを含む。 In the method according to the present invention, the III-V compound semiconductor region is a second III-V compound semiconductor multilayer film, and the method includes (e) removing the mask, and then the second III-V compound semiconductor region. Forming another mask on the semiconductor multilayer film and the semiconductor mesa; and (f) etching the second III-V compound semiconductor multilayer film and the semiconductor mesa using the another mask to form another semiconductor. Forming a mesa. The another semiconductor mesa includes a fourth III-V compound semiconductor layer containing arsenic and nitrogen as a group V constituent element, and a fifth III-V compound semiconductor layer containing arsenic as a group V constituent element.
本発明に係る方法では、前記第４および第５のIII−Ｖ化合物半導体層は量子井戸構造を形成することができる。また、前記半導体メサの前記量子井戸構造は半導体発光素子のために設けられ、前記別の半導体メサの前記量子井戸構造は半導体光変調素子のために設けられることができる。或いは、前記半導体メサの前記量子井戸構造は半導体光変調素子のために設けられ、前記別の半導体メサの前記量子井戸構造は半導体発光素子のために設けられることができる。 In the method according to the present invention, the fourth and fifth III-V compound semiconductor layers can form a quantum well structure. The quantum well structure of the semiconductor mesa may be provided for a semiconductor light emitting device, and the quantum well structure of the other semiconductor mesa may be provided for a semiconductor light modulation device. Alternatively, the quantum well structure of the semiconductor mesa may be provided for a semiconductor light modulation device, and the quantum well structure of the another semiconductor mesa may be provided for a semiconductor light emitting device.
本発明の方法では、前記有機燐原料は、ターシャリーブチルホスフィン、トリエチル燐、トリメチル燐、およびジエチルホスフィンの少なくともいずれかを含むことができる。 In the method of the present invention, the organic phosphorus raw material may include at least one of tertiary butyl phosphine, triethyl phosphorus, trimethyl phosphorus, and diethyl phosphine.
本発明の方法では、前記結晶成長温度は摂氏５００度以上であることが好ましい。 In the method of the present invention, the crystal growth temperature is preferably 500 degrees Celsius or higher.
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。 The above and other objects, features, and advantages of the present invention will become more readily apparent from the following detailed description of preferred embodiments of the present invention, which proceeds with reference to the accompanying drawings.
以上説明したように、本発明によれば、ヒ素、燐および窒素をＶ族構成元素として含む半導体表面を有する基板上への半導体結晶成長において該半導体表面の品質劣化を低減可能な、III−Ｖ化合物半導体光素子を作製する方法がされる。 As described above, according to the present invention, it is possible to reduce the quality deterioration of the semiconductor surface in the semiconductor crystal growth on the substrate having the semiconductor surface containing arsenic, phosphorus and nitrogen as group V constituent elements. A method for fabricating a compound semiconductor optical device is provided.
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のIII−Ｖ化合物半導体光素子を作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。 The knowledge of the present invention can be easily understood by considering the following detailed description with reference to the accompanying drawings shown as examples. Subsequently, an embodiment relating to a method for producing a III-V compound semiconductor optical device of the present invention will be described with reference to the accompanying drawings. Where possible, the same parts are denoted by the same reference numerals.
図１、図２、図３は、本実施の形態に係るIII−Ｖ化合物半導体光素子を作製する方法の主要な製造工程を示す図面である。これらの図面は、商業的に利用可能なウエハ上に一括して形成される多数のIII−Ｖ化合物半導体光素子のうち一のIII−Ｖ化合物半導体光素子を模式的に示している。基板１１は、第１の半導体光素子のための第１のエリア１１ｂと第２の半導体光素子のための第２のエリア１１ｃとを含む主面１１ａを有する。引き続く例示的な説明では、第１の半導体光素子は分布帰還型半導体レーザを含み、第２の半導体光素子は電界吸収型光変調素子を含む。III−Ｖ化合物半導体の成長は、有機金属気相成長法で行われる。成長に際して、ガリウム（Ｇａ）、インジウム（Ｉｎ）、窒素（Ｎ）、砒素（Ａｓ）および燐（Ｐ）の原料として、それぞれＴＥＧａ、ＴＭＩｎ、ＤＭＨｙ、ＴＢＡｓ、ＴＢＰを用いた。 1, 2, and 3 are drawings showing main manufacturing steps of a method for manufacturing a III-V compound semiconductor optical device according to the present embodiment. These drawings schematically show one III-V compound semiconductor optical device among a large number of III-V compound semiconductor optical devices that are collectively formed on a commercially available wafer. The substrate 11 has a main surface 11a including a first area 11b for the first semiconductor optical device and a second area 11c for the second semiconductor optical device. In the following exemplary description, the first semiconductor optical device includes a distributed feedback semiconductor laser, and the second semiconductor optical device includes an electroabsorption optical modulation device. The growth of the III-V compound semiconductor is performed by metal organic vapor phase epitaxy. During the growth, TEGa, TMIn, DMHy, TBAs, and TBP were used as raw materials for gallium (Ga), indium (In), nitrogen (N), arsenic (As), and phosphorus (P), respectively.
図１（ａ）に示されるように、第１の半導体光素子のためのIII−Ｖ化合物半導体多層膜１３を基板１１の主面１１ａ上に形成する。半導体多層膜１３は、クラッド層１５、活性層１７および回折格子層１９を含む。基板１１は、例えば半導体基板であり、より具体的にはＧａＡｓ基板であることができる。半導体多層膜１３の表面１３ａは、第１の半導体光素子の第１のエリア１３ｂと第２の半導体光素子の第２のエリア１３ｃとを含む。半導体多層膜１３は、必要な場合には、バッファ層２１を含むことができる。活性層１７は、第１の光ガイド層１８ａ、井戸層１８ｂ、障壁層１８ｃ、第２の光ガイド層１８ｄを含むことができる。障壁層１８ｃは井戸層１８ｂの間に設けられている。障壁層１８ｃのバンドギャップは井戸層１８ｂのバンドギャップよりも大きい。井戸層１８ｂおよび障壁層１８ｃからなる積層は、第１の光ガイド層１８ａと第２の光ガイド層１８ｄとの間に設けられている。井戸層１８ｂのバンドギャップは、第１および第２の光ガイド層１８ａ、１８ｄのバンドギャップよりも小さい。第２の光ガイド層１８の表面には、回折格子のための周期構造２３が形成されている。第２の光ガイド層１８ｄの表面は、回折格子層１９で覆われている。第２の光ガイド層１８ｄの屈折率は回折格子層１９の屈折率と異なっており、第２の光ガイド層１８ｄおよび回折格子層１９は、分布帰還型半導体レーザのための回折格子を構成する。活性層１７の構造は、回折格子に関連している半導体レーザの発振波長に合わせて作製される。 As shown in FIG. 1A, a III-V compound semiconductor multilayer film 13 for the first semiconductor optical device is formed on the main surface 11 a of the substrate 11. The semiconductor multilayer film 13 includes a cladding layer 15, an active layer 17, and a diffraction grating layer 19. The substrate 11 is a semiconductor substrate, for example, and more specifically can be a GaAs substrate. The surface 13a of the semiconductor multilayer film 13 includes a first area 13b of the first semiconductor optical device and a second area 13c of the second semiconductor optical device. The semiconductor multilayer film 13 can include a buffer layer 21 if necessary. The active layer 17 may include a first light guide layer 18a, a well layer 18b, a barrier layer 18c, and a second light guide layer 18d. The barrier layer 18c is provided between the well layers 18b. The band gap of the barrier layer 18c is larger than the band gap of the well layer 18b. The stack composed of the well layer 18b and the barrier layer 18c is provided between the first light guide layer 18a and the second light guide layer 18d. The band gap of the well layer 18b is smaller than the band gaps of the first and second light guide layers 18a and 18d. A periodic structure 23 for a diffraction grating is formed on the surface of the second light guide layer 18. The surface of the second light guide layer 18 d is covered with a diffraction grating layer 19. The refractive index of the second light guide layer 18d is different from the refractive index of the diffraction grating layer 19, and the second light guide layer 18d and the diffraction grating layer 19 constitute a diffraction grating for the distributed feedback semiconductor laser. . The structure of the active layer 17 is produced according to the oscillation wavelength of the semiconductor laser related to the diffraction grating.
半導体多層膜１３の一例は下記のものである。
基板１１：シリコン添加ｎ型ＧａＡｓ
バッファ層２１：シリコン添加ｎ型ＧａＡｓ、２００ｎｍ
クラッド層１５：ｎ型ＧａＩｎＰ、１．５μｍ
（これ以外の材料として、例えばｎ型ＡｌＧａＡｓ等を使用できる）
活性層１７
光ガイド層１８ａ、１８ｄ：アンドープＧａＡｓ、１４０ｎｍ
（これ以外に、例えばＧａＡｓＰ等）
井戸層１８ｂ：アンドープＧａＩｎＮＡｓ、７ｎｍ
（これ以外に、例えばＧａＩｎＮＡｓＰ、ＧａＩｎＮＡｓＳｂ、ＧａＮＡｓ等）
障壁層１８ｃ：アンドープＧａＡｓ、８ｎｍ
（これ以外に、例えばＧａＮＡｓ、ＧａＡｓＰ等）
回折格子層１９：ＧａＩｎＰ、１８０ｎｍ
An example of the semiconductor multilayer film 13 is as follows.
Substrate 11: Silicon-doped n-type GaAs
Buffer layer 21: silicon-doped n-type GaAs, 200 nm
Clad layer 15: n-type GaInP, 1.5 μm
(Other materials such as n-type AlGaAs can be used)
Active layer 17
Light guide layers 18a and 18d: undoped GaAs, 140 nm
(Other than this, for example, GaAsP)
Well layer 18b: undoped GaInNAs, 7 nm
(Other than this, for example, GaInNAsP, GaInNAsSb, GaNAs, etc.)
Barrier layer 18c: undoped GaAs, 8 nm
(Other than this, for example, GaNAs, GaAsP, etc.)
Diffraction grating layer 19: GaInP, 180 nm
図１（ｂ）に示されるように、第１のエリア１１ｂ上の半導体多層膜１３上にマスク２７を形成する。マスク２７は絶縁体からなり、絶縁体は、例えばシリコン酸化物、シリコン窒化物等である。引き続く工程では、マスク２７を用いて半導体多層膜１３をエッチングして、第２の半導体光素子のための半導体多層膜を堆積するエリアを形成する。 As shown in FIG. 1B, a mask 27 is formed on the semiconductor multilayer film 13 on the first area 11b. The mask 27 is made of an insulator, and the insulator is, for example, silicon oxide, silicon nitride, or the like. In the subsequent step, the semiconductor multilayer film 13 is etched using the mask 27 to form an area for depositing the semiconductor multilayer film for the second semiconductor optical device.
図１（ｃ）に示されるように、マスク２７を用いて半導体多層膜１３をエッチングして、メサ構造２９を有する基板Ｅ１を形成する。エッチングとしては、例えばウエットエッチング、ドライエッチングを用いることができる。メサ構造２９は、第１のエリア１１ｂ上に設けられており、また半導体メサ３１とマスク２７とを含む。マスク２７は半導体メサ３１の上面３１ａ上に位置する。半導体メサ３１はIII−Ｖ化合物半導体積層を含む。半導体メサ３１は、例えば活性層１７ａおよび回折格子層１９ａを含む。また、本実施の形態ではクラッド押す１５は実質的にエッチングされないけれども、半導体メサ３１は、必要な場合にはクラッド層１５ａの少なくとも一部分を含むことができる。つまり、半導体メサ３１は、一または複数のIII−Ｖ化合物半導体混晶からなりヒ素、燐および窒素をＶ族構成元素として含む半導体表面３１ａ、３１ｃを有する。半導体メサ３１は、Ｖ族構成元素としてヒ素、燐および窒素を含む半導体表面３１ｃを有する。半導体表面３１ｃはエッチングにより形成される。半導体メサ３１の表面３１ｃの少なくとも一部分（例えば井戸層１８ｂ、光ガイド層１８ａ、１８ｄおよび障壁層１８ｃ、つまり活性層１７ａの側面１７ｃ）に、Ｖ族構成元素としてヒ素を含む半導体（例えば、ＧａＩｎＮＡｓ、ＧａＡｓ、ＧａＮＡｓ等）が現れている。半導体メサ３１の表面（側面および／または上面）３１ｃの少なくとも一部分（例えばクラッド層１５ａの表面１５ｃ、回折格子層１９ａの側面１９ｃ）に、Ｖ族構成元素として燐を含む半導体（例えばＧａＩｎＰ）が現れている。半導体メサ３１の表面３１ｃの少なくとも一部分（例えば井戸層１８ｃの側面）に、Ｖ族構成元素として窒素を含む半導体（例えばＧａＩｎＮＡｓ）が現れている。したがって、半導体メサ３１の全体として、Ｖ族構成元素としてヒ素、燐および窒素が含まれている。 As shown in FIG. 1C, the semiconductor multilayer film 13 is etched using a mask 27 to form a substrate E <b> 1 having a mesa structure 29. As the etching, for example, wet etching or dry etching can be used. The mesa structure 29 is provided on the first area 11 b and includes a semiconductor mesa 31 and a mask 27. The mask 27 is located on the upper surface 31 a of the semiconductor mesa 31. The semiconductor mesa 31 includes a III-V compound semiconductor stack. The semiconductor mesa 31 includes, for example, an active layer 17a and a diffraction grating layer 19a. In the present embodiment, the clad push 15 is not substantially etched, but the semiconductor mesa 31 can include at least a part of the clad layer 15a if necessary. That is, the semiconductor mesa 31 includes semiconductor surfaces 31a and 31c made of one or a plurality of III-V compound semiconductor mixed crystals and containing arsenic, phosphorus and nitrogen as group V constituent elements. The semiconductor mesa 31 has a semiconductor surface 31c containing arsenic, phosphorus and nitrogen as group V constituent elements. The semiconductor surface 31c is formed by etching. At least part of the surface 31c of the semiconductor mesa 31 (for example, the well layer 18b, the light guide layers 18a and 18d and the barrier layer 18c, that is, the side surface 17c of the active layer 17a) includes a semiconductor (for example, GaInNAs, GaAs, GaNAs, etc.) have appeared. A semiconductor (for example, GaInP) containing phosphorus as a group V constituent element appears on at least a part of the surface (side surface and / or top surface) 31c (for example, the surface 15c of the cladding layer 15a and the side surface 19c of the diffraction grating layer 19a) of the semiconductor mesa 31. ing. A semiconductor (for example, GaInNAs) containing nitrogen as a group V constituent element appears on at least a part of the surface 31c of the semiconductor mesa (for example, the side surface of the well layer 18c). Therefore, the semiconductor mesa 31 as a whole contains arsenic, phosphorus and nitrogen as group V constituent elements.
図２（ａ）に示されるように、半導体多層膜１３のエッチングの後に、引き続く結晶成長のために成長炉３２に基板Ｅ１をセットする。基板Ｅ１の温度を結晶成長のための温度ＴＧ１に向けて変更する。この温度上昇は、有機燐原料ＧＴＢＰを成長炉３２に供給しながら行われる。結晶成長温度ＴＧ１は摂氏５００度以上であることが好ましい。また、結晶成長温度ＴＧ１は摂氏６００度以下であることが好ましい。 As shown in FIG. 2A, after etching the semiconductor multilayer film 13, the substrate E1 is set in the growth furnace 32 for subsequent crystal growth. The temperature of the substrate E1 to change toward the temperature T G1 for crystal growth. This temperature increase is performed while supplying the organic phosphorus raw material GTBP to the growth furnace 32. Crystal growth temperature T G1 is preferably at least 500 degrees Celsius. The crystal growth temperature T G1 is preferably not more than 600 degrees Celsius.
ヒ素および窒素をＶ族構成元素として含むIII−Ｖ化合物半導体領域の成長のための温度への変更が結晶成長に先立って行われる。この温度変更の際に、有機ヒ素原料を供給することなく有機燐原料ＧＴＢＰおよびキャリアガス（例えばＨ２）を供給したとき、半導体メサ３１の表面３１ｃから燐の脱離による結晶品質の劣化が低減される。引き続く実施の形態における説明から理解されるように、これまでの方法では、温度変更中のガス雰囲気を形成するために、キャリアガスの水素、ホスフィン（ＰＨ３）およびアルシン（ＡｓＨ３）を混合したガスを供給していた。しかしながら、混合ガスの雰囲気に替えて有機燐原料ＧＴＢＰを供給することによって、半導体メサ３１の結晶の品質の劣化が低減される。 Prior to crystal growth, the temperature is changed for the growth of a III-V compound semiconductor region containing arsenic and nitrogen as group V constituent elements. In this temperature change, when the organic phosphorus raw material GTBP and the carrier gas (for example, H 2 ) are supplied without supplying the organic arsenic raw material, the crystal quality is deteriorated due to the desorption of phosphorus from the surface 31c of the semiconductor mesa 31. Reduced. As will be understood from the description in the subsequent embodiments, in the conventional methods, the carrier gases hydrogen, phosphine (PH 3 ), and arsine (AsH 3 ) are mixed to form a gas atmosphere during temperature change. Gas was being supplied. However, deterioration of the crystal quality of the semiconductor mesa 31 is reduced by supplying the organic phosphorus raw material GTBP instead of the mixed gas atmosphere.
有機燐原料は、ターシャリーブチルホスフィン、トリエチル燐、トリメチル燐、およびジエチルホスフィンの少なくともいずれかを含むことができる。 The organic phosphorus raw material can contain at least one of tertiary butyl phosphine, triethyl phosphorus, trimethyl phosphorus, and diethyl phosphine.
図２（ｂ）に示されるように、温度の変更が完了した後に、第２の半導体光素子のためのIII−Ｖ化合物半導体多層膜３３を成長炉３２で基板Ｅ１上にマスク２７を用いて成長する。半導体多層膜３３は、窒素およびヒ素をＶ族構成元素として含むIII−Ｖ化合物半導体領域を有する。半導体多層膜３３は吸収層３７を含む。半導体メサ３１のエッチングの程度に応じて、半導体多層膜３３はクラッド層を含むことができる。吸収層３７は、第１の光ガイド層３８ａ、井戸層３８ｂ、障壁層３８ｃ、第２の光ガイド層３８ｄを含むことができる。障壁層３８ｃは井戸層３８ｂの間に設けられている。障壁層３８ｃのバンドギャップは井戸層３８ｂのバンドギャップよりも大きい。井戸層３８ｂおよび障壁層３８ｃからなる積層は、第１の光ガイド層３８ａと第２の光ガイド層３８ｄとの間に設けられている。井戸層３８ｂのバンドギャップは、第１および第２の光ガイド層３８ａ、３８ｄのバンドギャップよりも小さい。吸収層３７の構造は、半導体レーザの発振波長の光を変調可能なように作製される。 As shown in FIG. 2B, after the temperature change is completed, the III-V compound semiconductor multilayer film 33 for the second semiconductor optical element is formed on the substrate E1 in the growth furnace 32 using the mask 27. grow up. The semiconductor multilayer film 33 has a III-V compound semiconductor region containing nitrogen and arsenic as group V constituent elements. The semiconductor multilayer film 33 includes an absorption layer 37. Depending on the degree of etching of the semiconductor mesa 31, the semiconductor multilayer film 33 may include a cladding layer. The absorption layer 37 can include a first light guide layer 38a, a well layer 38b, a barrier layer 38c, and a second light guide layer 38d. The barrier layer 38c is provided between the well layers 38b. The band gap of the barrier layer 38c is larger than the band gap of the well layer 38b. A stack including the well layer 38b and the barrier layer 38c is provided between the first light guide layer 38a and the second light guide layer 38d. The band gap of the well layer 38b is smaller than the band gaps of the first and second light guide layers 38a and 38d. The structure of the absorption layer 37 is fabricated so that light having the oscillation wavelength of the semiconductor laser can be modulated.
半導体多層膜３３の一例は下記のものである。
吸収層３７
光ガイド層３８ａ、３８ｄ：アンドープＧａＡｓ、１４０ｎｍ
（これ以外に、例えばＧａＡｓＰ等）
井戸層３８ｂ：アンドープＧａＩｎＮＡｓ、７ｎｍ
（これ以外に、例えばＧａＩｎＮＡｓＰ、ＧａＩｎＮＡｓＳｂ、ＧａＮＡｓ等）
障壁層３８ｃ：アンドープＧａＡｓ、８ｎｍ
（これ以外に、例えばＧａＮＡｓ、ＧａＡｓＰ等）
障壁層３８ｃ：アンドープＧａＡｓ、８ｎｍ
An example of the semiconductor multilayer film 33 is as follows.
Absorbent layer 37
Light guide layers 38a and 38d: undoped GaAs, 140 nm
(Other than this, for example, GaAsP)
Well layer 38b: undoped GaInNAs, 7 nm
(Other than this, for example, GaInNAsP, GaInNAsSb, GaNAs, etc.)
Barrier layer 38c: undoped GaAs, 8 nm
(Other than this, for example, GaNAs, GaAsP, etc.)
Barrier layer 38c: undoped GaAs, 8 nm
この場合、半導体メサ３１はＧａＡｓ基板上に形成されている。温度上昇の際に、基板Ｅ１の温度が所望の値に到達した後に、有機燐原料ＧＴＢＰの供給を停止する。そして、成長炉３２への有機ヒ素原料ＧＴＢＡおよび有機ガリウム原料ＧＴＥＧの供給を開始して、ガリウムおよびヒ素を含むIII−Ｖ化合物半導体、例えばＧａＡｓを成長する。有機燐原料ＧＴＢＰを供給しながら基板Ｅ１の温度を上昇したので、半導体メサ３３の表面３３ｂの荒れが低減される。成長炉３２への有機燐原料ＧＴＢＰの供給を停止した後に成長炉３２への有機ヒ素原料ＧＴＢＡを開始するので、半導体メサ３１の結晶品質を損なうことなく、半導体多層膜３３のためのＧａＡｓ半導体の成長できる。 In this case, the semiconductor mesa 31 is formed on the GaAs substrate. When the temperature rises, the supply of the organic phosphorus raw material GTBP is stopped after the temperature of the substrate E1 reaches a desired value. Then, grown by starting the supply of organic arsenic raw material G TBA and organic gallium source G TEG to the growth reactor 32, III-V compound semiconductor containing gallium and arsenic, such as GaAs. Since the temperature of the substrate E1 is raised while supplying the organic phosphorus raw material GTBP , the roughness of the surface 33b of the semiconductor mesa 33 is reduced. Since the organic arsenic raw material GTBA to the growth furnace 32 is started after the supply of the organic phosphorus raw material GTBP to the growth furnace 32 is stopped, the GaAs for the semiconductor multilayer film 33 is not deteriorated without deteriorating the crystal quality of the semiconductor mesa 31. Can grow semiconductors.
半導体多層膜３３の成長の後にマスク２７を除去する。この後に、半導体メサ３１および半導体多層膜３３上に別のマスク４０を形成する。マスク４０は絶縁体からなり、絶縁体は、例えばシリコン酸化物、シリコン窒化物等である。マスク４０は、半導体メサ３１と半導体多層膜３３との境界を横切って設けられており、光導波路のための半導体積層を形成するための形状を有する。 The mask 27 is removed after the growth of the semiconductor multilayer film 33. Thereafter, another mask 40 is formed on the semiconductor mesa 31 and the semiconductor multilayer film 33. The mask 40 is made of an insulator, and the insulator is, for example, silicon oxide, silicon nitride, or the like. The mask 40 is provided across the boundary between the semiconductor mesa 31 and the semiconductor multilayer film 33 and has a shape for forming a semiconductor laminate for the optical waveguide.
図２（ｃ）および図２（ｄ）に示されるように、マスク４０を用いて半導体メサ３１および半導体多層膜３３をエッチングして、半導体メサ４１、４３を有する基板Ｅ２を形成する。エッチングとしては、例えばウエットエッチング、ドライエッチングを用いることができる。図２（ｃ）および図２（ｄ）は、それぞれ、基板Ｅ２の異なる断面を模式的に示している。図２（ｃ）は、半導体多層膜３３をエッチングすることにより得られた半導体メサ４３の断面を示しており、図２（ｄ）は、半導体多層膜１３をエッチングすることにより得られた半導体メサ４１の断面を示している。半導体メサ４１、４３は、それぞれ、第１および第２のエリア１１ｂ、１１ｃ上に設けられており、また半導体メサ４１、４３上には、マスク４０が設けられている。半導体メサ４１、４３の各々はIII−Ｖ化合物半導体積層を含む。半導体メサ４１のIII−Ｖ化合物半導体積層は、例えば活性層１７ｂおよび回折格子層１９ｂを含み半導体メサ４３のIII−Ｖ化合物半導体積層は、例えば吸収層３７ｂを含む。本実施例では、クラッド層１５ａは実質的にエッチングされないけれども、必要な場合には、半導体メサ４１、４３は、さらにクラッド層１５ｂの少なくとも一部分を含むことができる。 As shown in FIGS. 2C and 2D, the semiconductor mesa 31 and the semiconductor multilayer film 33 are etched using the mask 40 to form the substrate E <b> 2 having the semiconductor mesas 41 and 43. As the etching, for example, wet etching or dry etching can be used. FIG. 2C and FIG. 2D schematically show different cross sections of the substrate E2. FIG. 2C shows a cross section of the semiconductor mesa 43 obtained by etching the semiconductor multilayer film 33, and FIG. 2D shows the semiconductor mesa obtained by etching the semiconductor multilayer film 13. A cross section of 41 is shown. The semiconductor mesas 41 and 43 are provided on the first and second areas 11b and 11c, respectively, and a mask 40 is provided on the semiconductor mesas 41 and 43. Each of the semiconductor mesas 41 and 43 includes a III-V compound semiconductor stack. The III-V compound semiconductor stack of the semiconductor mesa 41 includes, for example, the active layer 17b and the diffraction grating layer 19b, and the III-V compound semiconductor stack of the semiconductor mesa 43 includes, for example, the absorption layer 37b. In this embodiment, the cladding layer 15a is not substantially etched, but if necessary, the semiconductor mesas 41 and 43 can further include at least a portion of the cladding layer 15b.
エッチングの後にマスク４０を除去することなく引き続く半導体の成長のために、基板Ｅ２を再び成長炉３２にセットする。まず、半導体メサ４１、４３を埋め込むための再成長を行う。基板Ｅ２の温度を結晶成長のための温度ＴＧ２に向けて変更する。必要な場合には、この温度上昇も有機燐原料ＧＴＢＰを成長炉３２に供給しながら行うことができる。結晶成長温度ＴＧ２は摂氏５００度以上であることが好ましい。また、結晶成長温度ＴＧ２は摂氏６００度以下であることが好ましい。成長温度が比較的高い場合には、ヒ素供給源および燐供給源を含む混合ガスを供給することにより、昇温中における結晶品質の劣化を低減できる。埋め込みのためのIII−Ｖ化合物半導体は、Ｖ族構成元素として窒素を含まない。温度の変更が完了した後に、マスク４０を用いて埋込層４５（図２（ｃ）および図２（ｄ）において破線で示されている）を成長する。埋込層４５の材料は、例えばＧａＡｓ等であることができる。 The substrate E2 is set again in the growth furnace 32 for subsequent semiconductor growth without removing the mask 40 after etching. First, regrowth for embedding the semiconductor mesas 41 and 43 is performed. The temperature of the substrate E2 is changed toward the temperature TG2 for crystal growth. If necessary, this temperature increase can also be performed while supplying the organic phosphorus raw material GTBP to the growth furnace 32. The crystal growth temperature TG2 is preferably 500 degrees Celsius or higher. The crystal growth temperature TG2 is preferably 600 degrees Celsius or less. When the growth temperature is relatively high, deterioration of crystal quality during temperature rise can be reduced by supplying a mixed gas containing an arsenic supply source and a phosphorus supply source. The III-V compound semiconductor for filling does not contain nitrogen as a group V constituent element. After the temperature change is completed, a buried layer 45 (shown by a broken line in FIGS. 2C and 2D) is grown using the mask 40. The material of the buried layer 45 can be, for example, GaAs.
図３（ａ）に示されるように、マスク４０を除去した後に、埋込層４５および半導体メサ４１、４３上に、クラッド層４７を成長する。クラッド層４７の材料は、例えばｐ型ＧａＩｎＰ等であることができ、その膜厚は１．５マイクロメートルであることができる。クラッド層４７上に、コンタクト層４９を成長する。コンタクト層４９の材料は、例えばｐ型ＧａＡｓ等であることができ、その膜厚は２００ｎｍであることができる。これらの工程により、主要な半導体成長が完了した。 As shown in FIG. 3A, after removing the mask 40, a cladding layer 47 is grown on the buried layer 45 and the semiconductor mesas 41 and 43. The material of the cladding layer 47 can be, for example, p-type GaInP, and the film thickness can be 1.5 micrometers. A contact layer 49 is grown on the cladding layer 47. The material of the contact layer 49 can be, for example, p-type GaAs, and the film thickness thereof can be 200 nm. These steps completed major semiconductor growth.
コンタクト層を成長した後に、いわゆるＧａＩｎＮＡｓ系半導体のアニールのために基板Ｅ３を熱処理する。この熱処理の一例は、例えばアニール温度摂氏６００度、ＴＢＡｓガス雰囲気中で、１０分である。 After growing the contact layer, the substrate E3 is heat-treated for annealing a so-called GaInNAs-based semiconductor. An example of this heat treatment is, for example, an annealing temperature of 600 degrees Celsius and 10 minutes in a TBAs gas atmosphere.
図３（ｂ）に示されるように、成長炉３２から基板Ｅ３を取り出した後に、コンタクト層４９を部分的に除去してコンタクト層４９ａ、４９ｂを形成する。コンタクト層４９ａ、４９ｂ上にそれぞれ第１の電極５１ａ、５１ｂを形成すると共に、基板１１の裏面に第２の電極５３を形成する。 As shown in FIG. 3B, after the substrate E3 is taken out from the growth furnace 32, the contact layer 49 is partially removed to form contact layers 49a and 49b. First electrodes 51 a and 51 b are formed on the contact layers 49 a and 49 b, respectively, and a second electrode 53 is formed on the back surface of the substrate 11.
これらの工程により、III−Ｖ化合物半導体光素子を作製するための主要な工程が説明された。この説明においては、III−Ｖ化合物半導体光素子として半導体レーザとＥＡ変調素子を集積する光集積素子を作製したけれども、本実施の形態は、これらの半導体素子の組み合わせに限定されることない。また、上記の作製方法では、半導体レーザのための半導体多層膜を成長した後にＥＡ変調素子のための半導体多層膜を成長しているけれども、ＥＡ変調素子のための半導体多層膜を成長した後に半導体レーザのための半導体多層膜を成長してもよい。さらに、活性層の形成に先立って回折格子を形成してもよい。 With these steps, the main steps for fabricating a III-V compound semiconductor optical device have been described. In this description, an optical integrated device that integrates a semiconductor laser and an EA modulator is manufactured as a III-V compound semiconductor optical device, but the present embodiment is not limited to the combination of these semiconductor devices. Further, in the above manufacturing method, the semiconductor multilayer film for the EA modulation element is grown after the semiconductor multilayer film for the semiconductor laser is grown. However, after the semiconductor multilayer film for the EA modulation element is grown, the semiconductor is grown. A semiconductor multilayer for the laser may be grown. Furthermore, a diffraction grating may be formed prior to the formation of the active layer.
引き続き実施例を説明する。図４および図５は、サセプタ温度上昇および半導体成長のためのタイミングを示す図面である。反応炉内のサセプタ温度を摂氏２５度から摂氏５００度まで約１５分間で上昇させた。この温度上昇の間、結晶成長は行っていない。図４および図５において、時刻ｔ０〜ｔ１は温度上昇期間Ｐ０であり、例えば約１５分程度である。時刻ｔ４以降は成長期間Ｐ４である。時刻ｔ１〜ｔ２は、温度変更のための操作をしないインターミッション期間Ｐ１であり、例えば約１秒である。時刻ｔ２〜ｔ３は、ガスを供給しないインターミッション期間Ｐ２であり、例えば約１秒である。時刻ｔ３〜ｔ４は、成長に先立ってＶ族ガスのみを供給するインターミッション期間Ｐ３であり、例えば約１秒である。 Next, examples will be described. FIG. 4 and FIG. 5 are diagrams showing timings for susceptor temperature rise and semiconductor growth. The susceptor temperature in the reactor was increased from 25 degrees Celsius to 500 degrees Celsius in about 15 minutes. During this temperature rise, crystal growth is not performed. 4 and 5, the time t 0 to t 1 is the temperature rise period P 0, for example, about 15 minutes. Time t 4 or later is a growth period P4. Time t 1 to t 2 is an intermission period P1 in which no operation for temperature change is performed, and is, for example, about 1 second. Time t 2 ~t 3 is intermission period P2 is not supplied gas, for example, about 1 second. Time t 3 to t 4 is an intermission period P 3 in which only the group V gas is supplied prior to growth, and is, for example, about 1 second.
温度上昇の条件は、以下のものである。図４（ａ）は、条件（１）のためのガス供給のタイミングを示す。条件（１）では、キャリアガス（水素）の流量＝３０ｓｌｍ、ホスフィンの流量＝３．０×１０−２ｍｏｌ／分、アルシンの流量＝３．０×１０−２ｍｏｌ／分の３種類のガスを流しながら、混合ガス雰囲気中で温度を上昇した。 The conditions for the temperature increase are as follows. FIG. 4A shows the gas supply timing for the condition (1). In the condition (1), three types of gases are used: carrier gas (hydrogen) flow rate = 30 slm, phosphine flow rate = 3.0 × 10 −2 mol / min, arsine flow rate = 3.0 × 10 −2 mol / min. The temperature was raised in a mixed gas atmosphere while flowing.
図４（ｂ）は、条件（２−１）および条件（２−２）のためのガス供給のタイミングを示す。条件（２−１）では、キャリアガス（水素）の流量＝３０ｓｌｍ、ターシャリーブチルホスフィンの流量＝５．０×１０−３ｍｏｌ／分、ターシャリーブチルアルシンの流量＝１．０×１０−２ｍｏｌ／分の３種類のガスを流しながら、混合ガス雰囲気中で温度を上昇した。また、条件（２−２）では、キャリアガス（水素）の流量＝３０ｓｌｍ、ターシャリーブチルホスフィンの流量＝１．０×１０−２ｍｏｌ／分、ターシャリーブチルアルシンの流量＝１．０×１０−２ｍｏｌ／分の３種類のガスを流しながら、混合ガス雰囲気中で温度を上昇した。 FIG. 4B shows gas supply timings for the conditions (2-1) and (2-2). In condition (2-1), the flow rate of carrier gas (hydrogen) = 30 slm, the flow rate of tertiary butylphosphine = 5.0 × 10 −3 mol / min, and the flow rate of tertiary butylarsine = 1.0 × 10 −2. The temperature was raised in a mixed gas atmosphere while flowing 3 kinds of gases at mol / min. In condition (2-2), the flow rate of carrier gas (hydrogen) = 30 slm, the flow rate of tertiary butylphosphine = 1.0 × 10 −2 mol / min, and the flow rate of tertiary butylarsine = 1.0 × 10. The temperature was raised in a mixed gas atmosphere while flowing 3 types of gases at −2 mol / min.
図５（ａ）は、条件（３）のためのガス供給のタイミングを示す。条件（３）では、キャリアガス（水素）の流量＝３０ｓｌｍ、ホスフィンの流量＝３．０×１０−２ｍｏｌ／分の２種類のガスを流しながら、混合ガス雰囲気中で温度を上昇した。 FIG. 5A shows the gas supply timing for the condition (3). Under condition (3), the temperature was raised in a mixed gas atmosphere while two kinds of gases were flowed, the flow rate of carrier gas (hydrogen) = 30 slm and the flow rate of phosphine = 3.0 × 10 −2 mol / min.
図５（ｂ）は、条件（４）のためのガス供給のタイミングを示す。条件（４）では、キャリアガス（水素）の流量＝３０ｓｌｍ、ターシャリーブチルホスフィンの流量＝５．０×１０−３ｍｏｌ／分の２種類の混合ガスを流しながら、温度を上昇した。 FIG. 5B shows the gas supply timing for the condition (4). Under the condition (4), the temperature was raised while flowing two kinds of mixed gases of carrier gas (hydrogen) = 30 slm and tertiary butylphosphine = 5.0 × 10 −3 mol / min.
図６は、エピタキシャル成長を行った成長炉を模式的に示す図面である。成長炉３２では、ガス供給のために代表的に５つのライン６１ａ〜６１ｅが示されている。ライン６１ａ〜６１ｅは、それぞれ、有機ガリウムソース、有機インジウムソース、有機燐ソース、有機ヒ素ソース、有機窒素ソースに接続されている。ライン６１ａ〜６１ｅは、バルブ６３ａ〜６３ｅを介して反応管６７の一端に接続されている。また、ライン６１ａ〜６１ｅは、バルブ６５ａ〜６５ｅを介して排気ライン６１ｆに接続され、排気ライン６１ｆはさらに排気ポンプに接続されている。反応管６７内にはサセプタ６９が設けられており、サセプタ６９上には複数の基板Ｗがチャージされている。サセプタ６９は回転可能である。サセプタ６９の温度が成長のために上昇される。反応管６７の他端は、反応生成物および残余のガスを排気するためのポンプに接続されている。本実験のために、ホスフィンのラインおよびアルシンのラインがさらに設けられる。 FIG. 6 is a drawing schematically showing a growth furnace in which epitaxial growth is performed. In the growth furnace 32, five lines 61a to 61e are typically shown for gas supply. The lines 61a to 61e are connected to an organic gallium source, an organic indium source, an organic phosphorus source, an organic arsenic source, and an organic nitrogen source, respectively. The lines 61a to 61e are connected to one end of the reaction tube 67 via valves 63a to 63e. The lines 61a to 61e are connected to an exhaust line 61f via valves 65a to 65e, and the exhaust line 61f is further connected to an exhaust pump. A susceptor 69 is provided in the reaction tube 67, and a plurality of substrates W are charged on the susceptor 69. The susceptor 69 is rotatable. The temperature of the susceptor 69 is raised for growth. The other end of the reaction tube 67 is connected to a pump for exhausting the reaction product and the remaining gas. For this experiment, a phosphine line and an arsine line are also provided.
結晶成長を行う温度まで温度の上昇が完了した後、基板上に活性層を成長した。活性層は下から順に、１４０ｎｍのアンドープＧａＡｓガイド層、７ｎｍのアンドープＧａＩｎＮＡｓ井戸層、８ｎｍのアンドープＧａＡｓ障壁層、７ｎｍのアンドープＧａＩｎＮＡｓ井戸層、そして１４０ｎｍのアンドープＧａＡｓガイド層とを含む。活性層上にｐ型ドープしたＧａＩｎＰクラッド層を成長し、その上にｐ型ドープＧａＡｓコンタクト層を成長して、エピタキシャルウエハを作製した。続いて、このエピタキシャルウエハの熱アニール処理を行った。この後に、光学顕微鏡によるエピタキシャルウエハの表面の観察とフォトルミネッセンス（ＰＬ）評価を実施した。その結果は以下に示す。 After the temperature increase to the temperature for crystal growth was completed, an active layer was grown on the substrate. The active layer includes, in order from the bottom, a 140 nm undoped GaAs guide layer, a 7 nm undoped GaInNAs well layer, an 8 nm undoped GaAs barrier layer, a 7 nm undoped GaInNAs well layer, and a 140 nm undoped GaAs guide layer. A p-type doped GaInP cladding layer was grown on the active layer, and a p-type doped GaAs contact layer was grown thereon to produce an epitaxial wafer. Subsequently, a thermal annealing process was performed on the epitaxial wafer. Thereafter, the surface of the epitaxial wafer was observed with an optical microscope and photoluminescence (PL) evaluation was performed. The results are shown below.
条件（１）では、エピタキシャルウエハ表面には多数の荒れが現れた。成長したＧａＩｎＮＡｓ活性層に対応するＰＬスペクトルのピーク強度も弱く、その強度は、最も良好な条件のエピタキシャルウエハの値に対して０．１以下（相対値）である。ＰＬスペクトルの半値幅は１００ｍｅＶであった。 Under the condition (1), many roughnesses appeared on the epitaxial wafer surface. The peak intensity of the PL spectrum corresponding to the grown GaInNAs active layer is also weak, and the intensity is 0.1 or less (relative value) with respect to the value of the epitaxial wafer under the best conditions. The half width of the PL spectrum was 100 meV.
条件（２−１）では、エピタキシャルウエハ表面には多数の荒れが現れた。成長したＧａＩｎＮＡｓ活性層に対応するＰＬスペクトルのピーク強度も弱く、その強度は０．１以下（相対値）である。ＰＬスペクトルの半値幅は９０ｍｅＶであった。 Under the condition (2-1), many roughnesses appeared on the epitaxial wafer surface. The peak intensity of the PL spectrum corresponding to the grown GaInNAs active layer is also weak, and its intensity is 0.1 or less (relative value). The half width of the PL spectrum was 90 meV.
条件（２−２）では、エピタキシャルウエハ表面には多数の荒れが現れた。成長したＧａＩｎＮＡｓ活性層に対応するＰＬスペクトルのピーク強度も弱く、その強度は０．１以下（相対値）である。ＰＬスペクトルの半値幅は８８ｍｅＶであった。条件（２−１）とほぼ同じ結果であり改善は見られない。 Under the condition (2-2), many roughnesses appeared on the epitaxial wafer surface. The peak intensity of the PL spectrum corresponding to the grown GaInNAs active layer is also weak, and its intensity is 0.1 or less (relative value). The half width of the PL spectrum was 88 meV. The result is almost the same as condition (2-1), and no improvement is observed.
条件（３）では、エピタキシャルウエハ表面の荒れは、条件（１）および（２）によるエピタキシャルウエハ表面に比べて低減されていた。成長したＧａＩｎＮＡｓ活性層に対応するＰＬスペクトルのピーク強度は０．５以下（相対値）である。ＰＬスペクトルの半値幅は７５ｍｅＶであった。 Under condition (3), the roughness of the epitaxial wafer surface was reduced as compared with the epitaxial wafer surface according to conditions (1) and (2). The peak intensity of the PL spectrum corresponding to the grown GaInNAs active layer is 0.5 or less (relative value). The half width of the PL spectrum was 75 meV.
条件（４）では、エピタキシャルウエハ表面の荒れは光学顕微鏡では観測されなかった。成長したＧａＩｎＮＡｓ活性層に対応するＰＬスペクトルのピーク強度は１．０以下（相対値）である。ＰＬスペクトルの半値幅は、６０ｍｅＶであった。図７は、条件（４）におけるエピタキシャルウエハ表面の原子間力顕微鏡像を示す図面である。 Under condition (4), roughness of the epitaxial wafer surface was not observed with an optical microscope. The peak intensity of the PL spectrum corresponding to the grown GaInNAs active layer is 1.0 or less (relative value). The half width of the PL spectrum was 60 meV. FIG. 7 is a drawing showing an atomic force microscope image of the epitaxial wafer surface under condition (4).
ＧａＩｎＮＡｓ系半導体材料を用いた光集積デバイス用のエピタキシャル結晶成長をＧａＡｓ基板上に行うとき、Ｖ族として燐を含む半導体、例えばＧａＩｎＰ表面と、Ｖ族としてヒ素を含む半導体、例えばＧａＡｓ表面またはＧａＩｎＮＡｓ表面とが共に、エピタキシャルウエハの表面に露出されている。このエピタキシャルウエハ上に活性層の結晶成長を行い、ＧａＡｓ障壁層およびＧａＩｎＮＡｓ量子井戸層等を成長することが必要となる。この結晶成長を有機金属気相成長法で実施する場合、結晶成長炉内のサセプタ温度が常温から結晶成長する温度（ＧａＡｓ、ＧａＩｎＮＡｓのための成長温度）まで到達するまでの期間、これまで、リアクタに、キャリアガスの水素、ＰＨ３、ＡｓＨ３を供給して、これらの混合したガス雰囲気を形成していた。このガス雰囲気では、III族元素が供給されていないので、結晶が成長されることはない。このような燐およびヒ素の両方を含む雰囲気にする理由は、摂氏５００度あるいはそれに近い温度への昇温中において、ＧａＩｎＰ表面からは燐が脱離することを抑制すると共に、ＧａＡｓおよびＧａＩｎＮＡｓ表面からはヒ素が脱離することを抑制するためである。しかし、このガス雰囲気では結晶成長した後の最表面に多数の欠陥が観測され、つまり、表面荒れが発生していた。発明者の検討によれば、ＧａＩｎＰ表面において多数の欠陥が発生しており、燐の脱離による欠陥が原因であると考えられる。ＰＨ３ガスを雰囲気中に含むけれども、この雰囲気中の燐の分圧は、燐の脱離を十分に抑制できるガス圧力よりも小さいと考えられる。そこで、ＧａＡｓ、ＧａＩｎＮＡｓのための成長温度の当たりで十分な燐分圧は提供するために、本実施の形態で説明したような検討を行った。 When epitaxial crystal growth for an optical integrated device using a GaInNAs-based semiconductor material is performed on a GaAs substrate, a semiconductor containing phosphorus as a V group, such as a GaInP surface, and a semiconductor containing arsenic as a V group, such as a GaAs surface or a GaInNAs surface Are exposed on the surface of the epitaxial wafer. It is necessary to grow an active layer crystal on this epitaxial wafer to grow a GaAs barrier layer, a GaInNAs quantum well layer, and the like. When this crystal growth is carried out by metal organic vapor phase epitaxy, the period until the susceptor temperature in the crystal growth furnace reaches the temperature at which crystal growth occurs from room temperature (growth temperature for GaAs, GaInNAs) until now, the reactor In addition, hydrogen, PH 3 and AsH 3 as carrier gases were supplied to form a mixed gas atmosphere. In this gas atmosphere, no group III element is supplied, so no crystals are grown. The reason for the atmosphere containing both phosphorus and arsenic is that phosphorus is prevented from desorbing from the GaInP surface during the temperature rise to 500 degrees Celsius or a temperature close thereto, and from the GaAs and GaInNAs surfaces. Is to suppress arsenic desorption. However, in this gas atmosphere, many defects were observed on the outermost surface after crystal growth, that is, surface roughness occurred. According to the inventor's investigation, a large number of defects are generated on the GaInP surface, which is considered to be caused by defects due to phosphorus desorption. Although PH 3 gas is included in the atmosphere, the partial pressure of phosphorus in this atmosphere is considered to be smaller than the gas pressure that can sufficiently suppress the desorption of phosphorus. Therefore, in order to provide a sufficient phosphorus partial pressure around the growth temperature for GaAs and GaInNAs, the examination as described in this embodiment was performed.
条件（１）では、燐脱離に対してはＰＨ３の分解からのＰ分圧をかけ、ヒ素脱離に対してはＡｓＨ３の分解からのＡｓ分圧をかける。しかし、この手法では、雰囲気中にＰ分圧とＡｓ分圧が混在し、実効的なＰ分圧が十分でない可能性がある。このため、表面からＰ脱離が発生して、表面荒れおよび量子井戸の結晶性（ＰＬ強度の低下）が生じたと考えられる。 In condition (1), P partial pressure from decomposition of PH 3 is applied to phosphorus elimination, and As partial pressure from decomposition of AsH 3 is applied to arsenic elimination. However, in this method, P partial pressure and As partial pressure are mixed in the atmosphere, and there is a possibility that the effective P partial pressure is not sufficient. For this reason, it is considered that P desorption occurred from the surface, resulting in surface roughness and quantum well crystallinity (decrease in PL intensity).
これに対して、条件（４）では、燐脱離に対してのＴＢＰのみの分解からのＰ分圧をかける。これにより、Ｐ脱離を抑制できる十分な分圧が提供されると考えられる。一方で、Ａｓ脱離に対するＡｓ分圧が加えられていないが、ＧａＩｎＮＡｓ系半導体を成長するための温度（せいぜい摂氏５００度程度）近辺の範囲内では、Ａｓ脱離の平衡度は小さく、Ａｓ分圧が小さくてもＡｓ脱離による表面荒れ、結晶欠陥の発生およびＰＬ特性への影響は小さいと考えられる。 On the other hand, in the condition (4), P partial pressure from the decomposition of only TBP with respect to phosphorus elimination is applied. This is considered to provide a sufficient partial pressure capable of suppressing P desorption. On the other hand, the As partial pressure for As desorption is not applied, but the As desorption equilibrium is small within the temperature range (about 500 degrees Celsius at most) for growing a GaInNAs-based semiconductor. Even if the pressure is small, it is considered that the surface roughness due to As desorption, the generation of crystal defects, and the effect on the PL characteristics are small.
一方、条件（３）は、条件（４）とは、次の点で異なる。ＧａＩｎＮＡｓ系半導体材料を結晶成長させる温度である、温度上昇の到達温度（摂氏５００度程度）の領域では、ＴＢＰの分解効率に比べてＰＨ３の分解効率がより小さいので、Ｐ脱離の抑制に必要なＰ分圧を提供できないと考えられる。このような観点からも、ＧａＩｎＮＡｓ系半導体量子井戸構造を形成するときの成長温度（摂氏５００度程度）近辺を採用する結晶成長でも、温度上昇の際のガス雰囲気はＴＢＰといった有機燐源が好適であると考えられる。 On the other hand, the condition (3) differs from the condition (4) in the following points. Since the decomposition efficiency of PH 3 is smaller than the decomposition efficiency of TBP in the region where the temperature rise is reached (about 500 degrees Celsius), which is the temperature for crystal growth of GaInNAs-based semiconductor materials, it is possible to suppress P desorption. It is believed that the necessary P partial pressure cannot be provided. From this point of view, an organic phosphorus source such as TBP is suitable for the gas atmosphere when the temperature rises even in the case of crystal growth employing a growth temperature (around 500 degrees Celsius) when forming a GaInNAs semiconductor quantum well structure. It is believed that there is.
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本実施の形態では、例えば、具体的な構造の量活性層および吸収層を説明したけれども、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。 While the principles of the invention have been illustrated and described in the preferred embodiments, it will be appreciated by those skilled in the art that the invention can be modified in arrangement and detail without departing from such principles. In the present embodiment, for example, the quantity active layer and the absorption layer having a specific structure have been described. However, the present invention is not limited to the specific configuration disclosed in the present embodiment. We therefore claim all modifications and changes that come within the scope and spirit of the following claims.
１１…基板、１１ａ…基板主面、１１ｂ…第１のエリア、１１ｃ…第２のエリア、１３…III−Ｖ化合物半導体多層膜、１３ａ…半導体多層膜の表面、１３ｂ…第１のエリア、１３ｃ…第２のエリア、１５、１５ａ…クラッド層、１５ｂ…クラッド層、１５ｃ…クラッド層の表面、１７…活性層、１８ａ…第１の光ガイド層、１８ｂ…井戸層、１８ｃ…障壁層、１８ｄ…第２の光ガイド層、１９…回折格子層、１９ｂ…回折格子層の側面、２１…バッファ層、２７…マスク、２９…メサ構造、Ｅ１、Ｅ２、Ｅ３…基板、３１…半導体メサ、３１ａ、３１ｃ…半導体メサの表面、３７…吸収層、３８ａ…第１の光ガイド層、３８ｂ…井戸層、３８ｃ…障壁層、３８ｄ…第２の光ガイド層、４０…マスク、４１、４３…半導体メサ、４５…埋込層、４７…クラッド層、４９、４９ａ、４９ｂ…コンタクト層、５１ａ、５１ｂ…第１の電極、５３…第２の電極 DESCRIPTION OF SYMBOLS 11 ... Board | substrate, 11a ... Substrate main surface, 11b ... 1st area, 11c ... 2nd area, 13 ... III-V compound semiconductor multilayer film, 13a ... Surface of semiconductor multilayer film, 13b ... 1st area, 13c 2nd area 15, 15a ... cladding layer, 15b ... cladding layer, 15c ... surface of cladding layer, 17 ... active layer, 18a ... first light guide layer, 18b ... well layer, 18c ... barrier layer, 18d 2nd light guide layer, 19 ... Diffraction grating layer, 19b ... Side face of diffraction grating layer, 21 ... Buffer layer, 27 ... Mask, 29 ... Mesa structure, E1, E2, E3 ... Substrate, 31 ... Semiconductor mesa, 31a 31c ... surface of semiconductor mesa, 37 ... absorption layer, 38a ... first light guide layer, 38b ... well layer, 38c ... barrier layer, 38d ... second light guide layer, 40 ... mask, 41, 43 ... semiconductor Mesa, 45 ... buried layer, 7 ... clad layer, 49, 49a, 49b ... contact layer, 51a, 51b ... first electrode, 53 ... second electrode
Claims (11)
半導体メサと該半導体メサの上面のマスクとを含むメサ構造を有する基板の温度を、有機燐原料を成長炉に供給しながら結晶成長のための温度に向けて変更する工程と、
前記温度の変更が完了した後に、前記成長炉でIII−Ｖ化合物半導体領域を前記基板上に前記マスクを用いて堆積する工程と
を備え、
前記半導体メサは、Ｖ族構成元素としてヒ素、燐および窒素を含む半導体表面を有するIII−Ｖ化合物半導体積層を含み、前記半導体メサの前記半導体表面の少なくとも一部分に、Ｖ族構成元素として燐を含む半導体が現れており、前記半導体メサの前記半導体表面の少なくとも一部分に、Ｖ族構成元素として窒素およびヒ素を含む半導体が現れており、前記半導体メサの全体として、Ｖ族構成元素としてヒ素、燐および窒素が含まれている、ことを特徴とする方法。 A method for producing a III-V compound semiconductor optical device, comprising:
Changing a temperature of a substrate having a mesa structure including a semiconductor mesa and a mask on an upper surface of the semiconductor mesa toward a temperature for crystal growth while supplying an organic phosphorus raw material to a growth furnace;
Depositing a III-V compound semiconductor region on the substrate using the mask after the temperature change is completed,
The semiconductor mesa includes a III-V compound semiconductor stack having a semiconductor surface containing arsenic, phosphorus, and nitrogen as group V constituent elements, and phosphorus is included as a group V constituent element in at least a portion of the semiconductor surface of the semiconductor mesa. A semiconductor appears, and a semiconductor containing nitrogen and arsenic as group V constituent elements appears on at least a part of the semiconductor surface of the semiconductor mesa. As a whole, the semiconductor mesa has arsenic, phosphorus, and phosphorus as group V constituent elements. A method comprising nitrogen.
前記温度の変更の際に、前記基板の温度が所望の値に到達した後に、前記有機燐原料の供給を停止し、
前記成長工程において前記成長炉への有機ヒ素原料および有機ガリウム原料の供給を開始してガリウムおよびヒ素を含むIII−Ｖ化合物半導体を堆積すると共に、この堆積後に窒素およびヒ素を含むIII−Ｖ化合物半導体を堆積する、ことを特徴とする請求項１に記載された方法。 The semiconductor mesa is formed on a GaAs substrate,
In the change of the temperature, after the temperature of the substrate reaches a desired value, the supply of the organic phosphorus raw material is stopped,
In the growth step, the supply of the organic arsenic raw material and the organic gallium raw material to the growth reactor is started to deposit a III-V compound semiconductor containing gallium and arsenic, and after this deposition, a III-V compound semiconductor containing nitrogen and arsenic The method of claim 1, wherein the method is deposited.
前記温度の変更に先立って前記マスクを前記第１のIII−Ｖ化合物半導体多層膜上に形成した後に、該マスクを用いて前記第１のIII−Ｖ化合物半導体多層膜をエッチングして前記メサ構造を形成する工程と
を更に備え、
前記第１〜第３のIII−Ｖ化合物半導体層の表面が、前記エッチングにより前記半導体メサの側面に現れる、ことを特徴とする請求項１または請求項２に記載された方法。 Prior to the temperature change, a first III-V compound semiconductor layer containing phosphorus as a group V constituent element, a second III-V compound semiconductor layer containing arsenic and nitrogen as a group V constituent element, and a group III configuration Forming a first III-V compound semiconductor multilayer film having a third III-V compound semiconductor layer containing Ga as an element and arsenic as a group V constituent element;
Prior to forming the mask, the mask is formed on the first III-V compound semiconductor multilayer film, and then the first III-V compound semiconductor multilayer film is etched using the mask to form the mesa structure. And a step of forming
3. The method according to claim 1, wherein a surface of the first to third III-V compound semiconductor layers appears on a side surface of the semiconductor mesa by the etching. 4.
当該方法は、前記マスクを除去した後に、前記第２のIII−Ｖ化合物半導体多層膜および前記半導体メサ上に別のマスクを形成する工程と、
該別のマスクを用いて前記第２のIII−Ｖ化合物半導体多層膜および前記半導体メサをエッチングして別の半導体メサを形成する工程と
を備え、
前記別の半導体メサは、Ｖ族構成元素としてヒ素および窒素を含む第４のIII−Ｖ化合物半導体層と、III族構成元素としてＧａを含むと共にＶ族構成元素としてヒ素を含む第５のIII−Ｖ化合物半導体層とを含む、ことを特徴とする請求項１〜請求項８のいずれか一項に記載された方法。 The III-V compound semiconductor region includes a second III-V compound semiconductor multilayer film,
The method includes the step of forming another mask on the second III-V compound semiconductor multilayer film and the semiconductor mesa after removing the mask;
Etching the second III-V compound semiconductor multilayer film and the semiconductor mesa using the another mask to form another semiconductor mesa,
The other semiconductor mesa includes a fourth III-V compound semiconductor layer containing arsenic and nitrogen as a group V constituent element, and a fifth III- containing Ga as a group III constituent element and arsenic as a group V constituent element. The method according to claim 1, comprising a V compound semiconductor layer.
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