JP4871082B2 - 同期再生回路 - Google Patents

Description

本発明は、移動体FM多重放送システムで用いられるデータを受信して同期をとる同期再生回路に関するものである。

従来から、同期再生回路は、移動体FM多重放送システムで用いられるデータを受信し、とくに複数のブロックで構成される１フレームのデータを受信して、ブロック同期およびフレーム同期をとるものがある。

このようなデータには、各ブロックの先頭に16ビットのブロック識別コード（Block Identity code: BIC）が付され、各ブロックは、複数種類のBIC、たとえばBIC1、BIC2、BIC3およびBIC4の４種類のBICのいずれかが付されている。

１ブロックにおいてBICが先頭から16ビットまでを占めることが分かっているので、１ビットごとに受信データを調べてBICを検出すれば、受信したビットデータの１ブロックにおけるビット番号がわかり、このビット番号に応じたブロック同期をとることができる。たとえば、ブロック同期後方保護段数が３である場合、３つの連続したブロックからBICを検出できればブロック同期したと判定してよい。

また各ブロック間では、BICが変化することがあり、１フレームにおけるブロックの配列が決まっている場合、BICが変化する位置、すなわちフレーム変化点のブロック番号も決まっている。受信データからBICが検出されるごとに、前回検出したBICからの変化パターンが得られるので、この変化パターンに基づいてフレーム変化点のブロック番号を得ることができ、ブロック番号に応じたフレーム同期をとることができる。

従来の同期再生回路は、FM多重放送の16kbit/secのクロック信号で動作するので、受信データのデータ転送レートは16kbit/secである。また、この回路は、たとえば１フレームが272ブロックで、１ブロックが288ビットであるデータを受信する場合、864ビットのシフトレジスタを有して受信データを格納するとよい。このシフトレジスタは、ブロック同期後方保護段数に応じた数、たとえば３ブロック分の受信データを格納することができる。

この同期再生回路は、ブロック同期後方保護段数に応じた数、たとえば３つのBIC比較回路を備えて、シフトレジスタの３ブロックから１ビットごとにデータを取り出し、連続した16ビットのデータと本来あるべき基準のBICとを比較して、いずれかの基準BICに一致するかを判定する。このとき、不一致ビット数が誤り許容数以内であれば、一致するとみなしてよい。

また、同期再生回路は、３つのBIC比較回路の比較結果に応じてブロック同期信号を生成するブロック同期回路を備えて、ブロック同期後方保護段数が３であるならば、３つの比較結果が同時にBICに一致する場合に、ブロック同期したと判定する。同期再生回路は、クロック信号に応じてビット番号をカウントするブロックカウンタを有し、BICが16ビットなのでブロック同期したときに「17」のカウンタ値をこのカウンタに設定すれば、その後ビット番号に応じた正しいブロックカウンタ値を得ることができる。

また、BIC比較回路は、BICを検出するとBIC保持回路に保持し、またその検出したBICをフレーム変化検出部にも出力する。フレーム変化検出部では、BIC比較回路からの検出BICと、BIC保持回路に保持された前回のBICとの変化を検出し、これがフレーム変化を示す変化パターンである場合、フレーム変化レジスタに記録する。

さらに、同期再生回路は、フレーム変化レジスタから取り出した変化パターンに応じてフレーム同期信号を生成するフレーム同期回路を有する。フレーム同期回路は、フレーム保護段数が２であるならば、このレジスタに連続して記録された２つの変化パターンが１フレームにおけるブロック番号順であるかを検出して、順番通りであればフレーム同期したと判定する。

同期再生回路は、ブロックカウンタ値が「288」になるごとにブロック数をカウントするフレームカウンタを有し、フレーム同期したときのフレーム変化点に応じたブロック番号を示すカウンタ値をこのカウンタに設定すれば、その後も正しいフレームカウンタ値を得ることができる。

このような同期再生回路をテストする場合には、１フレームが272ブロックで、１ブロックが288ビットであるテストデータを受信して、ブロック同期信号、ブロックカウンタ値、フレーム同期信号およびフレームカウンタ値をモニタすることにより同期再生回路の動作状況を確認することができる。

たとえば、特許文献１に記載のエラー付加回路は、デジタル無線受信装置に組み込まれるもので、受信信号に誤りビットを付加したり、フレーム同期パターンを誤らせたりすることによって、受信装置の誤り訂正機能および同期検出保護機能の試験を行うことができる。
特開平6-141056号

このような同期再生回路は、たとえば、BICの誤りビット許容数をパラメータにした場合のブロック同期や、BICのフレーム変化点をパラメータにした場合のフレーム同期をテストするケースがあり、受信状況が良いときばかりでなく、悪いときでもテストしなければならない。しかしながら、従来の同期再生回路では、受信状況が悪いときに、テストすることは困難である。

また、ブロック同期保護段数が３の場合、３つのBICを検出する必要があるので、少なくとも２つのブロックと１つのBICとのビット長、すなわち288*2+16=592ビットの受信データが必要である。このとき、従来の同期再生回路における受信データの転送レートが16kbit/secなので、１ブロックのテストには37msecの時間が必要となり、１フレームが272ブロックであるので、フレーム同期のテストには約10secの時間が必要となる。したがって、さまざまな条件の組み合わせを考慮すると、非常に長いテスト時間が必要となる。

本発明は、このような従来技術の欠点を解消し、短時間でテストすることができる同期再生回路を提供することを目的とする。

本発明は上述の課題を解決するために、１フレームが複数のブロックで構成され、各ブロックにBICが付されて、移動体FM多重放送システムで用いられるデータを受信する受信機の同期再生回路は、複数の段を有して構成されて、各段に記憶されたデータをクロック信号に応じてシフトする記憶手段と、この記憶手段におけるこの記憶データのうち、所定の段に記憶された比較対象データを得て、基準BICコードと比較してBICを検出するBIC比較手段と、このBIC比較手段で検出されたBICに基づいてブロック同期を検出するブロック同期手段と、このBIC比較手段で検出されたBICに基づいてフレーム同期を検出するフレーム同期手段と、この記憶手段の先頭の段へ入力するデータとして、受信データとこの記憶手段の最終段の出力とを切り替えるスイッチ手段と、通常動作の場合にはこの受信データをこの入力データとし、テスト動作の場合にはシフトされたこの最終段出力をこの入力データとするように指示する制御信号を生成してこのスイッチ手段に供給する制御手段とを含み、この制御手段は、テスト動作の場合にはこの記憶手段にテストデータを書き込むことを特徴とする。

本発明の同期再生回路によれば、シフトレジスタが、受信データおよび該レジスタでシフトされた最終段出力のいずれかを切り替えて先頭段に入力することができ、また、CPUがテスト用データを短時間でシフトレジスタに書き込むことができるので、シフトレジスタがCPUデータをクロック信号に応じてシフトさせることによりブロック同期およびフレーム同期のテストをすることができ、また、16ビットのシフトクロックで同期動作ができるので、設計やテストに要する時間を短縮することができる。

また、本発明の同期再生回路は、CPUが生成するテスト用データを１ブロック当たり288ビットから32ビットに縮小して、シフトレジスタを９ブロックずつの領域に分けて各領域に１ブロックずらしながらテストデータを格納することによって、設計やテストに要する時間をさらに短縮することができる。

次に添付図面を参照して、本発明による同期再生回路の実施例を詳細に説明する。たとえば、同期再生回路10は、図１に示すように、CPU（Central Processing Unit）12で制御されるスイッチ回路14およびシフトレジスタ16を有し、この回路14によって受信データまたはレジスタ16の最終段出力を切り替えてレジスタ16に入力するものである。

本実施例において、本回路10は、このレジスタ16から受信データの各ブロックのブロック識別コード（Block Identity code: BIC）を得てBIC比較回路18、20および22で比較し、その比較結果に基づいてブロック同期回路24でブロック同期をとり、その同期タイミングに合わせてブロックカウンタ26で受信データの１ブロックにおけるビット番号をカウントする。また、本回路10は、BICの変化をフレーム変化検出部28で検出してフレーム変化レジスタ30に記録し、そのフレーム変化に基づいてフレーム同期回路32でフレーム同期をとり、その同期タイミングに合わせてフレームカウンタ34で１フレームにおけるブロック番号をカウントする。

さらに本回路10は、ブロックカウンタ26およびフレームカウンタ34のカウンタ値に応じてアドレス発生回路36で書き込み先アドレスを生成し、受信データメモリ38におけるこのアドレスに受信データを書き込むものである。なお、本発明の理解に直接関係のない部分は、図示を省略し、冗長な説明を避ける。

本回路10は、たとえばFM多重放送受信機に適用されて、ここで受信したデータの同期をとるもので、とくに、複数のブロックからなるフレームで構成されて各ブロックの先頭にBICを付加している受信データの同期をとることができる。

本回路10は、テスト動作する場合、たとえば図２に示すようなフレームデータを受信データ102として入力し、ブロック同期出力信号136、フレーム同期出力信号152、ブロックカウンタ値140およびフレームカウンタ値162をモニタして確認することができる。

CPU
12は、本回路全体の動作を制御および統括する機能を有するもので、本実施例ではとくに、制御信号104およびライト信号106をスイッチ回路14およびシフトレジスタ16のそれぞれに供給して制御する。CPU 12は、たとえば、本回路10が通常動作する場合にLowを示し、テスト動作する場合にHighを示す制御信号104をスイッチ回路14に供給する。また、CPU 12は、本回路10がテスト動作するときに図２に示すように構成されるテストデータを生成して、CPUデータ108としてシフトレジスタ16に供給する。

スイッチ回路14は、CPU 12からの制御信号104に応じて、受信データ102またはレジスタ16の最終段出力110を切り替えて入力データ112としてシフトレジスタ16に入力する。この回路14は、たとえば、Lowを示す制御信号104を入力するときには受信データ102を、またHighを示す制御信号104を入力するときには最終段出力110を入力データ112とする。

本実施例のシフトレジスタ16は、ブロック同期後方保護段数に応じたブロック数分のデータを格納するものでよく、この段数が３で図２に示すような１ブロック当たり288ビットのデータを入力する場合には864ビットのデータを格納できるものがよい。このシフトレジスタ16は、864個のレジスタBICSFT(n)を有するように構成され（nは1から864までの整数）、ここではレジスタBICSFT(864)を先頭段とし、レジスタBICSFT(1)を最終段とする。

このシフトレジスタ16は、クロック信号114に応じて各レジスタBICSFT(n)をシフト動作させることができ、本実施例では16KHzのFM多重放送のクロック信号114を入力する。

シフトレジスタ16は、スイッチ回路14を介して入力データ112を入力して当該レジスタ16の先頭段に格納するもので、受信データ102または当該レジスタ16でシフトされた最終段出力110を入力データ112として入力することができる。

また、シフトレジスタ16は、たとえば図３に示すように、各レジスタBICSFT(n)がフリップフロップ72を含んで、前段のレジスタBICSFT(n)出力を後段のレジスタBICSFT(n-1)出力へとシフトするもので、レジスタ数に応じた数のフリップフロップ72を有するとよい。

このシフトレジスタ16は、フリップフロップ72を動作させるクロック信号としてOR回路74を介してクロック信号114またはライト信号106を入力する。また、シフトレジスタ16は、クロック信号114に同期したシフトイネーブル信号116に応じて前段のレジスタBICSFT(n)出力とCPUデータ108とをセレクタ76で切り替えてフリップフロップ72の入力Dに入力する。シフトレジスタ16は、16ビットごとにレジスタBICSFTをまとめて、16ビット単位でデータを書き込むライト信号106を入力するとよく、すなわち16ビット分のレジスタBICSFTごとに同じタイミングのライト信号106を入力する。

このセレクタ76は、たとえばHighを示すシフトイネーブル信号116を入力するときには前段のレジスタBICSFT(n)出力を、Lowを示すシフトイネーブル信号116を入力するときにはCPUデータ108を、フリップフロップ72へと出力する。すなわち、シフトレジスタ16は、Lowを示すシフトイネーブル信号116を入力するとき、ライト信号106に応じてCPUデータ108を各フリップフロップ72に書き込むように動作する。

BIC比較回路18、20および22は、クロック信号114に応じて、たとえば１ビットの受信データがシフトレジスタに入力されるごとに、シフトレジスタ16から比較対象データ118、120および122を得て、本来得られるべき基準のBICコード124と比較し、それぞれの比較結果128、130および132をブロック同期回路24に供給する。

本実施例の比較回路18、20および22は、それぞれ、たとえばレジスタBICSFT(864)、レジスタBICSFT(576)およびレジスタBICSFT(288)から１ビットの比較対象データ118、120および122を得て、これらのデータによって示される16ビットのデータとBIC1、BIC2、BIC3およびBIC4のいずれかの基準BICコード124とが一致するか否かを比較し、一致する場合Highを示し、それ以外の場合Lowを示す比較結果128、130および132を出力する。本回路10は、基準BICコード124を保持するBICコードレジスタ42を有してもよい。

また、比較回路18、20および22は、誤り許容数126を入力して、比較対象データ118、120および122と基準BICコード124との不一致ビット数が誤り許容数126以下であれば一致するとみなしてHighを示す比較結果128、130および132を出力することもできる。本回路10は、誤り許容数126を保持する誤り許容数レジスタ44を有してもよい。

とりわけ比較回路18は、現行のビットデータである比較対象データ118と基準BICコード124とが一致してBICを検出した場合に、検出したBIC 134をBIC保持回路46に書き込み、またフレーム変化検出部28にも供給する。

ブロック同期回路24は、比較結果128、130および132に応じてブロック同期信号136を生成してフレーム変化検出部28に供給する。この同期回路24は、たとえば、比較結果128、130および132がすべてHighを示す場合にブロック同期したと判定して、Highを示すブロック同期信号136を生成し、かつブロックカウンタ26に対してカウンタ値138として「17」を設定し、それ以外の場合にはLowを示すブロック同期信号136を生成する。

本回路10は、「17」カウンタ値設定回路を有して、この設定回路がHighを示すブロック同期信号136に応じてブロックカウンタ26に「17」のカウンタ値138を設定するように構成してもよい。

ブロックカウンタ26は、受信データの１ブロックにおけるビット番号をカウントするもので、本実施例では、比較回路18に入力した比較対象データ118の１ブロックにおけるビット番号をカウントする1〜288ビットのカウンタで、そのブロックカウンタ値140をアドレス発生回路36に供給する。

本実施例のブロックカウンタ26は、通常はクロック信号に応じてカウントアップするが、ブロック同期回路24から「17」のカウンタ値138が設定されるとブロック同期に応じたビット番号をカウントすることができる。またこのカウンタ26は、カウンタ値が288ビットになるとHighを示すキャリー信号142をフレームカウンタ34に供給し、このHighを示すキャリー信号142に応じて「１」のカウンタ値144が設定される。

本回路10は、「288」カウンタ値検出回路を有して、この検出回路が「288」のカウンタ値を検出するとHighを示すキャリー信号142を出力し、また「１」カウンタ値設定回路を有して、この設定回路がHighを示すキャリー信号142に応じてブロックカウンタ26に「１」のカウンタ値144を設定するように構成してもよい。

また、フレーム変化検出部28は、BIC保持回路46で保持する前回BIC 146と、BIC比較回路18からの検出BIC134との変化が、フレーム変化であるか否かを検出して、フレーム変化を検出した場合にその変化パターン148をフレーム変化レジスタ30に記録する。この検出部28は、ブロック同期回路24から得られるブロック同期信号136がHighを示す場合に限りフレーム変化を検出するように動作してもよい。

本実施例では、フレーム変化検出部28は、たとえば図２に示すようなフレームデータの１フレーム内において、BIC4からBIC1への変化（BIC41）、BIC1からBIC3への変化（BIC13）、BIC4からBIC2への変化（BIC42）、およびBIC2からBIC3への変化（BIC23）をフレーム変化（変化パターン）として検出する。これらの変化パターンは、比較回路18に入力したBICのブロック番号が、「272」から「１」へ変化、「13」から「14」へ変化、「136」から「137」へ変化、および「149」から「150」へ変化する場合にそれぞれ検出される。

フレーム同期回路32は、フレーム変化レジスタ30から得られる変化パターン150に応じてフレーム同期したか否かを判定し、その判定結果を示すフレーム同期信号152を生成して出力するものである。

本実施例のフレーム同期回路32は、たとえば本回路10が図２に示すようなフレームデータを入力するとき、変化パターンBIC41、BIC13、BIC42、BIC23がこの順に繰り返されるように変化パターン150を得た場合に、フレーム同期したと判定する。本回路10がフレーム保護段数を２とするとき、フレーム変化レジスタ30は、少なくとも２つの変化パターン148を保持し、この同期回路32は、２つの変化パターン150を得てこれらが順番通りであることを検出し、たとえばBIC42、BIC23の順に検出するとフレーム同期したと判定してよい。

また、フレーム同期回路32は、フレーム同期を検出したとき、最新の変化パターン148におけるフレーム変化時のブロックの番号、すなわちBIC比較回路18で検出された最新のBICが付されたブロックの番号をカウンタ値154、156、158または160としてフレームカウンタ34に設定する。この同期回路32は、たとえば最新の変化パターン148がBIC23であるとき、最新のBICがBIC3でそのブロック番号が「150」であるので、カウンタ値160として「150」を出力する。

本回路10は、「１」、「14」、「137」および「150」のカウンタ値設定回路を有して、これらの設定回路がフレーム同期回路32に制御されてフレーム同期検出に応じてフレームカウンタ34に「１」、「14」、「137」および「150」のカウンタ値154、156、158および160を設定するように構成してもよい。

フレームカウンタ34は、１フレームのブロック数をカウントするもので、本実施例では、ブロックカウンタ26のキャリー信号142をカウントする1〜272ビットのカウンタで、そのフレームカウンタ値162をアドレス発生回路36に供給する。

本実施例のフレームカウンタ34は、フレーム同期回路32からカウンタ値154、156、158または160として「１」、「14」、「137」または「150」が設定されることがある。またこのカウンタ34は、カウンタ値が272ビットになり、かつHighを示すキャリー信号142を入力するとき、「１」のカウンタ値154が設定される。

本回路10は、「272」カウンタ値検出回路を有して、この検出回路が「272」のカウンタ値を検出するとHighを示すキャリー信号164を出力し、「１」カウンタ値設定回路がHighを示すキャリー信号164に応じてフレームカウンタ34に「１」のカウンタ値154を設定するように構成してもよい。

アドレス発生回路36は、ブロックカウンタ値140およびフレームカウンタ値162に応じて、受信データ102を書き込むための受信データメモリ38におけるアドレス166を決定するものである。

次に、本実施例における同期再生回路10のテスト動作時におけるブロック同期までの動作例を図４のタイミングチャートを参照しながら説明する。

本実施例では、まず、CPU 12において本回路10がテスト動作するように制御されて、Highを示す制御信号104がスイッチ回路14に供給される。このとき、スイッチ回路14では、シフトレジスタ16でシフトされた最終段出力110が該レジスタ16の入力データ112として入力する。

また、CPU 12では、テスト動作に要するCPUデータ108およびライト信号106が生成されてシフトレジスタ16に供給される。ここでは、シフトイネーブル信号116がLowである所定の期間t200の間に、CPUデータ108が書き込まれるように、このライト信号106が生成される。また、CPUデータ108は、16ビットごとにシフトレジスタ16にパラレル入力される。

本実施例では、864ビットのCPUデータ108が16ビットごとにシフトレジスタ16に書き込まれるように、それぞれ書き込みタイミングの異なる54種類のライト信号106が生成される。

シフトイネーブル信号116は、シフトレジスタ16のセレクタ76に入力していて、本実施例では、時刻t202でLowとなる。このセレクタ76では、Lowを示すシフトイネーブル信号116に応じて、フリップフロップ72への入力としてCPUデータ108が選択される。

また、フリップフロップ72には、所定の期間t200の間にライト信号106も入力する。このライト信号106は、16ビット分のレジスタBICSFT(n)ごとに異なる書き込みタイミングを有し、すなわち16個のフリップフロップ72ごとに書き込みタイミングが異なり、所定の綺期間t200の間に、SFT_WR1〜SFT_WR54の54種類のライト信号106が入力する。

本実施例では、まず、最初の段から16ビット分のレジスタBICSFT(864)〜BICSFT(849)の各フリップフロップに入力する１番目のライト信号SFT_WR1は、時刻t204でHighになり、ここでセレクタ76からのCPUデータがフリップフロップ72に書き込まれる。

また、その次の16ビット分のレジスタBICSFT(848)〜レジスタBICSFT(833)の各フリップフロップに入力する２番目のライト信号SFT_WR2は、時刻t206でHighになり、ここで同様にしてCPUデータが書き込まれる。

このようにしてシフトレジスタ16に入力する54種類のライト信号106は、順次Highとなり、最後に、レジスタBICSFT(16)〜レジスタBICSFT(1)に入力する54番目のライト信号SFT_WR54が、時刻t208でHighとなり、ここでCPUデータが書き込まれる。

たとえばクロック信号114が16KHzであるならば、その１周期は1/16KHz=62.5μsecであり、ライト信号106が１回の書き込みに100nsecを要しても、54種類のライト信号106は、5.4μsecを要するに過ぎず、クロック信号114の１周期の間でもCPUデータを書き込む時間は十分にある。

このようにして、CPUデータ108がシフトレジスタ16に書き込まれて、たとえば図５(A)に示すように、ブロック番号「２」のブロックがレジスタBICSFT(864)〜BICSFT(577)に、ブロック番号「１」のブロックがレジスタBICSFT(576)〜BICSFT(289)に、ブロック番号「３」のブロックがレジスタBICSFT(288)〜BICSFT(1)にそれぞれ書き込まれる。

このとき、各ブロックのBICは、シフトレジスタ16のレジスタBICSFT(592)〜BICSFT(577)、レジスタBICSFT(304)〜BICSFT(289)およびレジスタBICSFT(16)〜BICSFT(1)に格納されて、比較対象データ118、120および122が検出される位置、すなわちレジスタBICSFT(864)、レジスタBICSFT(576)およびレジスタBICSFT(288)には格納されない。

その後、シフトレジスタ16の各レジスタBICSFT(n)に書き込まれた各ビットデータは、クロック信号114に応じてシフトし、クロック信号114が16サイクル入力して16回シフトするまでライト信号106をHighにせずにCPUデータ108の書き込みを非動作にする。

シフトレジスタ16の各ビットデータがシフトすると、とくに最終段出力110が入力データ112として先頭段に入力してループするので、図５(B)に示すようにシフト移動する。

このように各ビットデータがシフトすると、レジスタBICSFT(864)、レジスタBICSFT(576)およびレジスタBICSFT(288)における１ビットのデータは、それぞれ比較対象データ118、120および122としてクロック信号114に応じてBIC比較回路18、20および22に入力し、それぞれシフトレジスタ16の16回シフトにより16ビットの連続したデータが得られて基準BICコード124と比較され、一致するか否かが判定される。

図５(B)に示すように３つのブロックからBICが得られると、比較回路18、20および22では同時にHighを示す比較結果128、130および132が得られる。さらに、比較回路18では、検出したBIC 134がBIC保持回路46およびフレーム変化検出部28に供給されてフレーム同期に用いられる。

また、ブロック同期回路24では、比較結果128、130および132がすべてHighを示すのでブロック同期が検出されて、Highを示すブロック同期信号136が生成され、「17」のカウンタ値138がブロックカウンタ26に設定される。

ブロックカウンタ26では、カウンタ値が「17」に設定された後もカウント動作が継続し、とくにこのブロック同期の後では、BIC比較回路18で得られる最新のビットデータ118の１ブロックにおけるビット番号とカウンタ値とが一致する。

本回路10では、このようにしてブロック同期を検出することができ、ここではブロック番号「３」のブロックについてブロック同期がとられたこととなる。ブロック同期のテストをする者は、ブロック同期信号136が１に変化したことと、ブロックカウンタ26のカウンタ値140が同期直後に17になったこととをモニタして、たとえばCPU 12が読み取ることによってブロック同期が正常に動作したことを知ることができる。

また、続けてテストしようとする場合には、CPUデータ108がシフトレジスタ16で16ビットシフトされた後、シフトイネーブル信号116がLowである期間にライト信号106を作用させてCPUデータ108の書き込みを動作可能にする。このとき、前回書き込んだ連続したブロックから１ブロックずらして連続したブロックをCPUデータ108として書き込むとよく、ブロック番号「３」のブロックがレジスタBICSFT(864)〜BICSFT(577)に、ブロック番号「２」のブロックがレジスタBICSFT(576)〜BICSFT(289)に、ブロック番号「４」のブロックがレジスタBICSFT(288)〜BICSFT(1)にそれぞれ書き込まれるようにする。

また、他の実施例として、本実施例の同期再生回路10は、CPU 12が本来あるべきブロックよりも短いビット長のダミーブロックでCPUデータ108を生成し、たとえば通常のBICとダミーデータとからなるダミーブロックを１ブロックとしてテスト用のCPUデータ108を生成する。また、この回路10は、所定の後方ビット数を定めて、図６に示すように、ブロックカウンタ26がBICのビット長を超えたビット番号を検出すると、本来のブロックのビット長から所定の後方ビット数を差し引いたカウンタ値304を当該カウンタ26に設定するように構成される。以下では、上記実施例と異なる点のみについて説明する。

この実施例において、CPU 12は、図７に示すように、16ビットのBICと16ビットのダミーデータとからなる32ビットのダミーブロックを１ブロックとするCPUデータ108を生成し、このデータ108のうち、１〜24ビットのデータには、通常通りに１〜24のビット番号を付して、とくに24〜32ビットのデータには、281〜288のビット番号を付して、25〜280ビットのデータを削除するように構成する。

ただし、このCPUデータ108は、図２に示すCPUデータ102と同様に、１フレーム当たり272個のブロックを有するもので、各ブロックのBICの配列の順番も同じであり、すなわちフレーム変化のBICの配列も同じである。ここでは、各ブロックBLK(m)は（mは1から272までの整数）は、1〜272のブロック番号が付される。

また、CPU 12は、ブロックカウンタ26に対して、通常動作かテスト動作かを示す制御信号306を供給し、たとえば通常動作の場合にはLowを示し、テスト動作の場合にはHighを示す制御信号306を生成する。

この実施例のブロックカウンタ26は、所定の後方ビット数を８として、カウンタ値が24になると当該カウンタ26に「281」のカウンタ値304を設定する。

このブロックカウンタ26は、たとえば、「24」カウンタ値検出回路を有して、この検出回路が「24」のカウンタ値を検出するとHighを示すキャリー信号308を出力し、また「281」カウンタ値設定回路を有して、この設定回路がHighを示すキャリー信号308に応じてブロックカウンタ26に「281」のカウンタ値304を設定するように構成してもよい。

また、「281」カウンタ値設定回路は、CPU 12から制御信号306を入力し、制御信号306が通常動作を示す場合、すなわちLowを示す場合には、キャリー信号308に拘らずカウンタ値設定を非動作にし、制御信号306がテスト動作を示す場合、すなわちHighを示す場合には、キャリー信号308に応じたカウンタ値設定を可能にする。

次に、本実施例における同期再生回路10のテスト動作時におけるフレーム同期までの動作例を説明する。

上記実施例のように288ビットのブロックを３つ格納できる864ビットのシフトレジスタ16では、この実施例の１ブロック当たり32ビットのCPUデータ108を、27ブロック格納することができる。このCPUデータ108のブロック間隔は、32ビットであり、すなわちBICの間隔も32ビットであるが、BIC比較回路18、20および22は、288ビット間隔でシフトレジスタ16からBICを検出するよう構成されている。

この実施例では、シフトレジスタ16における27ブロックを９ブロックずつ３つの領域に分けて、連続したブロックがそれぞれ各領域に格納されるようにCPUデータ108がシフトレジスタ16に書き込まれるとよい。

また、通常、BIC比較回路18に現行のビットデータが入力して、ここで検出されるBICがフレーム同期に用いられるので、連続したブロックのうち最新のブロック、すなわち最もブロック番号の大きいブロックのBICがBIC比較回路18で検出されるように、CPUデータ108が書き込まれるとよい。ここでは、この最新のブロックをフレーム同期対象ブロックと称する。

たとえば、CPUデータ108のうち、フレーム同期対象ブロックがレジスタBICSFT(32)〜BICSFT(1)に格納され、フレーム同期対象ブロックの２ブロック前のブロックがレジスタBICSFT(320)〜BICSFT(289)に格納され、フレーム同期対象ブロックの１ブロック前のブロックがレジスタBICSFT(608)〜BICSFT(577)に格納される。このように格納された各ビットデータがシフトレジスタ16で16ビットシフトされると、フレーム同期対象ブロック、１つ前のブロック、および２つ前のブロックのBICが、それぞれBIC比較回路18、20および22で検出される。

この実施例では、まず、シフトレジスタ16を分けた領域の一つに、フレーム同期対象ブロックBLK(1)から順に９ブロック格納され、次に、他の一つの領域に、２つ前のブロックBLK(271)から順に９ブロック格納され、さらに、残りの一つの領域に、１つ前のブロックBLK(272)から順に９ブロック格納される。これにより、シフトレジスタ16では、図８(A)に示すように、ブロックBLK(1)〜BLK(9)がレジスタBICSFT(1)〜BICSFT(288)に格納され、ブロックBLK(271)〜BLK(7)がレジスタBICSFT(289)〜BICSFT(576)に格納され、ブロックBLK(272)〜BLK(8)がレジスタBICSFT(577)〜BICSFT(864)に格納される。

このようにしてシフトレジスタ16に格納されたデータを16回シフトすると、図８(B)に示すように、フレーム同期対象ブロックBLK(1)のBICがレジスタBICSFT(864)〜BICSFT(849)に格納され、１つ前のブロックBLK(272)のBICがレジスタBICSFT(576)〜BICSFT(561)に格納され、２つ前のブロックBLK(271)のBICがレジスタBICSFT(288)〜BICSFT(273)に格納される。このとき、これらのBICを構成する各ビットデータは、レジスタBICSFT(864)、レジスタBICSFT(576)およびレジスタBICSFT(288)の位置で比較対象データ118、120および122としてBIC比較回路18、20および22に入力して、ここで比較対象データによる16ビット連続したデータと、基準BICコード124とが一致するかが比較される。

比較回路18、20および22では、上記実施例と同様にそれぞれの比較結果128、130および132が得られてブロック同期に用いられ、この実施例ではとくに、比較回路18において、検出されたBIC 134がBIC保持回路46およびフレーム変化検出部28に供給されてフレーム同期に用いられる。

ところで、シフトレジスタ16では、各レジスタのビットデータがさらに16回シフトされて、フレーム同期対象ブロックBLK(1)がレジスタBICSFT(864)〜BICSFT(833)に格納され、１つ前のブロックBLK(272)がレジスタBICSFT(576)〜BICSFT(545)に格納され、２つ前のブロックBLK(271)のBICがレジスタBICSFT(288)〜BICSFT(257)に格納される。すなわち、次のフレーム同期対象ブロックであるブロックBLK(2)がレジスタBICSFT(32)〜BICSFT(1)に格納され、その２つ前のブロックBLK(272)がレジスタBICSFT(320)〜BICSFT(289)に格納され、１つ前のブロックBLK(1)がレジスタBICSFT(608)〜BICSFT(577)に格納される。したがって、シフトレジスタ16の各ビットデータをさらに16回シフトすれば、次のフレーム同期対象ブロックBLK(2)、１つ前のブロックBLK(1)、および２つ前のブロックBLK(272)のBICが、それぞれBIC比較回路18、20および22で検出されて基準BICコード124と比較される。

このように、シフトレジスタ16の各ビットデータが32回シフトされれば１ブロックのBICが検出されるので、288回シフトすれば、ブロックBLK(1)〜BLK(9)のすべてのBICが検出でき、図８(C)に示すように、ブロックBLK(1)〜BLK(9)がレジスタBICSFT(577)〜BICSFT(864)に格納され、ブロックBLK(271)〜BLK(7)がレジスタBICSFT(1)〜BICSFT(288)に格納され、ブロックBLK(272)〜BLK(8)がレジスタBICSFT(289)〜BICSFT(576)に格納される。

次に、シフトレジスタ16では、図８(D)に示すように、９ブロック進めたフレーム同期対象ブロックBLK(10)〜BLK(18)がレジスタBICSFT(1)〜BICSFT(288)に格納され、その２つ前のブロックBLK(8)〜BLK(16)がレジスタBICSFT(289)〜BICSFT(576)に格納され、１つ前のブロックBLK(9)〜BLK(17)がレジスタBICSFT(577)〜BICSFT(864)に格納されて、同様にして288回シフトされて、フレーム同期対象ブロックBLK(10)〜BLK(18)のBICがBIC比較回路18で検出される。

このように、シフトレジスタ16において、フレーム同期対象ブロックを９ブロックずつ進めながら、CPUデータ108の格納と288回のシフト動作とを繰り返し、少なくとも31回繰り返せば、ブロックBLK(1)〜BLK(272)のすべてのBICが、BIC比較回路18で検出される。シフトレジスタ16にCPUデータ108を書き込む順番に応じて、各レジスタBICSFT(n)にいずれのブロックBLK(m)が書き込まれるかの関係を図９の表に示す。また、図９に示す状態から288ビットシフト後に、各レジスタBICSFT(n)にいずれのブロックBLK(m)が書き込まれるかの関係を図10の表に示す。

ところで、図８(D)に示すようにフレーム同期対象がブロックBLK(10)〜BLK(18)であるときに、シフトレジスタ16の各ビットデータが３ブロック分と16回、すなわち32*3+16=112回シフトされると、図８(E)に示すように格納される。このとき、レジスタBICSFT(864)にはブロックBLK(13)のBICが入力してBIC比較回路18で検出され、さらにこのBIC 134は、BIC保持回路46およびフレーム変化検出部28に供給される。

次に、シフトレジスタ16の各ビットデータが32回シフトされると、図８(F)に示すように格納される。このとき、レジスタBICSFT(864)にはブロックBLK(14)のBICが入力してBIC比較回路18で検出され、さらにこのBIC 134は、BIC保持回路46およびフレーム変化検出部28に供給される。

ここで、フレーム変化検出部28では、BIC比較回路18からブロックBLK(14)のBIC 134が入力するだけでなく、BIC保持回路46で前回書き込んだブロックBLK(13)のBIC 146も入力し、ブロックBLK(13)のBIC 146は「BIC1」で、ブロックBLK(14)のBIC 134は「BIC3」であるので、「BIC13」のフレーム変化パターン148が検出されてフレーム変化レジスタ30に書き込まれる。

また、フレーム変化「BIC13」の次のフレーム変化は、図７に示すように、フレーム変化「BIC42」であり、ブロックBLK(136)からブロックBLK(137)へと変化するときに検出できることがわかる。ブロックBLK(136)およびBLK(137)は、図９に示すように、16回目にシフトレジスタ16に書き込まれるブロックである。

これらのブロックBLK(136)およびBLK(137)を含むCPUデータ108がシフトレジスタ16に書き込まれると、各ビットデータが16回シフトされる間に、ブロックBLK(136)のBICがBIC比較回路18で検出されて、BIC保持回路46およびフレーム変化検出部28に供給される。次にこのレジスタ16では、各ビットデータが16回シフトされて１ブロック分のシフトが完了し、さらに16回シフトされる間にブロックBLK(137)のBICが比較回路18で検出されて、保持回路46および検出部28に供給される。

ここで、フレーム変化検出部28では、BIC比較回路18からブロックBLK(137)のBIC 134が入力し、またBIC保持回路46からブロックBLK(136)のBIC 146が入力して、ブロックBLK(136)のBIC 146は「BIC4」で、ブロックBLK(137)のBIC 134は「BIC2」であるので、「BIC42」のフレーム変化パターン148が検出されてフレーム変化レジスタ30に書き込まれる。

また、フレーム変化レジスタ30で保持されるフレーム変化パターン「BIC13」および「BIC42」は、フレーム同期回路32にて判定され、ここでは、たとえばフレーム保護段数が２の場合、２つのフレーム変化パターンが順番通りであるか否かが判定される。この同期回路32では、フレーム変化パターン「BIC13」および「BIC42」が連続しているので、フレーム同期したと判定してHighを示すフレーム同期信号152が出力される。また、同期回路32では、フレーム同期が検出されると、最新のブロック番号「137」がカウンタ値158としてフレームカウンタ34に設定される。

フレームカウンタ34では、ブロックカウンタ26からのキャリー信号142がカウントされてブロック番号が得られ、とくにこのフレーム同期の後では、カウンタ値と、BIC比較回路18で検出されるBICが付されたブロックの番号とが一致する。

また、この他にも、シフトレジスタ16に17回目に書き込まれるCPUデータ108には、「BIC2」および「BIC3」がそれぞれ付されたブロックBLK(149)およびBLK(150)が含まれるので、フレーム変化検出部28では「BIC23」のフレーム変化パターン148が検出され、シフトレジスタ16に31回目に書き込まれるCPUデータ108には、「BIC4」および「BIC1」がそれぞれ付されたブロックBLK(272)およびBLK(1)が含まれるので、フレーム変化検出部28では「BIC41」のフレーム変化パターン148が検出される。

本発明に係る同期再生回路の一実施例を示すブロック図である。 移動体FM多重放送システムで用いられるフレームデータの構成例を示す図である。 図１に示す実施例の同期再生回路におけるシフトレジスタの一部を示すブロック図である。 図１に示す実施例の同期再生回路における動作手順を説明するタイミングチャートである。 図１に示す実施例の同期再生回路におけるシフトレジスタに格納されたデータを概要的に示す図である。 本発明に係る同期再生回路の他の実施例におけるブロックカウンタを示すブロック図である。 図６に示す実施例の同期再生回路で用いられるフレームデータの構成例を示す図である。 図６に示す実施例の同期再生回路におけるシフトレジスタに格納されたデータを概要的に示す図である。 図６に示す実施例の同期再生回路のシフトレジスタにおいて、データの書き込み回数に対して、各レジスタ位置で格納されるブロック番号を示す表である。 図９に示す状態のシフトレジスタの各ビットデータを、288回シフトした後の状態を示す表である。

符号の説明

10 同期再生回路
12 CPU
14 スイッチ回路
16 シフトレジスタ
18、20、22 BIC比較回路
24 ブロック同期回路
26 ブロックカウンタ
28 フレーム変化検出部
30 フレーム変化レジスタ
32 フレーム同期回路
34 フレームカウンタ
36 アドレス発生回路
38 受信データメモリ

Claims (10)

1. １フレームが複数のブロックで構成され、各ブロックにブロック識別コード（Block Identity code: BIC）が付されて、移動体FM多重放送システムで用いられるデータを受信する受信機の同期再生回路において、該回路は、
   複数の段を有して構成されて、各段に記憶されたデータをクロック信号に応じてシフトする記憶手段と、
   該記憶手段における前記記憶データのうち、所定の段に記憶された比較対象データを得て、基準BICコードと比較してBICを検出するBIC比較手段と、
   該BIC比較手段で検出されたBICに基づいてブロック同期を検出するブロック同期手段と、
   前記BIC比較手段で検出されたBICに基づいてフレーム同期を検出するフレーム同期手段と、
   前記記憶手段の先頭の段へ入力するデータとして、受信データと前記記憶手段の最終段の出力とを切り替えるスイッチ手段と、
   通常動作の場合には前記受信データを前記入力データとし、テスト動作の場合にはシフトされた前記最終段出力を前記入力データとするように指示する制御信号を生成して前記スイッチ手段に供給する制御手段とを含み、
   該制御手段は、テスト動作の場合には前記記憶手段にテストデータを書き込むことを特徴とする同期再生回路。
2. 請求項１に記載の同期再生回路において、前記制御手段は、前記テスト動作の場合、前記テストデータを前記記憶手段にパラレル入力して書き込むことを特徴とする同期再生回路。
3. 請求項２に記載の同期再生回路において、前記制御手段は、前記テスト動作の場合、前記テストデータを16ビット単位で前記記憶手段に書き込むようにライト信号を生成して前記記憶手段に供給し、１回のテスト動作で用いられる前記テストデータを前記クロック信号の１周期の間に書き込むことを特徴とする同期再生回路。
4. 請求項１に記載の同期再生回路において、前記BIC比較手段は、前記比較対象データと前記基準BICコードとの比較において両者の不一致ビット数が誤りビット許容数以内であれば一致するとみなし、
   該回路は、前記誤りビット許容数を設定可能とすることを特徴とする同期再生回路。
5. 請求項１に記載の同期再生回路において、該回路は、前記BIC比較手段で検出されたBICを、少なくとも次のBICが検出されるまで保持する保持手段と、
   前記保持手段で保持されている前回BICから、前記BIC比較手段で検出された検出BICへの変化がフレーム変化であるか否かを判定して、フレーム変化である場合にBICの変化パターンを記録するフレーム変化検出手段とを含み、
   前記フレーム同期手段は、フレーム保護段数に応じた数だけ、前記変化パターンを順に検出した場合にフレーム同期したと判定し、
   該回路は、前記フレーム変化を示す変化パターンを設定可能とすることを特徴とする同期再生回路。
6. 請求項１に記載の同期再生回路において、該回路は、ブロック同期後方保護段数に応じた数の前記BIC比較手段を有し、
   前記記憶手段は、少なくとも前記保護段数のブロック数分のデータを記憶する容量を有し、
   前記ブロック同期手段は、前記保護段数だけ連続したブロックのBICを検出するとブロック同期したと判定することを特徴とする同期再生回路。
7. 請求項６に記載の同期再生回路において、前記制御手段は、前記テスト動作の場合、本来のブロックと同様に構成されて先頭にBICを付した前記テストデータを前記記憶手段に書き込むことを特徴とする同期再生回路。
8. 請求項７に記載の同期再生回路において、該回路は、前記テスト動作の場合、
   前記制御手段が、前記テストデータとして、前記ブロック同期保護段数の連続したブロックを前記記憶手段に書き込み、
   前記記憶手段が、前記BICのビット長分だけ前記記憶データをシフトして前記BIC比較手段にBICを検出させ、
   これらの前記制御手段の書き込みおよび前記記憶手段のシフトを繰り返し、このとき前記制御手段が前回書き込んだ連続したブロックから１ブロックずらして連続したブロックを前記記憶手段に書き込むことを特徴とする同期再生回路。
9. 請求項６に記載の同期再生回路において、該回路は、クロック信号に応じて１ブロックにおけるビット番号をカウントし、そのビット番号が１ブロックの本来のビット長に達するとカウンタ値をリセットするブロックカウンタを含み、
   前記制御手段は、前記テスト動作の場合、所定のビット長のBICとダミーデータとからなるダミーブロックを１ブロックとして構成して前記テストデータを前記記憶手段に書き込み、
   前記ブロックカウンタは、前記ブロック同期手段がブロック同期を検出すると、前記BICのビット長の次のビット番号をカウンタ値に設定し、とくにテスト動作の場合には、所定の後方ビット数を定めて、前記BICのビット長を超えたビット番号を検出すると、本来の１ブロックのビット長から前記所定の後方ビット数を差し引いたカウンタ値を設定することを特徴とする同期再生回路。
10. 請求項９に記載の同期再生回路において、該回路は、前記テスト動作の場合、
    前記記憶手段を前記ブロック同期保護段数の記憶領域に分けて、該記憶領域が所定の格納ブロック数分のダミーブロックを格納できる容量を有し、
    前記制御手段が、前記テストデータとして、前記保護段数の連続したブロックをそれぞれ前記各記憶領域に書き込み、
    ここで、前記記憶領域では、記憶したブロックの次に検出対象となるブロックを順次書き込んで、合わせて前記格納ブロック数分のブロックを書き込み、
    前記記憶手段が、前記BICのビット長分だけ前記記憶データをシフトして前記BIC比較手段にBICを検出させ、さらに前記ダミーデータのビット長分だけ前記記憶データをシフトし、これらのシフトを繰り返して、書き込まれたすべてのブロックについて前記BIC比較手段にBICを検出させ、
    これらの前記制御手段の書き込みおよび前記記憶手段のシフトを繰り返し、このとき前記制御手段が前回書き込んだ連続したブロックから前記格納ブロック数分ずらして連続したブロックをそれぞれ前記各記憶領域に書き込むことを特徴とする同期再生回路。

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