JP4879052B2

JP4879052B2 - Ａ／ｄコンバータ

Info

Publication number: JP4879052B2
Application number: JP2007068639A
Authority: JP
Inventors: 秀明村上
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-03-16
Filing date: 2007-03-16
Publication date: 2012-02-15
Anticipated expiration: 2027-03-16
Also published as: JP2008235998A

Description

本発明は、無線通信機器等に使用される並列比較型Ａ／Ｄコンバータに関するものである。

図８は、従来の並列比較型Ａ／Ｄコンバータの回路構成例を示した図である（例えば、特許文献１参照。）。
図８において、Ａ／Ｄコンバータ１００は、Ａ／Ｄ変換を行うために使用する各基準電圧を生成するためのラダー抵抗回路１０１と、各コンパレータ１０２と、各コンパレータ１０２のそれぞれの出力信号を所定の方法でデジタル値に変換するエンコーダ１０３とを備えている。
ここでＡ／Ｄコンバータ１００がＮビットの分解能を有する場合、ラダー抵抗回路１０１は２^Ｎ個の抵抗で構成され、この場合２^Ｎ−１個のコンパレータ１０２を有している。ラダー抵抗回路１０１によって発生した各基準電圧は対応するコンパレータ１０２の一方の入力端にそれぞれ入力され、該各コンパレータ１０２の他方の入力端には被変換用アナログ電圧がそれぞれ入力されている。

図９は、コンパレータ１０２の回路例を示した図であり、該コンパレータ１０２は、各入力電圧の差分を増幅して出力する構成をなしている。また、コンパレータ１０２の構成には、外部からのクロックによって入力電圧をトリガする方式もあり、チョッパー型比較器と呼ばれる形式もあるが基本的に入力信号の差分を増幅することにおいて同様であることからその説明を省略する。各コンパレータ１０２は、アナログ入力電圧と基準電圧群との電圧比較を行っているため、各コンパレータ１０２の出力信号は、アナログ入力電圧と対応する基準電圧との電圧差が逆転するところを境にしてハイレベル又はローレベルになる。

エンコーダ１０３は、前記境となるレベルを検出してデジタル値に変換する。コンパレータ１０２にクロックによる入力のトリガ機能がない場合はエンコーダ１０３でその機能を補完する。このような並列比較型と呼ばれるＡ／Ｄコンバータは、前記クロックによってすべてのコンパレータを同時に作動させ、各コンパレータの比較結果をエンコーダ１０３に伝えてデジタル値に変換するためフラッシュ型Ａ／Ｄコンバータとも呼ばれ、アナログ信号を高速にデジタル値に変換することが可能な回路である。

図１０は、並列比較型のＡ／Ｄコンバータの他の例を示した図である（例えば、非特許文献１参照。）。
図１０では、入力信号を正負の１対の差動信号にしたものであり、各増幅器１１２と対応するコンパレータ１１４との間にそれぞれトラックホールド回路１１３を設けている。各トラックホールド回路１１３は対抗する増幅器１１２の出力信号を一時的に保存する回路であり、トリガ回路と同様の機能を有している。
図１１は、図１０の増幅器１１２の回路例を示した図である。
図１１において、入力信号の差動化に伴い基準電圧も差動化され、増幅器１１２は、入力信号Ｖｉｎ＋と基準電圧Ｖｒ＋との差電圧、入力信号Ｖｉｎ−と基準電圧Ｖｒ−との差電圧をそれぞれ増幅して差動信号として対応する出力端ＯＵＴ＋，ＯＵＴ−から出力する。

図１２は、図１０のトラックホールド回路１１３の回路構成例を示した図であり、トラックホールド回路１１３は、スイッチと容量からなり、該スイッチがオフした瞬間の電圧を容量に蓄えて次段の回路に出力する。
図１３は、図１０のコンパレータ１１４の回路を示した図である。
なお、各トラックホールド回路１１３と対応する各コンパレータ１１４との間に増幅回路が必要である場合は、例えば図１４のような回路構成の増幅器を使用する。また、図９及び図１１〜図１４において、入力端ＩＮ＋，ＩＮ−及び出力端ＯＵＴ＋，ＯＵＴ−は、それぞれの回路の差動信号に対する入力端と出力端としての符号を示しており、各回路の入力端と出力端が同じであるということを示しているものではない。

なお、この他に、従来の並列比較型Ａ／Ｄコンバータとして、アナログレベル比較器の出力の変化点を判定する回路網を従来の１段から２段に増やすことにより、比較器の出力信号がメタステーブル状態になったときにも誤った結果を出力して変換精度を落とすことがないようにしたものがあった（例えば、特許文献２参照）。
特許第３１０２８２０号公報特開平９−２６１０５８号公報 ’Ａ６ｂ１．１Ｇｓａｍｐｌｅ／ｓＣＭＯＳＡ／Ｄｃｏｎｖｅｒｔｅｒ’Ｇ．Ｇｅｅｌｅｎ，ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，Ｓｅｓｓｉｏｎ８．２，Ｆｅｂ２００１

このようなＡ／Ｄコンバータでは、変換ビット数が増えるにつれて回路規模が増大し、消費電流もそれに伴って増大するという問題があった。また、変換速度の増加に伴って回路の動作速度も上がるため、同様に消費電流が増大するという問題があった。このように消費電流が増大すると、各内部回路の電源電圧及び接地電圧が回路の配線抵抗によって変動し、該変動がノイズになってＡ／Ｄコンバータの変換精度を劣化させていた。具体的には、図８の例では、電源電圧及び接地電圧が変動することによって、見かけ上、入力電圧が変化したことになり、出力信号に誤差が生じることになる。このようなノイズは、各コンパレータ１０２ごとに差があり、また変化する割合も高速であるため、従来の構成ではノイズを除去することができなかった。

このようなノイズの影響を極力受けないようにするために、図１０のような入力信号を差動化する構成が考案されていた。このような方式では、入力信号の電圧差のみが増幅されて次段に伝えられており、通常前記のようなノイズは各コンパレータの電源電圧及び接地電圧にそれぞれ一様に乗ってくることから、入力電圧の差分だけをとる場合には影響を受けなかった。しかし、差動信号を扱っている範囲内では効果があるものの差動信号でなくなった時点で影響を受けることになり、精度の劣化が生じていた。

本発明は、このような問題を解決するためになされたものであり、電源電圧や接地電圧の変動によって生じるノイズの影響を受けることなく、変換精度の高精度化を図ることができるＡ／Ｄコンバータを得ることを目的とする。

この発明に係るＡ／Ｄコンバータは、アナログ信号からなる１対の差動入力信号をＡ／Ｄ変換して所定のビット数の出力信号を生成して出力する並列比較型のＡ／Ｄコンバータにおいて、
差動化された１対の基準電圧から複数の差動基準電圧を生成して出力する基準電圧生成回路部と、
前記差動入力信号と対応する１対の前記差動基準電圧との差分をそれぞれ増幅して出力する各増幅器からなる増幅回路部と、
前記各増幅器から出力された差動信号の各電圧を対応してそれぞれ保持する各トラックホールド回路からなるトラックホールド回路部と、
該各トラックホールド回路で保持された１対の電圧の電圧比較を対応して行い、該比較結果を示す差動信号を生成して出力する各コンパレータからなる比較回路部と、
該各コンパレータから入力された各差動信号を所定の方法でエンコードして前記所定のビット数の出力信号を生成して出力するエンコード部と、
を備えるものである。

具体的には、前記エンコード部は、該各コンパレータから入力された各差動信号を所定の方法でエンコードして前記所定のビット数の差動出力信号を生成して出力するようにした。

また、前記エンコード部は、前記所定のビット数の出力信号を電流出力形式で生成するようにした。

また、前記増幅回路部の各増幅器は、前記差動入力信号と対応する１対の前記差動基準電圧との差分をそれぞれ電源電圧近傍まで増幅して出力するようにした。

また、前記増幅回路部の各増幅器及び前記比較回路部の各コンパレータは、制御電極が入力端をなす各入力トランジスタがそれぞれ同一導電型であるようにした。

具体的には、前記各トラックホールド回路は、
入力された差動信号の各電圧を対応して保持するための１対の各コンデンサと、
入力された差動信号の各電圧を、外部から入力された制御信号に応じて対応する前記各コンデンサに出力する１対のスイッチ回路と、
を備え、
前記各スイッチ回路は、
両端が短絡され、制御電極に前記制御信号の信号レベルを反転させた反転制御信号がそれぞれ入力された同一導電型の２つのダミートランジスタと、
該各ダミートランジスタの間に接続されるように該各ダミートランジスタと直列に接続され、制御電極に入力された前記制御信号に応じてスイッチングを行う、前記各ダミートランジスタと同一導電型のスイッチングトランジスタと、
でそれぞれ構成されるようにした。

また具体的には、前記各増幅器は、
１対の入力トランジスタからなる第１の差動対と、
該第１の差動対に所定の定電流を供給する第１の定電流源と、
１対の入力トランジスタからなる第２の差動対と、
該第２の差動対に所定の定電流を供給する第２の定電流源と、
前記第１及び第２の各差動対の負荷をなす負荷回路と、
をそれぞれ備え、
前記第１の差動対は、前記差動入力信号の一方の入力信号と、前記差動入力信号の他方の入力信号に対応する差動基準電圧の一方の基準電圧が対応してそれぞれ入力され、前記第２の差動対は、前記差動入力信号の他方の入力信号と、前記差動入力信号の一方の入力信号に対応する差動基準電圧の他方の基準電圧が対応してそれぞれ入力されるようにした。

また、前記各増幅器は、
１対の入力トランジスタからなる第１の差動対と、
該第１の差動対に所定の定電流を供給する第１の定電流源と、
１対の入力トランジスタからなる第２の差動対と、
該第２の差動対に所定の定電流を供給する第２の定電流源と、
前記第１及び第２の各差動対の負荷をなす負荷回路と、
をそれぞれ備え、
前記第１の差動対は、前記差動入力信号をなす各入力信号が対応してそれぞれ入力され、前記第２の差動対は、前記差動基準電圧をなす各基準電圧が対応してそれぞれ入力されるようにしてもよい。

本発明のＡ／Ｄコンバータによれば、前記増幅回路部の各増幅器、前記トラックホールド回路部の各トラックホールド回路、前記比較回路部の各コンパレータ及びエンコード部が、すべて差動信号の形式で信号処理を行うようにしたことから、変換周波数の増大や回路規模の増加による消費電流の増加に伴って生じる電源やグランドノイズの影響を低減させることができ、電源電圧や接地電圧の変動によって生じるノイズの影響を受けることなく、変換精度の高精度化を図ることができる。

また、エンコード部の出力信号を単相形式にすることにより、Ａ／Ｄコンバータを大規模回路内部に混載する際に他の論理回路とのインタフェースを従来と同じようにすることができ、汎用性を高めることができる。
また、エンコード部の出力信号を電流出力形式にしたことから、接続する外部回路との距離が長い場合にもノイズの影響を受けにくくすることができると共に、差動信号として伝達するため他回路へのノイズの拡散を防止することができる。

また、各増幅器は、前記差動入力信号と対応する１対の前記差動基準電圧との差分をそれぞれ電源電圧近傍まで増幅するようにしたことから、電源側ノイズとグランド側ノイズが混在しにくくすることができ、Ａ／Ｄコンバータ全体としてのノイズの影響を小さくすることができる。
また、各トラックホールド回路のスイッチ回路を同一導電型のトランジスタで構成したことから、回路規模を小さくすることができる。また、各トラックホールド回路のコンデンサの動作電圧レベルをトランジスタのスレッシュホールド電圧を超える範囲にすることができ、該コンデンサを通常のトランジスタで代用することができ回路面積を縮小させることができる。

また、各増幅器及び各コンパレータは、制御電極が入力端をなす各入力トランジスタがそれぞれ同一導電型であるようにしたことから、トランジスタ特性のばらつきの影響を受けにくくすることができる。
また、各ダミートランジスタの間にスイッチングトランジスタを接続するようにしたことから、電荷を保持するコンデンサへのフィードスルーだけでなく前段回路へのキックバックも防止することができ、Ａ／Ｄコンバータの特性を向上させることができる。

また、各増幅器において、第１の差動対は、前記差動入力信号をなす各入力信号が対応してそれぞれ入力され、前記第２の差動対は、前記差動基準電圧をなす各基準電圧が対応してそれぞれ入力されるようにしたことから、アナログ入力信号と基準電圧に別々に重畳したコモンノイズの影響を受けにくくすることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるＡ／Ｄコンバータの構成例を示した図である。
図１において、Ａ／Ｄコンバータ１は、ｍ＋１（ｍは０を含む正の整数）ビットの分解能を有しており、１対の差動入力信号Ｖｉｎ＋，Ｖｉｎ−をＡ／Ｄ変換して差動出力信号を生成し出力する並列比較型Ａ／Ｄコンバータである。

Ａ／Ｄコンバータ１は、Ａ／Ｄ変換を行うために使用する各基準電圧を生成するための抵抗ＲＡ１〜ＲＡｎ（ｎは正の整数）及びＲＢ１〜ＲＢｎからなるラダー抵抗回路部２と、増幅器ＡＭＰ１〜ＡＭＰｎからなる増幅回路部３と、対応する増幅器ＡＭＰ１〜ＡＭＰｎの出力信号を一時的に保存するトラックホールド回路ＴＨ１〜ＴＨｎからなるトラックホールド回路部４と、コンパレータＣＭＰ１〜ＣＭＰｎからなる比較回路部５と、コンパレータＣＭＰ１〜ＣＭＰｎの各出力信号から前記差動出力信号を生成して出力するエンコーダ６とを備えている。なお、ラダー抵抗回路部２は基準電圧生成回路部を、エンコーダ６はエンコード部をそれぞれなす。

Ａ／Ｄコンバータ１には、正負の１対の差動化された所定の基準電圧ＲＥＦ＋，ＲＥＦ−が入力されており、基準電圧ＲＥＦ＋と基準電圧ＲＥＦ−との間には抵抗ＲＡ１〜ＲＡｎが直列に接続され、基準電圧ＲＥＦ−と基準電圧ＲＥＦ＋との間には抵抗ＲＢ１〜ＲＢｎが直列に接続されている。増幅器ＡＭＰ１〜ＡＭＰｎには、それぞれ差動入力信号Ｖｉｎ＋及びＶｉｎ−が入力されており、増幅器ＡＭＰｋ（ｋ＝１〜ｎ−１）には、抵抗ＲＡｋと抵抗ＲＡｋ＋１との接続部の電圧Ｖｒｋ＋と抵抗ＲＢｋと抵抗ＲＢｋ＋１との接続部の電圧Ｖｒｋ−がそれぞれ入力され、増幅器ＡＭＰｎには、基準電圧ＲＥＦ＋及びＲＥＦ−がそれぞれ入力されている。増幅器ＡＭＰ１〜ＡＭＰｎの各出力端は、トラックホールド回路ＴＨ１〜ＴＨｎの対応する入力端にそれぞれ接続され、トラックホールド回路ＴＨ１〜ＴＨｎの各出力端は、コンパレータＣＭＰ１〜ＣＭＰｎの対応する入力端にそれぞれ接続され、更にコンパレータＣＭＰ１〜ＣＭＰｎの各出力端はそれぞれエンコーダ６に接続されている。

図２は、図１の増幅器ＡＭＰ１〜ＡＭＰｎの回路例を示した図であり、増幅器ＡＭＰ１〜ＡＭＰｎは同じ回路であることから、図２では任意の増幅器ＡＭＰｋを例にして示している。
図２において、増幅器ＡＭＰｋは、外部より入力される差動入力信号Ｖｉｎ＋，Ｖｉｎ−と差動化基準電圧Ｖｒｋ＋，Ｖｒｋ−との差分を増幅して電源電圧Ｖｄｄに近い範囲の電圧にして出するものであり、ＮＭＯＳトランジスタＭ１〜Ｍ４、抵抗Ｒ１，Ｒ２及び定電流源１１，１２で構成されている。なお、ＮＭＯＳトランジスタＭ１及びＭ２は第１の差動対を、ＮＭＯＳトランジスタＭ３及びＭ４は第２の差動対を、定電流源１１は第１の定電流源を、定電流源１２は第２の定電流源を、抵抗Ｒ１及びＲ２は負荷回路をそれぞれなす。

ＮＭＯＳトランジスタＭ１のゲートには入力信号Ｖｉｎ−が、ＮＭＯＳトランジスタＭ２のゲートには電圧Ｖｒｋ＋がそれぞれ入力されている。ＮＭＯＳトランジスタＭ１及びＭ２の各ソースは接続され、該接続部と接地電圧との間には定電流源１１が接続されている。ＮＭＯＳトランジスタＭ１のドレインは抵抗Ｒ１を介して電源電圧Ｖｄｄに接続され、ＮＭＯＳトランジスタＭ２のドレインは抵抗Ｒ２を介して電源電圧Ｖｄｄに接続されている。ＮＭＯＳトランジスタＭ３のゲートには電圧Ｖｒｋ−が、ＮＭＯＳトランジスタＭ４のゲートには入力信号Ｖｉｎ＋がそれぞれ入力されている。

また、ＮＭＯＳトランジスタＭ３及びＭ４の各ソースは接続され、該接続部と接地電圧との間には定電流源１２が接続されている。ＮＭＯＳトランジスタＭ３のドレインは抵抗Ｒ１を介して電源電圧Ｖｄｄに接続され、ＮＭＯＳトランジスタＭ４のドレインは抵抗Ｒ２を介して電源電圧Ｖｄｄに接続されている。ＮＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ３のドレインと抵抗Ｒ１との接続部から信号Ｖａｋ＋が、ＮＭＯＳトランジスタＭ２のドレインとＮＭＯＳトランジスタＭ４のドレインと抵抗Ｒ２との接続部から信号Ｖａｋ−がそれぞれ出力され、信号Ｖａｋ＋と信号Ｖａｋ−は差動信号をなしている。

ＮＭＯＳトランジスタＭ１及びＭ２は差動対をなしており、定電流源１１は該差動対に所定のバイアス電流を供給し、抵抗Ｒ１及びＲ２は該差動対の負荷をなしている。また、ＮＭＯＳトランジスタＭ３及びＭ４は差動対をなしており、定電流源１２は該差動対に所定のバイアス電流を供給し、抵抗Ｒ１及びＲ２は該差動対の負荷をなしている。増幅器ＡＭＰｋは、入力信号Ｖｉｎ＋と電圧Ｖｒｋ＋との差電圧、入力信号Ｖｉｎ−と電圧Ｖｒｋ−との差電圧をそれぞれ増幅して差動信号Ｖａｋ＋，Ｖａｋ−として出力する。なお、図３で示すように、ＮＭＯＳトランジスタＭ２のゲートに入力信号Ｖｉｎ＋を、ＮＭＯＳトランジスタＭ４のゲートに電圧Ｖｒｋ＋をそれぞれ入力するようにしてもよい。このように、図２及び図３で示した増幅器ＡＭＰｋは、従来例の図１１ではあった出力段のソースフォロア回路を削除して出力レベルを電源電圧側にシフトさせると共に、Ｐチャネル型トランジスタを使用しないようにして、製造ばらつきによる誤差を低減させることができる。

図４は、図１のトラックホールド回路ＴＨ１〜ＴＨｎの回路例を示した図であり、トラックホールド回路ＴＨ１〜ＴＨｎは同じ回路であることから、図４では任意のトラックホールド回路ＴＨｋを例にして示している。
図４において、トラックホールド回路ＴＨｋは、増幅器ＡＭＰｋから出力された差動信号Ｖａｋ＋，Ｖａｋ−を受けてその電圧範囲のまま保持し次段のコンパレータＣＭＰｋに出力するものであり、ＰＭＯＳトランジスタＭ１１〜Ｍ１６及びコンデンサＣ１１，Ｃ１２で構成されている。なお、ＰＭＯＳトランジスタＭ１１〜Ｍ１３が１つのスイッチ回路をなすと共にＰＭＯＳトランジスタＭ１４〜Ｍ１６が１つのスイッチ回路をなす。また、ＰＭＯＳトランジスタＭ１１，Ｍ１３，Ｍ１４，Ｍ１６はそれぞれダミートランジスタをなし、ＰＭＯＳトランジスタＭ１２，Ｍ１５はそれぞれスイッチングトランジスタをなす。

増幅器ＡＭＰｋの出力信号Ｖａｋ＋が入力される入力端１１＋と出力端１２＋との間にはＰＭＯＳトランジスタＭ１１〜Ｍ１３が直列に接続され、出力端１２＋と接地電圧との間にはコンデンサＣ１１が接続されている。また、増幅器ＡＭＰｋの出力信号Ｖａｋ−が入力される入力端１１−と出力端１２−との間にはＰＭＯＳトランジスタＭ１４〜Ｍ１６が直列に接続され、出力端１２−と接地電圧との間にはコンデンサＣ１２が接続されている。

ＰＭＯＳトランジスタＭ１１，Ｍ１３，Ｍ１４，Ｍ１６は、それぞれドレインとソースが接続されてダミースイッチをなしている。ＰＭＯＳトランジスタＭ１１，Ｍ１３，Ｍ１４，Ｍ１６の各ゲートには制御信号ｃｋがそれぞれ入力され、ＰＭＯＳトランジスタＭ１２及びＭ１４の各ゲートには制御信号ｃｋの信号レベルを反転させた制御信号ｃｋｂがそれぞれ入力されている。
制御信号ｃｋｂがローレベルのときに、信号Ｖａｋ＋の電圧がコンデンサＣ１１に保持されると共に信号Ｖａｋ−の電圧がコンデンサＣ１２に保持される。この際、ＰＭＯＳトランジスタＭ１１〜Ｍ１３は１つのスイッチを構成し、同様にＰＭＯＳトランジスタＭ１４〜Ｍ１６は１つのスイッチを構成しており、各スイッチはそれぞれＰＭＯＳトランジスタのみで構成されている。

従来は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを使用した相補型スイッチを使用しており、このような相補型スイッチは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを制御する２種類の制御信号に時間差があると誤差につながることから精密なタイミング制御を行う必要があった。これに対して、図４のように各スイッチをＰＭＯＳトランジスタのみで構成することにより、従来のような精密なタイミング制御を行う必要がなくなる。
また、従来のスイッチでは、出力端側のみにダミースイッチが設けられていたため、スイッチがオフする際に、ゲートとドレイン間に蓄えられていた電荷が入力端側の回路に影響を与えるキックバック現象が発生していた。これに対して、図４では、入力端側と出力端側にそれぞれダミースイッチを設けたことから、負荷容量側へのチャージスルーだけでなく入力端側へのキックバックも抑えることができる。

次に、図５は、図１のコンパレータＣＭＰ１〜ＣＭＰｎの回路例を示した図であり、コンパレータＣＭＰ１〜ＣＭＰｎは同じ回路であることから、図５では任意のコンパレータＣＭＰｋを例にして示している。
図５において、コンパレータＣＭＰｋは、トラックホールド回路ＴＨｋから入力された信号Ｖｂｋ＋，Ｖｂｋ−の差分を比較し差動信号Ｖｃｋ＋，Ｖｃｋ−として出力するものであり、ＮＭＯＳトランジスタＭ２１〜Ｍ２８及びＰＭＯＳトランジスタＭ２９〜Ｍ３４で構成されている。

差動対をなすＮＭＯＳトランジスタＭ２１及びＭ２２の各ソースは接続され、該接続部と接地電圧との間にＮＭＯＳトランジスタＭ２３が接続されている。ＮＭＯＳトランジスタＭ２１のゲートにはトラックホールド回路ＴＨｋの出力信号Ｖｂｋ＋が入力され、ＮＭＯＳトランジスタＭ２２のゲートにはトラックホールド回路ＴＨｋの出力信号Ｖｂｋ−が入力されている。ＮＭＯＳトランジスタＭ２３のゲートには所定のバイアス電圧Ｖｂ２が入力されており、ＮＭＯＳトランジスタＭ２３は定電流源をなしている。

電源電圧ＶｄｄとＮＭＯＳトランジスタＭ２１のドレインとの間にはＰＭＯＳトランジスタＭ２９が接続され、電源電圧ＶｄｄとＮＭＯＳトランジスタＭ２２のドレインとの間にはＰＭＯＳトランジスタＭ３１が接続されている。ＰＭＯＳトランジスタＭ２９及びＭ３１の各ゲートには所定のバイアス電圧Ｖｂ１がそれぞれ入力されており、ＰＭＯＳトランジスタＭ２９及びＭ３１はそれぞれ定電流源をなしている。また、ＮＭＯＳトランジスタＭ２４及びＭ２５の各ソースは接続されて接地電圧に接続され、ＮＭＯＳトランジスタＭ２４のゲートはＮＭＯＳトランジスタＭ２５のドレインに、ＮＭＯＳトランジスタＭ２５のゲートはＮＭＯＳトランジスタＭ２４のドレインにそれぞれ接続されている。

ＰＭＯＳトランジスタＭ２９のドレインとＮＭＯＳトランジスタＭ２４のドレインとの間にはＰＭＯＳトランジスタＭ３０が接続され、ＰＭＯＳトランジスタＭ３１のドレインとＮＭＯＳトランジスタＭ２５のドレインとの間にはＰＭＯＳトランジスタＭ３２が接続されている。ＰＭＯＳトランジスタＭ３０及びＭ３２の各ゲートにはバイアス電圧Ｖｂ２がそれぞれ入力されている。また、ＮＭＯＳトランジスタＭ２４及びＭ２５の各ドレインとの間には、ＮＭＯＳトランジスタＭ２８が接続されており、ＮＭＯＳトランジスタＭ２８のゲートには制御信号ｃｋが入力されている。

電源電圧Ｖｄｄと接地電圧との間には、ＰＭＯＳトランジスタＭ３３とＮＭＯＳトランジスタＭ２６が直列に接続されると共にＰＭＯＳトランジスタＭ３４とＮＭＯＳトランジスタＭ２７が直列に接続され、ＮＭＯＳトランジスタＭ２６のゲートがＮＭＯＳトランジスタＭ２５のドレインに、ＮＭＯＳトランジスタＭ２７のゲートがＮＭＯＳトランジスタＭ２４のドレインにそれぞれ接続されている。ＰＭＯＳトランジスタＭ３３とＮＭＯＳトランジスタＭ２６の接続部から出力信号Ｖｃｋ＋が出力され、ＰＭＯＳトランジスタＭ３４とＮＭＯＳトランジスタＭ２７の接続部から出力信号Ｖｃｋ−が出力される。

図５のコンパレータＣＭＰｋでは、入力信号Ｖｂｋ＋及びＶｂｋ−をＮＭＯＳトランジスタＭ２１及びＭ２２で受け、ＰＭＯＳトランジスタＭ２９〜Ｍ３２で構成されたフォールデッドカスコード回路で折り返される正帰還の負荷回路と、比較制御用のスイッチをなすＰＭＯＳトランジスタＭ２８を有している。また、ＰＭＯＳトランジスタＭ３３，Ｍ３４及びＮＭＯＳトランジスタＭ２６，Ｍ２７で構成された出力段では、前段からの入力信号を正帰還の負荷で出力する回路形式になっている。

エンコーダ６は、各コンパレータＣＭＰ１〜ＣＭＰｎから入力された各差動信号の変化点を検出し、所定の方法でエンコードして差動のデジタル値に変換して、１対の各出力端子Ｄ０＋，Ｄ０−〜Ｄｍ＋（ｍは正の整数），Ｄｍ−に出力する。
図６は、図１のエンコーダ６内の出力回路ＯＵＴ０〜ＯＵＴｍの回路例を示した図であり、該各出力回路ＯＵＴ０〜ＯＵＴｍは同じ回路であることから、図６では任意の出力端子Ｄｊ＋（ｊ＝０〜ｍ），Ｄｊ−に接続された出力回路ＯＵＴｊを例にして示している。

出力回路ＯＵＴｊは、差動対をなすＮＭＯＳトランジスタＭ４１，Ｍ４２及び定電流源４１で構成されており、ＮＭＯＳトランジスタＭ４１及びＭ４２の各ソースは接続され、該接続部と接地電圧との間に定電流源４１が接続されている。ＮＭＯＳトランジスタＭ４１のドレインは出力端子Ｄｊ＋に、ＮＭＯＳトランジスタＭ４２のドレインは出力端子Ｄｊ−にそれぞれ接続されている。出力回路ＯＵＴｊは、電圧出力ではなく電流を出力する形式であり、受ける側の外部回路では該電流を通常の論理回路で受けられる電圧に変換する電流‐電圧変換回路を付加する必要がある。

図６では、前記電流‐電圧変換回路は、カレントミラー回路を形成するＰＭＯＳトランジスタＭ４５及びＭ４６で構成されており、ＰＭＯＳトランジスタＭ４５及びＭ４６において、各ソースは接続されて該接続部が電源電圧Ｖｄｄに接続され、各ゲートは接続されて該接続部がＰＭＯＳトランジスタＭ４５のドレインに接続されている。ＰＭＯＳトランジスタＭ４５のドレインは出力端子Ｄｊ＋に接続され、ＰＭＯＳトランジスタＭ４６のドレインは出力端子Ｄｊ−に接続されており、該接続部が出力端Ｄｏｊをなして前記論理回路の入力端に接続される。出力端子Ｄｊ＋，Ｄｊ−から出力された電流は、ＰＭＯＳトランジスタＭ４５及びＭ４６が負荷となって電流から電圧に変換し、前記論理回路に出力される。

なお、トラックホールド回路ＴＨｋとコンパレータＣＭＰｋとの間に増幅器を挿入する場合は、該増幅器は図７のようになる。該増幅器は、差動対をなすＮＭＯＳトランジスタＭ６及びＭ７、該差動対の負荷をなす抵抗Ｒ６，Ｒ７及び該差動対にバイアス電流を供給する定電流源１５で構成されている。ＮＭＯＳトランジスタＭ６のゲートにトラックホールド回路ＴＨｋからの出力信号Ｖｂｋ−が、ＮＭＯＳトランジスタＭ７のゲートにトラックホールド回路ＴＨｋからの出力信号Ｖｂｋ＋がそれぞれ入力されている。抵抗Ｒ６とＮＭＯＳトランジスタＭ６のドレインとの接続部が図５のＮＭＯＳトランジスタＭ２１のゲートに接続され、抵抗Ｒ７とＮＭＯＳトランジスタＭ７のドレインとの接続部が図５のＮＭＯＳトランジスタＭ２２のゲートに接続される。

このように、本第１の実施の形態におけるＡ／Ｄコンバータは、増幅回路部３の各増幅器ＡＭＰ１〜ＡＭＰｎ、トラックホールド回路部４の各トラックホールド回路ＴＨ１〜ＴＨｎ、比較回路部５の各コンパレータＣＭＰ１〜ＣＭＰｎ及びエンコーダ６が、それぞれ差動入力で差動出力の構成をなすようにした。このことから、電源電圧や接地電圧の変動によって生じるノイズの影響を受けることなく、変換精度を高めることができる。

なお、前記第１の実施の形態の説明では、エンコーダ６から差動出力信号が出力される場合を例にしたが、エンコーダ６から差動ではない出力信号が出力されるようにしてもよい。

本発明の第１の実施の形態におけるＡ／Ｄコンバータの構成例を示した図である。図１における増幅器ＡＭＰ１〜ＡＭＰｎの回路例を示した図である。図１における増幅器ＡＭＰ１〜ＡＭＰｎの他の回路例を示した図である。図１におけるトラックホールド回路ＴＨ１〜ＴＨｎの回路例を示した図である。図１におけるコンパレータＣＭＰ１〜ＣＭＰｎの回路例を示した図である。図１におけるエンコーダ６内の出力回路ＯＵＴ０〜ＯＵＴｍの回路例を示した図である。各トラックホールド回路ＴＨ１〜ＴＨｎと対応する各コンパレータＣＭＰ１〜ＣＭＰｎとの間にそれぞれ挿入する増幅器の回路例を示した図である。従来の並列比較型Ａ／Ｄコンバータの回路構成例を示した図である。図８のコンパレータ１０２の回路例を示した図である。従来の並列比較型Ａ／Ｄコンバータの他の回路構成例を示した図である。図１０の増幅器１１２の回路例を示した図である。図１０のトラックホールド回路１１３の回路構成例を示した図である。図１０のコンパレータ１１４の回路を示した図である。各トラックホールド回路１１３と対応する各コンパレータ１１４との間にそれぞれ挿入する増幅器の従来例を示した回路図である。

符号の説明

１Ａ／Ｄコンバータ
２ラダー抵抗回路部
３増幅回路部
４トラックホールド回路部
５比較回路部
６エンコーダ
ＲＡ１〜ＲＡｎ，ＲＢ１〜ＲＢｎ抵抗
ＡＭＰ１〜ＡＭＰｎ増幅器
ＴＨ１〜ＴＨｎトラックホールド回路
ＣＭＰ１〜ＣＭＰｎコンパレータ
ＯＵＴｋ出力回路

Claims

アナログ信号からなる１対の差動入力信号をＡ／Ｄ変換して所定のビット数の出力信号を生成して出力する並列比較型のＡ／Ｄコンバータにおいて、
差動化された１対の基準電圧から複数の差動基準電圧を生成して出力する基準電圧生成回路部と、
前記差動入力信号と対応する１対の前記差動基準電圧との差分をそれぞれ増幅して出力する各増幅器からなる増幅回路部と、
前記各増幅器から出力された差動信号の各電圧を対応してそれぞれ保持する各トラックホールド回路からなるトラックホールド回路部と、
該各トラックホールド回路で保持された１対の電圧の電圧比較を対応して行い、該比較結果を示す差動信号を生成して出力する各コンパレータからなる比較回路部と、
該各コンパレータから入力された各差動信号を所定の方法でエンコードして前記所定のビット数の出力信号を生成して出力するエンコード部と、
を備えることを特徴とするＡ／Ｄコンバータ。
前記エンコード部は、該各コンパレータから入力された各差動信号を所定の方法でエンコードして前記所定のビット数の差動出力信号を生成して出力することを特徴とする請求項１記載のＡ／Ｄコンバータ。
前記エンコード部は、前記所定のビット数の出力信号を電流出力形式で生成することを特徴とする請求項１又は２記載のＡ／Ｄコンバータ。
前記増幅回路部の各増幅器は、前記差動入力信号と対応する１対の前記差動基準電圧との差分をそれぞれ電源電圧近傍まで増幅して出力することを特徴とする請求項１、２又は３記載のＡ／Ｄコンバータ。
前記増幅回路部の各増幅器及び前記比較回路部の各コンパレータは、制御電極が入力端をなす各入力トランジスタがそれぞれ同一導電型であることを特徴とする請求項１、２、３又は４記載のＡ／Ｄコンバータ。
前記各トラックホールド回路は、
入力された差動信号の各電圧を対応して保持するための１対の各コンデンサと、
入力された差動信号の各電圧を、外部から入力された制御信号に応じて対応する前記各コンデンサに出力する１対のスイッチ回路と、
を備え、
前記各スイッチ回路は、
両端が短絡され、制御電極に前記制御信号の信号レベルを反転させた反転制御信号がそれぞれ入力された同一導電型の２つのダミートランジスタと、
該各ダミートランジスタの間に接続されるように該各ダミートランジスタと直列に接続され、制御電極に入力された前記制御信号に応じてスイッチングを行う、前記各ダミートランジスタと同一導電型のスイッチングトランジスタと、
でそれぞれ構成されることを特徴とする請求項１、２、３、４又は５記載のＡ／Ｄコンバータ。
前記各増幅器は、
１対の入力トランジスタからなる第１の差動対と、
該第１の差動対に所定の定電流を供給する第１の定電流源と、
１対の入力トランジスタからなる第２の差動対と、
該第２の差動対に所定の定電流を供給する第２の定電流源と、
前記第１及び第２の各差動対の負荷をなす負荷回路と、
をそれぞれ備え、
前記第１の差動対は、前記差動入力信号の一方の入力信号と、前記差動入力信号の他方の入力信号に対応する差動基準電圧の一方の基準電圧が対応してそれぞれ入力され、前記第２の差動対は、前記差動入力信号の他方の入力信号と、前記差動入力信号の一方の入力信号に対応する差動基準電圧の他方の基準電圧が対応してそれぞれ入力されることを特徴とする請求項１、２、３、４、５又は６記載のＡ／Ｄコンバータ。
前記各増幅器は、
１対の入力トランジスタからなる第１の差動対と、
該第１の差動対に所定の定電流を供給する第１の定電流源と、
１対の入力トランジスタからなる第２の差動対と、
該第２の差動対に所定の定電流を供給する第２の定電流源と、
前記第１及び第２の各差動対の負荷をなす負荷回路と、
をそれぞれ備え、
前記第１の差動対は、前記差動入力信号をなす各入力信号が対応してそれぞれ入力され、前記第２の差動対は、前記差動基準電圧をなす各基準電圧が対応してそれぞれ入力されることを特徴とする請求項１、２、３、４、５又は６記載のＡ／Ｄコンバータ。