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JP4880206B2 - RF semiconductor device - Google Patents
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Description

この発明は、複数の半導体素子とバイアホールを備えたRF半導体装置に関する。 The present invention relates to an RF semiconductor device provided with a plurality of semiconductor elements and via holes.

マイクロ波およびミリ波帯域での電力増幅器として、基板とこの基板の表面上に設けられた半導体素子と、この基板の裏面側に設けられた金属層と、上記半導体素子と上記金属層とを電気的に接続するバイアホールとを備えた半導体装置の開発が続けられている。   As a power amplifier in the microwave and millimeter wave band, an electrical connection is made between a substrate, a semiconductor element provided on the surface of the substrate, a metal layer provided on the back side of the substrate, the semiconductor element and the metal layer The development of semiconductor devices with via holes for continuous connection is ongoing.

例えば、特許文献1(特開平8−279562号公報)には、複数のHBT素子から構成されるHBT(ヘテロ接合バイポーラトランジスタ)装置において、各素子に隣接してバイアホールを設け、各素子のエミッタ電極とバイアホールをエアブリッジで接続することにより、上記素子で発生した熱を上記エアブリッジとバイアホールを介して、半導体基板裏面に設けられた金属層に放熱する技術が開示されている。   For example, in Patent Document 1 (Japanese Patent Laid-Open No. 8-279562), in an HBT (heterojunction bipolar transistor) device composed of a plurality of HBT elements, a via hole is provided adjacent to each element, and an emitter of each element is provided. A technique is disclosed in which heat generated in the element is radiated to a metal layer provided on the back surface of a semiconductor substrate through the air bridge and the via hole by connecting the electrode and the via hole with an air bridge.

さらに、特許文献2(特開2003−51502号公報)には、複数のHBTが並列に配置された半導体装置において、バイアホールを等ピッチまたは不等ピッチで設けることにより、均一な温度分布を得る技術が開示されている。   Further, in Patent Document 2 (Japanese Patent Laid-Open No. 2003-51502), in a semiconductor device in which a plurality of HBTs are arranged in parallel, a uniform temperature distribution is obtained by providing via holes at equal pitches or unequal pitches. Technology is disclosed.

図12に、上記特許文献2(特開2003−51502号公報)に開示されている半導体装置を示す。この従来例の半導体装置では、単位トランジスタ1201が複数個並列に接続されている。この半導体装置では、各単位トランジスタ1201間にバイアホール1202を配置しているので、放熱効果が大きくなり、しかも均一な温度分布を得ることができる。   FIG. 12 shows a semiconductor device disclosed in Patent Document 2 (Japanese Patent Laid-Open No. 2003-51502). In this conventional semiconductor device, a plurality of unit transistors 1201 are connected in parallel. In this semiconductor device, since the via hole 1202 is disposed between the unit transistors 1201, the heat dissipation effect is increased, and a uniform temperature distribution can be obtained.

しかし、上記半導体装置では、全体としての接地インダクタンスが低下するので、振幅歪みや位相歪みが大きくなるという欠点がある。   However, the above-described semiconductor device has a drawback in that amplitude distortion and phase distortion increase because grounding inductance as a whole decreases.

一方、この全体としての接地インダクタンスの低下を防ぐために、各単位トランジスタとバイアホールとの間の距離を長くして、全体としての接地インダクタンスを大きくすると、半導体装置の総面積が大きくなるので、コストが増大するという問題がある。   On the other hand, if the distance between each unit transistor and the via hole is increased and the overall ground inductance is increased in order to prevent a decrease in the overall ground inductance, the total area of the semiconductor device is increased. There is a problem that increases.

そこで、例えば、図13に示す参考例の半導体装置では、単位トランジスタ1301a〜1301c間の一部にバイアホール1302を配置している。この場合、任意の接地インダクタンスを挿入することが可能となる。   Therefore, for example, in the semiconductor device of the reference example shown in FIG. 13, a via hole 1302 is arranged in a part between the unit transistors 1301a to 1301c. In this case, an arbitrary ground inductance can be inserted.

しかし、この参考例の半導体装置の場合、バイアホール1302からの距離が短い単位トランジスタ1301aと、バイアホール1302からの距離が長い単位トランジスタ1301b,1301cとでは、それぞれの接地インダクタンスが異なる。このように、各単位トランジスタ1301a〜1301cの接地インダクタンスが不均一だと、半導体装置が全体として均一に動作せず、所望の性能が得られないという問題がある。   However, in the semiconductor device of this reference example, the unit inductance 1301a having a short distance from the via hole 1302 and the unit transistors 1301b and 1301c having a long distance from the via hole 1302 have different ground inductances. As described above, if the ground inductances of the unit transistors 1301a to 1301c are not uniform, there is a problem that the semiconductor device does not operate uniformly as a whole and desired performance cannot be obtained.

さらに、上記参考例の半導体装置では、バイアホール1302からの距離が短い単位トランジスタ1301aと、バイアホール1302からの距離が長い単位トランジスタ1301b,cとでは、熱分布も不均一になる。特に、両隣の単位トランジスタ1301aと熱干渉を起こす単位トランジスタ1301cの温度が上昇する。このため、性能が低下するばかりでなく、単位トランジスタ1301cの破壊にもつながりかねない。
特開平8−279562号公報 特開2003−051502号公報
Furthermore, in the semiconductor device of the reference example, the heat distribution is also non-uniform between the unit transistor 1301a having a short distance from the via hole 1302 and the unit transistors 1301b and c having a long distance from the via hole 1302. In particular, the temperature of the unit transistor 1301c that causes thermal interference with the adjacent unit transistors 1301a increases. For this reason, not only the performance deteriorates but also the unit transistor 1301c may be destroyed.
JP-A-8-279562 Japanese Patent Laid-Open No. 2003-051502

そこで、この発明の目的は、総面積が小さく、かつ全体としての接地インダクタンスが大きく、しかも各半導体素子の接地インダクタンスが略均一なRF半導体装置を提供することにある。 Accordingly, an object of the present invention is to provide an RF semiconductor device having a small total area, a large ground inductance as a whole, and a substantially uniform ground inductance of each semiconductor element.

上記課題を解決するため、この発明のRF半導体装置は、所定の方向に並んで配置されると共に並列に接続された複数の半導体素子と、
上記複数の半導体素子間の所定の箇所に配置されたバイアホールとを備え、
上記半導体素子は、RF動作を行なうRF半導体素子であり、
上記RF半導体素子は、半導体基板上に形成されており、
上記バイアホールは、上記半導体基板を貫通するように形成され、
上記半導体基板の裏面に形成された裏面金属層と上記RF半導体素子の電極とが上記バイアホール内に形成した金属層を介して接続され、
さらに、隣り合う2つの上記半導体素子間の領域全体からなると共に上記バイアホールが形成された第1の部分と、
隣り合う2つの上記半導体素子間の領域全体からなると共に上記バイアホールが形成されていない第2の部分とを有し、
上記複数の半導体素子は、それぞれ、上記所定の方向の両側もしくは上記所定の方向の片側に上記第1の部分が隣接していることにより、上記複数の半導体素子の各接地インダクタンスが均一になされており、
上記所定の方向における中央部で隣り合う2つの半導体素子間の距離が、上記所定の方向における端部で隣り合う2つの半導体素子間の距離よりも長く、
かつ、上記中央部に形成されたバイアホールの面積が、上記端部に形成されたバイアホールの面積よりも大きいことを特徴としている。
In order to solve the above problems, an RF semiconductor device of the present invention includes a plurality of semiconductor elements arranged in parallel in a predetermined direction and connected in parallel.
Via holes arranged at predetermined positions between the plurality of semiconductor elements,
The semiconductor element is an RF semiconductor element that performs an RF operation,
The RF semiconductor element is formed on a semiconductor substrate,
The via hole is formed to penetrate the semiconductor substrate,
The back metal layer formed on the back surface of the semiconductor substrate and the electrode of the RF semiconductor element are connected via a metal layer formed in the via hole,
And a first portion that is formed of the entire region between two adjacent semiconductor elements and in which the via hole is formed;
A second portion that is formed of the entire region between two adjacent semiconductor elements and in which the via hole is not formed,
In each of the plurality of semiconductor elements, the ground inductance of each of the plurality of semiconductor elements is made uniform because the first portion is adjacent to both sides of the predetermined direction or one side of the predetermined direction. And
The distance between two semiconductor elements adjacent in the center in the predetermined direction is longer than the distance between two semiconductor elements adjacent in the end in the predetermined direction,
And the area of the via hole formed in the said center part is larger than the area of the via hole formed in the said edge part, It is characterized by the above-mentioned.

この発明のRF半導体装置によれば、全体としての接地インダクタンスを最適な値に設定でき、半導体装置の総面積を縮小できる。よって、この発明によれば、より低コストで、低歪な増幅器を実現することが可能となる。 According to the RF semiconductor device of the present invention, the ground inductance as a whole can be set to an optimum value, and the total area of the semiconductor device can be reduced. Therefore, according to the present invention, it is possible to realize an amplifier with low cost and low distortion.

なお、上記各接地インダクタンスが均一とは、例えば、上記各接地インダクタンスのうちの最大値が上記各接地インダクタンスのうちの最小値の1.5倍以内であり、より好ましくは上記最大値が上記最小値の1.1倍以内であることをいう。   In addition, the said each ground inductance is uniform, for example, the maximum value of each said ground inductance is less than 1.5 times the minimum value of each said ground inductance, More preferably, the said maximum value is the said minimum It is within 1.1 times the value.

また、一参考例の半導体装置では、上記第1の部分と第2の部分とを上記所定の方向に沿って交互に配置した。   Further, in the semiconductor device of one reference example, the first portion and the second portion are alternately arranged along the predetermined direction.

この参考例の半導体装置によれば、バイアホールが形成された第1の部分と、バイアホールが形成されていない第2の部分とを交互に配置したことで、バイアホールの個数の低減を図れる。したがって、半導体装置の総面積を縮小できる。   According to the semiconductor device of this reference example, the number of via holes can be reduced by alternately arranging the first portions where the via holes are formed and the second portions where the via holes are not formed. . Therefore, the total area of the semiconductor device can be reduced.

また、一参考例の半導体装置は、上記半導体素子とこの半導体素子に最も近いバイアホールとの間の距離が、上記複数の半導体素子について略等しくなっている。   In the semiconductor device of one reference example, the distance between the semiconductor element and the via hole closest to the semiconductor element is substantially equal for the plurality of semiconductor elements.

この参考例の半導体装置によれば、上記複数の半導体素子について、上記バイアホールとの間の距離が略等しくなっているので、上記バイアホールとの間の距離が不均一である場合に比べて、半導体装置の総面積をさらに小さくできる。   According to the semiconductor device of this reference example, the distance between the plurality of semiconductor elements and the via hole is substantially equal, so that the distance from the via hole is not uniform. The total area of the semiconductor device can be further reduced.

また、一参考例の半導体装置は、上記複数の半導体素子のRF動作時の熱分布が略均一になるように、上記バイアホールを配置した。   Further, in the semiconductor device of one reference example, the via holes are arranged so that the heat distribution of the plurality of semiconductor elements during RF operation is substantially uniform.

この半導体装置によれば、各半導体素子の動作の均一化を図れる。したがって、この半導体装置によれば、一層高性能な電力増幅器を実現することが可能となる。   According to this semiconductor device, the operation of each semiconductor element can be made uniform. Therefore, according to this semiconductor device, it is possible to realize a higher-performance power amplifier.

また、本発明のRF半導体装置は、上記所定の方向における中央部で隣り合う2つの半導体素子間の距離が、上記所定の方向における端部で隣り合う2つの半導体素子間の距離よりも長く、
かつ、上記中央部に形成されたバイアホールの面積が、上記端部に形成されたバイアホールの面積よりも大きい。
Further, in the RF semiconductor device of the present invention, the distance between two semiconductor elements adjacent at the center in the predetermined direction is longer than the distance between two semiconductor elements adjacent at the end in the predetermined direction,
And the area of the via hole formed in the said center part is larger than the area of the via hole formed in the said edge part.

この発明のRF半導体装置によれば、特に大電力密度で動作する場合において、各半導体素子の温度を均一にすることができる。 According to the RF semiconductor device of the present invention, the temperature of each semiconductor element can be made uniform, particularly when operating at a high power density.

また、一実施形態のRF半導体装置は、上記所定の方向における中央部でのバイアホール密度が上記所定の方向における端部でのバイアホール密度よりも高い。 In the RF semiconductor device according to one embodiment, the via hole density at the center in the predetermined direction is higher than the via hole density at the end in the predetermined direction.

この実施形態のRF半導体装置によれば、特に大電力密度で動作する場合において、各半導体素子の温度を均一にすることができる。 According to the RF semiconductor device of this embodiment, the temperature of each semiconductor element can be made uniform, particularly when operating at a high power density.

なお、ここで、バイアホール密度とは、半導体素子間の隙間のうちバイアホールを設けた箇所の割合のことをいう。   Here, the via hole density refers to a ratio of locations where via holes are provided in a gap between semiconductor elements.

この発明のRF半導体装置によれば、全体としての接地インダクタンスを最適な値に設定でき、半導体装置の総面積を縮小できる。よって、一例として、より低コストで、低歪みな増幅器を得ることができる。したがって、RF大電力動作時のバックオフ量を低減できるため、高効率(低消費電力)の電力増幅器を低コストで実現できる。さらに、半導体素子の接地インダクタンスが略均一になるので、半導体装置における各半導体素子が均一に動作し、小信号利得を向上できる。 According to the RF semiconductor device of the present invention, the ground inductance as a whole can be set to an optimum value, and the total area of the semiconductor device can be reduced. Thus, as an example, an amplifier with lower cost and lower distortion can be obtained. Therefore, since the amount of back-off during RF high power operation can be reduced, a highly efficient (low power consumption) power amplifier can be realized at low cost. Further, since the ground inductance of the semiconductor element becomes substantially uniform, each semiconductor element in the semiconductor device operates uniformly and the small signal gain can be improved.

以下、この発明を図示の実施の形態により詳細に説明する。   Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.

(第1の比較例)
図1に、この発明の半導体装置の第1比較例であるマルチフィンガータイプのトランジスタ装置の要部の概略上面を示し、図2に、この第1比較例の要部の概略断面を示す。
(First comparative example)
FIG. 1 shows a schematic top view of the main part of a multi-finger type transistor device which is a first comparative example of the semiconductor device of the present invention, and FIG. 2 shows a schematic cross section of the main part of the first comparative example.

図1に示すように、この第1比較例のトランジスタ装置は、半導体基板100の表面上に、所定の方向に並んで設けられた複数の半導体素子としての単位トランジスタ101を備える。この第1比較例では、上記単位トランジスタ101をヘテロ接合バイポーラトランジスタ(HBT)としたが、単位トランジスタ101としては、電界効果トランジスタ(FET)、高電子移動度トランジスタ(HEMT)等、他の増幅用素子を採用してもよい。   As shown in FIG. 1, the transistor device of the first comparative example includes unit transistors 101 as a plurality of semiconductor elements provided side by side in a predetermined direction on the surface of a semiconductor substrate 100. In the first comparative example, the unit transistor 101 is a heterojunction bipolar transistor (HBT). However, the unit transistor 101 may be a field effect transistor (FET), a high electron mobility transistor (HEMT), or the like for other amplification. An element may be adopted.

図1,図2に示すように、この第1比較例では、隣り合う2つの単位トランジスタ101間の第1の部分103にバイアホール102が形成されている一方、隣り合う2つの単位トランジスタ101間の第2の部分104にバイアホール102が形成されていない。この第1の部分103と第2の部分104とは、上記所定の方向に向かって交互に存在している。   As shown in FIGS. 1 and 2, in the first comparative example, a via hole 102 is formed in the first portion 103 between two adjacent unit transistors 101, while between two adjacent unit transistors 101. The via hole 102 is not formed in the second portion 104. The first portion 103 and the second portion 104 are alternately present in the predetermined direction.

図1に示すように、この第1比較例では、バイアホール102は、第1の部分103の略中央に配置されている。また、この第1比較例では、各単位トランジスタ101は同じ形状,寸法とし、各バイアホール102は同じ形状,寸法とした。   As shown in FIG. 1, in the first comparative example, the via hole 102 is disposed substantially at the center of the first portion 103. In the first comparative example, each unit transistor 101 has the same shape and size, and each via hole 102 has the same shape and size.

図2に示すように、上記半導体基板100の裏面には、金属層からなる裏面金属層201が設けられている。単位トランジスタ101のエミッタ電極202と裏面金属層201とは、各バイアホール102内の金属層および金属配線203を経由して、電気的に接続されている。   As shown in FIG. 2, a back surface metal layer 201 made of a metal layer is provided on the back surface of the semiconductor substrate 100. The emitter electrode 202 of the unit transistor 101 and the back surface metal layer 201 are electrically connected via the metal layer in each via hole 102 and the metal wiring 203.

図2に示すように、各単位トランジスタ101は、コレクタ電極205、ベース電極204、エミッタ電極202が順に積層されている。各単位トランジスタ101は、各電極が、上記金属配線203によって電気的に並列接続されている。   As shown in FIG. 2, in each unit transistor 101, a collector electrode 205, a base electrode 204, and an emitter electrode 202 are sequentially stacked. Each unit transistor 101 has its electrodes electrically connected in parallel by the metal wiring 203.

また、この第1比較例では、各単位トランジスタ101のエミッタインダクタンスがほぼ均一になるように、各バイアホール102が配置されている。さらに、この第1比較例では、各バイアホール102は、各単位トランジスタ101のRF動作時の熱分布がほぼ均一になるように配置されている。   In the first comparative example, each via hole 102 is disposed so that the emitter inductance of each unit transistor 101 is substantially uniform. Furthermore, in the first comparative example, each via hole 102 is arranged so that the heat distribution during the RF operation of each unit transistor 101 is substantially uniform.

すなわち、この第1比較例は、上記第1の部分103では、隣り合う2つの単位トランジスタ101に対して、1つのバイアホール102が配置されており、上記第2の部分104では、隣り合う2つの単位トランジスタ101に対して、バイアホール102が配置されていない。   That is, in the first comparative example, in the first portion 103, one via hole 102 is arranged for two adjacent unit transistors 101, and in the second portion 104, two adjacent A via hole 102 is not arranged for one unit transistor 101.

また、この第1比較例では、各単位トランジスタ101と該単位トランジスタ101に最も近いバイアホール102との間の距離が全て等しくなるようにバイアホール102が配置されている。   In the first comparative example, the via holes 102 are arranged so that the distances between the unit transistors 101 and the via holes 102 closest to the unit transistor 101 are all equal.

なお、この比較例では、バイアホール102を経由して、エミッタ電極202と裏面金属層201とが接続されているが、ベース電極204あるいはコレクタ電極205が裏面金属層201と接続されていてもよい。この場合、ベースインダクタンスあるいはコレクタインダクタンスが略均一になるように、バイアホール102が配置される。   In this comparative example, the emitter electrode 202 and the back metal layer 201 are connected via the via hole 102, but the base electrode 204 or the collector electrode 205 may be connected to the back metal layer 201. . In this case, the via hole 102 is arranged so that the base inductance or the collector inductance is substantially uniform.

また、例えば、単位トランジスタ101としてFET(電界効果トランジスタ)を用いた場合、ソース電極、ゲート電極あるいはドレイン電極と裏面電極とがバイアホールを経由して接続される。この場合、ソースインダクタンス、ゲートインダクタンスあるいはドレインインダクタンスが略均一になるように、バイアホール102が配置される。   Further, for example, when an FET (field effect transistor) is used as the unit transistor 101, the source electrode, the gate electrode or the drain electrode and the back electrode are connected via via holes. In this case, the via hole 102 is arranged so that the source inductance, the gate inductance, or the drain inductance is substantially uniform.

次に、この第1比較例のマルチフィンガータイプのトランジスタ装置の作製方法について説明する。   Next, a manufacturing method of the multi-finger type transistor device of the first comparative example will be described.

まず、半絶縁性GaAs基板100上に、n型GaAsコレクタコンタクト層、n型GaInPエッチング停止層、n型GaAsコレクタ層、p型GaAsベース層、n型GaInP半導体保護層、n型AlGaAsエミッタ層、n型GaAsエミッタコンタクト層およびn型GaInAsエミッタコンタクト層を順次、MOCVD法によりエピタキシャル成長させる。
ただし、上記半絶縁性GaAs基板100に替えて、Si基板、InP基板、SiC基板、サファイヤ基板等、他の基板を用いてもよい。また、上記コレクタ層、上記ベース層、上記エミッタ層の材質の組み合わせは、上記に限定されるものではない。すなわち、上記材質としては、Si、SiGe、GaAs、AlAs、InAs、GaP、AlP、InP、GaN、AlN、InN、または、これらの混晶を適宜用いればよい。また、各層の半導体の導電型も適宜選択可能である。さらに、上記コレクタコンタクト層、上記エッチング停止層、上記エミッタコンタクト層、上記保護層およびバラスト抵抗層等を必要に応じて用いることができる。
First, on a semi-insulating GaAs substrate 100, an n-type GaAs collector contact layer, an n-type GaInP etching stop layer, an n-type GaAs collector layer, a p-type GaAs base layer, an n-type GaInP semiconductor protective layer, an n-type AlGaAs emitter layer, An n-type GaAs emitter contact layer and an n-type GaInAs emitter contact layer are epitaxially grown sequentially by MOCVD.
However, instead of the semi-insulating GaAs substrate 100, other substrates such as a Si substrate, an InP substrate, a SiC substrate, and a sapphire substrate may be used. The combination of materials for the collector layer, the base layer, and the emitter layer is not limited to the above. That is, as the material, Si, SiGe, GaAs, AlAs, InAs, GaP, AlP, InP, GaN, AlN, InN, or a mixed crystal thereof may be used as appropriate. Moreover, the conductivity type of the semiconductor of each layer can also be selected as appropriate. Furthermore, the collector contact layer, the etching stop layer, the emitter contact layer, the protective layer, the ballast resistor layer, and the like can be used as necessary.

次に、エミッタメサ、ベースメサおよびコレクタメサをフォトリソグラフィ法およびウェットエッチング法により順次形成する。続いて、エミッタ電極202、ベース電極204およびコレクタ電極205をフォトリソグラフィ法および蒸着・リフトオフ法を用いて順次形成する。こうして、各単位トランジスタ101が作製される。なお、この作製の際に、半導体表面および電極表面の一部が窒化シリコン等の無機絶縁膜で適宜被覆されていてもよい。   Next, an emitter mesa, a base mesa, and a collector mesa are sequentially formed by a photolithography method and a wet etching method. Subsequently, the emitter electrode 202, the base electrode 204, and the collector electrode 205 are sequentially formed using a photolithography method and a vapor deposition / lift-off method. In this way, each unit transistor 101 is manufactured. Note that at the time of manufacturing, part of the semiconductor surface and the electrode surface may be appropriately covered with an inorganic insulating film such as silicon nitride.

次いで、単位トランジスタ101が電気的に並列に接続されるように、単位トランジスタ101のベース電極204あるいはコレクタ電極205同士を、例えば、蒸着・リフトオフ法やメッキ法によって接続する。このとき、各単位トランジスタ101を接続する金属と半導体基板との間に、適宜、ポリイミド等の樹脂や窒化シリコン等の無機絶縁膜を形成してもよい。さらに、マルチフィンガータイプのHBTを用いた集積回路を作製する場合には、上記HBTを作製するときに、抵抗、キャパシタ、インダクタおよびこれらを接続する金属配線を同時に形成することができる。   Next, the base electrodes 204 or the collector electrodes 205 of the unit transistors 101 are connected by, for example, a vapor deposition / lift-off method or a plating method so that the unit transistors 101 are electrically connected in parallel. At this time, a resin such as polyimide or an inorganic insulating film such as silicon nitride may be appropriately formed between the metal connecting each unit transistor 101 and the semiconductor substrate. Further, when an integrated circuit using a multi-finger type HBT is manufactured, a resistor, a capacitor, an inductor, and a metal wiring connecting them can be formed at the same time when the HBT is manufactured.

引き続いて、フォトリソグラフィ法によって、レジストマスクを形成した後、高真空状態で高密度プラズマが得られるドライエッチング装置、例えばICP(Inductively Coupled Plasma)エッチング装置を用いて、上記バイアホール102を形成する。ここで、エッチングガスとしては、例えば、ClとSiClの混合ガスを用いる。そして、メッキ法によって、バイアホール102内の金属層と各単位トランジスタ101のエミッタ電極202を接続するための金属配線203を同時に形成する。 Subsequently, after forming a resist mask by photolithography, the via hole 102 is formed using a dry etching apparatus that can obtain high-density plasma in a high vacuum state, for example, an ICP (Inductively Coupled Plasma) etching apparatus. Here, as the etching gas, for example, a mixed gas of Cl 2 and SiCl 4 is used. A metal wiring 203 for connecting the metal layer in the via hole 102 and the emitter electrode 202 of each unit transistor 101 is simultaneously formed by plating.

その後、半絶縁性GaAs基板100の裏面を研削または研磨し、GaAs基板100を貫通するバイアホール102を形成する。引き続いて、メッキ法によりGaAs基板100の裏面に裏面金属層201を形成する。これにより、マルチフィンガータイプのHBTからなる単位トランジスタ101のエミッタ層と裏面金属層201がバイアホール102内に形成した金属層を介して接続される。その後、任意のチップサイズに分離し、実装基板へ接続して半導体装置を完成させる。
次に、このマルチフィンガータイプのHBTで構成した第1比較例のトランジスタ装置の特性について説明する。
Thereafter, the back surface of the semi-insulating GaAs substrate 100 is ground or polished to form a via hole 102 penetrating the GaAs substrate 100. Subsequently, a back metal layer 201 is formed on the back surface of the GaAs substrate 100 by plating. As a result, the emitter layer of the unit transistor 101 made of multi-finger type HBT and the back surface metal layer 201 are connected via the metal layer formed in the via hole 102. Thereafter, it is separated into an arbitrary chip size and connected to a mounting substrate to complete the semiconductor device.
Next, characteristics of the transistor device of the first comparative example constituted by the multi-finger type HBT will be described.

この第1比較例では、一例として、単位トランジスタ101のエミッタサイズは、幅4μmとし、長さ60μmとした。また、バイアホール102のサイズは、幅15μmとし、長さはエミッタ長さと同じ60μmとした。なお、バイアホール102の幅を15μmよりも小さくすると充分な深さが得られなかった。   In the first comparative example, as an example, the emitter size of the unit transistor 101 is 4 μm wide and 60 μm long. The via hole 102 has a width of 15 μm and a length of 60 μm, which is the same as the emitter length. When the width of the via hole 102 was made smaller than 15 μm, a sufficient depth could not be obtained.

8個の上記単位トランジスタ101、および4個の上記バイアホール102を用いて、この第1比較例のマルチフィンガータイプのトランジスタ装置を構成したところ、このトランジスタ装置の最適なインダクタンスは、各単位トランジスタ101の接地インダクタンスが25pHのときであった。このとき、このマルチフィンガータイプのトランジスタ装置の総面積は、72000μm2であった。一方、先に、図12に示した従来例のマルチフィンガータイプのトランジスタ装置を用いた場合、上記最適なインダクタンス値を有するときのマルチフィンガータイプのトランジスタ装置の総面積は、136000μmであった。したがって、この比較例によれば、全体としての接地インダクタンスを最適な値に設定した場合のマルチフィンガータイプのトランジスタ装置の総面積を、縮小することができた。 When the multi-finger type transistor device of the first comparative example is configured by using the eight unit transistors 101 and the four via holes 102, the optimum inductance of the transistor device has each unit transistor 101. This was when the ground inductance was 25 pH. At this time, the total area of the multi-finger type transistor device was 72000 μm 2. On the other hand, when the conventional multi-finger type transistor device shown in FIG. 12 was used, the total area of the multi-finger type transistor device having the optimum inductance value was 136000 μm 2 . Therefore, according to this comparative example, the total area of the multi-finger type transistor device when the ground inductance as a whole was set to an optimum value could be reduced.

次に、図3に、この第1比較例のトランジスタ装置の振幅歪み(利得偏差)の特性を曲線V1で示す。なお、曲線V2は、図12に示した従来例のトランジスタ装置の振幅歪み(利得偏差)の特性を示す。また、図4に、この第1比較例のトランジスタ装置の位相偏差の特性を曲線V3で示し、曲線V4で上記従来例のトランジスタ装置の位相偏差の特性を示す。   Next, FIG. 3 shows a characteristic of amplitude distortion (gain deviation) of the transistor device of the first comparative example by a curve V1. Curve V2 represents the amplitude distortion (gain deviation) characteristics of the conventional transistor device shown in FIG. FIG. 4 shows a phase deviation characteristic of the transistor device of the first comparative example by a curve V3, and a curve V4 shows the phase deviation characteristic of the conventional transistor device.

図3および図4を参照すれば、この第1比較例のトランジスタ装置によれば、振幅歪みおよび位相歪みがともに、従来例のマルチフィンガータイプのトランジスタ装置の振幅歪みおよび位相歪みよりも小さくなっていることがわかる。これは、本比較例のマルチフィンガータイプのHBTからなるトランジスタ装置では、エミッタインダクタンスを最適な値にできたからであると考えられる。   3 and 4, according to the transistor device of the first comparative example, both the amplitude distortion and the phase distortion are smaller than the amplitude distortion and the phase distortion of the conventional multi-finger type transistor device. I understand that. This is considered to be because the emitter inductance of the transistor device made of the multi-finger type HBT of this comparative example can be set to an optimum value.

また、図5に、この第1比較例における小信号利得特性を曲線V5で示し、図13に示した参考例の小信号利得特性を曲線V6で示す。この第1比較例によれば、上記参考例に比べて、小信号利得も向上している。これは、この比較例のマルチフィンガータイプのHBTからなるトランジスタ装置では、各単位トランジスタ101の接地インダクタンスが均一に25pHになるように、バイアホール102を配置したことによって、各単位トランジスタ101が均一に動作したからであると考えられる。   FIG. 5 shows a small signal gain characteristic in the first comparative example by a curve V5, and a small signal gain characteristic in the reference example shown in FIG. 13 by a curve V6. According to the first comparative example, the small signal gain is also improved as compared with the reference example. This is because in the transistor device composed of the multi-finger type HBT of this comparative example, each unit transistor 101 is made uniform by arranging the via hole 102 so that the ground inductance of each unit transistor 101 is uniformly 25 pH. This is thought to be because it worked.

一方、上記参考例によるマルチフィンガータイプHBTの場合には、バイアホール1302からの距離が短い単位トランジスタ1301aの接地インダクタンスが25pHであるのに対し、バイアホール1302からの距離が長い単位トランジスタ1301bおよび1301cの接地インダクタンスは40pHであった。このように、上記参考例では、個々の単位トランジスタの接地インダクタンスの値が異なるために、各単位トランジスタ1301a〜1301cが均一に動作しなかったからであると考えられる。   On the other hand, in the multi-finger type HBT according to the above reference example, the unit transistors 1301b and 1301c having a long distance from the via hole 1302, whereas the ground inductance of the unit transistor 1301a having a short distance from the via hole 1302 is 25 pH. The grounding inductance of was 40 pH. Thus, in the above reference example, it is considered that the unit transistors 1301a to 1301c did not operate uniformly because the ground inductance values of the individual unit transistors are different.

実験結果によれば、単位トランジスタの接地インダクタンスの最大値が、単位トランジスタの接地インダクタンスの最小値の1.5倍以内であると、マルチフィンガータイプのトランジスタ装置が均一に動作することによって、小信号利得の向上が顕著になる。さらに、上記単位トランジスタの接地インダクタンスの最大値が最小値の1.1倍以内であれば、より好ましい。   According to the experimental results, when the maximum value of the ground inductance of the unit transistor is within 1.5 times the minimum value of the ground inductance of the unit transistor, the multi-finger type transistor device operates uniformly, thereby reducing the small signal. The gain improvement becomes remarkable. Furthermore, it is more preferable if the maximum value of the ground inductance of the unit transistor is within 1.1 times the minimum value.

また、図6に、マルチフィンガータイプのHBTで構成された第1比較例のトランジスタ装置のRF動作時における熱分布を特性V7で示す。併せて、図6には、マルチフィンガータイプのHBTで構成された上記参考例のRF動作時における熱分布を特性V8で示す。なお、図6において、横軸の数字は、単位トランジスタの所定の方向への配列順番を示している。   In addition, FIG. 6 shows a heat distribution at the time of RF operation of the transistor device of the first comparative example configured by the multi-finger type HBT as a characteristic V7. In addition, FIG. 6 shows a thermal distribution at the time of RF operation of the above-described reference example configured with a multi-finger type HBT as a characteristic V8. In FIG. 6, the numbers on the horizontal axis indicate the arrangement order of the unit transistors in a predetermined direction.

図6に示す特性V7と特性V8とを比較すれば、この第1比較例のトランジスタ装置では、RF(高周波)動作時における熱分布が、上記参考例のトランジスタ装置(マルチフィンガーHBT)のRF動作時における熱分布よりも均一になっていることが分かる。この第1比較例では、各単位トランジスタ101の熱分布がほぼ均一になるようバイアホール102を配置したのである。   If the characteristic V7 and the characteristic V8 shown in FIG. 6 are compared, in the transistor device of the first comparative example, the heat distribution during the RF (high frequency) operation indicates that the RF operation of the transistor device (multi-finger HBT) of the above reference example. It can be seen that the heat distribution is more uniform than the time. In the first comparative example, the via hole 102 is arranged so that the heat distribution of each unit transistor 101 is substantially uniform.

(第1の実施の形態)
次に、図7に、この発明の半導体装置の第1実施形態としてのマルチフィンガータイプのトランジスタ装置の要部の概略上面を示す。
(First embodiment)
Next, FIG. 7 shows a schematic top view of the main part of the multi-finger type transistor device as the first embodiment of the semiconductor device of the present invention.

この第1実施形態は、半導体素子としての単位トランジスタ701a,701bおよびバイアホール702の配置の仕方が前述の第1比較例と異なっている。この他の点では、この第1実施形態は、前述の第1比較例と同様の構成であり、前述の第1比較例と同様の製造方法で作製されている。   The first embodiment is different from the first comparative example in the arrangement of unit transistors 701a and 701b and via holes 702 as semiconductor elements. In other respects, the first embodiment has the same configuration as that of the first comparative example, and is manufactured by the same manufacturing method as that of the first comparative example.

この第1実施形態は、第1部分P1にバイアホール702が形成されている。また、第1部分P2にはバイアホールが形成されていない。   In the first embodiment, a via hole 702 is formed in the first portion P1. Also, no via hole is formed in the first portion P2.

図7に示すように、この第1実施形態では、配列方向の両側にバイアホール702が配置された単位トランジスタ701aと、配列方向の片側だけにバイアホール702が配置された単位トランジスタ701bとを有する。   As shown in FIG. 7, the first embodiment has unit transistors 701a in which via holes 702 are arranged on both sides in the arrangement direction, and unit transistors 701b in which via holes 702 are arranged only on one side in the arrangement direction. .

すなわち、この第1実施形態では、図7において、配列方向の端から2番目に配置された単位トランジスタ701bと3番目に配置された単位トランジスタ701bとの間の部分には、バイアホール702が形成されていない。この部分が第2部分P2である。また、図7において、符号P1は第1部分を示す。   That is, in the first embodiment, in FIG. 7, a via hole 702 is formed in a portion between the unit transistor 701b arranged second from the end in the arrangement direction and the unit transistor 701b arranged third. It has not been. This part is the second part P2. Moreover, in FIG. 7, the code | symbol P1 shows a 1st part.

また、この第1実施形態では、上記配列方向の両端の部分において隣り合う2つの単位トランジスタ701bの略中央にバイアホール702が形成されている。また、この第1実施形態では、中央部分で隣り合う2つの単位トランジスタ701bと701aとの間には、それぞれ、バイアホール702が形成されている。この中央部分に形成された2つのバイアホール702は、それぞれ、単位トランジスタ701aよりも単位トランジスタ701b側に片寄って配置されている。   In the first embodiment, a via hole 702 is formed in the approximate center of two unit transistors 701b adjacent to each other at both ends in the arrangement direction. In the first embodiment, via holes 702 are formed between two unit transistors 701b and 701a adjacent to each other at the center. The two via holes 702 formed in the central portion are arranged closer to the unit transistor 701b side than the unit transistor 701a.

すなわち、両側にバイアホール702が存在する単位トランジスタ701aとバイアホール702との間の距離703が、片側のみにバイアホール702が存在する単位トランジスタ701bとバイアホール702との間の距離704よりも長くなるように、各バイアホール702を配置している。これにより、各単位トランジスタ701a,701bのエミッタインダクタンスを略均一にすることができる。   That is, the distance 703 between the unit transistor 701a having the via hole 702 on both sides and the via hole 702 is longer than the distance 704 between the unit transistor 701b having the via hole 702 only on one side and the via hole 702. Each via hole 702 is arranged so as to be. Thereby, the emitter inductances of the unit transistors 701a and 701b can be made substantially uniform.

さらに、この実施形態では、両側にバイアホール702が存在する単位トランジスタ701aと片側のみにバイアホール702が存在する単位トランジスタ701bとの間の距離705を、片側のみにバイアホール702が存在する単位トランジスタ701b同士との間の距離706よりも長くした。これにより、両側にバイアホール702が存在する単位トランジスタ701aと片側のみにバイアホール702が存在する単位トランジスタ701bとを含む複数の単位トランジスタ701a,701bを備えるマルチフィンガータイプのトランジスタ装置を均一に動作させることができる。   Further, in this embodiment, the distance 705 between the unit transistor 701a having the via hole 702 on both sides and the unit transistor 701b having the via hole 702 only on one side is set as the unit transistor having the via hole 702 only on one side. It was longer than the distance 706 between 701b. Accordingly, a multi-finger type transistor device including a plurality of unit transistors 701a and 701b including a unit transistor 701a having a via hole 702 on both sides and a unit transistor 701b having a via hole 702 on only one side is uniformly operated. be able to.

また、前述の第1比較例と同様に、この第1実施形態のマルチフィンガータイプのトランジスタ装置においても、トランジスタ装置の総面積を小さくすることができた。また、この第1実施形態においても、RF動作時のマルチフィンガータイプのトランジスタ装置の熱分布を均一にすることもできた。さらに、この第1実施形態においても、歪みを小さく保持しながら、小信号利得を向上できた。この効果は、各単位トランジスタのエミッタインダクタンスおよびRF動作時の熱分布が均一になったことにより、マルチフィンガータイプのトランジスタ装置が均一に動作したことに起因すると考えられる。   Further, as in the first comparative example described above, also in the multi-finger type transistor device of the first embodiment, the total area of the transistor device could be reduced. Also in the first embodiment, the heat distribution of the multi-finger type transistor device during RF operation can be made uniform. In the first embodiment, the small signal gain can be improved while keeping the distortion small. This effect can be attributed to the uniform operation of the multi-finger type transistor device due to the uniform emitter inductance of each unit transistor and the uniform heat distribution during RF operation.

(第2の比較例)
次に、図8に、この発明の半導体装置の第2比較例であるマルチフィンガータイプのトランジスタ装置の要部の概略上面図を示す。
(Second comparative example)
Next, FIG. 8 shows a schematic top view of the main part of a multi-finger type transistor device which is a second comparative example of the semiconductor device of the present invention.

この第2比較例は、半導体素子である単位トランジスタとバイアホールの配置の仕方、およびバイアホールの大きさだけが前述の第1実施形態と異なっている。この他の点は、この第2比較例は、前述の第1実施形態と同様の構成であり、前述の第1実施形態と同様の製造方法でもって作製されている。   This second comparative example differs from the first embodiment only in the arrangement of unit transistors and via holes, which are semiconductor elements, and the size of the via holes. In other respects, the second comparative example has the same configuration as that of the first embodiment, and is manufactured by the same manufacturing method as that of the first embodiment.

この第2比較例では、第1部分Q1にはバイアホール802aまたは802bが形成されている。また、第2部分Q2にはバイアホールが形成されていない。つまり、図8において、配列方向の端から2番目に配置された単位トランジスタ801bと3番目に配置された単位トランジスタ801bとの間には、バイアホールが形成されていない。   In the second comparative example, a via hole 802a or 802b is formed in the first portion Q1. Also, no via hole is formed in the second portion Q2. That is, in FIG. 8, no via hole is formed between the unit transistor 801b arranged second from the end in the arrangement direction and the unit transistor 801b arranged third.

図8に示すように、この第2比較例は、配列方向の両側にバイアホール802aが存在する単位トランジスタ801aと、片側のみにバイアホール802a(または802b)が存在する単位トランジスタ801bとを有する。そして、両側にバイアホール802aが存在する単位トランジスタ801aとバイアホール802aとの間の距離805が、片側のみにバイアホール802a(または802b)が存在する単位トランジスタ801bとバイアホール802a(または802b)との間の距離804よりも長くなるように、バイアホール802aおよび802bを配置している。これにより、各単位トランジスタ801a,801bのエミッタインダクタンスをほぼ均一にすることができる。   As shown in FIG. 8, this second comparative example has unit transistors 801a in which via holes 802a exist on both sides in the arrangement direction, and unit transistors 801b in which via holes 802a (or 802b) exist only on one side. The distance 805 between the unit transistor 801a having the via hole 802a on both sides and the via hole 802a is equal to the unit transistor 801b having the via hole 802a (or 802b) only on one side and the via hole 802a (or 802b). Via holes 802a and 802b are arranged so as to be longer than the distance 804 between them. Thereby, the emitter inductances of the unit transistors 801a and 801b can be made substantially uniform.

さらに、この第2比較例では、単位トランジスタ801aとの間の距離805が長いバイアホール802aの面積を、単位トランジスタ801bとの間の距離804が短いバイアホール801bの面積よりも小さくした。これにより、各単位トランジスタ801a,801b間の距離803を等しくでき、単位トランジスタ801aと単位トランジスタ801bとの間の距離803を、単位トランジスタ801b間の距離803よりも長くする必要が無くなる。これにより、この第2比較例によれば、マルチフィンガータイプのトランジスタ装置の総面積をさらに小さくすることができる。   Further, in the second comparative example, the area of the via hole 802a having a long distance 805 to the unit transistor 801a is made smaller than the area of the via hole 801b having a short distance 804 to the unit transistor 801b. As a result, the distances 803 between the unit transistors 801a and 801b can be made equal, and the distance 803 between the unit transistors 801a and 801b need not be longer than the distance 803 between the unit transistors 801b. Thereby, according to the second comparative example, the total area of the multi-finger type transistor device can be further reduced.

したがって、この第2比較例においても、マルチフィンガータイプのトランジスタ装置の総面積を小さくすることができた。また、この第2比較例によれば、RF動作時の熱分布を均一にすることもできた。さらに、歪みを小さく保持しながら、小信号利得を向上できた。この効果は、各単位トランジスタ801a,801bのエミッタインダクタンスおよびRF動作時の熱分布が均一になったことにより、マルチフィンガータイプのトランジスタ装置が均一に動作したことに起因すると考えられる。   Therefore, also in the second comparative example, the total area of the multi-finger type transistor device could be reduced. Further, according to the second comparative example, the heat distribution during the RF operation can be made uniform. Furthermore, the small signal gain could be improved while keeping the distortion small. This effect can be attributed to the uniform operation of the multi-finger type transistor device due to the uniform emitter inductance of each of the unit transistors 801a and 801b and the heat distribution during RF operation.

(第2の実施の形態)
次に、図9に、この発明の半導体装置の第2実施形態であるマルチフィンガータイプのトランジスタ装置の要部の概略上面を示す。
(Second embodiment)
Next, FIG. 9 shows a schematic top view of the main part of a multi-finger type transistor device according to a second embodiment of the semiconductor device of the present invention.

この第2実施形態は、半導体素子としての単位トランジスタ901とバイアホール902,903の配置の仕方およびバイアホール902,903のサイズが第1実施形態と異なっている。この他の点は、この第2実施形態は、前述の第1比較例と同様の構成であり、前述の第1比較例と同様の製造方法で作製されている。   The second embodiment is different from the first embodiment in the arrangement of unit transistors 901 and via holes 902 and 903 as semiconductor elements and the sizes of the via holes 902 and 903. In other respects, the second embodiment has the same configuration as that of the first comparative example, and is manufactured by the same manufacturing method as that of the first comparative example.

この第2実施形態は、第1部分R1にバイアホール902または903が形成されている。また、第2部分R2にはバイアホールが形成されていない。   In the second embodiment, a via hole 902 or 903 is formed in the first portion R1. Also, no via hole is formed in the second portion R2.

図9に示すように、この第2実施形態では、バイアホール902は、端部Cにおける端側で隣り合う2つの単位トランジスタ901の間に配置され、端部Cにおける中央側で隣り合う2つの単位トランジスタ901間には配置されていない。また、中央部Aで隣り合う2つの単位トランジスタ901の間には、バイアホールは配置されていない。   As shown in FIG. 9, in the second embodiment, the via hole 902 is disposed between two unit transistors 901 adjacent to each other on the end side in the end portion C, and two adjacent to the center side in the end portion C. They are not arranged between the unit transistors 901. In addition, no via hole is disposed between two unit transistors 901 adjacent to each other in the central portion A.

また、この第2実施形態では、複数の単位トランジスタ901の配列方向における中央部Aで隣り合う2つの単位トランジスタ901間の距離907は、上記中央部Aよりも端部C側の中間部Bで隣り合う2つの単位トランジスタ901間の距離906よりも長い。また、上記距離906は、端部Cで隣り合う2つの単位トランジスタ901間の距離905よりも長い。また、上記中間部Bに配置されたバイアホール903の面積は、上記端部Cに配置されたバイアホール902の面積よりも大きい。   In the second embodiment, the distance 907 between two unit transistors 901 adjacent to each other in the central portion A in the arrangement direction of the plurality of unit transistors 901 is an intermediate portion B on the end C side from the central portion A. It is longer than the distance 906 between two adjacent unit transistors 901. The distance 906 is longer than the distance 905 between two unit transistors 901 adjacent to each other at the end C. In addition, the area of the via hole 903 disposed in the intermediate portion B is larger than the area of the via hole 902 disposed in the end portion C.

つまり、この第2実施形態では、端部から中央部に向かって、単位トランジスタ901間の距離が長くなっていて、この単位トランジスタ901間の距離が長くなるにしたがって、単位トランジスタ901間に設けたバイアホール902,903の面積が大きくなっている。この構成によって、大電力密度で動作する場合においても、各単位トランジスタ901の温度を略均一にすることができた。   That is, in the second embodiment, the distance between the unit transistors 901 increases from the end toward the center, and the unit transistors 901 are provided between the unit transistors 901 as the distance between the unit transistors 901 increases. The areas of the via holes 902 and 903 are increased. With this configuration, the temperature of each unit transistor 901 can be made substantially uniform even when operating at a high power density.

また、この第2実施形態においても、従来に比べて、マルチフィンガータイプのトランジスタ装置の総面積を小さくすることができた。また、RF動作時の単位トランジスタの熱分布を均一にすることもできた。さらに、歪みを小さく保持しながら、小信号利得を向上できた。この効果は、各単位トランジスタのエミッタインダクタンスおよびRF動作時の熱分布が均一になったため、マルチフィンガータイプのトランジスタ装置が均一に動作したことによると考えられる。   Also in the second embodiment, the total area of the multi-finger type transistor device can be reduced as compared with the prior art. In addition, the heat distribution of the unit transistors during the RF operation can be made uniform. Furthermore, the small signal gain could be improved while keeping the distortion small. This effect is considered to be due to the uniform operation of the multi-finger type transistor device because the emitter inductance of each unit transistor and the heat distribution during RF operation become uniform.

(第3の実施の形態)
次に、図10に、この発明の半導体装置の第3実施形態であるマルチフィンガータイプのトランジスタ装置の要部の概略上面を示す。
(Third embodiment)
Next, FIG. 10 shows a schematic top view of the main part of a multi-finger type transistor device according to a third embodiment of the semiconductor device of the present invention.

この第3実施形態は、半導体素子としての単位トランジスタ、およびバイアホールの配置の仕方が、前述の第1比較例と異なっている。その他の点では、この第3実施形態は、前述の第1比較例と同様の構成であり、前述の第1比較例と同様の製造方法でもって、作製される。   The third embodiment is different from the first comparative example in the arrangement of unit transistors as semiconductor elements and via holes. In other respects, the third embodiment has the same configuration as that of the first comparative example, and is manufactured by the same manufacturing method as that of the first comparative example.

この第3実施形態では、第1部分S1にはバイアホール1002が形成されており、第2部分S2にはバイアホールが形成されていない。   In the third embodiment, a via hole 1002 is formed in the first portion S1, and no via hole is formed in the second portion S2.

この第3実施形態では、図10に示すように、半導体素子としての各単位トランジスタ1001の形状と大きさは同じであり、各バイアホール1002の形状と大きさは同じである。また、バイアホール1002は、端部Fにおける端側で隣り合う2つの単位トランジスタ1001の間に配置され、端部Fにおける中央側で隣り合う2つの単位トランジスタ1001間には配置されていない。また、中央部Eで隣り合う2つの単位トランジスタ1001の間には、バイアホール1002が配置されている。   In the third embodiment, as shown in FIG. 10, each unit transistor 1001 as a semiconductor element has the same shape and size, and each via hole 1002 has the same shape and size. The via hole 1002 is disposed between the two unit transistors 1001 adjacent to each other on the end side in the end F, and is not disposed between the two unit transistors 1001 adjacent to each other on the center side in the end F. A via hole 1002 is disposed between two unit transistors 1001 adjacent to each other at the center E.

すなわち、この第3実施形態では、図10に示すように、マルチフィンガータイプのトランジスタ装置の中央部Eでは、端部Fに比べて、バイアホール密度が高くなっている。さらに、端部Fから中央部Eに向かって、バイアホール密度が増加するにつれて、単位トランジスタ1001とバイアホール1002との間の距離が距離1006から距離1008へと長くなっている。また、端部Fから中央部Eに向かって、バイアホール密度が増加するにつれて、単位トランジスタ1001間の距離が、距離1005から距離1007さらには距離1009へと長くなっている。これにより、この第3実施形態では、大電力密度で動作する場合においても、各単位トランジスタ1001の温度を均一にすることができる。   That is, in the third embodiment, as shown in FIG. 10, the via hole density is higher in the central portion E of the multi-finger type transistor device than in the end portion F. Furthermore, the distance between the unit transistor 1001 and the via hole 1002 increases from the distance 1006 to the distance 1008 as the via hole density increases from the end F toward the center E. Further, as the via hole density increases from the end F toward the center E, the distance between the unit transistors 1001 increases from the distance 1005 to the distance 1007 and further to the distance 1009. Thereby, in the third embodiment, the temperature of each unit transistor 1001 can be made uniform even when operating at a high power density.

また、この第3実施形態においても、マルチフィンガータイプのトランジスタ装置の総面積を小さくすることができた。また、RF動作時の各単位トランジスタの熱分布を均一にすることもできた。さらに、歪みを小さく保持しながら、小信号利得を向上できた。この効果は、各単位トランジスタ1001のエミッタインダクタンスおよびRF動作時の熱分布が均一になったため、各単位トランジスタ1001が均一に動作したことによると考えられる。   Also in the third embodiment, the total area of the multi-finger type transistor device can be reduced. Also, the heat distribution of each unit transistor during RF operation can be made uniform. Furthermore, the small signal gain could be improved while keeping the distortion small. This effect is considered due to the fact that each unit transistor 1001 operates uniformly because the emitter inductance of each unit transistor 1001 and the heat distribution during RF operation become uniform.

(第3の比較例)
次に、図11に、この発明の半導体装置の第3比較例であるマルチフィンガータイプのトランジスタ装置の要部の概略上面を示す。
(Third comparative example)
Next, FIG. 11 shows a schematic top view of the main part of a multi-finger type transistor device which is a third comparative example of the semiconductor device of the present invention.

この第3比較例は、各バイアホールの配置の仕方と、各バイアホールの大きさが、前述の第1比較例と異なっている。そのほかの点は、この第3比較例は、第1比較例と同様の構成であり、第1比較例と同様の製造方法で作製される。   The third comparative example is different from the first comparative example in the arrangement of the via holes and the size of the via holes. In other respects, the third comparative example has the same configuration as the first comparative example, and is manufactured by the same manufacturing method as the first comparative example.

この第3比較例では、第1部分T1にはバイアホール1002aまたは1002bが形成されており、第2部分T2にはバイアホールが形成されていない。   In the third comparative example, a via hole 1002a or 1002b is formed in the first portion T1, and no via hole is formed in the second portion T2.

この第3比較例では、図11に示すように、半導体素子としての各単位トランジスタ1101の形状と大きさは同じである。また、バイアホール1102bは、端部Hにおける端側で隣り合う2つの単位トランジスタ1101の間に配置され、端部Hにおける中央側で隣り合う2つの単位トランジスタ1101間には配置されていない。また、中央部Gで隣り合う2つの単位トランジスタ1101の間には、それぞれ、バイアホール1102aが配置されている。また、上記バイアホール1102aの面積は、上記バイアホール1102bの面積よりも小さい。   In the third comparative example, as shown in FIG. 11, the shape and size of each unit transistor 1101 as a semiconductor element are the same. Further, the via hole 1102b is disposed between two unit transistors 1101 adjacent on the end side at the end H, and is not disposed between the two unit transistors 1101 adjacent on the center side at the end H. In addition, via holes 1102a are respectively disposed between two unit transistors 1101 adjacent to each other at the central portion G. The area of the via hole 1102a is smaller than the area of the via hole 1102b.

すなわち、この第3比較例では、図11に示すように、中央部Gのバイアホール密度が端部Hのバイアホール密度よりも高くなっている。さらに、端部Hから中央部Gに向かって、バイアホール密度が増加するにつれて、単位トランジスタ1101とバイアホール間の距離が距離1105から距離1106へと長くなっている。また、端部Hにおけるバイアホール1102bの面積よりも、中央部Gにおけるバイアホール1102aの面積が小さくなっている。   That is, in the third comparative example, as shown in FIG. 11, the via hole density in the central portion G is higher than the via hole density in the end portion H. Further, as the via hole density increases from the end H toward the center G, the distance between the unit transistor 1101 and the via hole increases from the distance 1105 to the distance 1106. Further, the area of the via hole 1102a in the central portion G is smaller than the area of the via hole 1102b in the end portion H.

このような構成によって、単位トランジスタ1101間の距離1107を一定にしており、この距離1107を端部Hから中央部Gに向かって、長くする必要が無くなるので、マルチフィンガータイプのトランジスタ装置の総面積をさらに小さくすることができる。   With such a configuration, the distance 1107 between the unit transistors 1101 is made constant, and it is not necessary to increase the distance 1107 from the end H toward the center G. Therefore, the total area of the multi-finger type transistor device Can be further reduced.

そして、この第3比較例では、従来に比べて、マルチフィンガータイプのトランジスタ装置の総面積を小さくすることができた。また、この第3比較例では、RF動作時のマルチフィンガータイプのトランジスタ装置の熱分布を均一にすることもできた。さらに、この第3比較例では、歪みを小さく保持しながら、小信号利得を向上できた。この効果は、各単位トランジスタのエミッタインダクタンスおよびRF動作時の熱分布が均一になったことによって、各単位トランジスタが均一に動作したことによると考えられる。   And in this 3rd comparative example, the total area of the multi-finger type transistor device was able to be made small compared with the past. In the third comparative example, the heat distribution of the multi-finger type transistor device during RF operation could be made uniform. Further, in the third comparative example, the small signal gain can be improved while keeping the distortion small. This effect is considered to be due to the uniform operation of each unit transistor due to the uniform emitter inductance of each unit transistor and the uniform heat distribution during RF operation.

尚、上記第1〜第3実施形態,第1〜第3比較例では、半導体素子を、HBT,FET,HEMT等の増幅用素子としたが、増幅用以外の他の半導体素子であってもよい。   In the first to third embodiments and the first to third comparative examples, the semiconductor element is an amplifying element such as an HBT, FET, or HEMT. Good.

この発明の半導体装置の第1比較例であるマルチフィンガータイプのトランジスタ装置の要部の概略上面図である。It is a schematic top view of the principal part of the multi-finger type transistor device which is the 1st comparative example of the semiconductor device of this invention. 上記第1比較例の要部の概略断面図である。It is a schematic sectional drawing of the principal part of the said 1st comparative example. 上記第1比較例のトランジスタ装置の振幅歪み(利得偏差)と従来例のトランジスタ装置の振幅歪みを示す特性図である。It is a characteristic view which shows the amplitude distortion (gain deviation) of the transistor device of the said 1st comparative example, and the amplitude distortion of the transistor device of a prior art example. 上記第1比較例の位相歪み(位相偏差)と従来例の位相歪みとを示す特性図である。It is a characteristic view which shows the phase distortion (phase deviation) of the said 1st comparative example, and the phase distortion of a prior art example. 上記第1比較例と参考例の小信号利得を示す特性図である。It is a characteristic view which shows the small signal gain of the said 1st comparative example and a reference example. 上記第1比較例と参考例のRF(高周波)動作時における熱分布を示す特性図である。It is a characteristic view which shows the heat distribution at the time of RF (high frequency) operation | movement of the said 1st comparative example and reference example. この発明の半導体装置の第1実施形態であるマルチフィンガータイプのトランジスタ装置の要部の概略上面図である。1 is a schematic top view of a main part of a multi-finger type transistor device according to a first embodiment of a semiconductor device of the present invention; この発明の半導体装置の第2比較例であるマルチフィンガータイプのトランジスタ装置の要部の概略上面図である。It is a schematic top view of the principal part of the multi-finger type transistor device which is the 2nd comparative example of the semiconductor device of this invention. この発明の半導体装置の第2実施形態であるマルチフィンガータイプのトランジスタ装置の要部の概略上面図である。It is a schematic top view of the principal part of the multi-finger type transistor device which is 2nd Embodiment of the semiconductor device of this invention. この発明の第3実施形態であるマルチフィンガータイプのトランジスタ装置の要部の概略上面図である。It is a schematic top view of the principal part of the multi-finger type transistor device which is 3rd Embodiment of this invention. この発明の第3比較例のマルチフィンガータイプのトランジスタ装置の要部の概略上面図である。It is a schematic top view of the principal part of the multi-finger type transistor device of the 3rd comparative example of this invention. 従来例のマルチフィンガータイプのトランジスタ装置の要部の概略上面図である。It is a schematic top view of the principal part of the multi-finger type transistor device of a prior art example. 参考例のマルチフィンガータイプのトランジスタ装置の要部の概略上面図である。It is a schematic top view of the principal part of the multi-finger type transistor device of a reference example.

100 半絶縁性GaAs基板
101,701a,701b,801a,801b,901,1001,1101 単位トランジスタ
102,702a,702b,802a,802b,902,903,1002,1102a,1102b バイアホール
103,P1,Q1,R1,S1 第1の部分
104,P2,Q2,R2,S2 第2の部分
201 裏面金属層
202 エミッタ電極
203 金属配線
204 ベース電極
205 コレクタ電極
100 semi-insulating GaAs substrate 101,701a, 701b, 801a, 801b, 901,1001,1101 unit transistor 102,702a, 702b, 802a, 802b, 902,903,1002,1102a, 1102b via hole 103, P1, Q1, R1, S1 first portion 104, P2, Q2, R2, S2 second portion 201 back surface metal layer 202 emitter electrode 203 metal wiring 204 base electrode 205 collector electrode

Claims (2)

所定の方向に並んで配置されると共に並列に接続された複数の半導体素子と、
上記複数の半導体素子間の所定の箇所に配置されたバイアホールとを備え、
上記半導体素子は、RF動作を行なうRF半導体素子であり、
上記RF半導体素子は、半導体基板上に形成されており、
上記バイアホールは、上記半導体基板を貫通するように形成され、
上記半導体基板の裏面に形成された裏面金属層と上記RF半導体素子の電極とが上記バイアホール内に形成した金属層を介して接続され、
さらに、隣り合う2つの上記半導体素子間の領域全体からなると共に上記バイアホールが形成された第1の部分と、
隣り合う2つの上記半導体素子間の領域全体からなると共に上記バイアホールが形成されていない第2の部分とを有し、
上記複数の半導体素子は、それぞれ、上記所定の方向の両側もしくは上記所定の方向の片側に上記第1の部分が隣接していることにより、上記複数の半導体素子の各接地インダクタンスが均一になされており、
上記所定の方向における中央部で隣り合う2つの半導体素子間の距離が、上記所定の方向における端部で隣り合う2つの半導体素子間の距離よりも長く、
かつ、上記中央部に形成されたバイアホールの面積が、上記端部に形成されたバイアホールの面積よりも大きいことを特徴とするRF半導体装置。
A plurality of semiconductor elements arranged side by side in a predetermined direction and connected in parallel;
Via holes arranged at predetermined positions between the plurality of semiconductor elements,
The semiconductor element is an RF semiconductor element that performs an RF operation,
The RF semiconductor element is formed on a semiconductor substrate,
The via hole is formed to penetrate the semiconductor substrate,
The back metal layer formed on the back surface of the semiconductor substrate and the electrode of the RF semiconductor element are connected via a metal layer formed in the via hole,
And a first portion that is formed of the entire region between two adjacent semiconductor elements and in which the via hole is formed;
A second portion that is formed of the entire region between two adjacent semiconductor elements and in which the via hole is not formed,
In each of the plurality of semiconductor elements, the ground inductance of each of the plurality of semiconductor elements is made uniform because the first portion is adjacent to both sides of the predetermined direction or one side of the predetermined direction. And
The distance between two semiconductor elements adjacent in the center in the predetermined direction is longer than the distance between two semiconductor elements adjacent in the end in the predetermined direction,
An RF semiconductor device, wherein an area of the via hole formed in the central portion is larger than an area of the via hole formed in the end portion.
所定の方向に並んで配置されると共に並列に接続された複数の半導体素子と、
上記複数の半導体素子間の所定の箇所に配置されたバイアホールとを備え、
上記半導体素子は、RF動作を行なうRF半導体素子であり、
上記RF半導体素子は、半導体基板上に形成されており、
上記バイアホールは、上記半導体基板を貫通するように形成され、
上記半導体基板の裏面に形成された裏面金属層と上記RF半導体素子の電極とが上記バイアホール内に形成した金属層を介して接続され、
さらに、隣り合う2つの上記半導体素子間の領域全体からなると共に上記バイアホールが形成された第1の部分と、
隣り合う2つの上記半導体素子間の領域全体からなると共に上記バイアホールが形成されていない第2の部分とを有し、
上記複数の半導体素子は、それぞれ、上記所定の方向の両側もしくは上記所定の方向の片側に上記第1の部分が隣接していることにより、上記複数の半導体素子の各接地インダクタンスが均一になされており、
上記所定の方向における中央部で隣り合う2つの半導体素子間の距離が、上記所定の方向における端部で隣り合う2つの半導体素子間の距離よりも長く、
かつ、上記所定の方向における中央部でのバイアホール密度が上記所定の方向における端部でのバイアホール密度よりも高いことを特徴とするRF半導体装置。
A plurality of semiconductor elements arranged side by side in a predetermined direction and connected in parallel;
Via holes arranged at predetermined positions between the plurality of semiconductor elements,
The semiconductor element is an RF semiconductor element that performs an RF operation,
The RF semiconductor element is formed on a semiconductor substrate,
The via hole is formed to penetrate the semiconductor substrate,
The back metal layer formed on the back surface of the semiconductor substrate and the electrode of the RF semiconductor element are connected via a metal layer formed in the via hole,
And a first portion that is formed of the entire region between two adjacent semiconductor elements and in which the via hole is formed;
A second portion that is formed of the entire region between two adjacent semiconductor elements and in which the via hole is not formed,
In each of the plurality of semiconductor elements, the ground inductance of each of the plurality of semiconductor elements is made uniform because the first portion is adjacent to both sides of the predetermined direction or one side of the predetermined direction. And
The distance between two semiconductor elements adjacent in the center in the predetermined direction is longer than the distance between two semiconductor elements adjacent in the end in the predetermined direction,
An RF semiconductor device, wherein a via hole density at a central portion in the predetermined direction is higher than a via hole density at an end portion in the predetermined direction.
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