JP4880751B2 - パワーｍｏｓｆｅｔのための回生型ゲート駆動回路 - Google Patents

Description

本発明は、一般にスイッチモード電力変換器に関し、より詳細には、ＭＯＳＦＥＴ（金属酸化膜電界効果スイッチング素子）およびＩＧＢＴ（絶縁ゲートバイポーラスイッチング素子）の電圧制御のための回生型ゲート駆動回路に関し、ゲート容量に蓄積されたエネルギーを回復させる手段と、ゲート電圧の遷移を高速化するとともに、出力インピーダンスを減少させる手段とを具備している。

数百キロヘルツから数メガヘルツの範囲で動作する、スイッチモード電力変換器における損失は、その効率に著しい影響を及ぼすとともに、熱設計を複雑にする。

図１に示されている先行技術の従来ゲート駆動回路は、１組のトーテムポール接続した電界効果スイッチング素子Ｑ１，Ｑ２と、ゲート抵抗Ｒ_ｇとを具備している。この接続形態は、特に高周波数において過剰な電力浪費を被る。電力浪費の３つの主要な原因は、以下のとおりである。すなわち、１．容量エネルギーの損失と、２．クロス導電（cross conduction）電力の損失と、３．線形動作の損失とである。

１．容量エネルギーの損失は、ターンオンおよびターンオフの間に生じる。ターンオンの間、ゲートエネルギー（１／２Ｃ_ｇｓＶ_ｄｄ ^２）は、等価ゲート容量内に蓄積されるとともに、同量のエネルギーが、総直列抵抗（ゲート駆動抵抗Ｒ_ｇと、スイッチＱ２の内部ゲート抵抗と）で浪費される。ターンオフの間、ゲートに蓄積された同量のエネルギー（１／２Ｃ_ｇｓＶ_ｄｄ ^２）が、総直列抵抗で浪費される。したがって、総浪費電力は、

である。ただし、ｆはスイッチング周波数、Ｃ_ｇｓはゲート・ソース間容量、Ｖ_ｄｄは供給電圧である。電力は、ゲート回路Ｒ_ｇおよび内部ＭＯＳＦＥＴゲート抵抗内で浪費される。エネルギーは、充電および放電経路の抵抗に依存しない一方で、この抵抗が、ゲート駆動スイッチのスイッチング時間と定格電流とを決める。

短いパルスを生成するため、トーテムポール接続の抵抗の一方が完全にターンオフされる前に、もう一方がターンオンされる場合に、２．クロス導電電力の損失が生じる。両方のゲート駆動スイッチング素子が、スイッチング遷移（switching transition）の間、同時に導電するため、この動作モードは、クロス導電の損失を招く。

３．線形動作の損失は、スイッチング遷移の間、ゲート駆動スイッチング素子にかかる電圧および電流の重なりによって生じる。

図１の従来回路の他の問題は、ゲートに直列の寄生インダクタンスが、ゲート電流の変化速度を制限することであり、それにより、スイッチング時間が増加する。スイッチング遷移の間、「オフ」スイッチミラー容量を流れる電流は、同様にゲート容量を流れ、代替の低インピーダンス経路が利用できない場合、素子を無視する。抵抗回路において、このインピーダンスは、オン状態のスイッチＱ２によるＺ_ｇからのものであり、ただし、Ｚ_ｇは、電力供給からＭＯＳＦＥＴのゲートへの、総信号およびリターン経路のインピーダンスである。

非特許文献１によると、擬似共振ゲート駆動は、パワーＭＯＳＦＥＴのターンオンにおいて、損失を減少させる。この回路は、ゲート電圧をクランプせず、かつ過電圧を生じる恐れがあるとともに、ゲートエネルギーは、ターンオフ時にスイッチ内で浪費される。

非特許文献２および３に記載されている回路は、一旦エネルギーがゲート容量から移された場合、共振インダクタにかかる電圧を反転させることによって、ゲートエネルギーを回復させる。非特許文献２の接続形態は、半導体素子の追加ペアを通して、ゲート電圧を電圧源にクランプするが、クロス導電に対する保護は与えられず、クランプダイオードの導電中のみ低出力インピーダンスを有する。非特許文献３のゲート駆動回路は、クロス導電を防ぐ一方で、ＭＯＳＦＥＴゲートがトリガの失敗の影響を受けやすくなる高出力インピーダンスを有している。

非特許文献４には、ゲート電圧を電圧源にクランプするとともに、正常動作（ＥＭＰの電磁気パルスが存在する動作を除く）の間、クロス導電を防ぐＭＯＳゲート駆動回路が記載されている。しかし、この場合、配線インダクタンスを最小にするため、ゲート駆動スイッチング素子をＭＯＳＦＥＴゲートに近接させた配置が必要である。

１９９３年１１月２３日にB. Jacobsonに発行された特許文献１には、パワーＭＯＳＦＥＴのための高周波数共振ゲート駆動が開示されている。この回生型接続形態は、部分的なエネルギー回復を可能にするとともに、クロス導電に対して保護する。さらに、特許文献１は、ゲート電圧遷移間の時間間隔において、電流がクランプダイオードを流れることにより、低出力インピーダンスを与えている。しかし、エネルギー回復は、共振インダクタにかかる電圧がバイアス供給を超えた場合に、主スイッチング素子のターンオフに先立つ短い時間間隔においてのみ行われる。

２００１年３月２７日にDavid Parksに発行された特許文献２には、電界効果トランジスタ（ＦＥＴ）のための共振スイッチングと、同期出力整流器による電力供給などの関連回路とを設ける共振ゲート駆動が開示されている。接合型ＦＥＴのための共振スイッチングは、ゲートのダイオードクランプを用いたバイポーラモード動作を行い、分離バイアス電力供給なしでのバイポーラモード動作をもたらす。しかし、この共振ゲート駆動は、効率向上のためのエネルギー回復を与えていない。

非特許文献５には、上述の先行技術文献の幾つかを含む、様々なゲート駆動の接続形態が概説および記載されている。
米国特許第5,264,736号明細書 米国特許第6,208,535号明細書 W. A. Tabisz et al.，"Zero-Voltage-switched quasi-resonant buck and flyback converter - experimental results at 10MHz"，Proceedings of IEEE PESC ’87 conference，1987，pp. 404-413． T. Chen, et al.，"A resonant MOSFET gate-driver with complete energy recovery"，Proceedings of the 3rd IEE Power Electronics and Motion Control Conference (IPEMC) 2000，Vol. 1，pp. 402-406． I. D. de Vries, "A resonant power MOSFET／IGBT gate driver"，Applied Power Electronics Conference and Exposition，APEC 2002，vol. 1，pp. 179-185． D. Maksimovic，"A MOS gate drive with resonant transitions"，Record of the 22nd IEEE Annual Power Electronics Specialists Conference (PESC)，1991，pp. 527-532． Patrick Dwane, et al.，"An Assessment of Resonant Gate Drive Techniques for use in modem Low Power DC-DC converters"，IEEE，Jan. 2005，pp. 1572-1580．

したがって、本発明の目的は、耐雑音性を向上し、スイッチング遷移時間を高速化するとともに、消費電力を削減した回生型ゲート駆動回路を提供することである。

本発明の他の目的は、電圧遷移を高速化するとともに、出力インピーダンスを低下する同調回路を提供することである。

本発明のさらなる目的は、スイッチモード電力変換器のゲート駆動回路の損失を減少させることである。

これらの目的および他の目的は、
第１スイッチング素子に接続された正の電力源と、
第２スイッチング素子に接続された負の電力源と、
パワーＭＯＳＦＥＴのゲート入力に接続されたセンタータップの各サイドに、第１巻線および第２巻線を有する第１インダクタ回路と、
前記パワーＭＯＳＦＥＴの前記ゲート入力と、前記第１インダクタ回路の前記センタータップとに接続されたセンタータップの各サイドに、第１阻止コンデンサと直列に接続された第１巻線と、第２阻止コンデンサと直列に接続された第２巻線とを有する第２インダクタ回路と、
前記第１スイッチング素子のゲートに接続されるとともに、前記第1スイッチング素子を制御する第１入力信号と、
前記第２スイッチング素子のゲートに接続されるとともに、前記第２スイッチング素子を制御する第２入力信号と、
前記第１スイッチング素子と前記第２スイッチング素子とに接続されるとともに、前記パワーＭＯＳＦＥＴのゲートに供給される電圧を制限し、誘導電流を流す手段と、
前記正の電力源と前記第２スイッチング素子との間と、前記負の電力源と第１スイッチング素子との間とに接続されるとともに、前記パワーＭＯＳＦＥＴのゲートにおける電圧を制限し、誘導電流を流す手段と
を具備し、
前記第１スイッチング素子は、前記正の電力源と、前記第２インダクタ回路の前記第１巻線に直列した前記第１阻止コンデンサに対して、並列の前記第１インダクタ回路の前記第１巻線との間に接続されるとともに、前記第１スイッチング素子と、前記第１阻止コンデンサに直列した前記第２インダクタの前記第１巻線に対して、並列の前記第１インダクタ回路の前記第１巻線とを流れる第１電流の経路を設け、
前記第２スイッチング素子は、前記負の電力源と、前記第２阻止コンデンサに並列した前記第２インダクタ回路の前記第２巻線に対して、並列の前記第1インダクタ回路の前記第２巻線との間に接続されるとともに、前記パワーＭＯＳＦＥＴを共振放電する経路を設けることを特徴とする回生型ゲート駆動回路を提供することによって、さらに実現される。

前記第１スイッチング素子と前記第２スイッチング素子とは、ＭＯＳＦＥＴをそれぞれ具備している。
前記第１入力信号は、前記第１ＭＯＳＦＥＴの入力ゲートに接続されるとともに、
前記第２入力信号は、前記第２ＭＯＳＦＥＴの入力ゲートに接続されている。
前記第１インダクタ回路および前記第２インダクタ回路の前記第１巻線と前記第２巻線とは、同一の巻数を有している。
前記制限手段は、前記正の電力源と前記第２スイッチング素子との間に接続された第１ダイオードと、前記負の電力源と前記第１スイッチング素子との間に接続された第２ダイオードとを具備している。
前記第２インダクタ回路は、出力インピーダンスを減少させることによって、耐雑音性を向上させる。
前記第１インダクタ回路と前記第２インダクタ回路とは、前記スイッチング素子が両方同時に導電している場合に、前記第１スイッチング素子と前記第２スイッチング素子との間に高インピーダンスを与える。
前記回路は、前記第１入力信号と前記第２入力信号とが、前記第１スイッチング素子と第２スイッチング素子とをターンオフするレベルである場合、不感時間間隔を有することによって、エネルギー回復を有効にする。
前記不感時間間隔の制御は、前記パワーＭＯＳＦＥＴの出力電圧または出力電流、前記パワーＭＯＳＦＥＴにかかる電力、あるいは前記パワーＭＯＳＦＥＴの接合部における温度の内いずれか１つを感知する手段によって与えられる。

これらの目的は、
第１スイッチング素子に接続された正の電力源を設けるステップと、
第２スイッチング素子に接続された負の電力源を設けるステップと、
パワーＭＯＳＦＥＴのゲート入力に接続されたセンタータップの各サイドに第１巻線および第２巻線を有する第１インダクタ回路を設けるステップと、
前記パワーＭＯＳＦＥＴの前記ゲート入力と、前記第１インダクタ回路の前記センタータップとに接続されたセンタータップの各サイドに、第１阻止コンデンサに直列の第１巻線と、第２阻止コンデンサに直列の第２巻線とを有する第２インダクタ回路を設けるステップと、
前記第１スイッチング素子と、前記第１阻止コンデンサに直列した前記第２インダクタの前記第１巻線に対して、並列の前記第１インダクタ回路の前記第１巻線とを流れる第１電流の経路を設けるステップと、
前記負の電力源と、第２阻止コンデンサに直列した前記第２インダクタ回路の前記第２巻線に対して、並列の前記第1インダクタ回路の前記２巻線との間に接続された前記第２スイッチング素子を通して、前記パワーＭＯＳＦＥＴを共振放電する経路を設けるステップと、
前記第１スイッチング素子のゲートに接続された第１入力信号によって、前記第１スイッチング素子を制御するステップと、
前記第２スイッチング素子のゲートに接続された第２入力信号によって、
前記第２スイッチング素子を制御するステップと、
前記パワーＭＯＳＦＥＴのゲートに供給された電圧を制限するとともに、第１スイッチング素子と第２スイッチング素子とに接続された手段によって誘導電流を流すステップと、
前記パワーＭＯＳＦＥＴのゲートに供給された電圧を制限するとともに、前記正の電力源と前記第２スイッチング素子との間と、前記負の電力源と第１スイッチング素子との間とに接続された手段によって誘導電流を流すステップと
を具備し、
前記第１スイッチング素子は、前記正の電力源と、前記第２インダクタ回路の前記第１巻線に直列した前記第１阻止コンデンサに対して、並列の前記第１インダクタ回路の前記第１巻線との間に接続されることを特徴とする回生型ゲート駆動回路を設ける方法によって、さらに実現される。

前記方法は、前記第１スイッチング素子と前記第２スイッチング素子とにＭＯＳＦＥＴをそれぞれ設けるステップを具備している。
前記方法は、前記第１入力信号を前記第１ＭＯＳＦＥＴの入力ゲートに接続するステップと、前記第２入力信号を前記第２ＭＯＳＦＥＴの入力ゲートに接続するステップとを具備している。
前記方法は、前記第１インダクタ回路および前記第２インダクタ回路の前記第１巻線と前記第２巻線とを同一の巻数で設けるステップをさらに具備している。
前記パワーＭＯＳＦＥＴのゲート電圧を制限する前記ステップは、
前記正の電力源と前記第２スイッチング素子との間に接続された第１ダイオードを設けるステップと、
前記負の電力源と前記第１スイッチング素子との間に接続された第２ダイオードを設けるステップと
を具備している。

本発明のさらなる目的、特徴、および利点は、当業者にとって、現在認識される本発明を実施する最良の形態を例示する好適な実施形態の以下の詳細な記載を検討することで明らかとなる。

添付の特許請求の範囲は、本発明の主題を詳細に指し示すとともに、明確に主張するものである。本発明の様々な目的、利点、および新規の特徴は、添付図面（同一の部分には、同一の参照符号が付されている）と併せて以下の詳細な記載を参照することでより完全に明らかとなる。

図１は、単一バイアス電力供給を有する先行技術のゲート駆動回路の概略図である。

図２は、本発明による回生型ゲート駆動回路の概略図である。

図３は、ＭＯＳＦＥＴ Ｑ１，Ｑ２のゲートにおける電圧および電流の典型的な波形と、図２のインダクタＬ１，Ｌ２，Ｌ３，Ｌ４を流れる電流の典型的な波形とのグラフである。

図４は、電圧源Ｖ_ｄｄ，Ｖ_ｓｓと、ダイオードＤ１，Ｄ２と、スイッチング素子Ｑ１，Ｑ２とを流れる電流の典型的な波形のグラフである。

図５は、特許文献１に記載のゲート駆動回路によって生成されたパワーＭＯＳＦＥＴのゲート電圧を測定したグラフである。

図６は、図２の回生型ゲート駆動回路によって生成されたパワーＭＯＳＦＥＴのゲート電圧を測定したグラフである。

図２を参照すると、本発明の原理を実装する回生型ゲート駆動回路１０の回路図が示されている。回生型ゲート駆動回路１０は、１組のＭＯＳＦＥＴ（金属酸化膜電界効果スイッチング）素子Ｑ１，Ｑ２を具備し、その間には、結合インダクタＬ１，Ｌ２が直列に接続されている。結合インダクタは、パワーＭＯＳＦＥＴ３８のゲートに接続されたセンタータップ２５を具備している。結合インダクタＬ１，Ｌ２は、インダクタ結合係数（ｋ）が０.９２で、３００ｍＨのインダクタンスをそれぞれ有する上半巻線および下半巻線を具備している。

さらに、前記主結合インダクタＬ１，Ｌ２と並列に接続されているのは、インダクタ結合係数（ｋ）が０.９２の結合インダクタＬ３，Ｌ４と、阻止コンデンサＣ１，Ｃ２とである。阻止コンデンサＣ１は、インダクタＬ３と直列に接続され、他方の阻止コンデンサＣ２は、インダクタＬ４と直列に接続されている。結合インダクタＬ３，Ｌ４のセンタータップ２７は、結合インダクタＬ１，Ｌ２のセンタータップ２５に接続されている。

電力または電圧源Ｖ_ｄｄは、前記ＭＯＳＦＥＴ Ｑ１のドレイン端子に接続された正端子と、電圧源Ｖ_ｓｓの正端子に接続された負端子とを具備している。Ｖ_ｓｓの負端子は、ＭＯＳＦＥＴ Ｑ２のソースに接続されている。２つのクランプダイオードＤ１，Ｄ２が設けられており、ダイオードＤ１は、電圧源Ｖ_ｄｄとＭＯＳＦＥＴ Ｑ２のドレインとの間に接続され、ダイオードＤ２は、電圧源Ｖ_ｓｓとＭＯＳＦＥＴ Ｑ１のソースとの間に接続されている。ダイオードＤ１，Ｄ２は、パワーＭＯＳＦＥＴ３８のゲートにおける電圧を電圧源Ｖ_ｄｄ，Ｖ_ｓｓにそれぞれクランプし、駆動ＭＯＳＦＥＴスイッチング素子Ｑ１，Ｑ２にかかる電圧を２つの電圧源Ｖ_ｄｄ，Ｖ_ｓｓの和に制限する。図２において、電圧源Ｖ_ｄｄは、直流１２.６ボルトを供給するとともに、電圧源Ｖ_ｓｓは、直流５ボルトを供給する。

図２、図３および図４を参照すると、図２の前記回路の動作は、図３および図４に示されている波形を参照することによって説明される。図３は、前記ＭＯＳＦＥＴ Ｑ１，Ｑ２のゲートにおける電圧および電流の典型的な波形と、結合インダクタ（Ｌ１，Ｌ２），（Ｌ３，Ｌ４）を流れる電流の典型的な波形とのグラフである。図４は、電圧源Ｖ_ｄｄ，Ｖ_ｓｓと、ダイオードＤ１，Ｄ２と、ＭＯＳＦＥＴスイッチング素子Ｑ１，Ｑ２とを流れる電流の典型的な波形を示すグラフである。

時間ｔ＝０においてスイッチングサイクルの開始時に、前記スイッチング素子Ｑ２に対する信号ＶＧ２により供給されたゲート信号Ｖ_ｇａｔｅＱ２は、スイッチオフ（ロー）されるとともに、ターンオフを開始する。スイッチング素子Ｑ１は、まだターンオンされていないため、両スイッチング素子に対するゲート信号Ｖ_ｇａｔｅＱ１，Ｖ_ｇａｔｅＱ２がオフである場合、スイッチングサイクルは、不感時間間隔とともに開始する。ｔ＝０において、ゲートドライバ１０の出力（パワーＭＯＳＦＥＴ３８のゲート電圧）は負にバイアスされ、ダイオードＤ１はオフであるとともに、ダイオードＤ２はインダクタＬ１，Ｌ２およびスイッチング素子Ｑ２に電流を流す。スイッチング素子Ｑ２がターンオフした場合、その電圧は上昇し始めるとともに、インダクタＬ２の電流は、インダクタＬ４にそれる。これと同時に、インダクタＬ１の電流は、パワーＭＯＳＦＥＴ３８のゲートと、バイアス電圧源Ｖ_ｓｓ（これにより、エネルギーを回生する）と、ダイオードＤ２とに流れ始める。したがって、不感時間間隔４１の終了時（ｔ＝５０ｎｓ）に、パワーＭＯＳＦＥＴ３８のゲート容量は部分的に放電され、スイッチング素子Ｑ１，Ｑ２はオフであり、両ダイオードＤ１，Ｄ２の電流はほぼゼロであるとともに、両結合インダクタ（Ｌ１，Ｌ２），（Ｌ３，Ｌ４）は電流を流す。

前記信号ＶＧ１からのゲート信号Ｖ_ｇａｔｅＱ１がスイッチング素子Ｑ１のターンオンを開始した場合、不感時間間隔４１は、ｔ≒５０ｎｓで終了する。Ｑ１がターンオンした場合、電圧は、結合インダクタ（Ｌ１，Ｌ２），（Ｌ３，Ｌ４）に印加されるとともに、パワーＭＯＳＦＥＴ３８のゲートは、２つの電流の和によって共振充電される。電圧源Ｖ_ｄｄは、スイッチング素子Ｑ１と、インダクタＬ３に並列のインダクタＬ１とに流れる第１電流を生成する。第２電流は、インダクタＬ２，Ｌ４に蓄積されたものであるとともに、エネルギーを電圧源Ｖ_ｓｓに帰還させるスイッチング素子Ｑ２の一体型（integral body）ダイオードを流れる。共振電流Ｉ_ｇａｔｅ４６の正半波の終了時に、スイッチング素子Ｑ２の一体型ダイオードの電流は、向きを変え、そのチャネルを流れ始めるのと同時に、このスイッチング素子Ｑ２にかかる電圧は上昇する。スイッチング素子Ｑ２が電流を流すのと同時に、電圧源Ｖ_ｓｓはインダクタＬ２，Ｌ４の電流を増加させる。充電時間間隔の終了時（ｔ＝１００ｎｓ）に、パワーＭＯＳＦＥＴのゲート容量はほぼ完全に充電され、スイッチング素子Ｑ１はオンであり、Ｑ２はオフであるとともに、インダクタ電流は増加し続ける。

前記共振ゲート駆動回路１０は、パワーＭＯＳＦＥＴ３８のゲート容量および帰還容量などのような非線形素子を具備しているため、その電圧および電流に対して閉形式解を得ることは、非常に困難である。しかし、矩形波励起を用いて、簡単化したＬＣＲ等価回路から導かれた以下の方程式は、この時間間隔中のピークゲート駆動電流Ｉ_ｐｋおよびその共振周波数（ｆ）の予測を与える。

ただし、Ｖ_ｄｄは、正の電圧源電圧であり、Ｖ_ｓｓは、負の電圧源電圧であり、Ｖ_{Ｇａｔｅ（０）}は、スイッチング期間の開始時のパワーＭＯＳＦＥＴ３８のゲートにかかる電圧であり、Ｍは、相互インダクタンスであり、Ｍ＝ＫＬであり、Ｋは、インダクタ結合係数であるとともに、Ｃ_ｅｑは、パワーＭＯＳＦＥＴの等価ゲート容量である。

さらに図３および図４を参照すると、前記パワーＭＯＳＦＥＴ３８が、ｔ≒１００ｎｓでターンオンを開始した場合、次の時間間隔が開始する。この時点で、スイッチング素子Ｑ２のドレイン電圧は変化し、負になるのと同時に、スイッチング素子Ｑ２を流れる電流は、ゼロに達する。インダクタＬ２，Ｌ４の電流は、スイッチング素子Ｑ２を流れ、かつ消失することはないため、Ｉ_Ｌ２＋Ｉ_Ｌ４の総電流が、ダイオードＤ１を流れ始めることにより、インダクタンスＬ２，Ｌ４に蓄積されたエネルギーを電力源Ｖ_ｄｄに帰還させる。電力ＭＯＳＦＥＴ３８がターンオンした場合、ゲート駆動電流１０は、その帰還（「ミラー」）容量を再充電し始める。この電流の大部分は、電圧源Ｖ_ｄｄからインダクタＬ１，Ｌ３を流れて入る。さらにミラー容量の再充電は、パワーＭＯＳＦＥＴ３８のゲート電圧波形Ｖ_ｇａｔｅ４４にくぼみを生じさせる。

さらに図３および図４を参照すると、ターンオフ過程は、前記ターンオン間隔中に行われた過程と同様である。ｔ≒５００ｎｓにおいてターンオフ間隔の開始時に、前記スイッチング素子Ｑ１に対するＶＧ１からのゲート信号Ｖ_ＧＡＴＥＱ１は、スイッチオフされるとともに、ターンオフを開始する。スイッチング素子Ｑ２は、まだターンオンされていないため、両スイッチング素子Ｑ１，Ｑ２に対するゲート信号がオフである場合、ターンオフ間隔は、他の「不感時間」間隔４３とともに開始する。ｔ≒５００ｎｓで、ゲート駆動回路１０の出力（パワーＭＯＳＦＥＴ３８のゲートに対する）は正であり、ダイオードＤ２はオフであるとともに、ダイオードＤ１は、インダクタＬ１，Ｌ２およびスイッチング素子Ｑ１を流れる電流を流す。スイッチング素子Ｑ１がターンオフした場合、そのドレイン電圧は、上昇し始めるとともに、インダクタＬ１の電流は、インダクタＬ３にそれる。これと同時に、インダクタＬ２の電流は、パワーＭＯＳＦＥＴ３８のゲートと、バイアス電力源Ｖ_ｄｄ（これにより、エネルギーを回生する）と、ダイオードＤ１とを流れ始める。したがって、ｔ≒５５０ｎｓにおいて不感時間間隔の終了時に、パワーＭＯＳＦＥＴ３８のゲート容量は、部分的に放電され、スイッチング素子Ｑ１，Ｑ２はオフであり、両ダイオードＤ１，Ｄ２の電流は、ほぼゼロであるとともに、結合インダクタ（Ｌ１，Ｌ２），（Ｌ３，Ｌ４）との両方は、電流を流す。

前記信号ＶＧ２からのゲート信号Ｖ_ｇａｔｅＱ２が、スイッチング素子Ｑ２のターンオンを開始した場合、不感時間間隔４３は、ｔ≒５５０ｎｓで終了する。スイッチング素子Ｑ２がターンオンした場合、電圧は、結合インダクタ（Ｌ１，Ｌ２），（Ｌ３，Ｌ４）とに印加されるとともに、パワーＭＯＳＦＥＴ３８のゲートは、２つの電流の和によって共振放電される。電圧源電圧Ｖ_ｓｓは、スイッチング素子Ｑ２と、インダクタＬ４に並列のインダクタＬ２とを流れる第１電流を生成する。第２電流は、インダクタＬ１，Ｌ３に蓄積されたものであるとともに、エネルギーを電圧源Ｖ_ｄｄに帰還させるスイッチング素子Ｑ１の一体型ダイオードを流れる。共振電流Ｉ_ｇａｔｅ４６の正半波の終了時に、スイッチング素子Ｑ１の一体型ダイオードの電流は、向きを変え、スイッチング素子のチャネルを流れ始めるのと同時に、それをターンオフする。スイッチング素子Ｑ１が、電流を流すのと同時に、電圧源Ｖ_ｄｄは、インダクタＬ１，Ｌ３の電流を増加させる。パワーＭＯＳＦＥＴ３８のゲートの放電時間間隔（ｔ≒６００ｎｓ）の終了時に、ゲート容量はほぼ完全に放電され、スイッチング素子Ｑ２はオンであり、スイッチングＱ１はオフであるとともに、インダクタ電流は、増加し続ける。ターンオンと同様に、式（１）および式（２）は、放電電流およびその共振周波数の近似値を決める。

前記パワーＭＯＳＦＥＴ３８が、ｔ≒６００ｎｓでターンオフを開始した場合、次の時間間隔が開始する。この時点で、スイッチング素子Ｑ１のドレイン電圧は、負に転じるとともに、その電流は減少する。スイッチング素子Ｑ１を流れるインダクタＬ１，Ｌ３の電流が、消失することはないため、Ｉ_Ｌ１＋Ｉ_Ｌ２の総電流は、ダイオードＤ２を流れることにより、インダクタＬ１，Ｌ３に蓄積されたエネルギーを電力源Ｖ_ｓｓに帰還させる。パワーＭＯＳＦＥＴ３８がターンオフした場合、ゲート駆動電流は、その帰還（「ミラー」）容量を再充電し始める。この電流の大部分は、電圧源Ｖ_ｓｓからインダクタＬ２，Ｌ４を流れて入る。ミラー容量の再充電は、さらにＭＯＳＦＥＴのゲート電圧波形Ｖ_ｇａｔｅ４４にくぼみを生じさせる。

図２を参照すると、前記エネルギー回生型ゲート駆動回路１０は、正および負の電圧源Ｖ_ｄｄ，Ｖ_ｓｓを具備している。負の電圧源Ｖｓｓは、オフ時間の間、パワーＭＯＳＦＥＴ３８にかかる負の電圧を増大させることによって、ゲート駆動回路１０の耐雑音性を向上させる。両電圧源は、エネルギー回復に関与し、エネルギーは、ＭＯＳＦＥＴのターンオンの間、負の電圧源Ｖ_ｓｓに帰還されるとともに、ターンオフの間、正の電圧源Ｖ_ｄｄに帰還される。その結果、回生型ゲート駆動回路の効率は、向上する。

前記不感時間間隔４１，４３の間、パワーＭＯＳＦＥＴ３８のゲート容量は、オン−オフおよびオフ−オン遷移に先立って部分的に放電されるため、特許文献１と比較して、両スイッチング遷移を高速化する。部分的な放電は、クランプダイオードＤ１，Ｄ２と、共振インダクタ（Ｌ１，Ｌ２），（Ｌ３，Ｌ４）とを通した、ＭＯＳＦＥＴのゲートエネルギーの回復を表している。

図５および図６を参照すると、図５は、先行技術である図１のゲート駆動回路によって生成された前記入力ゲート信号ＶＧ１に対して計測されたパワーＭＯＳＦＥ３８のゲート電圧を示すグラフであるとともに、図６は、図２の前記回生型ゲート駆動回路１０によって生成された入力ゲート信号ＶＧ１に対して計測されたパワーＭＯＳＦＥＴ３８のゲート電圧を示すグラフである。結合インダクタＬ３，Ｌ４およびコンデンサＣ１，Ｃ２を具備するＬＬＣＣ回路３２は、スイッチング損失を減少させるのに非常に重要である、パワーＭＯＳＦＥＴ３８の充放電を高速化する。図２のゲート駆動回路と比較すると、特許文献１に記載の従来ゲートドライバは、遷移が遅い。ＬＬＣＣ回路３３は、さらにゲート駆動回路１０の出力インピーダンスを減少させることにより、耐雑音性を向上させるとともに、ゲート駆動回路１０の線形動作損失を減少させる。これは、ゲート駆動スイッチング素子Ｑ１，Ｑ２は、パワーＭＯＳＦＥＴ３８のゲート容量から分断されるからである。

先行技術である図１の前記従来ゲートドライバは、図２の前記ゲート駆動回路１０よりも電力消費が３３％高い。これは、７５０ｋＨｚのスイッチング周波数で、ゲート駆動回路１０の４つのプロトタイプの計測結果を平均化することによって判定した。

再び図２を参照すると、１ＭＨｚのスイッチング周波数で、好適な実施形態を実装するのに使用される回路構成要素は、以下のとおりである。前記ＭＯＳＦＥＴ Ｑ１およびＭＯＳＦＥＴ Ｑ２は、米国カリフォルニア州エルセガンド所在のInternational Rectifier社製の品番IRFR 014によって実装することできる。ダイオードＤ１，Ｄ２は、米国アリゾナ州フェニックス所在のON SEMICONDUCTOR社製の品番MBR0540T1によって実装することができる。完成したインダクタ（Ｌ１，Ｌ２），（Ｌ３，Ｌ４）は、米国カリフォルニア州ガーディナ所在のVanguard Electronics社製の品番S33018（各半巻線の自己インダクタンスは、３００ｎＨであり、ｋ＝０．９２である。）によって実装することができる。

前記ＭＯＳＦＥＴ Ｑ１，Ｑ２の代わりにバイポーラトランジスタを使用した場合、アンチパラレルダイオードが、ドレインに接続されたカスケードにより各ＭＯＳＦＥＴ Ｑ１，Ｑ２に対して必要であることは、当業者にとって自明である。

本発明は、特定の実施形態に関して開示された。本発明から逸脱することなく、開示された装置に多くの変更が可能であることは明らかである。したがって、添付の特許請求の範囲は、本発明の正しい趣旨および範囲内で実施される、そのような変形および変更の全てを包含することを意図している。

単一バイアス電力供給を有する先行技術のゲート駆動回路の概略図である。 本発明による回生型ゲート駆動回路の概略図である。 ＭＯＳＦＥＴ Ｑ１，Ｑ２のゲートにおける電圧および電流の典型的な波形と、図２のインダクタＬ１，Ｌ２，Ｌ３，Ｌ４を流れる電流の典型的な波形とのグラフである。 電圧源Ｖ_ｄｄ，Ｖ_ｓｓと、ダイオードＤ１，Ｄ２と、スイッチング素子Ｑ１，Ｑ２とを流れる電流の典型的な波形のグラフである。 特許文献１に記載のゲート駆動回路によって生成されたパワーＭＯＳＦＥＴのゲート電圧を測定したグラフである。 図２の回生型ゲート駆動回路によって生成されたパワーＭＯＳＦＥＴのゲート電圧を測定したグラフである。

符号の説明

１０ 回生型ゲート駆動回路
２５，２７ センタータップ
３３ ＬＬＣＣ回路
３８ パワーＭＯＳＦＥＴ
４４ ゲート電圧
４６ ゲート電流
Ｃ１，Ｃ２ 阻止コンデンサ
Ｄ１，Ｄ２ ダイオード
Ｌ１，Ｌ２，Ｌ３，Ｌ４ 結合インダクタ
Ｑ１，Ｑ２ 電界効果スイッチング素子
Ｖ_ｄｄ 正の電圧源
Ｖ_ｓｓ 負の電圧源
Ｖ_ｇａｔｅＱ１，Ｖ_ｇａｔｅＱ２ ゲート信号
ＶＧ１，ＶＧ２ 入力ゲート信号

Claims (14)

1. 第１スイッチング素子に接続された正の電力源と、
   第２スイッチング素子に接続された負の電力源と、
   パワーＭＯＳＦＥＴのゲート入力に接続されたセンタータップの各サイドに、第１巻線および第２巻線を有する第１インダクタ回路と、
   前記パワーＭＯＳＦＥＴの前記ゲート入力と、前記第１インダクタ回路の前記センタータップとに接続されたセンタータップの各サイドに、第１阻止コンデンサと直列に接続された第１巻線と、第２阻止コンデンサと直列に接続された第２巻線とを有する第２インダクタ回路と、
   前記第１スイッチング素子のゲートに接続されるとともに、前記第1スイッチング素子を制御する第１入力信号と、
   前記第２スイッチング素子のゲートに接続されるとともに、前記第２スイッチング素子を制御する第２入力信号と、
   前記第１スイッチング素子と前記第２スイッチング素子とに接続されるとともに、前記パワーＭＯＳＦＥＴのゲートに供給される電圧を制限し、誘導電流を流す手段と、
   前記正の電力源と前記第２スイッチング素子との間と、前記負の電力源と第１スイッチング素子との間とに接続されるとともに、前記パワーＭＯＳＦＥＴのゲートにおける電圧を制限し、誘導電流を流す手段と
   を具備し、
   前記第１スイッチング素子は、前記正の電力源と、前記第２インダクタ回路の前記第１巻線に直列した前記第１阻止コンデンサに対して、並列の前記第１インダクタ回路の前記第１巻線との間に接続されるとともに、前記第１スイッチング素子と、前記第１阻止コンデンサに直列した前記第２インダクタの前記第１巻線に対して、並列の前記第１インダクタ回路の前記第１巻線とを流れる第１電流の経路を設け、
   前記第２スイッチング素子は、前記負の電力源と、前記第２阻止コンデンサに並列した前記第２インダクタ回路の前記第２巻線に対して、並列の前記第1インダクタ回路の前記第２巻線との間に接続されるとともに、前記パワーＭＯＳＦＥＴを共振放電する経路を設けることを特徴とする回生型ゲート駆動回路。
2. 前記第１スイッチング素子と前記第２スイッチング素子とは、ＭＯＳＦＥＴをそれぞれ具備することを特徴とする請求項１に記載の回生型ゲート駆動回路。
3. 前記第１入力信号は、前記第１ＭＯＳＦＥＴの入力ゲートに接続されるとともに、
   前記第２入力信号は、前記第２ＭＯＳＦＥＴの入力ゲートに接続されることを特徴とする請求項２に記載の回生型ゲート駆動回路。
4. 前記第１インダクタ回路および前記第２インダクタ回路の前記第１巻線と前記第２巻線とは、同一の巻数を有することを特徴とする請求項１に記載の回生型ゲート駆動回路。
5. 前記制限手段は、
   前記正の電力源と前記第２スイッチング素子との間に接続された第１ダイオードと、
   前記負の電力源と前記第１スイッチング素子との間に接続された第２ダイオードと
   を具備することを特徴とする請求項１に記載の回生型ゲート駆動回路。
6. 前記第２インダクタ回路は、出力インピーダンスを減少させることによって、耐雑音性を向上させることを特徴とする請求項１に記載の回生型ゲート駆動回路。
7. 前記第１インダクタ回路と前記第２インダクタ回路とは、前記スイッチング素子が両方同時に導電している場合に、前記第１スイッチング素子と前記第２スイッチング素子との間に高インピーダンスを与えることを特徴とする請求項１に記載の回生型ゲート駆動回路。
8. 前記回路は、前記第１入力信号と前記第２入力信号とが、前記第１スイッチング素子と第２スイッチング素子とをターンオフするレベルである場合、不感時間間隔を有することによって、エネルギー回復を有効にすることを特徴とする請求項１に記載の回生型ゲート駆動回路。
9. 前記不感時間間隔の制御は、前記パワーＭＯＳＦＥＴの出力電圧または出力電流、前記パワーＭＯＳＦＥＴにかかる電力、あるいは前記パワーＭＯＳＦＥＴの接合部における温度の内いずれか１つを感知する手段によって与えられることを特徴とする請求項８に記載の回生型ゲート駆動回路。
10. 回生型ゲート駆動回路を設ける方法であって、
    第１スイッチング素子に接続された正の電力源を設けるステップと、
    第２スイッチング素子に接続された負の電力源を設けるステップと、
    パワーＭＯＳＦＥＴのゲート入力に接続されたセンタータップの各サイドに第１巻線および第２巻線を有する第１インダクタ回路を設けるステップと、
    前記パワーＭＯＳＦＥＴの前記ゲート入力と、前記第１インダクタ回路の前記センタータップとに接続されたセンタータップの各サイドに、第１阻止コンデンサに直列の第１巻線と、第２阻止コンデンサに直列の第２巻線とを有する第２インダクタ回路を設けるステップと、
    前記第１スイッチング素子と、前記第１阻止コンデンサに直列した前記第２インダクタの前記第１巻線に対して、並列の前記第１インダクタ回路の前記第１巻線とを流れる第１電流の経路を設けるステップと、
    前記負の電力源と、第２阻止コンデンサに直列した前記第２インダクタ回路の前記第２巻線に対して、並列の前記第1インダクタ回路の前記２巻線との間に接続された前記第２スイッチング素子を通して、前記パワーＭＯＳＦＥＴを共振放電する経路を設けるステップと、
    前記第１スイッチング素子のゲートに接続された第１入力信号によって、前記第１スイッチング素子を制御するステップと、
    前記第２スイッチング素子のゲートに接続された第２入力信号によって、
    前記第２スイッチング素子を制御するステップと、
    前記パワーＭＯＳＦＥＴのゲートに供給された電圧を制限するとともに、第１スイッチング素子と第２スイッチング素子とに接続された手段によって誘導電流を流すステップと、
    前記パワーＭＯＳＦＥＴのゲートに供給された電圧を制限するとともに、前記正の電力源と前記第２スイッチング素子との間と、前記負の電力源と第１スイッチング素子との間とに接続された手段によって誘導電流を流すステップと
    を具備し、
    前記第１スイッチング素子は、前記正の電力源と、前記第２インダクタ回路の前記第１巻線に直列した前記第１阻止コンデンサに対して、並列の前記第１インダクタ回路の前記第１巻線との間に接続されることを特徴とする方法。
11. 前記第１スイッチング素子と前記第２スイッチング素子とにＭＯＳＦＥＴをそれぞれ設けるステップを具備することを特徴とする請求項１０に記載の方法。
12. 前記第１入力信号を前記第１ＭＯＳＦＥＴの入力ゲートに接続するステップと、
    前記第２入力信号を前記第２ＭＯＳＦＥＴの入力ゲートに接続するステップと
    を具備することを特徴とする請求項１０に記載の方法。
13. 前記第１インダクタ回路および前記第２インダクタ回路の前記第１巻線と前記第２巻線とを同一の巻数で設けるステップを具備することを特徴とする請求項１０に記載の方法。
14. 前記パワーＭＯＳＦＥＴのゲート電圧を制限する前記ステップは、
    前記正の電力源と前記第２スイッチング素子との間に接続された第１ダイオードを設けるステップと、
    前記負の電力源と前記第１スイッチング素子との間に接続された第２ダイオードを設けるステップと
    を具備することを特徴とする請求項１０に記載の方法。

Images