JP4882668B2 - 電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法 - Google Patents

Description

この発明は、半導体集積回路内における電源ノイズ解析のモデル化に関する電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法に関する。

近年、半導体集積回路の高速化、高機能化および高密度化にともなって半導体集積回路内部に発生する電源電圧変動により、半導体集積回路が誤動作してしまう問題が深刻化している。このため、半導体集積回路内部に発生する電源電圧変動を低減させるために、電源電圧変動にともなって発生する電源ノイズの解析に対する要求が高まっている。

たとえば、半導体集積回路内のシリコン基板をモデル化することによって、半導体集積回路内に発生する電源ノイズを解析する処理を簡略化する技術が提供されている（下記特許文献１参照。）。具体的には、シリコン基板をメッシュ状に区切り、当該シリコン基板における基板部分については抵抗素子によって、基板とウェル間のＰＮ接合については容量素子によってモデル化する。

また、上記方式によって得られた電源ノイズ解析モデルを、さらに集約する方式が提供されている。具体的には、電源解析モデルの電流素子、容量素子および抵抗素子をブロックごと、インスタンスごと、または同時動作ごとに集約することによって計算量を削減する（下記特許文献２参照。）。

特許第２８６５１３４号公報 特開２００５−４２４５号公報

しかしながら、上述した従来技術の特許文献１では、モデル化において半導体集積回路の構造をトランジスタ単位で把握する必要がある。このため、高密度化した大規模な半導体集積回路においては、モデル化に多大な作業時間を費やすこととなり、作業労力の増大につながるという問題があった。

さらに、モデル化後における電源ノイズ解析モデルに含まれる素子数が膨大な数となってしまうため、シミュレーションによる電源ノイズ解析に多大な時間がかかってしまい、設計期間の長期化を招いてしまうという問題があった。

また、上述した従来技術の特許文献２では、特許文献１の従来技術と同様に電源ノイズ解析モデルを作成する場合に、半導体集積回路の構造をトランジスタ単位で把握する必要があるため、依然として高密度化した大規模な半導体集積回路には適用困難であるという問題があった。

また、電源解析モデルの電流素子、容量素子および抵抗素子をブロックごと、インスタンスごと、または同時動作ごとに集約するために半導体集積回路内の論理的な結合を抽出する必要がある。このため、電源ノイズ解析のモデル化にかかる作業時間が従来技術１の場合よりも増加してしまい、依然として設計期間の長期化を招いてしまうという問題がある。

この発明は、上述した従来技術による問題点を解消するため、電源ノイズ解析にかかる作業時間の短縮および作業効率の向上を図ることにより、半導体集積回路の設計期間の短縮化を実現することができる電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法は、半導体集積回路に関する電源ノイズ解析モデルを作成する電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法であって、半導体集積回路のレイアウトデータの入力を受け付け、前記レイアウトデータを第１分割サイズで分割した複数の領域内の配線インダクタンスとトランジスタのゲート容量とを算出し、前記配線インダクタンスと前記ゲート容量とに基づく第１値と所定値とを比較し、前記比較結果に基づいて第２分割サイズを決定し前記レイアウトデータを前記第２分割サイズで分割した分割レイアウトデータを生成し、前記分割レイアウトデータの中から、前記半導体集積回路内の電源配線の寸法データを抽出し、前記電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成し、前記電源配線モデルを用いて、前記電源ノイズ解析モデルを作成することを特徴とする。

この発明によれば、電源ノイズ解析をおこなう際に、半導体集積回路内の電源配線層、トランジスタ層および基板層のうち、電源配線層について自動的にモデル化することができる。また、電源ノイズ解析をおこなう際に、半導体集積回路における分割した領域ごとの電源配線層について自動的にモデル化することができる。

また、上記発明において、前記分割レイアウトデータの中から、前記半導体集積回路内のトランジスタの性能データし、前記トランジスタの性能データに基づいて前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成し、前記電源配線モデルと前記トランジスタモデルを合成することにより、前記電源ノイズ解析モデルを作成することとしてもよい。

この発明によれば、電源ノイズ解析をおこなう際に、半導体集積回路内の電源配線層、トランジスタ層および基板層のうち、電源配線層およびトランジスタ層について自動的にモデル化することができる。また、電源ノイズ解析をおこなう際に、半導体集積回路における分割した領域ごとの電源配線層およびトランジスタ層について自動的にモデル化することができる。

また、上記発明において、前記分割レイアウトデータの中から、前記半導体集積回路内の基板の寸法データを抽出し、前記基板の寸法データに基づいて前記電源ノイズ解析モデルの構成要素となる基板モデルを生成し、前記電源配線モデルに少なくとも前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成することとしてもよい。

この発明によれば、電源ノイズ解析をおこなう際に、半導体集積回路内の電源配線層、トランジスタ層および基板層のうち、少なくとも電源配線層および基板層について自動的にモデル化することができる。また、電源ノイズ解析をおこなう際に、半導体集積回路における分割した領域ごとの少なくとも電源配線層および基板層について自動的にモデル化することができる。

本発明にかかる電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法によれば、電源ノイズ解析にかかる作業時間の短縮および作業効率の向上を図ることにより、半導体集積回路の設計期間の短縮化を実現することができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法の好適な実施の形態を詳細に説明する。

（電源ノイズ解析装置のハードウェア構成）
まず、電源ノイズ解析装置のハードウェア構成について説明する。図１は、この発明の実施の形態にかかる電源ノイズ解析装置のハードウェア構成を示すブロック図である。

図１において、電源ノイズ解析装置は、ＣＰＵ１０１と、ＲＯＭ１０２と、ＲＡＭ１０３と、ＨＤＤ（ハードディスクドライブ）１０４と、ＨＤ（ハードディスク）１０５と、ＦＤＤ（フレキシブルディスクドライブ）１０６と、着脱可能な記録媒体の一例としてのＦＤ（フレキシブルディスク）１０７と、ディスプレイ１０８と、Ｉ／Ｆ（インターフェース）１０９と、キーボード１１０と、マウス１１１と、スキャナ１１２と、プリンタ１１３とを備えている。また、各構成部は、バス１００によってそれぞれ接続されている。

ここで、ＣＰＵ１０１は、電源ノイズ解析装置の全体の制御を司る。ＲＯＭ１０２は、ブートプログラムなどのプログラムを記録している。ＲＡＭ１０３は、ＣＰＵ１０１のワークウェアとして使用される。ＨＤＤ１０４は、ＣＰＵ１０１の制御にしたがってＨＤ１０５に対するデータのリード／ライトを制御する。ＨＤ１０５は、ＨＤＤ１０４の制御で書き込まれたデータを記憶する。

ＦＤＤ１０６は、ＣＰＵ１０１の制御にしたがってＦＤ１０７に対するデータのリード／ライトを制御する。ＦＤ１０７は、ＦＤＤ１０６の制御で書き込まれたデータを記憶したり、ＦＤ１０７に記憶されたデータを電源ノイズ解析装置に読み取らせたりする。

また、着脱可能な記録媒体として、ＦＤ１０７のほか、ＣＤ−ＲＯＭ（ＣＤ−Ｒ、ＣＤ−ＲＷ）、ＭＯ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）、メモリカードなどであってもよい。ディスプレイ１０８は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ１０８には、たとえば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。

Ｉ／Ｆ１０９は、通信回線を通じてインターネットなどのネットワーク１１４に接続され、このネットワーク１１４を介して他の装置に接続される。そして、Ｉ／Ｆ１０９は、ネットワーク１１４と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ１０９には、たとえばモデムやＬＡＮアダプタなどを採用することができる。

キーボード１１０は、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス１１１は、カーソルの移動や範囲選択、あるいはウインドウの移動やサイズの変更などをおこなう。ポインティングデバイスとして同様の機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。

スキャナ１１２は、画像を光学的に読み取り、装置内に画像データを読み込む。なお、スキャナ１１２は、ＯＣＲ機能を持たせてもよい。また、プリンタ１１３は、画像データや文書データを印刷する。プリンタ１１３には、たとえば、レーザプリンタやインクジェットプリンタなどを採用することができる。

（電源ノイズ解析装置の機能的構成）
つぎに、この発明の実施の形態にかかる電源ノイズ解析装置の機能的構成について説明する。図２は、この発明の実施の形態にかかる電源ノイズ解析装置の機能的構成を示すブロック図である。

図２において、電源ノイズ解析装置は、入力部２０１と、抽出部２０２と、生成部２０３と、作成部２０４と、分割レイアウトデータ生成部２０５と、から構成されている。電源ノイズ解析装置は、半導体集積回路に関する電源ノイズ解析モデルを自動的に作成することができる。

入力部２０１は、半導体集積回路のレイアウトデータの入力を受け付ける。レイアウトデータには、半導体集積回路を構成する要素、各要素の配置および各要素間の配線に関する情報などが含まれている。レイアウトデータは、装置に直接入力することで、受け付けてもよく、また、ネットワーク１１４を介して外部のコンピュータ装置から受信することとしてもよい。

抽出部２０２は、入力部２０１によって入力されたレイアウトデータの中から、半導体集積回路内の電源配線の寸法データを抽出する。具体的には、レイアウトデータの中から、半導体集積回路内の電源配線の幅および本数などに関するデータを抽出する。

また、抽出部２０２は、レイアウトデータの中から、さらに、半導体集積回路内のトランジスタの性能データまたは／および基板の寸法データを抽出することとしてもよい。トランジスタの性能データとは、半導体集積回路内のトランジスタのゲート容量およびオン抵抗、消費電流波形などに関するデータである。また、基板の寸法データとは、半導体集積回路内の基板の厚み、基板上のウェル面積および周囲長などに関するデータである。

生成部２０３は、抽出部２０２によって抽出された電源配線の寸法データに基づいて、電源ノイズ解析モデルの構成要素となる電源配線モデルを生成する。具体的には、半導体集積回路の電源配線層における配線抵抗および配線インダクタンスから電源配線モデルを生成する。電源配線モデルを生成する処理についての具体的な説明は後述する。

また、生成部２０３は、さらに、抽出部２０２によってトランジスタの性能データまたは／および基板の寸法データが抽出された場合には、電源ノイズ解析モデルの構成要素となるトランジスタモデルまたは／および基板モデルを生成することとしてもよい。

具体的には、半導体集積回路のトランジスタ層におけるゲート容量、オン抵抗および消費電流からトランジスタモデルを生成する。また、基板上における格子状の水平抵抗素子、この格子状の水平抵抗素子と電源配線とを接続する垂直方向抵抗および容量素子から基板モデルを生成する。トランジスタモデルおよび基板モデルを生成する処理についての具体的な説明は後述する。

作成部２０４は、生成部２０３によって生成された電源配線モデルを用いて、電源ノイズ解析モデルを作成する。また、生成部２０３によってトランジスタモデルおよび基板モデルが生成された場合には、電源配線モデル、トランジスタモデルおよび基板モデルを合成することにより、電源ノイズ解析モデルを作成する。電源ノイズ解析モデルを作成する処理についての具体的な説明は後述する。

なお、抽出部２０２は、レイアウトデータの中から、半導体集積回路内の電源配線の寸法データ、トランジスタの性能データおよび基板の寸法データのうち少なくともいずれか一つを抽出することとしてもよい。

この場合、生成部２０３は、抽出部２０２によって抽出されたデータに基づいて、電源ノイズ解析モデルの構成要素となるモデルを生成する。さらに、作成部２０４は、生成部２０３によって生成されたモデルのうち、少なくともいずれか一つを用いて電源ノイズ解析モデルを作成することとしてもよい。

分割レイアウトデータ生成部２０５は、入力部２０１によって入力されたレイアウトデータに基づいて半導体集積回路を複数の領域に分割することにより、当該領域ごとのレイアウトデータ（以下、「分割レイアウトデータ」という）を生成する。

具体的には、半導体集積回路を電源配線層、トランジスタ層および基板層の各層ごとに複数の領域に分割する。そして、各層における領域ごとのレイアウトデータを分割レイアウトデータとして生成する。分割する領域の大きさは、各層において同一であってもよいし、異なっていてもよい。

分割レイアウトデータには、半導体集積回路を複数の領域に分割した場合における当該領域内の要素、各要素の配置および各要素間の配線に関する情報などが含まれている。領域の大きさは、半導体集積回路の動作周波数（または、電源ノイズ周波数）および電源配線を電源ノイズが伝搬する伝搬速度から決定される。半導体集積回路を複数の領域に分割する際における当該領域の大きさを決定する具体的な処理については後述する。

分割レイアウトデータ生成部２０５によって分割レイアウトデータが生成された場合には、抽出部２０２は、分割レイアウトデータの中から領域ごとの電源配線の寸法データを抽出する。さらに、生成部２０３は、抽出部２０２によって抽出された領域ごとの電源配線の寸法データに基づいて、電源ノイズ解析モデルの構成要素となる電源配線モデルを生成する。

さらに、抽出部２０２は、分割レイアウトデータの中から領域ごとのトランジスタの性能データまたは／および基板の寸法データを抽出することとしてもよい。この場合、生成部２０３は、領域ごとのトランジスタの性能データまたは／および基板の寸法データに基づいて、電源ノイズ解析モデルの構成要素となるトランジスタモデルまたは／および基板モデルを生成することとしてもよい。

なお、抽出部２０２は、分割レイアウトデータの中から、領域ごとの電源配線の寸法データ、トランジスタの性能データおよび基板の寸法データのうち少なくともいずれか一つを抽出することとしてもよい。この場合、生成部２０３は、抽出部２０２によって抽出されたデータに基づいて、電源ノイズ解析モデルの構成要素となるモデルを生成する。

上述した入力部２０１、抽出部２０２、生成部２０３、作成部２０４および分割レイアウトデータ生成部２０５は、具体的には、たとえば、図１に示したＲＯＭ１０２、ＲＡＭ１０３、ＨＤ１０５、ＦＤ１０７などの記録媒体に記録されたプログラムをＣＰＵ１０１が実行することによってその機能を実現する。

（電源ノイズ解析装置の電源ノイズ解析処理手順）
つぎに、この発明の実施の形態にかかる電源ノイズ解析装置において実行される電源ノイズ解析処理手順について説明する。まず、半導体集積回路の構造について説明する。図３は、半導体集積回路の構造の一例を示す説明図である。

図３に示すように、半導体集積回路は、シリコン基板、シリコン基板上の拡散領域（ウェル）内に設けられたトランジスタおよびトランジスタに接続された電源配線から構成されている。シリコン基板上のウェル構造は、正電荷の導電型領域であるＰウェルと負電荷の導電型領域であるＮウェルとから構成されている（ＰウェルおよびＮウェルによる２ウェル構造）。

ここでは、半導体集積回路をシリコン基板層、トランジスタ層および電源配線層の３つの層に分類し、各層ごとにモデル化する。そして、各層ごとのモデル（シリコン基板層モデル、トランジスタ層モデルおよび電源配線層モデル）を合成することによって電源ノイズ解析モデルを作成し、半導体集積回路内の電源ノイズの解析をおこなう。

図４は、この発明の実施の形態にかかる電源ノイズ解析装置において実行される電源ノイズ解析処理手順を示すフローチャートである。図４に示すフローチャートにおいて、電源ノイズ解析装置は、レイアウトデータの入力を受け付けたか否かを判断する（ステップＳ４０１）。レイアウトデータは、半導体集積回路を構成する要素の形状、配置（座標位置）、電源配線および物性定数などの情報であり、ユーザによる手作業あるいはレイアウトツールによって自動的に生成される。

ここで、レイアウトデータの入力を待って、レイアウトデータの入力を受け付けた場合（ステップＳ４０１：Ｙｅｓ）、入力されたレイアウトデータに基づいて、半導体集積回路を複数の領域に分割する際の分割サイズを決定する（ステップＳ４０２）。ここでは、半導体集積回路を各層ごとにモデル化する際に、半導体集積回路を一辺が数１０〜数１００μｍの正方領域に分割し、当該領域ごとに素子を集約してモデル化をおこなう。分割サイズを決定する具体的処理については後述する。

そして、決定された分割サイズにしたがって半導体集積回路を複数の領域に分割することにより、当該領域ごとのレイアウトデータ（以下、「分割レイアウトデータ」という）を生成する（ステップＳ４０３）。具体的には、ステップＳ４０１において入力されたレイアウトデータを用いて、半導体集積回路における各領域のレイアウトを示す分割レイアウトデータを生成する。

つぎに、領域ごとの分割レイアウトデータに基づいて、電源配線層、トランジスタ層およびシリコン基板層についてのモデルを生成する（ステップＳ４０４）。具体的には、半導体集積回路を電源配線層、トランジスタ層およびシリコン基板層に分類し、各層について領域ごとのモデルを生成する。電源配線層モデル、トランジスタ層モデルおよびシリコン基板層モデルの生成に関する具体的処理については後述する。

最後に、電源配線層モデル、トランジスタ層モデルおよびシリコン基板層モデルを合成することにより、半導体集積回路の電源ノイズ解析モデルを作成して（ステップＳ４０５）、本フローチャートによる一連の処理を終了する。電源ノイズ解析モデルについては後述する。

半導体集積回路の設計者は、この電源ノイズ解析モデルを利用して回路シミュレータによる過渡解析や周波数解析などをおこない、半導体集積回路内に発生する電源ノイズの大きさを確認することができる。

このように、半導体集積回路の電源配線層、トランジスタ層および基板層ごとにモデル化することにより、電源ノイズ解析モデルを簡略化することができる。これにより、電源ノイズ解析にかかる作業時間の短縮および作業効率の向上を図ることができ、半導体集積回路の設計期間の短縮化を実現することができる。

（分割サイズ決定処理手順）
ここで、ステップＳ４０２で示した分割サイズを決定する分割サイズ決定処理手順について具体的に説明する。図５は、ステップＳ４０２で示した分割サイズ決定処理手順を示すフローチャートである。

図５のフローチャートにおいて、まず、半導体集積回路を複数の領域に分割する分割サイズを仮決定する（ステップＳ５０１）。仮決定する分割サイズとは、過去の電源ノイズ解析結果などからある程度予測可能な分割サイズであり、任意に設定可能である。具体的には、装置に直接入力することで仮決定する分割サイズを受け付けてもよく、また、ＨＤ１０５やＦＤ１０７などの記録媒体に予め記録されているものを読み出すこととしてもよい。

つぎに、図４に示すステップＳ４０１において入力されたレイアウトデータに基づいて、仮決定された分割サイズによって分割された各領域内における配線インダクタンスＬおよびトランジスタのゲート容量Ｃを算出する（ステップＳ５０２）。

配線インダクタンスＬは、各領域を通過する電源配線の形状および本数から求めることができる。また、トランジスタのゲート容量Ｃは、各領域内の全トランジスタのゲート容量を足し合わせることにより求めることができる。なお、電源配線の形状および本数、全トランジスタのゲート容量に関する情報はレイアウトデータに含まれている。

そして、ステップＳ５０２において算出された配線インダクタンスＬおよびトランジスタのゲート容量Ｃから、半導体集積回路のすべての領域内においてＬＣ（配線インダクタンスＬとトランジスタのゲート容量Ｃを乗算したもの）が電源ノイズ周波数（あるいは、半導体集積回路の動作周波数）の周期よりも十分小さいか否かを判断する（ステップＳ５０３）。

具体的には、半導体集積回路の各領域における電源ノイズの伝搬速度ｕを、電源配線インダクタンスＬおよびトランジスタのゲート容量Ｃから求める。より具体的には、ｕ＝１／（ＬＣ）^1/2の式にＬおよびＣの値をそれぞれ代入することによってｕを求める。そして、求めた伝搬速度ｕが電源ノイズ周波数の周期よりも十分小さい（たとえば、１０分の１程度の大きさ）かを判断する。

電源ノイズ周波数（あるいは、電源ノイズ周波数の周期）は、装置に直接入力することで受け付けてもよく、また、ＨＤ１０５やＦＤ１０７などの記録媒体に予め記録されているものを読み出すこととしてもよい。

ステップＳ５０３において、電源ノイズ周波数の周期よりも十分小さい場合（ステップＳ５０３：Ｙｅｓ）、ステップＳ５０１において仮決定した分割サイズを半導体集積回路を複数の領域に分割する分割サイズに決定して（ステップＳ５０４）、図４に示すステップＳ４０３に移行する。

また、ステップＳ５０３において、電源ノイズ周波数の周期よりも十分小さくなっていない場合（ステップＳ５０３：Ｎｏ）、ステップＳ５０１において仮決定した分割サイズを縮小し（ステップＳ５０５）、ステップＳ５０２に移行して一連の処理を繰り返す。

なお、ステップＳ５０３において、電源ノイズ周波数の周期よりも著しく小さい場合（たとえば、３０分の１程度）には、ステップＳ５０１において仮決定した分割サイズを拡大して、ステップＳ５０２に移行するようにしてもよい。

半導体集積回路内に発生する電源ノイズの周波数は、半導体集積回路の動作周波数によって決まる。この電源ノイズの周波数が高い場合には細分化（分割するサイズを小さく）してモデル化する必要があるが、低い場合には簡略化（分割するサイズを大きく）してモデル化することができる。

すなわち、過去の電源ノイズ解析結果などから、どの程度まで細分化してモデル化すれば半導体集積回路内の電源ノイズを十分に表現することができるかを判断し、分割サイズの大きさを調節する。

さらに、半導体集積回路内において、電源ノイズが最も顕著にあらわれるのは電源配線であるため、電源配線を電源ノイズが伝搬する伝搬速度を考慮した分割サイズに調節する。これにより、電源配線モデルが電源ノイズの伝搬を十分に表現することができ、精度の高い電源ノイズ解析をおこなうことができる。

なお、ここでは同一サイズによって半導体集積回路の電源配線層、トランジスタ層およびシリコン基板層を複数の領域に分割することとしたが、それぞれ異なる分割サイズによって複数の領域に分割することとしてもよい。

たとえば、配線抵抗、配線容量および配線インダクタンスの絶対値が小さい電源配線層については荒く（簡略化）、特性に大きな影響を与えるトランジスタ層については細かく（細分化）、素子の絶対値は大きいが電流の伝搬が少ないシリコン基板層については荒くするなど柔軟に分割サイズを調節可能である。

（半導体集積回路の各層についてのモデル生成処理手順）
つぎに、ステップＳ４０４で示したモデル生成処理手順について具体的に説明する。ステップＳ４０４では、電源配線層、トランジスタ層およびシリコン基板層についてのモデル生成処理が実行されている。まず、半導体集積回路の電源配線層モデルを生成する電源配線層モデル生成処理手順について説明する。

図６は、ステップＳ４０４において実行される電源配線層モデル生成処理手順を示すフローチャートである。図６のフローチャートにおいて、まず、図４に示すステップＳ４０３において生成された分割レイアウトデータの中から、半導体集積回路内の電源種別ごとの電源配線データを抽出する（ステップＳ６０１）。電源配線データとは、半導体集積回路内の電源配線の寸法データであり、電源配線の幅および本数などに関するデータである。

半導体集積回路内に電源が複数種類存在する場合、あるいは、回路ごとに別系統の電源配線から電源を供給する場合には、それぞれの電源を供給する電源配線ごとの電源配線データを抽出する。また、アナログ回路の電源配線とデジタル回路の電源配線とが分離されている場合には、アナログ回路用電源配線およびデジタル回路用電源配線ごとに電源配線データを抽出する。

つぎに、ステップＳ６０１において抽出された電源配線データの中から、電源配線層ごとの電源配線の幅および本数に関するデータを抽出する（ステップＳ６０２）。半導体集積回路内において電源配線が多層配線されている場合には、各層ごとの電源配線についてのデータを抽出する。

つぎに、ステップＳ６０２において抽出された電源配線層ごとの電源配線の幅および本数に関するデータに基づいて、配線抵抗Ｒおよび配線インダクタンスＬを算出する（ステップＳ６０３）。配線抵抗Ｒは、配線のシート抵抗Ｒ_sheet、電源配線の幅ｗ、分割した領域の一辺の長さｌ（分割サイズ）、電源配線の本数ｎから、Ｒ＝Ｒ_sheet×ｌ／（ｗ×ｎ）の関係式で求める。

配線抵抗Ｒを算出する場合、領域内の複数の電源配線を１つにモデル化することによって計算処理を簡略化することができる。図７は、電源配線のモデル化を示す説明図である。図７に示すように、一辺の長さがｌの正方領域内に幅がｗの電源配線がｎ本設けられている。なお、図７に示す正方領域が電源配線層における分割された一つの領域である。

配線抵抗Ｒを算出する場合には、正方領域内のｎ本の電源配線を１本の電源配線にモデル化する。すなわち、ｎ本の電源配線を幅がｗ×ｎである１本の電源配線にモデル化する。ここでは、正方領域における縦方向に延びる電源配線について説明したが、横方向に延びる電源配線についても同様にモデル化することができる。

ここで図６のフローチャートの説明に戻り、配線のシート抵抗Ｒ_sheetは、装置に直接入力することで受け付けてもよく、また、ＨＤ１０５やＦＤ１０７などの記録媒体に予め記録されているものを読み出すこととしてもよい。また、分割した領域の一辺の長さｌは、図４に示すステップＳ４０２において決定された分割サイズである。

また、配線インダクタンスＬは、電磁界シミュレータによって求めてもよく、あるいは、電源配線の幅ｗ、分割した領域の一辺の長さｌおよび透磁率μを用いて算出することとしてもよい。配線インダクタンスＬを算出する際に必要となる透磁率μなどの定数については、ＨＤ１０５やＦＤ１０７などの記録媒体に予め記録されていることとしてもよい。

最後に、ステップＳ６０３において算出された配線抵抗Ｒおよび配線インダクタンスＬから、電源配線層モデルを生成して（ステップＳ６０４）、図４に示すステップＳ４０５に移行する。

ここで、配線抵抗Ｒおよび配線インダクタンスＬによってモデル化された電源配線層モデルについて説明する。図８は、電源配線層モデルの一例を示す説明図である。図８に示すように、一辺の長さｌの領域（正方領域）ごとに生成された電源配線層モデルを連結することにより、半導体集積回路の電源配線層モデルが形成されている。

電源配線層モデルの各領域（たとえば、領域８０１）内には、モデル化された電源配線が縦横それぞれ１本ずつ設けられている。モデル化された各領域内の配線抵抗Ｒおよび配線インダクタンスＬは、図６に示すステップＳ６０３において算出された値である。

また、電源配線層モデルの各領域には、半導体集積回路における位置を特定するための座標（位置座標）が設定されている。各領域の座標は、たとえば、半導体集積回路の基準点からの位置を特定するための二次元座標（Ｘ、Ｙ）によってあらわされる。なお、このような電源配線モデルが、電源種別（たとえば、デジタル電源、アナログ電源）ごとに生成されている。

つぎに、半導体集積回路のトランジスタ層モデルを生成するトランジスタ層モデル生成処理手順について説明する。トランジスタ層については、半導体集積回路内の電源ノイズを詳細に解析する場合と、簡単に解析する場合とによってモデル化を使い分けることができる。

電源ノイズを詳細に解析する場合には、半導体集積回路（レイアウトデータ）をシミュレータ用のネットリストに変換したものをトランジスタ層モデルとする。また、電源ノイズを簡単に解析する場合には、トランジスタ層を電流源素子、容量素子および抵抗素子によってモデル化する。

ここでは、トランジスタ層を電流源素子、容量素子および抵抗素子によってモデル化するトランジスタ層モデル生成処理手順について説明する。図９は、ステップＳ４０４において実行されるトランジスタ層モデル生成処理手順を示すフローチャートである。

図９に示すフローチャートにおいて、まず、図４に示すステップＳ４０３において生成された分割レイアウトデータに基づいて、半導体集積回路の各領域内におけるトランジスタのゲート容量を算出する（ステップＳ９０１）。具体的には、各領域内の個々のトランジスタのゲート容量を算出し、この算出結果を合成することによって領域ごとのゲート容量を算出する。

つぎに、分割レイアウトデータに基づいて、半導体集積回路の各領域内におけるトランジスタのオン抵抗を算出する（ステップＳ９０２）。具体的には、各領域内の個々のトランジスタのオン抵抗を算出し、この算出結果を並列に合成することによって領域ごとのオン抵抗を算出する。または、性能データに含まれる消費電流波形をもとに、スイッチング動作するトランジスタの消費電流波形を足し合わせて算出する。

また、分割レイアウトデータに基づいて、領域内の各トランジスタの動作によって流れる電流の消費電流波形を算出する（ステップＳ９０３）。具体的には、分割レイアウトデータをネットリストに変換して回路シミュレーションをおこない、領域内の各トランジスタの動作によって流れる電流の時間波形を合成することによって算出する。

最後に、ステップＳ９０１〜ステップＳ９０３において算出されたゲート容量、オン抵抗および消費電流波形を合成することにより、半導体集積回路のトランジスタ層モデルを生成して（ステップＳ９０４）、図４に示すステップＳ４０５に移行する。

具体的には、ステップＳ９０１において算出された各領域内におけるトランジスタのゲート容量から、各領域内の全トランジスタのゲート容量を一つの容量素子によってモデル化する。さらに、ステップＳ９０２において算出されたトランジスタのオン抵抗から、各領域内の全トランジスタのオン抵抗を一つの抵抗素子によってモデル化する。

さらに、ステップＳ９０３において算出された消費電流波形から、各領域内で一つの電流源素子にモデル化する。そして、モデル化された容量素子、抵抗素子および電流源素子を合成することにより、トランジスタ層モデルを生成する。

なお、ステップＳ９０１〜ステップＳ９０３において実行される処理の順序は任意であり、ここで説明した順序に限らない。また、ステップＳ９０１〜ステップＳ９０３における処理を同時並行で実行するようにしてもよい。

ここで、ゲート容量、オン抵抗および消費電流波形によってモデル化されたトランジスタ層モデルについて説明する。図１０は、トランジスタ層モデルの一例を示す説明図である。図１０に示すように、半導体集積回路のトランジスタ層の各領域は、電流源素子１００１、容量素子１００２および抵抗素子１００３によってモデル化されている。

なお、領域ごとのトランジスタ層モデルは、それぞれ対応する電源配線モデルに接続される。具体的には、たとえば、トランジスタ層モデルの半導体集積回路における位置を特定するための位置座標および電源配線モデルの位置座標を合わせて、トランジスタ層モデルと電源配線モデルとを接続する。

つぎに、半導体集積回路のシリコン基板層モデルを生成するシリコン基板層モデル生成処理手順について説明する。まず、抵抗素子および容量素子によってモデル化されたシリコン基板層モデルについて説明する。図１１は、シリコン基板層モデルの一例を示す説明図である。

図１１に示すように、シリコン基板層モデルは、格子状の水平方向抵抗素子１１０１および格子状の水平方向抵抗素子１１０１と電源配線層とを接続する回路ユニット１１０２（垂直方向抵抗素子および容量素子を含む）から構成されている。このシリコン基板層モデルは、回路ユニット１１０２を介して電源配線層モデルに接続されることとなる。

図１２は、ステップＳ４０４において実行されるシリコン基板層モデル生成処理手順を示すフローチャートである。図１２に示すフローチャートにおいて、まず、図４に示すステップＳ４０３において生成された分割レイアウトデータの中からシリコン基板データを抽出する（ステップＳ１２０１）。シリコン基板データとは、半導体集積回路内のシリコン基板に関するデータであり、シリコン基板の厚み、シリコン基板上のウェル面積および周囲長などのデータである。

つぎに、ステップＳ１２０１において抽出されたシリコン基板データに基づいて、シリコン基板層の各領域内の抵抗素子を格子状の抵抗素子にモデル化する（ステップＳ１２０２）。具体的には、格子状の抵抗素子Ｒをシリコン基板の厚みｔ、基板の抵抗率ρおよび分割した領域の一辺の長さｌ（分割サイズ）を用いた数式『Ｒ＝ρ×ｌ／ｔ』によって領域ごとにモデル化する。

シリコン基板の厚みｔはシリコン基板データに含まれており、分割した領域の一辺の長さｌは図４に示すステップＳ４０２において決定された分割サイズである。なお、抵抗率ρについては、ＨＤ１０５やＦＤ１０７などの記録媒体に予め記録されていることとしてもよい。

つぎに、ステップＳ１２０１において抽出されたシリコン基板データに基づいて、ステップＳ１２０２においてモデル化された格子状の抵抗素子から電源配線層とシリコン基板とを接続する基板コンタクトまでの回路ユニット１１０２内の抵抗素子および容量素子をモデル化する（ステップＳ１２０３）。

具体的には、抵抗素子および容量素子について、シリコン基板上のウェル面積およびウェル周囲長からモデル化する。なお、電源配線のグラウンドはＰウェルに、電源配線のＶＤＤはＮウェルに接続される。

ここで、シリコン基板層モデルの領域内の構造について説明する。図１３は、シリコン基板層モデルの領域内の一例を示す説明図である。図１３に示すように、シリコン基板層モデルは、回路ユニット１１０２内の素子（垂直方向抵抗素子および容量素子）、具体的には、格子状の水平方向抵抗素子１１０１から電源配線層モデルまでの素子を介して電源配線層モデルと接続されている。回路ユニット１１０２については、シリコン基板のウェル構造に応じてモデル化をおこなう。

まず、２ウェルプロセスでは、Ｐウェルからシリコン基板の中心までを抵抗素子Ｒ_pによってモデル化する。具体的には、抵抗素子Ｒ_pを基板の厚みｔ、基板の抵抗率ρおよびＰウェルの面積Ａ_pwを用いた数式『Ｒ_p＝ρ×ｔ／Ａ_pw』によって領域ごとにモデル化する。このとき、Ｐウェルの抵抗率がシリコン基板の抵抗率ρよりも著しく低いため、Ｐウェルの厚みおよびＰウェルの抵抗率は考慮しなくてもよい。

また、Ｎウェルからシリコン基板の中心までを抵抗素子Ｒ_nおよび容量素子Ｃ_nwによってモデル化する。抵抗素子Ｒ_nのモデル化については、抵抗素子Ｒ_pについてのモデル化と同様のため説明を省略する。

容量素子Ｃ_nwについては、Ｎウェルの面積Ａ_nw、Ｎウェルの周囲長Ｌ_nw、Ｎウェル底面の単位面積当りのＰＮ接合容量Ｃ_nw#bottomおよびＮウェル側面の単位長さ当りのＰＮ接合容量Ｃ_{nw-peripheral}を用いた数式『Ｃ_nw＝Ａ_nw×ＣＮ_nw#bottom＋Ｌ_nw×Ｃ_{nw-peripheral}』によって領域ごとにモデル化する。

つぎに、３ウェルプロセスでは、Ｐウェルからシリコン基板の中心までを抵抗素子Ｒ_pwおよび容量素子Ｃ_pwによってモデル化する。抵抗素子Ｒ_pwのモデル化については、２ウェルプロセスの抵抗素子Ｒ_pについてのモデル化と同様のため説明を省略する。

容量素子Ｃ_pwは、Ｎウェルの面積Ａ_pwと周囲長Ｌ_pw、ディープＮウェル底面の単位面積当りのＰＮ接合容量Ｃ_dnw#bottomとディープＮウェル側面の単位長さ当りのＰＮ接合容量Ｃ_{dnw#peripheral}を用いた数式『Ｃｐｗ＝Ａ_pw×Ｃ_dnw#bottom＋Ｌ_pw×Ｃ_{dnw#peripheral}』によって領域ごとにモデル化する。

Ｎウェルからシリコン基板中心までのモデル化については、２ウェルプロセスの場合と同様のため説明を省略する。また、３ウェルプロセルを精度よくモデル化するために、ディープＮウェル部とＮウェル部の間に抵抗素子Ｒ_dnw#nwを挿入する。抵抗素子Ｒ_dnw#nwは、領域内の３ウェル部分のＰウェルの周囲長Ｌ_pw、Ｎウェル−Ｐウェル間の平均距離ｌおよび各ウェルのシート抵抗Ｒを用いた数式『Ｒ_dnw#nw＝Ｒ×ｌ／Ｌ_pw』によって領域ごとにモデル化する。

ここで、図１２のフローチャートの説明に戻り、ステップＳ１２０２においてモデル化された格子状の抵抗素子と、ステップＳ１２０３においてモデル化された回路ユニット１１０２内の抵抗素子および容量素子とから、半導体集積回路のシリコン基板層モデルを生成して（ステップＳ１２０４）、図４に示すステップＳ４０５に移行する。

なお、図４のステップＳ４０４において実行されるモデル生成処理の実行順序は、上述した電源配線層モデル、トランジスタ層モデルおよびシリコン基板層モデルの順序に限られない。また、電源配線層モデル、トランジスタ層モデルおよびシリコン基板層モデルについてのモデル生成処理を同時並行に実行するようにしてもよい。

つぎに、図４のステップＳ４０５において、電源配線層モデル、トランジスタ層モデルおよびシリコン基板層モデルを合成することによって作成された半導体集積回路の電源ノイズ解析モデルについて説明する。図１４は、電源ノイズ解析モデルの一例を示す説明図である。

図１４において、シリコン基板層モデルに電源配線層モデル（ＶＳＳ）および電源配線層モデル（ＶＤＤ）が接続されており、電源配線層モデル（ＶＳＳ）と電源配線層モデル（ＶＤＤ）との間にはトランジスタ層モデルが接続されている。

電源配線層モデル、トランジスタ層モデルおよびシリコン基板層モデルを合成するには、それぞれの層における各領域の座標位置を合わせて合成する。具体的には、たとえば、電源配線層モデルにおける座標位置が（Ｘ、Ｙ）＝（２、５）の領域については、トランジスタ層モデルにおける座標位置が（Ｘ、Ｙ）＝（２、５）である領域と接続させる。

なお、各層における分割サイズが異なる場合には、すべての領域を同一の座標位置に合わせることができないため、接続する領域を直接指定してもよく、また、最も近傍に位置している領域に対して接続するようにしてもよい。具体的には、たとえば、電源配線層モデルのある領域からトランジスタ層モデルの各領域までの距離を計算し、最も距離の短い領域に対して接続するようにしてもよい。

ここで、半導体集積回路（レイアウトデータ）をシミュレータ用のネットリストに変換したものをトランジスタ層モデルとした場合の電源ノイズ解析モデルについて説明する。図１５は、電源配線層モデルとトランジスタ層モデルとの接続を示す説明図である。

図１５において、ネットリストに変換したものをトランジスタ層モデルとした場合には、ネットリストにあらわされる端子を電源配線層モデル（ＶＤＤおよびＶＳＳ）の格子状の回路網における物理的に一番距離の近い交点に接続する。具体的には、座標位置（３次元座標）などを用いて、ネットリストにあらわされる各端子から電源配線層モデルの各交点までの距離を計算し、最も距離の短い交点に対して接続するようにしてもよい。

このように、半導体集積回路を電源配線層、トランジスタ層およびシリコン基板層に分類してモデル化することにより、電源ノイズ解析に用いる電源ノイズ解析モデルを簡略化することができる。このため、半導体集積回路内に発生する電源ノイズの解析にかかる作業時間の短縮を実現することができる。

また、抵抗素子、容量素子およびインダクタンスの絶対値が小さい電源配線層については簡単に、半導体集積回路の特性に大きな影響を与えるトランジスタ層については詳細に、各素子の絶対値は大きいが電流の伝搬が少ないためにモデル化誤差に寛容な基板層については簡単にモデル化するなど、各層の特徴に応じた柔軟なモデル化をおこなうことができる。

以上説明したように、この発明の実施の形態にかかる電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法よれば、電源ノイズ解析にかかる作業時間の短縮および作業効率の向上を図ることにより、半導体集積回路の設計期間の短縮化を実現することができる。

なお、本実施の形態で説明した電源ノイズ解析方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーションなどのコンピュータで実行することにより実現することができる。このプログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネットなどのネットワークを介して配布することが可能な伝送媒体であってもよい。

（付記１）半導体集積回路に関する電源ノイズ解析モデルの作成をコンピュータに実行させる電源ノイズ解析プログラムであって、
半導体集積回路のレイアウトデータの入力を受け付けさせる入力工程と、
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内の電源配線の寸法データを抽出させる抽出工程と、
前記抽出工程によって抽出された電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成させる生成工程と、
前記生成工程によって生成された電源配線モデルを用いて、前記電源ノイズ解析モデルを作成させる作成工程と、
をコンピュータに実行させることを特徴とする電源ノイズ解析プログラム。

（付記２）前記抽出工程は、
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内のトランジスタの性能データを抽出させ、
前記生成工程は、
さらに、前記トランジスタの性能データに基づいて前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成させ、
前記作成工程は、
前記電源配線モデルと前記トランジスタモデルを合成することにより、前記電源ノイズ解析モデルを作成させることを特徴とする付記１に記載の電源ノイズ解析プログラム。

（付記３）前記抽出工程は、
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内の基板の寸法データを抽出させ、
前記生成工程は、
さらに、前記基板の寸法データに基づいて前記電源ノイズ解析モデルの構成要素となる基板モデルを生成させ、
前記作成工程は、
前記電源配線モデルに少なくとも前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成させることを特徴とする付記１または２に記載の電源ノイズ解析プログラム。

（付記４）前記入力工程によって入力されたレイアウトデータに基づいて前記半導体集積回路を複数の領域に分割することにより、当該領域ごとのレイアウトデータ（以下、「分割レイアウトデータ」という）を生成させる分割レイアウトデータ生成工程を前記コンピュータに実行させ、
前記抽出工程は、
前記分割レイアウトデータ生成工程によって生成された分割レイアウトデータの中から、前記領域ごとの電源配線の寸法データを抽出させ、
前記生成工程は、
前記抽出工程によって抽出された前記領域ごとの電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成させることを特徴とする付記１に記載の電源ノイズ解析プログラム。

（付記５）前記抽出工程は、
前記分割レイアウトデータの中から、前記領域ごとのトランジスタの性能データを抽出させ、
前記生成工程は、
さらに、前記領域ごとのトランジスタの性能データに基づいて、前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成させ、
前記作成工程は、
前記電源配線モデルと前記トランジスタモデルを合成することにより、前記電源ノイズ解析モデルを作成させることを特徴とする付記４に記載の電源ノイズ解析プログラム。

（付記６）前記抽出工程は、
前記分割レイアウトデータの中から、前記領域ごとの基板の寸法データを抽出させ、
前記生成工程は、
さらに、前記領域ごとの基板の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる基板モデルを生成させ、
前記作成工程は、
前記電源配線モデルに少なくとも前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成させることを特徴とする付記４または５に記載の電源ノイズ解析プログラム。

（付記７）半導体集積回路に関する電源ノイズ解析モデルの作成をコンピュータに実行させる電源ノイズ解析プログラムであって、
半導体集積回路のレイアウトデータの入力を受け付けさせる入力工程と、
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内のトランジスタの性能データを抽出させる抽出工程と、
前記抽出工程によって抽出されたトランジスタの性能データに基づいて、前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成させる生成工程と、
前記生成工程によって生成されたトランジスタモデルを用いて、前記電源ノイズ解析モデルを作成させる作成工程と、
をコンピュータに実行させることを特徴とする電源ノイズ解析プログラム。

（付記８）前記抽出工程は、
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内の基板の寸法データを抽出させ、
前記生成工程は、
さらに、前記基板の寸法データに基づいて前記電源ノイズ解析モデルの構成要素となる基板モデルを生成させ、
前記作成工程は、
前記トランジスタモデルと前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成させることを特徴とする付記７に記載の電源ノイズ解析プログラム。

（付記９）前記入力工程によって入力されたレイアウトデータに基づいて前記半導体集積回路を複数の領域に分割することにより、当該領域ごとのレイアウトデータ（以下、「分割レイアウトデータ」という）を生成させる分割レイアウトデータ生成工程を前記コンピュータに実行させ、
前記抽出工程は、
前記分割レイアウトデータ生成工程によって生成された分割レイアウトデータの中から、前記領域ごとのトランジスタの性能データを抽出させ、
前記生成工程は、
前記抽出工程によって抽出された前記領域ごとのトランジスタの性能データに基づいて、前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成させることを特徴とする付記７に記載の電源ノイズ解析プログラム。

（付記１０）前記抽出工程は、
前記分割レイアウトデータの中から、前記領域ごとの基板の寸法データを抽出させ、
前記生成工程は、
さらに、前記領域ごとの基板の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる基板モデルを生成させ、
前記作成工程は、
前記トランジスタモデルと前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成させることを特徴とする付記９に記載の電源ノイズ解析プログラム。

（付記１１）半導体集積回路に関する電源ノイズ解析モデルの作成をコンピュータに実行させる電源ノイズ解析プログラムであって、
半導体集積回路のレイアウトデータの入力を受け付けさせる入力工程と、
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内の基板の寸法データを抽出させる抽出工程と、
前記抽出工程によって抽出された基板の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる基板モデルを生成させる生成工程と、
前記生成工程によって生成された基板モデルを用いて、前記電源ノイズ解析モデルを作成させる作成工程と、
をコンピュータに実行させることを特徴とする電源ノイズ解析プログラム。

（付記１２）前記入力工程によって入力されたレイアウトデータに基づいて前記半導体集積回路を複数の領域に分割することにより、当該領域ごとのレイアウトデータ（以下、「分割レイアウトデータ」という）を生成させる分割レイアウトデータ生成工程を前記コンピュータに実行させ、
前記抽出工程は、
前記分割レイアウトデータ生成工程によって生成された分割レイアウトデータの中から、前記領域ごとの基板の寸法データを抽出させ、
前記生成工程は、
前記抽出工程によって抽出された前記領域ごとの基板の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる基板モデルを生成させることを特徴とする付記１１に記載の電源ノイズ解析プログラム。

（付記１３）付記１〜１２のいずれか一つに記載の電源ノイズ解析プログラムを記録した前記コンピュータに読み取り可能な記録媒体。

（付記１４）半導体集積回路に関する電源ノイズ解析モデルを作成する電源ノイズ解析装置であって、
半導体集積回路のレイアウトデータの入力を受け付ける入力手段と、
前記入力手段によって入力されたレイアウトデータの中から、前記半導体集積回路内の電源配線の寸法データを抽出する抽出手段と、
前記抽出手段によって抽出された電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成する生成手段と、
前記生成手段によって生成された電源配線モデルを用いて、前記電源ノイズ解析モデルを作成する作成手段と、
を備えることを特徴とする電源ノイズ解析装置。

（付記１５）前記抽出手段は、
前記入力手段によって入力されたレイアウトデータの中から、前記半導体集積回路内のトランジスタの性能データを抽出し、
前記生成手段は、
さらに、前記トランジスタの性能データに基づいて前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成し、
前記作成手段は、
前記電源配線モデルと前記トランジスタモデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記１４に記載の電源ノイズ解析装置。

（付記１６）前記抽出手段は、
前記入力手段によって入力されたレイアウトデータの中から、前記半導体集積回路内の基板の寸法データを抽出し、
前記生成手段は、
さらに、前記基板の寸法データに基づいて前記電源ノイズ解析モデルの構成要素となる基板モデルを生成し、
前記作成手段は、
前記電源配線モデルに少なくとも前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記１４または１５に記載の電源ノイズ解析装置。

（付記１７）前記入力手段によって入力されたレイアウトデータに基づいて前記半導体集積回路を複数の領域に分割することにより、当該領域ごとのレイアウトデータ（以下、「分割レイアウトデータ」という）を生成させる分割レイアウトデータ生成手段を備え、
前記抽出手段は、
前記分割レイアウトデータ生成手段によって生成された分割レイアウトデータの中から、前記領域ごとの電源配線の寸法データを抽出し、
前記生成手段は、
前記抽出手段によって抽出された前記領域ごとの電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成することを特徴とする付記１４に記載の電源ノイズ解析装置。

（付記１８）前記抽出手段は、
前記分割レイアウトデータの中から、前記領域ごとのトランジスタの性能データを抽出させ、
前記生成手段は、
さらに、前記領域ごとのトランジスタの性能データに基づいて、前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成し、
前記作成手段は、
前記電源配線モデルと前記トランジスタモデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記１７に記載の電源ノイズ解析装置。

（付記１９）前記抽出手段は、
前記分割レイアウトデータの中から、前記領域ごとの基板の寸法データを抽出し、
前記生成手段は、
さらに、前記領域ごとの基板の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる基板モデルを生成し、
前記作成手段は、
前記電源配線モデルに少なくとも前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記１７または１８に記載の電源ノイズ解析装置。

（付記２０）半導体集積回路に関する電源ノイズ解析モデルを作成する電源ノイズ解析方法であって、
半導体集積回路のレイアウトデータの入力を受け付ける入力工程と、
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内の電源配線の寸法データを抽出する抽出工程と、
前記抽出工程によって抽出された電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成する生成工程と、
前記生成工程によって生成された電源配線モデルを用いて、前記電源ノイズ解析モデルを作成する作成工程と、
を含んだことを特徴とする電源ノイズ解析方法。

（付記２１）前記抽出工程は、
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内のトランジスタの性能データを抽出し、
前記生成工程は、
さらに、前記トランジスタの性能データに基づいて前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成し、
前記作成工程は、
前記電源配線モデルと前記トランジスタモデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記２０に記載の電源ノイズ解析方法。

（付記２２）前記抽出工程は、
前記入力工程によって入力されたレイアウトデータの中から、前記半導体集積回路内の基板の寸法データを抽出し、
前記生成工程は、
さらに、前記基板の寸法データに基づいて前記電源ノイズ解析モデルの構成要素となる基板モデルを生成し、
前記作成工程は、
前記電源配線モデルに少なくとも前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記２０または２１に記載の電源ノイズ解析方法。

（付記２３）前記入力工程によって入力されたレイアウトデータに基づいて前記半導体集積回路を複数の領域に分割することにより、当該領域ごとのレイアウトデータ（以下、「分割レイアウトデータ」という）を生成する分割レイアウトデータ生成工程を含み、
前記抽出工程は、
前記分割レイアウトデータ生成工程によって生成された分割レイアウトデータの中から、前記領域ごとの電源配線の寸法データを抽出し、
前記生成工程は、
前記抽出工程によって抽出された前記領域ごとの電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成することを特徴とする付記２０に記載の電源ノイズ解析方法。

（付記２４）前記抽出工程は、
前記分割レイアウトデータの中から、前記領域ごとのトランジスタの性能データを抽出し、
前記生成工程は、
さらに、前記領域ごとのトランジスタの性能データに基づいて、前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成し、
前記作成工程は、
前記電源配線モデルと前記トランジスタモデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記２３に記載の電源ノイズ解析方法。

（付記２５）前記抽出工程は、
前記分割レイアウトデータの中から、前記領域ごとの基板の寸法データを抽出し、
前記生成工程は、
さらに、前記領域ごとの基板の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる基板モデルを生成し、
前記作成工程は、
前記電源配線モデルに少なくとも前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成することを特徴とする付記２３または２４に記載の電源ノイズ解析方法。

以上のように、本発明にかかる電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法は、半導体集積回路内で発生する電源ノイズの解析に有用であり、特に、高密度化した大規模な半導体集積回路に適している。

この発明の実施の形態にかかる電源ノイズ解析装置のハードウェア構成を示すブロック図である。 この発明の実施の形態にかかる電源ノイズ解析装置の機能的構成を示すブロック図である。 半導体集積回路の構造の一例を示す説明図である。 この発明の実施の形態にかかる電源ノイズ解析装置において実行される電源ノイズ解析処理手順を示すフローチャートである。 ステップＳ４０２で示した分割サイズ決定処理手順を示すフローチャートである。 ステップＳ４０４において実行される電源配線層モデル生成処理手順を示すフローチャートである。 電源配線のモデル化を示す説明図である。 電源配線層モデルの一例を示す説明図である。 ステップＳ４０４において実行されるトランジスタ層モデル生成処理手順を示すフローチャートである。 トランジスタ層モデルの一例を示す説明図である。 シリコン基板層モデルの一例を示す説明図である。 ステップＳ４０４において実行されるシリコン基板層モデル生成処理手順を示すフローチャートである。 シリコン基板層モデルの領域内の一例を示す説明図である。 電源ノイズ解析モデルの一例を示す説明図である。 電源配線層モデルとトランジスタ層モデルとの接続を示す説明図である。

２０１ 入力部
２０２ 抽出部
２０３ 生成部
２０４ 作成部
２０５ 分割レイアウトデータ生成部

Claims (6)

1. 半導体集積回路に関する電源ノイズ解析モデルの作成をコンピュータに実行させる電源ノイズ解析プログラムであって、
   前記コンピュータは、
   半導体集積回路のレイアウトデータの入力を受け付け、
   前記レイアウトデータを第１分割サイズで分割した複数の領域内の配線インダクタンスとトランジスタのゲート容量とを算出し、
   前記配線インダクタンスと前記ゲート容量とに基づく第１値と所定値とを比較し、
   前記比較結果に基づいて第２分割サイズを決定し前記レイアウトデータを前記第２分割サイズで分割した分割レイアウトデータを生成し、
   前記分割レイアウトデータの中から、前記半導体集積回路内の電源配線の寸法データを抽出し、
   前記電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成し、
   前記電源配線モデルを用いて、前記電源ノイズ解析モデルを作成すること、
   を特徴とする電源ノイズ解析プログラム。
2. 前記分割レイアウトデータの中から、前記半導体集積回路内のトランジスタの性能データし、
   前記トランジスタの性能データに基づいて前記電源ノイズ解析モデルの構成要素となるトランジスタモデルを生成し、
   前記電源配線モデルと前記トランジスタモデルを合成することにより、前記電源ノイズ解析モデルを作成すること、
   を特徴とする請求項１に記載の電源ノイズ解析プログラム。
3. 前記分割レイアウトデータの中から、前記半導体集積回路内の基板の寸法データを抽出し、
   前記基板の寸法データに基づいて前記電源ノイズ解析モデルの構成要素となる基板モデルを生成し、
   前記電源配線モデルに少なくとも前記基板モデルを合成することにより、前記電源ノイズ解析モデルを作成すること、
   を特徴とする請求項１または２に記載の電源ノイズ解析プログラム。
4. 前記第１値が前記所定値よりも小さいとき前記第１分割サイズを前記第２分割サイズに設定し、
   前記第１値が前記所定値よりも大きいとき前記第１分割サイズを縮小して変更し、前記レイアウトデータを前記第１分割サイズで分割した複数の領域内の配線インダクタンスとトランジスタのゲート容量とを算出すること、
   を特徴とする請求項１乃至３のいずれか一つに記載の電源ノイズ解析プログラム。
5. 請求項１乃至４のいずれか一つに記載の電源ノイズ解析プログラムを記録した前記コンピュータに読み取り可能な記録媒体。
6. 半導体集積回路に関する電源ノイズ解析モデルを作成する電源ノイズ解析装置であって、
   半導体集積回路のレイアウトデータの入力を受け付ける入力手段と、
   前記レイアウトデータを第１分割サイズで分割した複数の領域内の配線インダクタンスとトランジスタのゲート容量とを算出する算出手段と、
   前記配線インダクタンスと前記ゲート容量とに基づく第１値と所定値とを比較し、前記比較結果に基づいて第２分割サイズを決定し前記レイアウトデータを前記第２分割サイズで分割した分割レイアウトデータを生成する分割レイアウトデータ生成手段と、
   前記分割レイアウトデータの中から、前記半導体集積回路内の電源配線の寸法データを抽出する抽出手段と、
   前記電源配線の寸法データに基づいて、前記電源ノイズ解析モデルの構成要素となる電源配線モデルを生成する生成手段と、
   前記電源配線モデルを用いて、前記電源ノイズ解析モデルを作成する作成手段と、
   を備えることを特徴とする電源ノイズ解析装置。

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