Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP4890174B2 - Wireless communication apparatus and wireless communication method - Google Patents
[go: Go Back, main page]

JP4890174B2 - Wireless communication apparatus and wireless communication method - Google Patents

Wireless communication apparatus and wireless communication method Download PDF

Info

Publication number
JP4890174B2
JP4890174B2 JP2006254718A JP2006254718A JP4890174B2 JP 4890174 B2 JP4890174 B2 JP 4890174B2 JP 2006254718 A JP2006254718 A JP 2006254718A JP 2006254718 A JP2006254718 A JP 2006254718A JP 4890174 B2 JP4890174 B2 JP 4890174B2
Authority
JP
Japan
Prior art keywords
gain
unit
time
gain control
wireless communication
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006254718A
Other languages
Japanese (ja)
Other versions
JP2008078921A (en
Inventor
明弘 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2006254718A priority Critical patent/JP4890174B2/en
Publication of JP2008078921A publication Critical patent/JP2008078921A/en
Application granted granted Critical
Publication of JP4890174B2 publication Critical patent/JP4890174B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Control Of Amplification And Gain Control (AREA)
  • Circuits Of Receivers In General (AREA)

Description

本発明は、無線通信装置、特にW−CDMA端末等の3GPP(3rd Generation Partnership Project)規格に準拠した無線装置におけるAGC(Auto Gain Control)制御、ならびに無線通信方法特にAGC制御方法に関する。   The present invention relates to an AGC (Auto Gain Control) control and a radio communication method, particularly an AGC control method, in a radio communication device, particularly a radio device compliant with 3GPP (3rd Generation Partnership Project) standards such as a W-CDMA terminal.

図9は本発明が適用される無線通信装置の従来例を示すブロック図である。本図に示す無線通信装置1におけるRF(Radio Frequency)受信部(無線受信部)4は、上記のW−CDMAにおいて主流になっているダイレクト・コンバージョン方式の受信機構成となっている。なお、このRF受信部4と対をなすRF送信部7は、本発明に係る上記のAGC制御に直接関係しないので、その詳細は省略するが、このRF送信部7からの送信信号の送信用アンテナは、デュープレクサ(DPLX)3を介して、上記RF受信部4からの受信信号の受信用アンテナと共用している。図中のアンテナ2がその共用アンテナである。   FIG. 9 is a block diagram showing a conventional example of a wireless communication apparatus to which the present invention is applied. An RF (Radio Frequency) receiving unit (radio receiving unit) 4 in the wireless communication apparatus 1 shown in the figure has a direct conversion receiver configuration that is mainstream in the above W-CDMA. Note that the RF transmission unit 7 paired with the RF reception unit 4 is not directly related to the AGC control according to the present invention, and the details thereof are omitted, but the transmission signal from the RF transmission unit 7 is transmitted. The antenna is shared with the antenna for receiving the reception signal from the RF receiving unit 4 through the duplexer (DP LX) 3. The antenna 2 in the figure is the shared antenna.

アンテナ2より入力されたアナログ信号は、上記RF受信部4にて復調および増幅され、さらにAFE部(Analog Front-End部:アナログ・フロント・エンド部)5にてディジタル信号に変換された後、DBB部(Digital Base Band部:ディジタル・ベースバンド部)6に入力され、ここにおいて、上記のAGC制御が行われる。なお、このDBB部6の後段には、AFC(Auto Frequency Control)部や、W−CDMAによる拡散符号を復号するDEM(Demodulation)部や、エラー訂正と共に暗号化を解く復号処理を行うDECODE(Decoder)部が続くが、図示省略する。   The analog signal input from the antenna 2 is demodulated and amplified by the RF receiving unit 4 and further converted into a digital signal by the AFE unit (Analog Front-End unit: analog front end unit) 5. The data is input to a DBB unit (Digital Base Band unit: digital baseband unit) 6 where the AGC control is performed. The DBB unit 6 is followed by an AFC (Auto Frequency Control) unit, a DEM (Demodulation) unit that decodes a W-CDMA spread code, and a DECODE (Decoder) that performs decryption processing together with error correction. ) Part continues, but not shown.

ここで上記のRF受信部4、AFE部5およびDBB部6についてさらに説明を加えると次のとおりである。まずRF受信部4について見ると、デュープレクサ(DPLX)3より入力された受信信号はLNA部(Low Noise Amplifier部:低雑音増幅部)11に印加される。その制御入力であるLNAon/off信号がオン(on)のとき、すなわち該受信信号が弱電界強度であるとき、このLNA部11にて信号増幅が行われる。一方オフ(off)のとき、すなわち強電界強度のときはここを信号が単に通過(スルー)する。   Here, the RF receiving unit 4, AFE unit 5, and DBB unit 6 will be further described as follows. First, looking at the RF receiver 4, the received signal input from the duplexer (DPLX) 3 is applied to an LNA unit (Low Noise Amplifier unit) 11. When the LNAon / off signal that is the control input is on, that is, when the received signal has a weak electric field strength, the LNA unit 11 performs signal amplification. On the other hand, when the signal is off, that is, when the electric field strength is strong, the signal simply passes through the signal.

次にLNA部11を経た受信信号は、BPF部(Band Pass Filter部:バンドパス・フィルタ部)12に入力されて、その信号に含まれる雑音周波数成分が除去されてから、QDEM部(Quadrature Demodulator部:直交復調部)13に入力される。このQDEM部13において、ベースバンド成分とこれを搬送するキャリア成分とからなる上記受信信号より、そのベースバンド成分のみを抽出する。この場合、I−ch受信ベースバンド信号RxIと、Q−ch受信ベースバンド信号RxQとに分離してその抽出が行われる。   Next, the received signal that has passed through the LNA unit 11 is input to a BPF unit (Band Pass Filter unit: bandpass filter unit) 12, and noise frequency components included in the signal are removed, and then a QDEM unit (Quadrature Demodulator). Unit: quadrature demodulation unit) 13. In the QDEM unit 13, only the baseband component is extracted from the received signal composed of the baseband component and the carrier component carrying the baseband component. In this case, the I-ch reception baseband signal RxI and the Q-ch reception baseband signal RxQ are separated and extracted.

抽出された上記信号RxIおよびRxQは、さらにLPF(Low Pass Filter部:ローパス・フィルタ部)14にて所要帯域成分以外について除去した後、VGA部(Variable Gain Amplifier部:可変利得増幅部)15において、その制御入力であるGC(Gain Control)信号に従って、可変利得増幅される。その可変利得増幅後の出力は、正転および反転したI−chペア受信信号「RxI(正転/反転)」と、正転および反転したQ−chペア受信信号「RxQ(正転/反転)」である。   The extracted signals RxI and RxQ are further removed by the LPF (Low Pass Filter unit: low-pass filter unit) 14 except for the required band components, and then the VGA unit (Variable Gain Amplifier unit: variable gain amplification unit) 15 is used. Then, variable gain amplification is performed in accordance with a GC (Gain Control) signal which is the control input. The output after amplification of the variable gain includes forward and inverted I-ch pair received signal “RxI (forward / inverted)” and forward and inverted Q-ch pair received signal “RxQ (forward / inverted)”. Is.

上記によりRF受信部4により受信処理されたアナログの出力信号、すなわち上記のRxI(正転/反転)信号およびRxQ(正転/反転)信号は、次段のAFE部5に入力され、該AFE部内のADC部(Analog to Digital Converter部)16によりそれぞれディジタル信号に変換される。このディジタル信号に変換されたRxI(正転/反転)信号およびRxQ(正転/反転)信号はさらに、一系列の信号に時分割多重され、RxIQ多重信号としてさらに、次段のDBB部6に入力される。なおこのAFE部5内の18は、送信側でのDAC(Digital to Analog Converter)である。   The analog output signals received and processed by the RF receiver 4 as described above, that is, the RxI (forward / inverted) signal and the RxQ (forward / inverted) signal are input to the AFE unit 5 of the next stage, and the AFE Each is converted into a digital signal by an ADC section (Analog to Digital Converter section) 16 in the section. The RxI (forward / inverted) signal and the RxQ (forward / inverted) signal converted to the digital signal are further time-division multiplexed into a series of signals, and further supplied to the DBB unit 6 in the next stage as an RxIQ multiplexed signal. Entered. Reference numeral 18 in the AFE unit 5 is a DAC (Digital to Analog Converter) on the transmission side.

DBB部6に入力された上記のRxIQ多重信号は、該DBB部内のAGC(Auto Gain Control部:利得自動調整部)17において所定の処理や演算が行われ、前述したGC信号ならびにLNAon/off信号を生成し、それぞれVGA部15とLNA部11とに送出する。なお、このAGC部17については図10等を参照して後に詳述する。   The RxIQ multiplexed signal input to the DBB unit 6 is subjected to predetermined processing and calculation in an AGC (Auto Gain Control unit: gain automatic adjustment unit) 17 in the DBB unit, and the GC signal and the LNAon / off signal described above. Are transmitted to the VGA unit 15 and the LNA unit 11, respectively. The AGC unit 17 will be described in detail later with reference to FIG.

なお本発明に関連する公知技術として、下記の〔特許文献1〕および〔特許文献2〕がある。後に明白となるように本発明は、RF受信部4内の第1増幅器(LNA)および第2増幅器(VGA)のそれぞれの利得変化時に生ずるDCオフセットに起因する異常利得制御を、そのDCオフセット発生期間中、通常のAGC制御をスリープさせることにより、回避することを特徴とするものである。これに対し〔特許文献1〕では、上記第1増幅器での利得変化のタイミングと第2増幅器での利得変化のタイミングとをずらすことを特徴とし、また〔特許文献2〕では、上記の利得変化をその増大時において、(前回設定利得+4)〔dB〕に抑えることを特徴とする。   The following [Patent Document 1] and [Patent Document 2] are known techniques related to the present invention. As will become apparent later, in the present invention, the abnormal gain control caused by the DC offset generated when the gain of each of the first amplifier (LNA) and the second amplifier (VGA) in the RF receiver 4 is changed is generated. During the period, normal AGC control is avoided by sleeping. On the other hand, [Patent Document 1] is characterized in that the timing of the gain change in the first amplifier is shifted from the timing of the gain change in the second amplifier, and [Patent Document 2] is characterized in that the gain change described above. Is suppressed to (previous setting gain + 4) [dB] when the increase is made.

特開2004−328494号公報JP 2004-328494 A 特開2004−193914号公報JP 2004-193914 A

上述した図9に示すダイレクト・コンバージョン方式による受信機構成を有する無線通信装置1においては、上記LNAon/off信号によるLNA部11での利得変化時と、上記GC信号によるVGA部15での利得変化時とにおいて、LGA部15の出力にDCオフセットが生じる。そしてこのVGA部15の出力において、そのDCオフセット成分にAC信号成分が重畳すると、このAC信号成分が飽和してしまうことがある(後述の図11参照)。   In the wireless communication device 1 having the receiver configuration based on the direct conversion method shown in FIG. 9 described above, the gain change in the LNA unit 11 by the LNAon / off signal and the gain change in the VGA unit 15 by the GC signal. In some cases, a DC offset occurs in the output of the LGA unit 15. In the output of the VGA unit 15, when an AC signal component is superimposed on the DC offset component, the AC signal component may be saturated (see FIG. 11 described later).

結局、上記のAC信号成分の飽和によってAGC部17での利得制御が正常動作しなくなり、所望の利得に収束するまでの時間が延びてしまう。すなわち、利得収束時間が長くなる。そうすると、W−CDMAで規定する所定の利得収束時間を順守できなくなるという問題が生じる。   Eventually, due to the saturation of the AC signal component, the gain control in the AGC unit 17 does not operate normally, and the time until convergence to a desired gain is extended. That is, the gain convergence time becomes long. Then, there arises a problem that a predetermined gain convergence time defined by W-CDMA cannot be observed.

さらにまた無線通信装置において用いられる重要な情報の1つである受信信号強度表示RSSI(Receive Signal Strength Indicator)に誤差を生じさせるといった問題をひき起こす。これはそのRSSIが、RF受信部4での信号受信の開始から所定時間経過後の該RF受信部4への利得設定(LNAon/offおよびGC)までの時間に基づいて計算によって求められるものだからであり、この時間が上述した利得収束時間の長期化によって不正確になれば、当然、そのRSSIにも誤差が含まれることになる。   Furthermore, it causes a problem that an error is caused in a received signal strength indication RSSI (Receive Signal Strength Indicator) which is one of important information used in the wireless communication apparatus. This is because the RSSI is obtained by calculation based on the time from the start of signal reception at the RF receiver 4 to the gain setting (LNAon / off and GC) to the RF receiver 4 after a predetermined time has elapsed. If this time becomes inaccurate due to the increase in the gain convergence time described above, naturally, the RSSI also includes an error.

したがって本発明は、上記問題点に鑑み、VGA部の出力にDCオフセットが発生しても、利得収束時間を従来に比して大幅に短縮することのできる無線通信装置および無線通信方法を提供することを目的とするものである。   Therefore, in view of the above problems, the present invention provides a wireless communication apparatus and a wireless communication method capable of significantly reducing the gain convergence time as compared with the conventional technique even when a DC offset occurs in the output of the VGA unit. It is for the purpose.

図1は本発明に係る装置の基本構成を示す図である。なお全図を通じて、同様の構成要素には、同一の参照番号または記号を付して示す。   FIG. 1 is a diagram showing a basic configuration of an apparatus according to the present invention. Throughout the drawings, similar components are denoted by the same reference numerals or symbols.

図1において、無線受信部(RF受信部)4および利得自動調整部(AGC部)17は、前記の図9に示したとおりである。すなわち、無線受信部(RF受信部)4は、受信信号(IN)を入力としてこれを増幅する増幅部21を含む。この増幅部21は、図9の例によれば、LNA部11およびVGA部15に相当する。   In FIG. 1, the radio receiver (RF receiver) 4 and the automatic gain adjuster (AGC unit) 17 are as shown in FIG. That is, the wireless reception unit (RF reception unit) 4 includes an amplification unit 21 that receives the reception signal (IN) and amplifies it. The amplifying unit 21 corresponds to the LNA unit 11 and the VGA unit 15 according to the example of FIG.

一方、上記の利得自動調整部(AGC部)17は、所定の利得設定周期毎に、上記のRF受信部4からの出力レベルに応じた利得に更新しながら、増幅部21に対する利得制御を行う。   On the other hand, the automatic gain adjustment unit (AGC unit) 17 performs gain control on the amplification unit 21 while updating the gain according to the output level from the RF reception unit 4 at every predetermined gain setting period. .

ここで本発明を特徴付ける構成要素は、遅延制御部22である。この遅延制御部22は、増幅部21に対する利得制御を、所定の各前記利得設定周期の開始時点から所定の遅延時間だけ遅延させて、開始させる機能を果たす。   The component that characterizes the present invention is the delay control unit 22. The delay control unit 22 has a function of delaying the gain control for the amplification unit 21 by a predetermined delay time from the start of each predetermined gain setting cycle.

また本発明は、新規な無線通信方法としても捉えることができる。
図2は本発明に係る方法の基本ステップを表すフローチャートである。本図において、
ステップS11:可変利得の増幅部21を少なくとも含む無線受信部4において実行されるステップであって、上記の入力した受信信号INを、その可変利得にて制御するステップである。
The present invention can also be understood as a novel wireless communication method.
FIG. 2 is a flowchart representing the basic steps of the method according to the invention. In this figure,
Step S11: This is a step executed in the radio receiving unit 4 including at least the variable gain amplifying unit 21, and is a step for controlling the input received signal IN with the variable gain.

ステップS12:このステップS12は従前からのステップS12bと、本発明の特徴をなすステップS12aとからなり、
そのステップS12bにおいては、利得自動調整部17において、無線受信部4からの出力レベルに応じた利得に、所定の利得設定周期毎に、更新しながら、増幅部21(11,15)に対する利得制御を行う。
Step S12: This step S12 is composed of a conventional step S12b and a step S12a that characterizes the present invention.
In the step S12b, the gain automatic adjustment unit 17 updates the gain according to the output level from the radio reception unit 4 at every predetermined gain setting period, and controls the gain for the amplification unit 21 (11, 15). I do.

一方前記ステップS12aにおいては、上記所定の利得設定周期の開始時点から所定の遅延時間が経過するまでの間、上記利得制御を中断し、その後、該利得制御を開始する。   On the other hand, in step S12a, the gain control is interrupted until a predetermined delay time elapses after the start of the predetermined gain setting cycle, and then the gain control is started.

上述した各利得設定周期において、増幅部21に対しAGC部17から新たな利得の設定を行う都度、この利得変化に起因したDCオフセット電圧が発生する。そしてこのDCオフセット電圧は、後に図11を参照して説明するとおり、AC信号成分の飽和をもたらし、結果として、利得の収束時間を長期化させてしまう。   In each gain setting cycle described above, each time a new gain is set from the AGC unit 17 to the amplifying unit 21, a DC offset voltage due to this gain change is generated. As will be described later with reference to FIG. 11, this DC offset voltage causes saturation of the AC signal component, and as a result, lengthens the convergence time of the gain.

そこで、上記利得設定周期が到来する都度、利得設定はするものの、その開始時点からしばらくの間は本来の利得制御(AGC)をスリープさせる。そうすることによって、上記DCオフセット電圧によるAC信号成分の飽和が生じている間だけ、すなわち利得の不安定期間だけ、利得制御(AGC)を中断するので、その後は安定した利得制御(AGC)が行われて急速に利得は収束に向かい利得収束時間は従来よりも大幅に短縮されることになる(図4参照)。   Therefore, every time the gain setting period arrives, although gain setting is performed, the original gain control (AGC) is put to sleep for a while from the start time. By doing so, the gain control (AGC) is interrupted only during the saturation of the AC signal component due to the DC offset voltage, that is, during the gain instability period, and thereafter the stable gain control (AGC) is performed. As a result, the gain rapidly converges and the gain convergence time is significantly shortened compared to the conventional technique (see FIG. 4).

本発明によりもたらされる効果を明確にするために、まず初めに、従来のAGC部17の構成例と、その従来のAGC部17を用いたときの利得の収束過程について説明する。   In order to clarify the effect brought about by the present invention, first, a configuration example of the conventional AGC unit 17 and a process of convergence of gain when the conventional AGC unit 17 is used will be described.

図10は従来のAGC部17の一構成例を示す図である。本図において、AGC部17は、図9に示すAFE部5内のADC部16から出力された上記RxIQ多重信号のレベルに応じた利得を算出し、この算出した利得に基づいて、LNA部11に対する前述のLNAon/off信号およびVGA部15に対する前述のGC信号を生成して、それぞれLNA部11およびVGA部15に対する利得設定を行う。   FIG. 10 is a diagram illustrating a configuration example of the conventional AGC unit 17. In this figure, the AGC unit 17 calculates a gain corresponding to the level of the RxIQ multiplexed signal output from the ADC unit 16 in the AFE unit 5 shown in FIG. 9, and based on the calculated gain, the LNA unit 11 The above-mentioned LNA on / off signal and the above-mentioned GC signal for the VGA unit 15 are generated, and the gain setting for the LNA unit 11 and the VGA unit 15 is performed.

さらに詳細には、RxIQ時分割多重された前述のRxIQ多重信号は、IQ分配部31に入力され、ここでRxI信号とRxQ信号に分配される。この分配されたRxI/RxQ信号に対し、電力化部32において、P=I2+Q2なる演算が行われ、電力Pが算出される。 More specifically, the RxIQ multiplexed signal that has been RxIQ time-division multiplexed is input to the IQ distributor 31 where it is distributed to the RxI signal and the RxQ signal. The power generation unit 32 performs an operation of P = I 2 + Q 2 on the distributed RxI / RxQ signal to calculate the power P.

この算出された電力Pは、次段の基準値差分積分器(ループフィルタ)33に入力され、ここで上記RxIQ多重信号が有すべき基準となる一定の出力レベルすなわち図中の「基準値」との比較が行われ、その差分が求められると共に、その差分はさらに積分される。ここに得られた差分積分値は、出力設定部34を介して既述のGC(Gain Control)信号となり、VGA部15に対する利得を設定する。なおこの出力設定部34は、RF受信部4の入力インタフェースに適合するデータ形式に変換する機能を果たすものである。   The calculated power P is input to a reference value difference integrator (loop filter) 33 in the next stage, where a constant output level that is a reference that the RxIQ multiplexed signal should have, that is, a “reference value” in the figure. And the difference is obtained, and the difference is further integrated. The difference integral value obtained here becomes the above-described GC (Gain Control) signal via the output setting unit 34, and sets the gain for the VGA unit 15. The output setting unit 34 performs a function of converting the data into a data format suitable for the input interface of the RF receiving unit 4.

上記の基準値差分積分器33からの差分積分値は他方において、LNA切替判定部35に入力され、基準値より大幅に下まわると判定されたときは、LNA11に対するLNAon/off信号をonに切り替える。すなわちLNA11での低雑音増幅を行うように指示する。一方、基準値より大幅に上まわると判定されたときは、そのLNAon/off信号をoffに切り替える。すなわちLNA11はスルーで受信信号を通過させる。   On the other hand, the difference integrated value from the reference value difference integrator 33 is input to the LNA switching determination unit 35. When it is determined that the difference integrated value is significantly lower than the reference value, the LNA on / off signal for the LNA 11 is switched on. . That is, it instructs the LNA 11 to perform low noise amplification. On the other hand, when it is determined that the value is significantly higher than the reference value, the LNAon / off signal is switched to off. That is, the LNA 11 passes the received signal through.

上記のLNAon/off信号がonのとき、すなわちLNA部11が利得を持つとき、そのLNA部11の利得分を、VGA部15に対する利得分(GC)に含ませてしまうと、正しいGC信号とならないので、その余分な利得分を減らすように基準値差分積分器33において補償すべく、LNA利得補正部36が設けられている。   When the above LNAon / off signal is on, that is, when the LNA unit 11 has gain, if the gain of the LNA unit 11 is included in the gain (GC) for the VGA unit 15, the correct GC signal Therefore, the LNA gain correction unit 36 is provided to compensate the reference value difference integrator 33 so as to reduce the extra gain.

かかる従来構成のAGC部17を用いた場合の利得の収束過程を図11に表す。本図において、横軸tは、AGC部17が利得制御動作を開始してからの経過時間〔sec〕を表し、T,2T,3T…等の目盛の単位となるTは、既述した利得設定周期の各開始時点を表す。また縦軸Grfは、AGC部17からRF受信部4に対して指定する設定利得〔dB〕を表す。   FIG. 11 shows a gain convergence process when the AGC unit 17 having such a conventional configuration is used. In this figure, the horizontal axis t represents the elapsed time [sec] since the AGC unit 17 started the gain control operation, and T which is a unit of scale such as T, 2T, 3T. Represents the start time of each set cycle. The vertical axis Grf represents the set gain [dB] specified from the AGC unit 17 to the RF receiving unit 4.

この図11において、まずt=0においてAGC部17による利得制御動作が開始されると、その後、一定時間間隔(一定周期)でAGC部17により利得の設定が行われる。その利得設定周期の開始時点は上記のT〔sec〕である。このT〔sec〕において、最初の利得設定がRF受信部4に対して行われると、該RF受信部内のVGA部15の出力には上記のDCオフセット電圧が発生し、前述のように、AC信号成分が飽和する。このAC信号成分の飽和により、AGC部17は無信号を増幅しようとする。この結果、図11に示すように、次の2T〔sec〕においては、VGA部15への設定利得が過度に増大し、さらにDCオフセット電圧が発生する。その後、徐々に利得は収束に向かい、最終的な安定した利得に収束するのは、本図の例では1/T〔sec〕以降となり、所定信号振幅に対応する収束後の一定のRF利得(図中のGs)に落ち着くまでにかなりの長時間を要してしまう。   In FIG. 11, first, when the gain control operation by the AGC unit 17 is started at t = 0, the gain is set by the AGC unit 17 at a constant time interval (a constant cycle). The starting point of the gain setting period is the above T [sec]. When the first gain setting is performed for the RF receiver 4 at this T [sec], the above-described DC offset voltage is generated at the output of the VGA unit 15 in the RF receiver. The signal component is saturated. Due to the saturation of the AC signal component, the AGC unit 17 tries to amplify the no signal. As a result, as shown in FIG. 11, in the next 2T [sec], the set gain for the VGA unit 15 increases excessively, and a DC offset voltage is generated. After that, the gain gradually converges, and converges to the final stable gain after 1 / T [sec] in the example of the figure, and after the convergence, a constant RF gain (after the convergence corresponding to a predetermined signal amplitude) It takes a considerable amount of time to settle down to Gs) in the figure.

そこで本発明は図1に示す遅延制御部22を導入することにより、設定利得収束時間の短縮を図る。この遅延制御部22を、AGC部17と一体に組み込んだ一構成例を図に示す。   Therefore, the present invention aims to shorten the set gain convergence time by introducing the delay control unit 22 shown in FIG. A configuration example in which the delay control unit 22 is integrated with the AGC unit 17 is shown in the figure.

図3は本発明に基づくAGC部17の一構成例を示す図である。本図において、注目すべき構成要素は遅延制御部22である。またこの遅延制御部22により制御されるスイッチ(SW)23である。さらにまた、この遅延制御部22と協働する内部レジスタ24である。それ以外の構成要素(31〜36)は図10に示した対応の各構成要素と同じであり、それらの各機能もほぼ同じである。   FIG. 3 is a diagram showing a configuration example of the AGC unit 17 based on the present invention. In the figure, a notable component is a delay control unit 22. The switch (SW) 23 is controlled by the delay control unit 22. Furthermore, the internal register 24 cooperates with the delay control unit 22. The other components (31 to 36) are the same as the corresponding components shown in FIG. 10, and their functions are also substantially the same.

上記遅延制御部22およびこれに協働するスイッチ(SW)23ならびに内部レジスタ24の機能を図を参照して説明する。
図4は図3に示す本発明に基づくAGC部17を用いた場合の利得の収束過程を表す図である。この図4と、上述した図11とを対比することにより、本発明の効果が明確になる。この図4の横軸tは、AGC部17が利得制御動作を開始してからの経過時間〔sec〕を表し、縦軸QrfはAGC部17からRF受信部4に対して指定する設定利得〔dB〕を表し、図11の場合と全く同様である。また図5は本発明に基づく無線通信装置1の具体的なIC構成例を示す図である。
The functions of the delay control unit 22 and the switch (SW) 23 and the internal register 24 cooperating with the delay control unit 22 will be described with reference to the drawings.
FIG. 4 is a diagram showing a gain convergence process when the AGC unit 17 according to the present invention shown in FIG. 3 is used. The effect of the present invention becomes clear by comparing FIG. 4 with FIG. 11 described above. The horizontal axis t in FIG. 4 represents the elapsed time [sec] since the AGC unit 17 started the gain control operation, and the vertical axis Qrf represents the set gain [designated to the RF receiving unit 4 from the AGC unit 17]. dB], which is exactly the same as in FIG. FIG. 5 is a diagram showing a specific IC configuration example of the wireless communication apparatus 1 according to the present invention.

図4において、まずt=0においてAGC部17による利得制御動作が開始されると、一定時間間隔(一定周期)T〔sec〕で、RF受信部4内のVGA部15ならびにLNA部11に対する利得設定が行われる。この利得制御開始前の、図5に示すDBB−LSI6内のMODEM部41への電源投入時に、不揮発メモリ42に予め保持された対応テーブル43の内容や遅延時間の設定回数等の情報が、内部メモリ24(図5にも示す)に取り込まれる。   In FIG. 4, when the gain control operation by the AGC unit 17 is started at t = 0, the gain for the VGA unit 15 and the LNA unit 11 in the RF receiving unit 4 is set at a constant time interval (fixed period) T [sec]. Settings are made. Before starting the gain control, when the power is turned on to the MODEM 41 in the DBB-LSI 6 shown in FIG. Captured in memory 24 (also shown in FIG. 5).

利得制御動作の開始(t=0)から最初の利得設定周期の開始時点(t=T)において、不揮発メモリ42に保持された初回遅延時間Wfirst〔sec〕が付与される。なお、このWfirstは、VGA部15の出力におけるDCオフセット電圧の発生時間に合わせておくのが好ましい。このWfirstの期間中は、図3の遅延制御部22により、上記利得制御は擬似的に中断させられる。なおこの中断は、図3のスイッチ(SW)23内の接点を、端子A側から端子B側に切り替えることによって簡単に行うことができる。通常、上記接点は端子A側にあり、図10で説明したように、基準値差分積分器(ループフィルタ)33において、電力化部32からの電力Pと上記基準値との比較が行われ、AGC動作が実行されるが、上記Wfirstの期間中は、遅延制御部22によりスイッチ23の接点は端子B側に切り替えられる。そうすると、上記基準値差分積分器33は、上記基準値同士の比較を行うことになり、その比較結果は零となる。つまり、上記AGC動作は実質的に中断状態(スリープ)となる。ここに上述の中断が実現される。かくして、利得の設定はするものの、その中断中はAGC制御動作は停止される。   The initial delay time Wfirst [sec] held in the nonvolatile memory 42 is given from the start of the gain control operation (t = 0) to the start time (t = T) of the first gain setting cycle. The Wfirst is preferably matched with the generation time of the DC offset voltage at the output of the VGA unit 15. During the Wfirst period, the gain control is artificially interrupted by the delay control unit 22 of FIG. This interruption can be easily performed by switching the contact in the switch (SW) 23 in FIG. 3 from the terminal A side to the terminal B side. Normally, the contact point is on the terminal A side, and as described with reference to FIG. 10, the reference value difference integrator (loop filter) 33 compares the power P from the power generating unit 32 with the reference value, Although the AGC operation is performed, the contact of the switch 23 is switched to the terminal B side by the delay control unit 22 during the period of Wfirst. Then, the reference value difference integrator 33 performs comparison between the reference values, and the comparison result is zero. That is, the AGC operation is substantially suspended (sleep). Here, the above interruption is realized. Thus, although the gain is set, the AGC control operation is stopped during the interruption.

上記のt=0より、T,2T…と経過するが、このTや2Tにおいてはそれぞれ新たな利得設定が行われる筈である(図10のTや2T等参照)。ところが本発明に係る図4においては、そのT〔sec〕、2T〔sec〕がWfirstの期間中にあるため、上記の中断により、これらT〔sec〕や2T〔sec〕における利得変化はない。   Since T = 0, T, 2T, and so on have elapsed, new gain settings should be made at T and 2T (see T and 2T in FIG. 10). However, in FIG. 4 according to the present invention, since T [sec] and 2T [sec] are in the period of Wfirst, there is no gain change at T [sec] and 2T [sec] due to the interruption.

そしてWfirstの経過後に初めて本来の利得制御が開始され、図4における4T〔sec〕においてVGA部15への利得設定が行われる。その後、初期設定利得と、4T〔sec〕時点で設定した利得との差分ΔG1を、遅延制御部22内の差分算出手段25にて算出する。 The original gain control is started only after the elapse of Wfirst, and the gain is set to the VGA unit 15 at 4T [sec] in FIG. Thereafter, a difference ΔG 1 between the initially set gain and the gain set at the time of 4T [sec] is calculated by the difference calculating means 25 in the delay control unit 22.

さらにその差分ΔG1に対応した遅延時間W1を、遅延制御部22内の遅延時間算出手段26で算出する。ここに算出した遅延時間W1を、4T〔sec〕時に付与する。そうすると、4T〔sec〕〜(4T+W1)〔sec〕の間は再び利得制御が中断され、その(4T+W1)〔sec〕が経過した後に再び利得制御が開始され、5T〔sec〕後にまたVGA部15への利得設定が行われる。 Further, the delay time W 1 corresponding to the difference ΔG 1 is calculated by the delay time calculation means 26 in the delay control unit 22. The calculated delay time W 1 is given at 4T [sec]. Then, the gain control is again interrupted between 4T [sec] and (4T + W 1 ) [sec], and after (4T + W 1 ) [sec] has elapsed, the gain control is started again, and after 5 T [sec], the VGA is resumed. The gain is set in the unit 15.

この場合、上記4T〔sec〕にて設定した利得と、上記5T〔sec〕にて設定した利得との差分を、上記差分算出手段25で算出する。この算出した差分がΔG2である。そしてこの差分ΔG2に対応した遅延時間W2を、上記遅延時間算出手段26で算出する。そしてここに算出した遅延時間W2〔sec〕を上記5T〔sec〕において付与し、5T〜(5T+W2)〔sec〕の期間中、利得制御を中断する。 In this case, the difference calculation means 25 calculates the difference between the gain set at 4T [sec] and the gain set at 5T [sec]. This calculated difference is ΔG 2 . Then, the delay time W 2 corresponding to the difference ΔG 2 is calculated by the delay time calculation means 26. The delay time W 2 [sec] calculated here is given in the above 5T [sec], and the gain control is interrupted during the period of 5T to (5T + W 2 ) [sec].

上述の操作を所定回数繰り返す。つまり上記遅延時間を付与する利得設定周期の回数を所定回数予め制限しておいて、その回数分、上記の操作を繰り返す。   The above operation is repeated a predetermined number of times. In other words, the number of gain setting cycles for providing the delay time is limited in advance by a predetermined number of times, and the above operation is repeated by that number.

かくして利得収束時間は、一例によれば、従来の11〔sec〕(図11参照)から、図4に示す6T〔sec〕となり、5T〔sec〕の時間短縮を実現することができる。   Thus, according to an example, the gain convergence time is 6 T [sec] shown in FIG. 4 from the conventional 11 [sec] (see FIG. 11), and a time reduction of 5 T [sec] can be realized.

かかる本発明の無線通信装置1における動作、特に図3に示す遅延制御部22の動作の好ましい具体例をまとめると以下のとおりである。   A preferred specific example of the operation of the wireless communication apparatus 1 of the present invention, particularly the operation of the delay control unit 22 shown in FIG. 3, is summarized as follows.

(i)前記の遅延時間W1,W2…は、上述のようにΔG1,ΔG2…に比例させることなく任意に指定可能としても良い。 (I) The delay times W 1 , W 2 ... May be arbitrarily specified without being proportional to ΔG 1 , ΔG 2 .

(ii)任意に指定する上記の遅延時間を、不揮発メモリ42に予め保持するようにしても良い。   (Ii) The above-mentioned arbitrarily designated delay time may be held in the nonvolatile memory 42 in advance.

(iii)そして上記の遅延時間だけ遅延させる利得設定周期(T,2T,3T…)の回数を、任意に指定可能とすることもできる。つまり、上述した利得制御の中断は、適当な回数に止めるのが好ましい。   (Iii) The number of gain setting periods (T, 2T, 3T...) To be delayed by the delay time can be arbitrarily specified. That is, it is preferable to stop the gain control described above at an appropriate number of times.

(iv)上記(iii)にて任意に指定する利得設定周期の回数を不揮発メモリ42に予め保持するようにしても良い。   (Iv) The number of gain setting cycles arbitrarily designated in the above (iii) may be held in the nonvolatile memory 42 in advance.

(v)利得自動調整部17により前回設定された利得と、今回設定された利得との差分を算出する前述の差分算出手段25を備えることができる。例えば遅延制御部22内にこれを備える。   (V) The above-described difference calculating means 25 for calculating the difference between the gain previously set by the automatic gain adjusting unit 17 and the gain set this time can be provided. For example, this is provided in the delay control unit 22.

(vi)上記(v)の差分算出手段25により算出した差分(ΔG1,ΔG2…)の大小に応じて、上記遅延時間の長短を算出する前述の遅延時間算出手段26を備えることができる。例えば遅延制御部22内にこれを備える。 (Vi) The delay time calculating means 26 described above that calculates the length of the delay time according to the difference (ΔG 1 , ΔG 2 ...) Calculated by the difference calculating means 25 of (v) above can be provided. . For example, this is provided in the delay control unit 22.

(vii)前述の対応テーブル43を有し、利得自動調整部17により前回設定された利得と、今回設定された利得との差分(ΔG1,ΔG2…)を得たとき、予め差分と遅延時間との対応関係を記録したその対応テーブル43を参照して、当該遅延時間を決定することができる。 (Vii) When the difference (ΔG 1 , ΔG 2 ...) Between the gain previously set by the automatic gain adjustment unit 17 and the gain set this time is obtained by having the correspondence table 43 described above, the difference and delay are obtained in advance. The delay time can be determined with reference to the correspondence table 43 that records the correspondence with time.

(viii)なお上記遅延時間が次に現れる利得設定周期の開始時点を超えるとき、当該利得設定周期での利得制御を中断するようにする。   (Viii) When the delay time exceeds the start point of the next gain setting cycle, the gain control in the gain setting cycle is interrupted.

最後に図3に示す遅延制御部22の詳細な一動作例を示す。
図6は遅延制御部22の詳細な動作例を示すフローチャート(その1)であり、
図7は同フローチャート(その2)であり、
図8は同フローチャート(その3)である。
Finally, a detailed operation example of the delay control unit 22 shown in FIG. 3 is shown.
FIG. 6 is a flowchart (part 1) illustrating a detailed operation example of the delay control unit 22,
FIG. 7 is the same flowchart (part 2).
FIG. 8 is the same flowchart (No. 3).

図6〜図8を参照すると、
図6のステップS201では、図に表す初期設定の処理を行う。この中で「AGC入力信号切替SW」についてさらに詳しくは、この切替SW23の切替え論理LおよびHは、Lのとき実信号入力側(図3の電力化部32側)に接続し、Hのときは図3に示す基準値側に接続する。また、「Timer」は内部タイマであって、図4の0〜Tの範囲でカウントアップする。その他、本フローチャートに現れる主要な記号の意味を改めて定義すると、以下のとおりである。
With reference to FIGS.
In step S201 of FIG. 6, the initial setting process shown in the figure is performed. Among these, the “AGC input signal switching SW” will be described in more detail. The switching logics L and H of the switching SW 23 are connected to the actual signal input side (the power generation unit 32 side in FIG. 3) when L, and when H Is connected to the reference value side shown in FIG. “Timer” is an internal timer and counts up in the range of 0 to T in FIG. In addition, the meanings of major symbols appearing in this flowchart are defined again as follows.

Gnow :現在設定利得
Gbefore :前回設定利得
W :遅延時間設定値
ΔG :現在設定利得と前回設定利得の差分
T :AGC利得設定周期
Gnow: current setting gain Gbefore: previous setting gain W: delay time setting value ΔG: difference between current setting gain and previous setting gain T: AGC gain setting cycle

ステップS202では、Timerのカウントアップが満了に至るまで(No)、つまりAGC動作が開始してから上記のT〔sec〕が経過するまで、遅延制御部22による処理はない。   In step S202, there is no processing by the delay control unit 22 until the Timer count-up has expired (No), that is, until the above T [sec] has elapsed from the start of the AGC operation.

ステップS203では、上記のTimerのカウントアップが満了すると(Yes)、Timerをリセットし、
ステップS204では、初回利得設定フラグをONにする。
ステップS205は、後述する図8のステップS225において、遅延時間の設定回数nが0でない場合に行われる繰り返し処理の先頭である。
In step S203, when the above-mentioned Timer count-up expires (Yes), the Timer is reset,
In step S204, the initial gain setting flag is turned ON.
Step S205 is the head of the iterative process that is performed when the set number n of delay times is not 0 in step S225 of FIG.

ステップS206では、現在の設定利得Gnowを、設定利得レジスタ(図示せず)に書込んだ後、
ステップS207にて、上記初回設定フラグがONになっているか確認する。
In step S206, after the current set gain Gnow is written in a set gain register (not shown),
In step S207, it is confirmed whether the initial setting flag is ON.

図7のステップS208では、そのフラグのONが確認されると(Yes)、上記遅延時間設定値WをWfirst(図4参照)に設定して、
ステップS209にて、上記初回設定フラグをONからOFFに設定し直す。
In step S208 of FIG. 7, when the flag is confirmed to be ON (Yes), the delay time setting value W is set to Wfirst (see FIG. 4),
In step S209, the initial setting flag is reset from ON to OFF.

ステップS210では、上記ステップS207の結果がNoのとき、AGC部17からRF受信部4への利得設定がキャンセルされたこと(例えば、ステップS216のNoのとき)を示す利得送出キャンセルフラグがONでなければ(No)、
ステップS211において、現在設定利得Gnowと前回設定利得Gbeforeとの差分の絶対値であるΔGを、図3の差分算出手段25において算出し、
ステップS212では、その算出したΔGを用いて、
a)既述の対応テーブル43を参照して、そのΔGに対応するWを設定するか、あるいは
b)そのΔGを使用した簡単な計算式、例えば比例計算式により、Wを求めて設定する。
In step S210, when the result of step S207 is No, the gain transmission cancel flag indicating that the gain setting from the AGC unit 17 to the RF receiving unit 4 has been canceled (for example, No in step S216) is ON. If not (No),
In step S211, the difference calculation means 25 in FIG. 3 calculates ΔG, which is the absolute value of the difference between the current setting gain Gnow and the previous setting gain Gbefore.
In step S212, using the calculated ΔG,
a) Referring to the correspondence table 43 described above, W corresponding to the ΔG is set, or b) W is obtained and set by a simple calculation formula using the ΔG, for example, a proportional calculation formula.

ステップS213は、上記ステップS210の結果がYesのとき、つまり利得の送出がキャンセルされたときは、前回の遅延時間Wから周期Tを差し引いた値をもって今回の遅延時間設定値Wとすると共に、
ステップS214において、上記利得送出キャンセルフラグをOFFに戻す。
In step S213, when the result of step S210 is Yes, that is, when the transmission of the gain is canceled, a value obtained by subtracting the period T from the previous delay time W is set as the current delay time setting value W.
In step S214, the gain transmission cancel flag is returned to OFF.

ステップS215では、上記ステップS209,S212およびS214のいずれかが終了した後に、前回設定利得Gbeforeを現在設定利得Gnowに切り換えて、
ステップS216に至り、ここでその設定遅延時間Wが利得設定周期Tを超えていないか判定する。
In step S215, after any of the above steps S209, S212, and S214 is completed, the previous set gain Gbefore is switched to the current set gain Gnow,
In step S216, it is determined whether the set delay time W has exceeded the gain setting period T.

なお、図7において、点線(2)、(6,7,8)および(9)でそれぞれ包囲した部分の各ステップは、図8のフローチャートの説明を終えた後の巻末に本発明の実施態様として記載する(付記1)〜(付記10)のうちの、(付記2)、(付記6)〜(付記8)および(付記9)にそれぞれ記載した態様に相当する。   In addition, in FIG. 7, each step of the part surrounded by dotted lines (2), (6, 7, 8) and (9) is the embodiment of the present invention at the end after the explanation of the flowchart of FIG. Of (Appendix 1) to (Appendix 10) described as (Appendix 2), (Appendix 6) to (Appendix 8), and (Appendix 9), respectively.

図8のステップS217において、ステップS216の結果がNoであるときに、続いて、Timerのカウントアップ時間が、設定された遅延時間Wよりも長いか否か判定し、
ステップS218では、上記の長いという判定がなされると(Yes)、図3のスイッチ(SW)23の設定をLにする。すなわち、電力化部32の出力側に接続し、他方
ステップS219では、上記ステップS217での判定が否であると(No)、上記スイッチ(SW)23の設定をHにする。すなわち、図3の基準値を入力とするように接続する。
In Step S217 of FIG. 8, when the result of Step S216 is No, it is subsequently determined whether or not the Timer count-up time is longer than the set delay time W.
In step S218, if it is determined that the length is long (Yes), the setting of the switch (SW) 23 in FIG. That is, it connects to the output side of the electric power unit 32, and in step S219, if the determination in step S217 is negative (No), the setting of the switch (SW) 23 is set to H. That is, the connection is made so that the reference value of FIG.

ステップS220において、上記ステップS218またはS219の終了後は、Timerのカウントアップが満了したか否か判定し、満了したならば(Yes)、
ステップS221において、上記Timerをリセットすると共に、既述した遅延時間の設定回数nを+1だけインクリメントする。
In step S220, after the end of step S218 or S219, it is determined whether or not the Timer count-up has expired, and if it has expired (Yes),
In step S221, the Timer is reset, and the set number n of delay times described above is incremented by +1.

ステップS222においては、上記ステップS216の判定結果がNoのとき、すなわちWがTを超えてしまったとき、上記利得送出キャンセルフラグをONに設定して、
ステップS223では、図3のスイッチ(SW)23を、上記基準値側に接続する。つまりAGC動作を停止させて、
ステップS224にて、Timerのカウントアップ満了を待つ。
In step S222, when the determination result in step S216 is No, that is, when W exceeds T, the gain transmission cancel flag is set to ON,
In step S223, the switch (SW) 23 of FIG. 3 is connected to the reference value side. In other words, stop the AGC operation,
In step S224, the timer waits for the count-up to expire.

ステップS225において、上記ステップS221またはS224の終了後、遅延時間の設定回数nが0になったとき、
ステップS226において、一連の利得制御中断処理を終了すると共に、上記スイッチ(SW)23を再び、上記電力化部32側に接続して、通常の、中断処理を含まないAGC制御動作に入る。
In step S225, when the set number n of delay times becomes 0 after the end of step S221 or S224,
In step S226, the series of gain control interruption processing is terminated, and the switch (SW) 23 is connected again to the power generating unit 32 side, and a normal AGC control operation not including interruption processing is started.

以上詳述した本発明の実施態様は以下のとおりである。
(付記1)
受信信号を入力し増幅する増幅部を含む無線受信部と、
所定の利得設定周期毎に、前記無線受信部からの出力レベルに応じた利得に更新しながら、前記増幅部に対する利得制御を行う利得自動調整部と、を備え、
前記増幅部に対する利得制御を、所定の各前記利得設定周期の開始時点から所定の遅延時間だけ遅延させて、開始させる遅延制御部を設けることを特徴とする無線通信装置。
The embodiment of the present invention described in detail above is as follows.
(Appendix 1)
A radio receiving unit including an amplifying unit for inputting and amplifying the received signal;
A gain automatic adjustment unit that performs gain control on the amplification unit while updating to a gain according to an output level from the wireless reception unit for each predetermined gain setting cycle,
A radio communication apparatus, comprising: a delay control unit that delays gain control for the amplification unit by a predetermined delay time from the start of each predetermined gain setting cycle.

(付記2)
前記遅延時間が任意に指定可能であることを特徴とする付記1に記載の無線通信装置。
(Appendix 2)
The wireless communication apparatus according to appendix 1, wherein the delay time can be arbitrarily designated.

(付記3)
任意に指定する前記遅延時間を予め保持する不揮発メモリを備えることを特徴とする付記2に記載の無線通信装置。
(Appendix 3)
The wireless communication apparatus according to appendix 2, further comprising: a non-volatile memory that holds in advance the arbitrarily designated delay time.

(付記4)
前記の遅延時間だけ遅延させる前記利得設定周期の回数を、任意に指定可能とすることを特徴とする付記1に記載の無線通信装置。
(Appendix 4)
The wireless communication apparatus according to appendix 1, wherein the number of gain setting periods to be delayed by the delay time can be arbitrarily specified.

(付記5)
任意に指定する前記利得設定周期の回数を予め保持する不揮発メモリを備えることを特徴とする付記4に記載の無線通信装置。
(Appendix 5)
The wireless communication apparatus according to appendix 4, further comprising: a nonvolatile memory that holds in advance the number of gain setting cycles that are arbitrarily designated.

(付記6)
前記利得自動調整部により前回設定された利得と、今回設定された利得との差分を算出する差分算出手段を有することを特徴とする付記1に記載の無線通信装置。
(Appendix 6)
The wireless communication apparatus according to appendix 1, further comprising difference calculation means for calculating a difference between a gain set last time by the automatic gain adjustment unit and a gain set this time.

(付記7)
前記差分算出手段により算出した前記差分の大小に応じて、前記遅延時間の長短を算出する遅延時間算出手段を有することを特徴とする付記6に記載の無線通信装置。
(Appendix 7)
The wireless communication device according to appendix 6, further comprising delay time calculation means for calculating the length of the delay time according to the difference calculated by the difference calculation means.

(付記8)
対応テーブルを有し、前記利得自動調整部により前回設定された利得と、今回設定された利得との差分を得たとき、予め差分と遅延時間との対応関係を記録した前記対応テーブルを参照して、当該遅延時間を決定することを特徴とする付記1に記載の無線通信装置。
(Appendix 8)
When the difference between the previously set gain and the currently set gain is obtained by the automatic gain adjustment unit, the correspondence table is recorded in advance, and the correspondence relationship between the difference and the delay time is recorded. The wireless communication apparatus according to appendix 1, wherein the delay time is determined.

(付記9)
前記遅延時間が次に現れる前記利得設定周期の開始時点を超えるとき、当該利得設定周期での前記利得制御を中断することを特徴とする付記1に記載の無線通信装置。
(Appendix 9)
The wireless communication apparatus according to appendix 1, wherein when the delay time exceeds a start time of the next gain setting cycle, the gain control in the gain setting cycle is interrupted.

(付記10)
可変利得の増幅部を少なくとも含む無線受信部において、入力した受信信号をその可変利得にて増幅する第1ステップと、
利得自動調整部において、前記無線受信部からの出力レベルに応じた利得に、所定の利得設定周期毎に、更新しながら、前記増幅部に対する利得制御を行う第2ステップと、を有する無線通信方法であって、
前記第2ステップにおいて、前記所定の利得設定周期の開始時点から所定の遅延時間が経過するまでの間、前記利得制御を中断し、その後、該利得制御を開始するステップを設けることを特徴とする無線通信方法。
(Appendix 10)
In a wireless receiver including at least a variable gain amplifier, a first step of amplifying the input received signal with the variable gain;
And a second step of performing gain control on the amplifying unit while updating the gain according to the output level from the wireless receiving unit every predetermined gain setting period in the automatic gain adjusting unit. Because
In the second step, there is provided a step of interrupting the gain control until a predetermined delay time elapses from a start time of the predetermined gain setting cycle, and thereafter starting the gain control. Wireless communication method.

本発明に係る装置の基本構成を示す図である。It is a figure which shows the basic composition of the apparatus which concerns on this invention. 本発明に係る方法の基本ステップを表すフローチャートである。4 is a flowchart representing the basic steps of the method according to the invention. 本発明に基づくAGC部17の一構成例を示す図である。It is a figure which shows the example of 1 structure of the AGC part 17 based on this invention. 本発明に基づく図3のAGC部17を用いた場合の利得の収束過程を表す図である。It is a figure showing the convergence process of the gain at the time of using the AGC part 17 of FIG. 3 based on this invention. 本発明に基づく無線通信装置1の具体的なIC構成例を示す図である。It is a figure which shows the specific IC structural example of the radio | wireless communication apparatus 1 based on this invention. 遅延制御部22の詳細な動作例を示すフローチャート(その1)である。5 is a flowchart (part 1) illustrating a detailed operation example of the delay control unit 22; 遅延制御部22の詳細な動作例を示すフローチャート(その2)である。6 is a flowchart (part 2) illustrating a detailed operation example of the delay control unit 22; 遅延制御部22の詳細な動作例を示すフローチャート(その3)である。12 is a flowchart (part 3) illustrating a detailed operation example of the delay control unit 22; 本発明が適用される無線通信装置の従来例を示すブロック図である。It is a block diagram which shows the prior art example of the radio | wireless communication apparatus with which this invention is applied. 従来のAGC部17の一構成例を示す図である。It is a figure which shows the example of 1 structure of the conventional AGC part 17. FIG. 図10に示す従来のAGC部17を用いた場合の利得の収束過程を表す図である。It is a figure showing the convergence process of the gain at the time of using the conventional AGC part 17 shown in FIG.

符号の説明Explanation of symbols

1 無線通信装置
4 RF受信部
5 AFE部
6 DBB部
7 RF送信部
11 LNA部
12 BPF部
13 QDEM部
14 LPF部
15 VGA部
16 ADC部
17 AGC部
21 増幅部
22 遅延制御部
23 スイッチ(SW)
24 内部レジスタ
25 差分算出手段
26 遅延時間算出手段
31 IQ分配部
32 電力化部
33 基準値差分積分器
34 出力設定部
35 LNA切替判定部
36 LNA利得補正部
41 MODEM部
42 不揮発メモリ
43 対応テーブル
DESCRIPTION OF SYMBOLS 1 Wireless communication apparatus 4 RF receiving part 5 AFE part 6 DBB part 7 RF transmission part 11 LNA part 12 BPF part 13 QDEM part 14 LPF part 15 VGA part 16 ADC part 17 AGC part 21 Amplifying part 22 Delay control part 23 Switch (SW )
24 Internal Register 25 Difference Calculation Unit 26 Delay Time Calculation Unit 31 IQ Distribution Unit 32 Power Generation Unit 33 Reference Value Difference Integrator 34 Output Setting Unit 35 LNA Switching Determination Unit 36 LNA Gain Correction Unit 41 MODEM Unit 42 Nonvolatile Memory 43 Corresponding Table

Claims (3)

受信信号を入力し増幅する増幅部を含む無線受信部と、
前記無線受信部からの出力レベルに応じた利得に更新しながら、前記増幅部に対する利得制御を行う利得自動調整部と、を備え、
前記増幅部に対する前記無線受信部からの出力レベルに応じて所定時間毎に行われる利得制御を、利得制御の開始の契機となる時点から、該時点での利得変動に起因して前記増幅部において生じるDCオフセットの発生時間に対応させた遅延時間が経過するまでの間、前記利得制御を行わないようにする遅延制御部を設けることを特徴とする無線通信装置。
A radio receiving unit including an amplifying unit for inputting and amplifying the received signal;
A gain automatic adjustment unit that performs gain control on the amplification unit while updating the gain according to the output level from the radio reception unit,
The gain control performed at predetermined time intervals according to the output level from the radio reception section to said amplifying unit, from the time that triggers the start of the gain control, the amplifier section due to gain variations in said time points A wireless communication apparatus , comprising: a delay control unit configured to prevent the gain control from being performed until a delay time corresponding to a DC offset generation time generated in step 1 elapses .
前記遅延時間が任意に指定可能であることを特徴とする請求項1に記載の無線通信装置。   2. The wireless communication apparatus according to claim 1, wherein the delay time can be arbitrarily designated. 可変利得の増幅部を少なくとも含む無線受信部において、入力した受信信号をその可変の利得にて増幅する第1ステップと、
利得自動調整部において、前記無線受信部からの出力レベルに応じた利得に更新しながら、前記増幅部に対する利得制御を行う第2ステップと、を有する無線通信方法であって、
前記第2ステップにおいて、前記出力レベルに応じて所定時間毎に行われる前記利得制御を、該利得制御の開始の契機となる時点から、該時点での利得変動に起因して前記増幅部において生じるDCオフセットの発生時間に対応させた遅延時間が経過するまでの間、前記増幅部に対する前記無線受信部からの出力レベルに応じた前記利得制御を行わず、その遅延時間の経過後に該利得制御を開始するステップを設けることを特徴とする無線通信方法。
In a wireless receiver including at least a variable gain amplifier, a first step of amplifying an input received signal with the variable gain;
A second step of performing gain control on the amplification unit while updating to a gain according to an output level from the wireless reception unit in an automatic gain adjustment unit,
In the second step, the gain control performed at predetermined time intervals in response to the output level, from the time that triggers the start of the gain control, resulting in the amplification unit due to gain variations in said time points Until the delay time corresponding to the DC offset occurrence time elapses, the gain control according to the output level from the radio reception unit to the amplification unit is not performed , and the gain control is performed after the delay time elapses. A wireless communication method comprising the step of starting.
JP2006254718A 2006-09-20 2006-09-20 Wireless communication apparatus and wireless communication method Expired - Fee Related JP4890174B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006254718A JP4890174B2 (en) 2006-09-20 2006-09-20 Wireless communication apparatus and wireless communication method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006254718A JP4890174B2 (en) 2006-09-20 2006-09-20 Wireless communication apparatus and wireless communication method

Publications (2)

Publication Number Publication Date
JP2008078921A JP2008078921A (en) 2008-04-03
JP4890174B2 true JP4890174B2 (en) 2012-03-07

Family

ID=39350527

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006254718A Expired - Fee Related JP4890174B2 (en) 2006-09-20 2006-09-20 Wireless communication apparatus and wireless communication method

Country Status (1)

Country Link
JP (1) JP4890174B2 (en)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11234069A (en) * 1998-02-12 1999-08-27 Hitachi Denshi Ltd Automatic gain control circuit
JP3468287B2 (en) * 1999-10-13 2003-11-17 日本電気株式会社 CDMA reception AGC circuit and CDMA demodulator
JP3805258B2 (en) * 2002-01-29 2006-08-02 松下電器産業株式会社 Direct conversion receiver

Also Published As

Publication number Publication date
JP2008078921A (en) 2008-04-03

Similar Documents

Publication Publication Date Title
US6226504B1 (en) Receiving apparatus
JP4072061B2 (en) DC offset correction method for wireless receiver
CN101090285B (en) Radio frequency receiver and automatic gain control method thereof
US8571505B2 (en) Methods and apparatus for controlling a gain state of a wireless receiver operating in an idle mode
EP1897219B1 (en) Receiver having digital automatic gain control
US7203476B2 (en) Method and apparatus for minimizing baseband offset error in a receiver
JP2004201044A (en) Portable communication terminal device and gain variable circuit
US20070004359A1 (en) Peak detector
JP2005167519A (en) Portable communication terminal and gain variable circuit
JP4350027B2 (en) Apparatus and method for improving reception rate of receiving end having automatic gain control system (AGC)
CN1886900B (en) Reception device and reception method
JP4890174B2 (en) Wireless communication apparatus and wireless communication method
JP4243474B2 (en) Automatic gain control device and gain control method
JP2002094346A (en) Receiver having variable gain amplifier and control method thereof
JP2004208175A (en) Wireless receiving apparatus and wireless receiving method
JP2003218651A (en) Automatic gain control device
JP4108585B2 (en) Communication terminal device
JP4579319B2 (en) DIGITAL DEMODULATION DEVICE, ITS CONTROL METHOD, PROGRAM, RECORDING MEDIUM CONTAINING THE PROGRAM, AND DIGITAL RECEPTION DEVICE
JP5593144B2 (en) Receiver and automatic gain control method
KR100260820B1 (en) Power control apparatus and its method
KR20190055765A (en) Apparatus and method for automatic gain control
JP2002344345A (en) High frequency signal receiver
JP2003037461A (en) Received signal level change degree control device
JP3560427B2 (en) Television broadcast receiver
JP2005151250A (en) AGC circuit and ATT switching method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090512

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110208

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110411

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110913

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111114

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111206

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111214

R150 Certificate of patent or registration of utility model

Ref document number: 4890174

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141222

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees