JP4890955B2

JP4890955B2 - Solid-state imaging device

Info

Publication number: JP4890955B2
Application number: JP2006164629A
Authority: JP
Inventors: 康弘福永
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2006-06-14
Filing date: 2006-06-14
Publication date: 2012-03-07
Anticipated expiration: 2026-06-14
Also published as: JP2007336157A

Description

本発明は、固体撮像装置に関する。 The present invention relates to a solid-state imaging device.

カメラ等の撮像装置に用いる固体撮像装置が開示されている（特許文献１参照）。図１１を用いて従来技術の固体撮像装置の構成を説明する。図１１の固体撮像装置は、画素部Ｂ１と、ＣＤＳ（ＣｏｒｒｅｌａｔｅｄＤｏｕｂｌｅＳａｍｐｌｉｎｇ）回路部Ｂ２と、Ｓ／Ｈ（ＳａｍｐｌｅＨｏｌｄ）回路部Ｂ３とから構成されている。 A solid-state imaging device used for an imaging device such as a camera is disclosed (see Patent Document 1). The configuration of a conventional solid-state imaging device will be described with reference to FIG. The solid-state imaging device shown in FIG. 11 includes a pixel unit B1, a CDS (Correlated Double Sampling) circuit unit B2, and an S / H (Sample Hold) circuit unit B3.

画素部Ｂ１は、光を受光して光電流を生成するためのフォトダイオード１のアノードを演算増幅器５の非反転入力端子に、カソードを反転入力端子にそれぞれ接続し、演算増幅器５の非反転入力端子は基準電圧源２に接続する。演算増幅器５の反転入力端子と出力端子との間に光電流を蓄積するための積分コンデンサ４と積分時間を制御するためのスイッチング手段３を並列に接続する。 The pixel unit B1 connects the anode of the photodiode 1 for receiving light and generating a photocurrent to the non-inverting input terminal of the operational amplifier 5 and the cathode to the inverting input terminal. The terminal is connected to the reference voltage source 2. An integrating capacitor 4 for accumulating photocurrent and a switching means 3 for controlling the integration time are connected in parallel between the inverting input terminal and the output terminal of the operational amplifier 5.

ＣＤＳ回路部Ｂ２は、容量素子６の一端を画素部Ｂ１内の演算増幅器５の出力端子に、他端を演算増幅器９の反転入力端子にそれぞれ接続し、演算増幅器９の非反転入力端子を基準電圧源７に接続する。容量素子８の一端を演算増幅器９の反転入力端子に、他端をスイッチング手段１２の一端と、スイッチング手段１４の一端とに接続する。スイッチング手段１２の他端を基準電圧源１３に接続し、スイッチング手段１４の他端を演算増幅器９の出力端子に接続する。スイッチング手段１１の一端を容量素子８の一端と演算増幅器９の反転入力端子と容量素子６との接続点に、他端を演算増幅器９の出力端子に接続する。 The CDS circuit unit B2 has one end of the capacitive element 6 connected to the output terminal of the operational amplifier 5 in the pixel unit B1, the other end connected to the inverting input terminal of the operational amplifier 9, and the non-inverting input terminal of the operational amplifier 9 as a reference. Connect to voltage source 7. One end of the capacitive element 8 is connected to the inverting input terminal of the operational amplifier 9, and the other end is connected to one end of the switching means 12 and one end of the switching means 14. The other end of the switching means 12 is connected to the reference voltage source 13, and the other end of the switching means 14 is connected to the output terminal of the operational amplifier 9. One end of the switching means 11 is connected to one end of the capacitive element 8, the inverting input terminal of the operational amplifier 9 and the capacitive element 6, and the other end is connected to the output terminal of the operational amplifier 9.

Ｓ／Ｈ回路部Ｂ３は、スイッチング手段１５の一端をＣＤＳ回路部Ｂ２内の演算増幅器９の出力端子に、他端を演算増幅器１７の非反転入力端子にそれぞれ接続し、サンプルホールド用の容量素子１６の一端を演算増幅器１７の非反転入力端子に、他端を接地する。演算増幅器１７の反転入力端子と出力端子とを接続し、演算増幅器１７の出力端子には信号出力端子１８を接続する。 The S / H circuit section B3 has one end of the switching means 15 connected to the output terminal of the operational amplifier 9 in the CDS circuit section B2, and the other end connected to the non-inverting input terminal of the operational amplifier 17, respectively. One end of 16 is connected to the non-inverting input terminal of the operational amplifier 17 and the other end is grounded. An inverting input terminal and an output terminal of the operational amplifier 17 are connected, and a signal output terminal 18 is connected to the output terminal of the operational amplifier 17.

図１２は、図１１の固体撮像装置の動作を示すタイミングチャートである。このタイミングチャートのスイッチング手段のチャート上では、Ｈｉｇｈの区間で各スイッチング手段を導通状態にし、Ｌｏｗレベルで非導通状態にする。図１２で、ΦＲはスイッチング手段３のスイッチ制御タイミングを示し、ΦＲＣはスイッチング手段１１、１２のスイッチ制御タイミングを示し、ΦＴはスイッチング手段１４のスイッチ制御タイミングを示し、ΦＳＨはスイッチング手段１５のスイッチ制御タイミングを示す。電圧Ｖ１は演算増幅器５の出力端子の電圧を示し、電圧Ｖ２は演算増幅器９の出力端子の電圧を示し、電圧Ｖｏｕｔは信号出力端子１８の電圧を示す。また、時間軸方向には期間Ｔ１〜Ｔ４の４つの期間に区分されている。 FIG. 12 is a timing chart showing the operation of the solid-state imaging device of FIG. On the chart of the switching means of this timing chart, each switching means is made conductive in the High section and made non-conductive at the Low level. In FIG. 12, ΦR indicates the switch control timing of the switching means 3, ΦRC indicates the switch control timing of the switching means 11 and 12, ΦT indicates the switch control timing of the switching means 14, and ΦSH indicates the switch control timing of the switching means 15. Indicates timing. The voltage V1 indicates the voltage at the output terminal of the operational amplifier 5, the voltage V2 indicates the voltage at the output terminal of the operational amplifier 9, and the voltage Vout indicates the voltage at the signal output terminal 18. In the time axis direction, the period is divided into four periods T1 to T4.

期間Ｔ１はリセット期間であり、ΦＲ、ΦＲＣ、ΦＳＨはＨｉｇｈ状態に設定し、ΦＴはＬｏｗ状態に設定する。期間Ｔ１では、電圧Ｖ１は基準電圧源２の電圧Ｖｒ１になり、電圧Ｖ２は基準電圧源７の電圧Ｖｒ２になり、電圧ＶｏｕｔはＣＤＳ回路部Ｂ２の出力端子の電圧Ｖｒ２に等しくなる。 Period T1 is a reset period, and ΦR, ΦRC, and ΦSH are set to a high state, and ΦT is set to a low state. In the period T1, the voltage V1 becomes the voltage Vr1 of the reference voltage source 2, the voltage V2 becomes the voltage Vr2 of the reference voltage source 7, and the voltage Vout becomes equal to the voltage Vr2 of the output terminal of the CDS circuit unit B2.

期間Ｔ２では、ΦＲＣ、ΦＳＨはＨｉｇｈ状態に設定し、ΦＲ、ΦＴはＬｏｗ状態に設定する。フォトダイオード１で発生した光電流を容量素子４に蓄積する。この時、ΦＲＣをＨｉｇｈ状態に設定し始めた時間からの経過期間をＴ_{ＩＮＴＧＷ}とすると、画素部Ｂ１の出力端子の電圧Ｖ１は下式（１）で示される。
Ｖ１＝Ｖｒ１＋（Ｉｐｄ×Ｔ_{ＩＮＴＧＷ}）／Ｃ_０ … （１）
ここで、容量素子４の容量値をＣ_０、フォトダイオード１で発生した光電流量をＩｐｄ、基準電圧源２の電圧をＶｒ１とした。 In the period T2, ΦRC and ΦSH are set to a high state, and ΦR and ΦT are set to a low state. The photocurrent generated in the photodiode 1 is accumulated in the capacitive element 4. At this time, if the elapsed period from the time when ΦRC starts to be set to the High state is T _INTGW , the voltage V1 at the output terminal of the pixel portion B1 is expressed by the following equation (1).
V1 = Vr1 + (Ipd × T _INTGW ) / C ₀ (1)
Here, the capacitance value of the capacitive element 4 is C ₀ , the photoelectric flow rate generated by the photodiode 1 is Ipd, and the voltage of the reference voltage source 2 is Vr1.

しかし、実際にはスイッチング手段３のスイッチ動作に起因するクロックフィールドスルーが画素部Ｂ１の出力端子の電圧Ｖ１に重畳される。結果として電圧Ｖ１は式（２）のようになる。
Ｖ１＝Ｖｒ１＋（Ｉｐｄ×Ｔ_{ＩＮＴＧＷ}）／Ｃ_０＋Ｖｎ … （２）
ここで、クロックフィールドスルー分の電圧変化をＶｎとした。 However, actually, the clock field through resulting from the switching operation of the switching means 3 is superimposed on the voltage V1 of the output terminal of the pixel portion B1. As a result, the voltage V1 becomes as shown in Equation (2).
V1 = Vr1 + (Ipd × T _INTGW ) / C ₀ + Vn (2)
Here, the voltage change for the clock field through is defined as Vn.

期間Ｔ３では、ΦＴ、ΦＳＨはＨｉｇｈ状態に設定し、ΦＲ、ΦＲＣはＬｏｗ状態に設定する。このとき、画素部Ｂ１の出力端子の電圧Ｖ１は下式（３）で表す事ができる。
Ｖ１＝Ｖｒ１＋（Ｉｐｄ×Ｔ_ＩＮＴＧ）／Ｃ_０＋Ｖｎ … （３）
ここで、ΦＲ、ΦＲＣをＬｏｗ状態に設定し始めた時間からの経過期間をＴ_ＩＮＴＧとした。 In the period T3, ΦT and ΦSH are set to a high state, and ΦR and ΦRC are set to a low state. At this time, the voltage V1 at the output terminal of the pixel portion B1 can be expressed by the following equation (3).
V1 = Vr1 + (Ipd × T _INTG ) / C ₀ + Vn (3)
Here, the elapsed period from the time when ΦR and ΦRC began to be set to the Low state was defined as T _INTG .

この期間で、スイッチング手段１４、１５が導通状態、スイッチング手段１１、１２が非導通状態になり、ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２は一旦、基準電圧源１３の電圧Ｖｒ３になる。その後、演算増幅器９、容量素子６、８により電荷増幅回路が構成されているためＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２は下式（４）で表す事ができる。
Ｖ２＝Ｖｒ３−（Ｃ１／Ｃ２）×（Ｉｐｄ×Ｔ_ＩＮＴＧ）／Ｃ_０ … （４）
ここで、容量素子６の容量値をＣ１、容量素子８の容量値をＣ２とした。 During this period, the switching means 14 and 15 are turned on, the switching means 11 and 12 are turned off, and the voltage V2 at the output terminal of the CDS circuit portion B2 once becomes the voltage Vr3 of the reference voltage source 13. After that, since the operational amplifier 9 and the capacitive elements 6 and 8 form a charge amplification circuit, the voltage V2 at the output terminal of the CDS circuit portion B2 can be expressed by the following equation (4).
V2 = Vr3- (C1 / C2) × (Ipd × T INTG) / C 0 ... (4)
Here, the capacitance value of the capacitive element 6 is C1, and the capacitive value of the capacitive element 8 is C2.

この期間、スイッチング手段１５が導通状態となり演算増幅器１７はボルテージフォロワ回路を構成し、信号出力端子１８の電圧ＶｏｕｔはＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２と同じ電圧になる。よって、信号出力端子１８の電圧Ｖｏｕｔは下式（５）のようになる。
Ｖｏｕｔ＝Ｖｒ３−（Ｃ１／Ｃ２）×（Ｉｐｄ×Ｔ_ＩＮＴＧ）／Ｃ_０ … （５）
この期間の動作により、スイッチング手段３のスイッチ動作に起因するクロックフィードスルー電圧Ｖｎを除去する事ができる。 During this period, the switching means 15 becomes conductive and the operational amplifier 17 constitutes a voltage follower circuit, and the voltage Vout at the signal output terminal 18 becomes the same voltage as the voltage V2 at the output terminal of the CDS circuit section B2. Therefore, the voltage Vout of the signal output terminal 18 is represented by the following expression (5).
Vout = Vr3- (C1 / C2) × (Ipd × T _INTG ) / C ₀ (5)
By the operation during this period, the clock feedthrough voltage Vn caused by the switching operation of the switching means 3 can be removed.

期間Ｔ４では、ΦＲ、ΦＲＣはＨｉｇｈ状態に設定し、ΦＴ、ΦＳＨはＬｏｗ状態に設定する。スイッチング手段１５が非導通状態となり、信号出力端子１８に式（５）で示した電圧が保持される。ＣＤＳ回路部Ｂ２の容量素子の容量比で増幅して信号を読み出す事が出来る。また、ＣＤＳ回路部Ｂ２の相関二重読出しにより画素部Ｂ１の容量素子４に接続されたスイッチング手段３のスイッチ動作に起因するリセットノイズを除去する事が出来る。
特開平０５−２０７２２０号公報 In the period T4, ΦR and ΦRC are set to a high state, and ΦT and ΦSH are set to a low state. The switching means 15 is turned off, and the voltage shown in the equation (5) is held at the signal output terminal 18. A signal can be read out after being amplified by the capacitance ratio of the capacitive element of the CDS circuit portion B2. Further, reset noise caused by the switching operation of the switching means 3 connected to the capacitive element 4 of the pixel portion B1 can be removed by correlated double readout of the CDS circuit portion B2.
Japanese Patent Laid-Open No. 05-207220

特許文献１に記載の固体撮像装置のスイッチング手段を電界効果トランジスタで構成する場合、電界効果トランジスタのチャネル抵抗が持つ熱雑音が原因で電界効果トランジスタに接続された容量素子との間にリセットノイズが発生する。つまり、ＣＤＳ回路部Ｂ２で画素部Ｂ１のリセットノイズは除去できるが、ＣＤＳ回路部Ｂ２自体が発生するリセットノイズは除去されない。図１１において、スイッチング手段１１、１２を電界効果トランジスタで構成したとする。期間Ｔ３で、スイッチング手段１１、１２を導通状態から非導通状態にする際にリセットノイズが発生する。 When the switching means of the solid-state imaging device described in Patent Document 1 is configured by a field effect transistor, reset noise is generated between the capacitive element connected to the field effect transistor due to thermal noise of the channel resistance of the field effect transistor. appear. That is, although the reset noise of the pixel unit B1 can be removed by the CDS circuit unit B2, the reset noise generated by the CDS circuit unit B2 itself is not removed. In FIG. 11, it is assumed that the switching means 11 and 12 are composed of field effect transistors. In the period T3, reset noise is generated when the switching means 11 and 12 are switched from the conductive state to the non-conductive state.

演算増幅器９の反転入力端子に発生するリセットノイズ電圧はスイッチング手段１１、１２のそれぞれのスイッチング手段のスイッチ動作に起因して発生するノイズの相乗平均になるため、下式（６）のようになる。
Ｖ_ｋＴＣ＝（２ｋＴ／Ｃ２）＾（１／２） … （６）
ここで、演算増幅器９の反転入力端子に発生するリセットノイズ電圧をＶ_ｋＴＣ、ボルツマン定数をｋ、絶対温度をＴとした。 Since the reset noise voltage generated at the inverting input terminal of the operational amplifier 9 is a geometric mean of noises generated due to the switching operation of the switching means 11 and 12, the following expression (6) is obtained. .
_VkTC = (2kT / C2) ^ (1/2) (6)
Here, the reset noise voltage generated at the inverting input terminal of the operational amplifier 9 is V _kTC , the Boltzmann constant is k, and the absolute temperature is T.

ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２に重畳されるリセットノイズＶ２_ｋＴＣは、容量素子６、８、演算増幅器９によって電荷増幅器が構成されるため、下式（７）のようになる。
Ｖ２_ｋＴＣ＝（Ｃ１／Ｃ２）×（２ｋＴ／Ｃ２）＾（１／２） … （７）
容量比Ｃ１／Ｃ２は、画素部Ｂ１の出力端子電圧を増幅するために１より大きくする必要がある。そのため、画素部Ｂ１の出力端子の電圧Ｖ１に重畳されるリセットノイズも容量比Ｃ１／Ｃ２で増幅される。出力電圧を増幅するための増幅率Ｃ１／Ｃ２を減少せずにＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２に重畳されるリセットノイズを小さくするためには、容量値Ｃ１、Ｃ２を大きくしなければならない。しかし、リセットノイズを抑制するために容量値Ｃ１、Ｃ２を大きくするとチップ面積が増大する。 The reset noise V2 _kTC superimposed on the voltage V2 at the output terminal of the CDS circuit unit B2 is expressed by the following expression (7) because the charge amplifiers are constituted by the capacitive elements 6 and 8 and the operational amplifier 9.
V2 _kTC = (C1 / C2) × (2kT / C2) ^ (1/2) (7)
The capacitance ratio C1 / C2 needs to be larger than 1 in order to amplify the output terminal voltage of the pixel portion B1. Therefore, the reset noise superimposed on the voltage V1 at the output terminal of the pixel unit B1 is also amplified with the capacitance ratio C1 / C2. In order to reduce the reset noise superimposed on the voltage V2 at the output terminal of the CDS circuit unit B2 without reducing the amplification factor C1 / C2 for amplifying the output voltage, the capacitance values C1 and C2 must be increased. Don't be. However, increasing the capacitance values C1 and C2 to suppress reset noise increases the chip area.

本発明はかかる課題を解決するためになされたもので、チップ面積の増大を最小限に抑えて、ノイズを低減することが可能な固体撮像装置を提供することを目的とする。 SUMMARY An advantage of some aspects of the invention is that it provides a solid-state imaging device capable of reducing noise while minimizing an increase in chip area.

本発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、光電変換素子、及び前記光電変換素子からの信号電荷を増幅する増幅器を有する画素部と、前記画素部の出力に一端を接続した第１の容量素子、反転入力端子を該第１の容量素子の他端に、非反転入力端子を第１の基準電圧源に接続した第１の演算増幅器、一端を該第１の容量素子の他端に接続した第２の容量素子、一端を該第２の容量素子の他端に、他端を該第１の演算増幅器の出力端子に接続した第１のスイッチング手段、ドレインを該第２の容量素子の他端に、ソースを第２の基準電圧源に接続した第１の電界効果トランジスタ、ドレインを該第２の容量素子の一端に、ソースを第１の演算増幅器の出力端子に接続した第２の電界効果トランジスタ、及び、該第１の電界効果トランジスタ又は該第２の電界効果トランジスタの少なくとも一方のゲート端子に接続されて該第１又は第２の少なくとも一方の電界効果トランジスタのオン抵抗を制御するオン抵抗制御回路を有するノイズ除去回路と、を有し、前記オン抵抗制御回路は、その出力端子を前記第１又は第２の少なくとも一方の電界効果トランジスタのゲートに接続した第２の演算増幅器、該第２の演算増幅器の非反転入力端子に接続したパルス電流源、及び、ドレインを該第２の演算増幅器の非反転入力端子に、ソースを第３の基準電圧源を介して該第２の演算増幅器の反転入力端子に接続すると共に、前記第１又は第２の少なくとも一方の電界効果トランジスタのソースに接続し、ゲートを該第２の演算増幅器の出力端子に接続した、前記第１又は第２の少なくとも一方の電界効果トランジスタと同一サイズの第３の電界効果トランジスタを有する事を特徴とする固体撮像装置である。 The present invention has been made to solve the above-described problems, and the invention according to claim 1 is a pixel unit including a photoelectric conversion element and an amplifier that amplifies a signal charge from the photoelectric conversion element, and the pixel. A first capacitive element having one end connected to the output of the first unit, a first operational amplifier having an inverting input terminal connected to the other end of the first capacitive element, and a non-inverting input terminal connected to a first reference voltage source, one end Is connected to the other end of the first capacitor element, one end is connected to the other end of the second capacitor element, and the other end is connected to the output terminal of the first operational amplifier. Switching means, a first field effect transistor having a drain connected to the other end of the second capacitive element, a source connected to a second reference voltage source, a drain connected to one end of the second capacitive element, and a source connected to the first capacitive element A second field effect transistor connected to the output terminal of the operational amplifier of And an on-resistance control circuit that is connected to at least one gate terminal of the first field-effect transistor or the second field-effect transistor and controls the on-resistance of the first or second field-effect transistor. have a, a noise elimination circuit with the oN resistance control circuit includes a second operational amplifier connected to its output terminal to the gate of said first or second at least one field effect transistor, the second A pulse current source connected to the non-inverting input terminal of the operational amplifier, a drain connected to the non-inverting input terminal of the second operational amplifier, and a source inverted via the third reference voltage source Connected to the input terminal, connected to the source of at least one of the first or second field effect transistors, and connected to the output terminal of the second operational amplifier. Wherein a possible solid-state imaging device according to claim having a third field-effect transistor of the first or second at least one field effect transistor of the same size.

上記発明に関する実施の形態については、第１の実施形態が対応する。このように、第１の電界効果トランジスタのオン抵抗を制御するオン抵抗制御回路を構成し、第１の電界効果トランジスタのオン抵抗と前記第２の容量素子とでローパスフィルタを形成して、固体撮像装置で発生されるランダムノイズを抑制することで固体撮像装置の出力信号のＳ／Ｎ比を高くすることができる。 The first embodiment corresponds to the embodiment related to the above invention. In this way, an on-resistance control circuit for controlling the on-resistance of the first field effect transistor is configured, and a low-pass filter is formed by the on-resistance of the first field effect transistor and the second capacitor element, so that the solid state By suppressing random noise generated in the imaging apparatus, the S / N ratio of the output signal of the solid-state imaging apparatus can be increased.

また、請求項１の構成により、第１の電界効果トランジスタのオン抵抗をトランジスタの製造ばらつきに依存せずに、前記パルス電流源の電流値と該第２の基準電圧源の電圧値により決定する事ができる。 Further, the configuration of claim 1, the on-resistance of the first field effect transistor without depending on manufacturing variation of the transistor is determined by the voltage value of the current value and the second reference voltage source of the pulsed current source I can do things.

また、請求項２に記載の発明は、前記オン抵抗制御回路は、前記画素部に入力する光量に応じて、前記第１又は第２の少なくとも一方の電界効果トランジスタのオン抵抗を変化させることを特徴とする請求項１に記載の固体撮像装置である。 According to a second aspect of the present invention, the on-resistance control circuit changes the on-resistance of at least one of the first or second field effect transistors in accordance with the amount of light input to the pixel portion. The solid-state imaging device according to claim 1 .

上記発明に関する実施の形態については、第２の実施形態が対応する。請求項１記載の増幅回路の出力電圧の変化量に応じてオン抵抗制御回路により前記第１、第２のどちらか一方あるいは両方の電界効果トランジスタのオン抵抗を制御して前記第２の容量素子とで形成されるローパスフィルタのカットオフ周波数を固体撮像装置の信号帯域、ノイズ帯域に最適な値に調節することで出力信号のＳ／Ｎ比を高くする事ができる。 The second embodiment corresponds to the embodiment related to the invention. 2. The second capacitor element by controlling on-resistance of one or both of the first and second field effect transistors by an on-resistance control circuit according to a change amount of an output voltage of the amplifier circuit according to claim 1. The S / N ratio of the output signal can be increased by adjusting the cut-off frequency of the low-pass filter formed by and to the optimum values for the signal band and noise band of the solid-state imaging device.

また、請求項３に記載の発明は、前記画素部の出力に接続され、前記画素部の出力の変化の大きさを検出する検出回路を更に有し、前記オン抵抗制御回路は、前記検出回路の検出結果に基づき、前記第１又は第２の少なくとも一方の電界効果トランジスタのオン抵抗を変化させることを特徴とする請求項１に記載の固体撮像装置である。

The invention according to claim 3 further includes a detection circuit that is connected to the output of the pixel unit and detects a change in the output of the pixel unit, and the on-resistance control circuit includes the detection circuit. based on the detection result, a solid-state imaging device according to claim 1, characterized by changing the oN resistance of the first or second at least one of the field effect transistor.

上記発明に関する実施の形態については、第３の実施形態が対応する。請求項１記載の画素部の信号変化の大きさを検出して信号変化の大きさに応じてオン抵抗制御回路により前記第１、第２のどちらか一方あるいは両方の電界効果トランジスタのオン抵抗を制御して前記第２の容量素子とで形成されるローパスフィルタのカットオフ周波数を固体撮像装置の信号帯域とノイズ帯域に最適な値に調節することで、出力信号のＳ／Ｎ比を高くする事ができる。 The third embodiment corresponds to the embodiment related to the invention. The magnitude of signal change in the pixel portion according to claim 1 is detected, and the on-resistance of the first, second or both field effect transistors is set by an on-resistance control circuit in accordance with the magnitude of the signal change. The S / N ratio of the output signal is increased by adjusting the cutoff frequency of the low-pass filter formed by the second capacitive element to an optimum value for the signal band and noise band of the solid-state imaging device. I can do things.

本発明によれば、チップ面積の増大を最小限に抑えて、ノイズを低減することが可能な固体撮像装置を提供することが可能となる。 According to the present invention, it is possible to provide a solid-state imaging device capable of reducing noise while minimizing an increase in chip area.

以下、図面を参照して本発明の第１の実施形態について説明する。図１は本実施形態における固体撮像装置の全体構成を示すブロック図である。図１の固体撮像装置は、画素部Ｂ１と、ＣＤＳ回路部Ｂ２と、Ｓ／Ｈ回路部Ｂ３とから構成されている。以下、従来技術と同一符号のブロックで機能が同一である場合は、適宜詳細な説明を省略する。 Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram illustrating the overall configuration of the solid-state imaging device according to the present embodiment. The solid-state imaging device in FIG. 1 includes a pixel unit B1, a CDS circuit unit B2, and an S / H circuit unit B3. Hereinafter, when the function is the same in the blocks having the same reference numerals as those of the conventional technology, detailed description will be omitted as appropriate.

画素部Ｂ１及びＳ／Ｈ回路部Ｂ３の構成については従来技術と同様である。ＣＤＳ回路部Ｂ２は、容量素子６の一端を画素部Ｂ１内の演算増幅器５の出力端子に、他端を演算増幅器９の反転入力端子にそれぞれ接続し、演算増幅器９の非反転入力端子を基準電圧源７に接続する。容量素子８の一端を演算増幅器９の反転入力端子に、他端を電界効果トランジスタ１２のドレインとスイッチング手段１４の一端に接続し、スイッチング手段１４の他端を演算増幅器９の出力端子に接続し、電界効果トランジスタ１２のソースを基準電圧源１３に接続し、ゲートをオン抵抗制御回路１０に接続し、電界効果トランジスタ１１のドレインを容量素子８の一端と演算増幅器９の反転入力端子と容量素子６の他端との接続点に、ソースを演算増幅器９の出力端子に接続する。 The configurations of the pixel unit B1 and the S / H circuit unit B3 are the same as those in the prior art. The CDS circuit unit B2 has one end of the capacitive element 6 connected to the output terminal of the operational amplifier 5 in the pixel unit B1, the other end connected to the inverting input terminal of the operational amplifier 9, and the non-inverting input terminal of the operational amplifier 9 as a reference. Connect to voltage source 7. One end of the capacitive element 8 is connected to the inverting input terminal of the operational amplifier 9, the other end is connected to the drain of the field effect transistor 12 and one end of the switching means 14, and the other end of the switching means 14 is connected to the output terminal of the operational amplifier 9. The source of the field effect transistor 12 is connected to the reference voltage source 13, the gate is connected to the on-resistance control circuit 10, the drain of the field effect transistor 11 is connected to one end of the capacitive element 8, the inverting input terminal of the operational amplifier 9, and the capacitive element The source is connected to the output terminal of the operational amplifier 9 at a connection point with the other end of 6.

次に可変抵抗回路を応用した本発明の実施形態の固体撮像装置で使用されるオン抵抗制御回路１０の構成について説明する。図２は本発明の実施形態でのオン抵抗制御回路１０の内部構成を示す構成図である。図２のオン抵抗制御回路１０は、パルス電流源２２の一端を電源電圧端子に、他端を演算増幅器１９の非反転入力端子にそれぞれ接続する。 Next, the configuration of the on-resistance control circuit 10 used in the solid-state imaging device according to the embodiment of the present invention to which the variable resistance circuit is applied will be described. FIG. 2 is a block diagram showing the internal configuration of the on-resistance control circuit 10 in the embodiment of the present invention. In the on-resistance control circuit 10 of FIG. 2, one end of the pulse current source 22 is connected to the power supply voltage terminal, and the other end is connected to the non-inverting input terminal of the operational amplifier 19.

ＣＤＳ回路部Ｂ２内の電界効果トランジスタ１２とトランジスタサイズが同一な電界効果トランジスタ２１のドレインをパルス電流源２２の他端に接続する。また、電界効果トランジスタ２１のソースをＣＤＳ回路部Ｂ２内の電界効果トランジスタ１２のソースに出力端子Ｃを介して接続すると共に基準電圧源２０を介して演算増幅器１９の反転入力端子に接続する。電界効果トランジスタ２１のゲートを演算増幅器１９の出力端子に接続する。また、演算増幅器１９の出力端子は、出力端子Ｂを介して電界効果トランジスタ１２のゲートに接続される。 The drain of the field effect transistor 21 having the same transistor size as that of the field effect transistor 12 in the CDS circuit unit B 2 is connected to the other end of the pulse current source 22. Further, the source of the field effect transistor 21 is connected to the source of the field effect transistor 12 in the CDS circuit unit B2 via the output terminal C and to the inverting input terminal of the operational amplifier 19 via the reference voltage source 20. The gate of the field effect transistor 21 is connected to the output terminal of the operational amplifier 19. The output terminal of the operational amplifier 19 is connected to the gate of the field effect transistor 12 via the output terminal B.

次にオン抵抗制御回路１０の動作について説明する。パルス電流源２２は、入力端子Ａに入力される制御信号（Φｘ１、Φｘ２）に応じた電流値Ｉｘを生成するパルス電流源である。なお、制御信号（Φｘ１、Φｘ２）については後述する。これにより、電界効果トランジスタ２１のドレイン−ソース間に電流値Ｉｘのパルス電流源２２の電流が流れ、基準電圧源２０の電圧が与えられるように演算増幅器１９が電界効果トランジスタ２１のゲートを制御する。 Next, the operation of the on-resistance control circuit 10 will be described. The pulse current source 22 is a pulse current source that generates a current value Ix according to control signals (Φx1, Φx2) input to the input terminal A. The control signals (Φx1, Φx2) will be described later. Thereby, the operational amplifier 19 controls the gate of the field effect transistor 21 so that the current of the pulse current source 22 having the current value Ix flows between the drain and source of the field effect transistor 21 and the voltage of the reference voltage source 20 is applied. .

従って、電界効果トランジスタ２１のドレイン−ソース間の抵抗値は、パルス電流源２２の電流値Ｉｘと基準電圧源２０の電圧値とで決まる値となる。電界効果トランジスタ２１とＣＤＳ回路部Ｂ２内の電界効果トランジスタ１２のトランジスタサイズを同一にして、それぞれのソースを共通にＣＤＳ回路部Ｂ２内の基準電圧源１３に接続することで電界効果トランジスタ２１のドレイン−ソース間の抵抗値はＣＤＳ回路部Ｂ２の内の電界効果トランジスタ１２と同じ抵抗値にする事が出来る。 Therefore, the resistance value between the drain and source of the field effect transistor 21 is determined by the current value Ix of the pulse current source 22 and the voltage value of the reference voltage source 20. The field effect transistor 21 and the field effect transistor 12 in the CDS circuit unit B2 have the same transistor size, and their sources are connected in common to the reference voltage source 13 in the CDS circuit unit B2 to thereby drain the field effect transistor 21. The resistance value between the sources can be set to the same resistance value as that of the field effect transistor 12 in the CDS circuit part B2.

本発明の実施形態では、電界効果トランジスタのドレイン−ソース間に現れる抵抗値をオン抵抗と記載する。電界効果トランジスタ１２のオン抵抗をＲｏｎ、パルス電流源２２の電流値をＩｘ、基準電圧源２０の電圧値をＶ_０とすると、電界効果トランジスタ１２のオン抵抗Ｒｏｎは下式（８）であらわす事ができる。
Ｒｏｎ＝Ｖ_０／Ｉｘ … （８）
基準電圧源２０の電圧から一定の電圧Ｖ_０を供給した状態で、パルス電流源２２をオフとすると電流値が０となり、ＣＤＳ回路部Ｂ２の電界効果トランジスタ１２を非導通状態にすることができる。 In the embodiment of the present invention, the resistance value appearing between the drain and source of the field effect transistor is referred to as on-resistance. When the on-resistance of the field-effect transistor 12 is Ron, the current value of the pulse current source 22 is Ix, and the voltage value of the reference voltage source 20 is V ₀ , the on-resistance Ron of the field-effect transistor 12 is expressed by the following equation (8). Can do.
Ron = V ₀ / Ix (8)
If the pulse current source 22 is turned off while the constant voltage V ₀ is supplied from the voltage of the reference voltage source 20, the current value becomes 0, and the field effect transistor 12 of the CDS circuit portion B2 can be made non-conductive. .

電界効果トランジスタのオン抵抗は、半導体プロセスのデバイスパラメータとデバイス寸法に依存するため、製造ばらつきを持っている。図２のオン抵抗制御回路１０の構成により、製造ばらつきの影響を無くして電界効果トランジスタ１２のオン抵抗Ｒｏｎを設定する事が可能となる。この時、電界効果トランジスタ１２のオン抵抗Ｒｏｎと容量値Ｃ２で形成されるローパスフィルタのカットオフ周波数ｆｃは式（９）で表せる。
ｆｃ ∝ １／（２π×Ｃ２×Ｒｏｎ） … （９）
式（８）と式（９）とにより、カットオフ周波数ｆｃは次式（１０）で表す事ができる。
ｆｃ ∝ Ｉｘ／（２π×Ｃ２×Ｖ_０） … （１０）
よって、パルス電流源２２の電流値Ｉｘを制御することによりローパスフィルタのカットオフ周波数ｆｃを制御する事が可能である。ローパスフィルタのカットオフ周波数ｆｃをパルス電流源２２の電流値Ｉｘにて制御することでノイズを抑圧する。 Since the on-resistance of a field effect transistor depends on device parameters and device dimensions of a semiconductor process, it has manufacturing variations. With the configuration of the on-resistance control circuit 10 of FIG. 2, it is possible to set the on-resistance Ron of the field effect transistor 12 without being affected by manufacturing variations. At this time, the cut-off frequency fc of the low-pass filter formed by the on-resistance Ron of the field effect transistor 12 and the capacitance value C2 can be expressed by Expression (9).
fc ∝ 1 / (2π × C2 × Ron) (9)
The cut-off frequency fc can be expressed by the following equation (10) using the equations (8) and (9).
fc Ｉ Ix / (2π × C2 × V ₀ ) (10)
Therefore, it is possible to control the cut-off frequency fc of the low-pass filter by controlling the current value Ix of the pulse current source 22. Noise is suppressed by controlling the cut-off frequency fc of the low-pass filter with the current value Ix of the pulse current source 22.

以下、本発明の第１の実施形態の固体撮像装置の駆動方法について説明する。図３は本発明の第１の実施形態の固体撮像装置の動作内容を示すタイミングチャートである。図３で、ΦＲはスイッチング手段３のスイッチ制御タイミングを示し、ΦＲＣ１は電界効果トランジスタ１１のスイッチ制御タイミングを示し、ＶＲＣ２は電界効果トランジスタ１２のスイッチ制御タイミングを示し、ΦＴはスイッチング手段１４のスイッチ制御タイミングを示し、ΦＳＨはスイッチング手段１５のスイッチ制御タイミングを示し、Φｘ１、Φｘ２はオン抵抗制御回路１０の端子Ａへの制御信号の入力タイミングを示す。 Hereinafter, a driving method of the solid-state imaging device according to the first embodiment of the present invention will be described. FIG. 3 is a timing chart showing the operation contents of the solid-state imaging device according to the first embodiment of the present invention. 3, ΦR indicates the switch control timing of the switching means 3, ΦRC1 indicates the switch control timing of the field effect transistor 11, VRC2 indicates the switch control timing of the field effect transistor 12, and ΦT indicates the switch control timing of the switching means 14. ΦSH indicates the switch control timing of the switching means 15, and Φx1 and Φx2 indicate the input timing of the control signal to the terminal A of the on-resistance control circuit 10.

電圧Ｖ１は演算増幅器５の出力端子の電圧を示し、電圧Ｖ２は演算増幅器９の出力端子の電圧を示し、電圧Ｖｏｕｔは信号出力端子１８の電圧を示す。なお、ＶＲＣ２のＴ１、Ｔ２のタイミングに示すＩｏｎ、Ｉａは、各々、電界効果トランジスタ１２のドレイン−ソース間を導通状態とするときのパルス電流源２２電流値、電界効果トランジスタのオン抵抗を制御してノイズ抑制を行うときのパルス電流源２２の電流値を示しており、これらＩｏｎ、Ｉａの生成は、Φｘ１、Φｘ２により制御されるものである。なお、非導通状態の時の電流値は０である。 The voltage V1 indicates the voltage at the output terminal of the operational amplifier 5, the voltage V2 indicates the voltage at the output terminal of the operational amplifier 9, and the voltage Vout indicates the voltage at the signal output terminal 18. It should be noted that Ion and Ia shown at the timings T1 and T2 of VRC2 control the current value of the pulse current source 22 and the on-resistance of the field effect transistor when the drain-source of the field effect transistor 12 is turned on, respectively. The current values of the pulse current source 22 when noise suppression is performed are shown, and the generation of these Ion and Ia is controlled by Φx1 and Φx2. Note that the current value in the non-conduction state is zero.

さて、期間Ｔ１では、ΦＲとΦＲＣ１とＶＲＣ２とΦＳＨ、Φｘ２とをＨｉｇｈ、Φｘ１、ΦＴをＬｏｗとする。この期間では、画素部Ｂ１の出力端子の電圧Ｖ１は基準電圧源２の電圧Ｖｒ１に、ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２は基準電圧源７の電圧Ｖｒ２に、信号出力端子１８の電圧Ｖｏｕｔは基準電圧源７の電圧Ｖｒ２にリセットされる。 In the period T1, ΦR, ΦRC1, VRC2, ΦSH, and Φx2 are set to High, and Φx1 and ΦT are set to Low. During this period, the voltage V1 at the output terminal of the pixel unit B1 is the voltage Vr1 of the reference voltage source 2, the voltage V2 at the output terminal of the CDS circuit unit B2 is the voltage Vr2 of the reference voltage source 7, and the voltage Vout of the signal output terminal 18 Is reset to the voltage Vr2 of the reference voltage source 7.

次に、期間Ｔ２では、ΦＲＣ１とΦＳＨとΦｘ１とをＨｉｇｈ、ΦＲとΦＴとΦｘ２とをＬｏｗとする。ＶＲＣ２をオン抵抗制御回路１０のパルス電流源２２の電流値がＩａになる状態にする。この期間では、画素部Ｂ１の出力端子の電圧Ｖ１はフォトダイオード１で発生した光電流の量に応じて上昇する。画素部Ｂ１の出力端子の電圧Ｖ１は、スイッチング手段３のスイッチング動作の際にフィールドスルー電圧Ｖｎが信号電圧に付加される。 Next, in period T2, ΦRC1, ΦSH, and Φx1 are set to High, and ΦR, ΦT, and Φx2 are set to Low. VRC2 is brought into a state where the current value of the pulse current source 22 of the on-resistance control circuit 10 becomes Ia. During this period, the voltage V1 at the output terminal of the pixel portion B1 rises according to the amount of photocurrent generated in the photodiode 1. The voltage V1 at the output terminal of the pixel portion B1 is added to the signal voltage when the switching means 3 performs the switching operation.

オン抵抗制御回路１０のパルス電流源２２の電流値をノイズ抑制のための電流値Ｉａに設定し、電界効果トランジスタ１２のオン抵抗Ｒｏｎと容量素子８とでローパスフィルタを形成する。この期間、ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２と信号出力端子１８の電圧Ｖｏｕｔとは基準電圧源７の電圧Ｖｒ２に保持される。 The current value of the pulse current source 22 of the on-resistance control circuit 10 is set to the current value Ia for noise suppression, and the on-resistance Ron of the field effect transistor 12 and the capacitor element 8 form a low-pass filter. During this period, the voltage V2 at the output terminal of the CDS circuit portion B2 and the voltage Vout at the signal output terminal 18 are held at the voltage Vr2 of the reference voltage source 7.

期間Ｔ３では、ΦＳＨとΦＴとをＨｉｇｈ、ΦＲとΦＲＣ１とＶＲＣ２とΦｘ１と、Φｘ２とをＬｏｗとする。画素部Ｂ１の出力端子の電圧Ｖ１は光電流を引き続き積分コンデンサ４に蓄積し続けるため、上昇する。ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２は、画素部Ｂ１の出力端子の電圧Ｖ１を容量素子６、８の容量比Ｃ１／Ｃ２で増幅した電圧分、基準電圧源７の電圧から降下する。信号出力端子１８の電圧Ｖｏｕｔは、ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２と同じ電圧となる。 In the period T3, ΦSH and ΦT are set to High, ΦR, ΦRC1, VRC2, Φx1, and Φx2 are set to Low. The voltage V1 at the output terminal of the pixel portion B1 rises because the photocurrent continues to be accumulated in the integrating capacitor 4. The voltage V2 at the output terminal of the CDS circuit portion B2 drops from the voltage of the reference voltage source 7 by a voltage obtained by amplifying the voltage V1 at the output terminal of the pixel portion B1 with the capacitance ratio C1 / C2 of the capacitive elements 6 and 8. The voltage Vout of the signal output terminal 18 is the same voltage as the voltage V2 of the output terminal of the CDS circuit unit B2.

期間Ｔ４では、ΦＲとΦＲＣ１とＶＲＣ２とをＨｉｇｈ、ΦＳＨとΦＴとΦｘ１と、Φｘ２とをＬｏｗとする。画素部Ｂ１の出力端子の電圧Ｖ１は、基準電圧源２の電圧Ｖｒ１にリセットされ、ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２は、基準電圧源７の電圧Ｖｒ２にリセットされる。信号出力端子１８の電圧Ｖｏｕｔは期間Ｔ３終了時の信号電圧レベルに保持される。 In the period T4, ΦR, ΦRC1, and VRC2 are set to High, and ΦSH, ΦT, Φx1, and Φx2 are set to Low. The voltage V1 at the output terminal of the pixel unit B1 is reset to the voltage Vr1 of the reference voltage source 2, and the voltage V2 at the output terminal of the CDS circuit unit B2 is reset to the voltage Vr2 of the reference voltage source 7. The voltage Vout of the signal output terminal 18 is held at the signal voltage level at the end of the period T3.

このように、電界効果トランジスタ１２のオン抵抗Ｒｏｎと容量素子８とでローパスフィルタを形成して、固体撮像装置で発生されるランダムノイズを抑制することで固体撮像装置の出力信号のＳ／Ｎ比を高くすることができる。 In this way, the S / N ratio of the output signal of the solid-state imaging device is formed by forming a low-pass filter with the on-resistance Ron of the field effect transistor 12 and the capacitive element 8 and suppressing random noise generated in the solid-state imaging device. Can be high.

図４は、本実施形態における固体撮像装置の別の構成例を示す構成図である。図４に示す固体撮像装置は、第１の実施形態の固体撮像装置の内で、オン抵抗制御回路１０を電界効果トランジスタ１１のゲート端子に接続した場合のものである。ここで、上記の実施形態と構成が同様な場合には説明を適宜省略する。図４の構成ではオン抵抗制御回路１０の端子Ｂが電界効果トランジスタ１１のゲート端子に接続する。 FIG. 4 is a configuration diagram illustrating another configuration example of the solid-state imaging device according to the present embodiment. The solid-state imaging device shown in FIG. 4 is the one in the case where the on-resistance control circuit 10 is connected to the gate terminal of the field effect transistor 11 in the solid-state imaging device of the first embodiment. Here, when the configuration is the same as that of the above-described embodiment, the description is omitted as appropriate. In the configuration of FIG. 4, the terminal B of the on-resistance control circuit 10 is connected to the gate terminal of the field effect transistor 11.

図５は、図４の固体撮像装置の動作内容を示すタイミングチャートである。ここで、ＶＲＣ１は電界効果トランジスタ１１のスイッチ制御タイミングを示し、ΦＲＣ２は電界効果トランジスタ１２のスイッチ制御タイミングを示す。期間Ｔ１〜Ｔ４のスイッチ動作については、ΦＲＣ１、ＶＲＣ２をＶＲＣ１、ΦＲＣ２に入れ換える以外は図３と同様である。図５のように動作制御することにより、電界効果トランジスタ１１に起因するリセットノイズを抑制する事ができる。 FIG. 5 is a timing chart showing the operation content of the solid-state imaging device of FIG. Here, VRC1 indicates the switch control timing of the field effect transistor 11, and ΦRC2 indicates the switch control timing of the field effect transistor 12. The switch operation in the periods T1 to T4 is the same as that in FIG. 3 except that ΦRC1 and VRC2 are replaced with VRC1 and ΦRC2. By controlling the operation as shown in FIG. 5, reset noise caused by the field effect transistor 11 can be suppressed.

次に、図面を参照して本発明の第２の実施形態について説明する。図６は本実施形態における固体撮像装置の全体構成を示す構成図である。図７は本実施形態でのオン抵抗制御回路１００の内部構成を示す構成図である。ここで、上記の第１の実施形態と構成が同様な場合には説明を適宜省略する。 Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 6 is a configuration diagram showing the overall configuration of the solid-state imaging device in the present embodiment. FIG. 7 is a configuration diagram showing an internal configuration of the on-resistance control circuit 100 in the present embodiment. Here, when the configuration is the same as that of the first embodiment, the description will be omitted as appropriate.

図６の固体撮像装置は、信号出力端子１８にオン抵抗制御回路制御信号生成手段２４の入力部を接続し、オン抵抗制御回路制御信号生成手段２４の出力部をオン抵抗制御回路１００内のパルス電流源２２に接続し、その電流値を変更して電界トランジスタ１２のオン抵抗Ｒｏｎを制御するように構成されている。 In the solid-state imaging device of FIG. 6, the input portion of the on-resistance control circuit control signal generating means 24 is connected to the signal output terminal 18, and the output portion of the on-resistance control circuit control signal generating means 24 is connected to the pulse in the on-resistance control circuit 100. The on-resistance Ron of the field transistor 12 is controlled by connecting to the current source 22 and changing the current value.

また、図７に示すようにオン抵抗制御回路１００には、オン抵抗制御回路制御信号生成手段２４に接続された端子Ｄが付加されている。なお、図６のオン抵抗制御回路制御信号生成手段２４の出力部は端子Ｄを介してオン抵抗制御回路１００内でパルス電流源２２に接続されているが、オン抵抗制御回路１００内の基準電圧源２０に接続して、基準電圧源２０の電圧値を変更させることでオン抵抗Ｒｏｎを制御するようにしてもよい。もしくはパルス電流源２２及び基準電圧源２０の両方に接続し、パルス電流源２２の電流値と基準電圧源２０の電圧値との両方を変更させることでオン抵抗Ｒｏｎを制御するようにしてもよい。 Further, as shown in FIG. 7, a terminal D connected to the on-resistance control circuit control signal generator 24 is added to the on-resistance control circuit 100. 6 is connected to the pulse current source 22 in the on-resistance control circuit 100 via the terminal D, the reference voltage in the on-resistance control circuit 100 is shown. The on-resistance Ron may be controlled by connecting to the source 20 and changing the voltage value of the reference voltage source 20. Alternatively, the on-resistance Ron may be controlled by connecting both the pulse current source 22 and the reference voltage source 20 and changing both the current value of the pulse current source 22 and the voltage value of the reference voltage source 20. .

オン抵抗制御回路１００は、パルス電流源２２にオン抵抗制御回路制御信号生成手段２４の出力が接続され、パルス電流源２２の電流値Ｉｘが変更可能となっている。これにより、オン抵抗制御回路制御信号生成手段２４で検出した信号出力端子１８の出力電圧Ｖｏｕｔの信号変化量に応じて、電界効果トランジスタ１２のオン抵抗Ｒｏｎを最適に制御する事が可能となる。 In the on-resistance control circuit 100, the output of the on-resistance control circuit control signal generating means 24 is connected to the pulse current source 22, and the current value Ix of the pulse current source 22 can be changed. Thereby, the on-resistance Ron of the field effect transistor 12 can be optimally controlled according to the signal change amount of the output voltage Vout of the signal output terminal 18 detected by the on-resistance control circuit control signal generating means 24.

図８は本実施形態における固体撮像装置の動作を示すタイミングチャートである。ＶＲＣ２以外の制御タイミングについては第１の実施形態の図３と同様である。図８は、（ａ）がフォトダイオード１に明るい光が入射した時、（ｂ）が暗い光が入射した時のＶＲＣ２及びＶｏｕｔのタイミングチャートである。 FIG. 8 is a timing chart showing the operation of the solid-state imaging device according to this embodiment. Control timings other than VRC2 are the same as in FIG. 3 of the first embodiment. FIG. 8A is a timing chart of VRC2 and Vout when bright light is incident on the photodiode 1 and FIG. 8B is when dark light is incident.

フォトダイオード１に入射する光が明るい場合は、発生する光電流が多いために信号電圧Ｖｏｕｔは急峻に変化する。信号電圧が急峻に変化したことで信号帯域は高周波に及ぶ。そこで図８（ａ）のようにＶｏｕｔの変化に応じてオン抵抗制御回路１０のパルス電流源２２の電流値Ｉａの値を大きくし、オン抵抗Ｒｏｎと容量Ｃ２とで形成されるローパスフィルタのカットオフ周波数ｆｃを高くする。逆にフォトダイオード１に入射する光が少ない時は図８（ｂ）のように電流値Ｉａを小さくする。尚、ここでは信号出力端子１８の信号電圧Ｖｏｕｔの変化量に応じてパルス電流源２２の電流値Ｉａの値を調整するようにしたが、装置外部の露光系の出力によりパルス電流源２２の電流値Ｉａの値を調整するようにしても良い。 When the light incident on the photodiode 1 is bright, the signal voltage Vout changes sharply because of the large amount of photocurrent generated. The signal band extends to a high frequency because the signal voltage changes sharply. Therefore, as shown in FIG. 8A, the value of the current value Ia of the pulse current source 22 of the on-resistance control circuit 10 is increased in accordance with the change in Vout, and the low-pass filter formed by the on-resistance Ron and the capacitor C2 is cut. Increase the off frequency fc. Conversely, when the amount of light incident on the photodiode 1 is small, the current value Ia is reduced as shown in FIG. Here, the value of the current value Ia of the pulse current source 22 is adjusted according to the amount of change in the signal voltage Vout at the signal output terminal 18, but the current of the pulse current source 22 is adjusted by the output of the exposure system outside the apparatus. The value Ia may be adjusted.

このように、カットオフ周波数ｆｃを信号帯域に合わせて最適に調整することにより、ノイズを最大限に抑制しながら信号を読み出す事ができる。その結果、光電変換素子であるフォトダイオード１に入射する光量が変化してもノイズを抑制して信号を読み出す事が出来る。 Thus, by optimally adjusting the cut-off frequency fc according to the signal band, it is possible to read the signal while suppressing the noise to the maximum. As a result, even if the amount of light incident on the photodiode 1 that is a photoelectric conversion element changes, it is possible to read a signal while suppressing noise.

本実施形態における固体撮像装置の具体的な動作については、まず仮積分区間で、期間Ｔ１〜Ｔ３まで第１の実施形態の動作と同様の動作を行う。その後、期間Ｔ３での信号電圧の変化量に応じてパルス電流源２２の電流値Ｉａの値を調整する。本積分区間内で、期間Ｔ１’では、ΦＲとΦＲＣ１とＶＲＣ２とΦＳＨとΦｘ２とをＨｉｇｈ、ΦＴとΦｘ１とをＬｏｗとする。この期間では、画素部Ｂ１の出力端子の電圧Ｖ１は基準電圧源２の電圧Ｖｒ１に、ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２は基準電圧源７の電圧Ｖｒ２に、信号出力端子１８の電圧Ｖｏｕｔは基準電圧源７の電圧Ｖｒ２にリセットされる。 As for the specific operation of the solid-state imaging device in the present embodiment, first, the same operation as the operation of the first embodiment is performed in the provisional integration section from the period T1 to T3. Thereafter, the current value Ia of the pulse current source 22 is adjusted according to the amount of change in the signal voltage in the period T3. Within this integration interval, during the period T1 ', ΦR, ΦRC1, VRC2, ΦSH, and Φx2 are set to High, and ΦT and Φx1 are set to Low. During this period, the voltage V1 at the output terminal of the pixel unit B1 is the voltage Vr1 of the reference voltage source 2, the voltage V2 at the output terminal of the CDS circuit unit B2 is the voltage Vr2 of the reference voltage source 7, and the voltage Vout of the signal output terminal 18 Is reset to the voltage Vr2 of the reference voltage source 7.

期間Ｔ２’では、ΦＲＣ１とΦＳＨとをＨｉｇｈ、ΦＲとΦＴとΦｘ２とをＬｏｗとする。Φｘ１をＨｉｇｈにしてＶＲＣ２をオン抵抗制御回路１０のパルス電流源２２からの電流を調整後の電流値Ｉａになる状態にする。この期間では、画素部Ｂ１の出力端子の電圧Ｖ１は上昇し、スイッチング手段３のスイッチング動作の際にフィールドスルー電圧Ｖｎが信号電圧に付加される。この期間、ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２と信号出力端子１８の電圧Ｖｏｕｔとは基準電圧源７の電圧Ｖｒ２に保持される。 In the period T2 ', ΦRC1 and ΦSH are set to High, and ΦR, ΦT, and Φx2 are set to Low. Φx1 is set to High, and VRC2 is set to a state where the current from the pulse current source 22 of the on-resistance control circuit 10 becomes the adjusted current value Ia. During this period, the voltage V1 at the output terminal of the pixel portion B1 rises, and the field-through voltage Vn is added to the signal voltage during the switching operation of the switching means 3. During this period, the voltage V2 at the output terminal of the CDS circuit portion B2 and the voltage Vout at the signal output terminal 18 are held at the voltage Vr2 of the reference voltage source 7.

期間Ｔ３’では、ΦＳＨとΦＴとをＨｉｇｈ、ΦＲとΦＲＣ１とＶＲＣ２とΦｘ１とΦｘ２とをＬｏｗとする。画素部Ｂ１の出力端子の電圧Ｖ１は光電流を積分コンデンサ４に蓄積し続けるため、上昇する。ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２は、画素部Ｂ１の出力端子の電圧Ｖ１を容量素子６、８の容量比Ｃ１／Ｃ２で増幅した電圧分、基準電圧源７の電圧Ｖｒ２から降下する。信号出力端子１８の電圧Ｖｏｕｔは、ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２と同じ電圧となる。 In the period T3 ', ΦSH and ΦT are set to High, and ΦR, ΦRC1, VRC2, Φx1, and Φx2 are set to Low. The voltage V1 at the output terminal of the pixel portion B1 rises because photocurrent continues to be accumulated in the integrating capacitor 4. The voltage V2 at the output terminal of the CDS circuit portion B2 drops from the voltage Vr2 of the reference voltage source 7 by a voltage obtained by amplifying the voltage V1 at the output terminal of the pixel portion B1 with the capacitance ratio C1 / C2 of the capacitive elements 6 and 8. The voltage Vout of the signal output terminal 18 is the same voltage as the voltage V2 of the output terminal of the CDS circuit unit B2.

期間Ｔ４では、ΦＲとΦＲＣ１とＶＲＣ２とをＨｉｇｈ、ΦＳＨとΦＴとΦｘ１とΦｘ２とをＬｏｗとする。画素部Ｂ１の出力端子の電圧Ｖ１は、基準電圧源２の電圧Ｖｒ１にリセットされ、ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２は、基準電圧源７の電圧Ｖｒ２にリセットされる。信号出力端子１８の電圧Ｖｏｕｔは期間Ｔ３’終了時の信号電圧レベルに保持される。 In the period T4, ΦR, ΦRC1, and VRC2 are set to High, and ΦSH, ΦT, Φx1, and Φx2 are set to Low. The voltage V1 at the output terminal of the pixel unit B1 is reset to the voltage Vr1 of the reference voltage source 2, and the voltage V2 at the output terminal of the CDS circuit unit B2 is reset to the voltage Vr2 of the reference voltage source 7. The voltage Vout of the signal output terminal 18 is held at the signal voltage level at the end of the period T3 '.

次に、図面を参照して本発明の第３の実施形態について説明する。図９は本実施形態における固体撮像装置の全体構成を示す構成図である。ここで、オン抵抗制御回路制御信号生成手段２４の入力部は画素部Ｂ１の出力端子に接続されている。その他の構成については上記第２の実施形態の構成と同様である。このように、本実施形態では、オン抵抗制御回路制御信号生成手段２４で検出した画素部Ｂ１の出力電圧Ｖ１の信号変化量に応じて、電界効果トランジスタ１２のオン抵抗Ｒｏｎを最適に制御する。以下、本実施形態ではパルス電流源２２の電流値を制御ものとして説明するが、第２の実施形態でも述べたように、基準電圧源２０にオン抵抗制御回路制御信号生成手段２４を接続し、基準電圧源２０の電圧値を制御することで電界効果トランジスタ１２のオン抵抗Ｒｏｎの値を制御するようにしてもよい。 Next, a third embodiment of the present invention will be described with reference to the drawings. FIG. 9 is a configuration diagram showing the overall configuration of the solid-state imaging device in the present embodiment. Here, the input part of the on-resistance control circuit control signal generating means 24 is connected to the output terminal of the pixel part B1. Other configurations are the same as those of the second embodiment. Thus, in this embodiment, the on-resistance Ron of the field effect transistor 12 is optimally controlled according to the signal change amount of the output voltage V1 of the pixel unit B1 detected by the on-resistance control circuit control signal generating means 24. Hereinafter, in the present embodiment, the current value of the pulse current source 22 is described as being controlled. However, as described in the second embodiment, the on-resistance control circuit control signal generating unit 24 is connected to the reference voltage source 20, The value of the on-resistance Ron of the field effect transistor 12 may be controlled by controlling the voltage value of the reference voltage source 20.

図１０は、本発明の第３の実施形態の動作を説明するタイミングチャートである。図１０の（ａ）はフォトダイオード１に明るい光が入射した場合のタイミングチャートで、（ｂ）が暗い光が入射した場合のタイミングチャートである。ＶＲＣ２とΦｘ１以外の制御タイミングは第１の実施形態の図３と同様である。 FIG. 10 is a timing chart for explaining the operation of the third embodiment of the present invention. 10A is a timing chart when bright light is incident on the photodiode 1, and FIG. 10B is a timing chart when dark light is incident. Control timings other than VRC2 and Φx1 are the same as those in FIG. 3 of the first embodiment.

期間Ｔ１では、ΦＲとΦＲＣ１とＶＲＣ２とΦＳＨとΦｘ２とをＨｉｇｈ、ΦＴとΦｘ１とをＬｏｗとする。この期間では、画素部Ｂ１の出力端子の電圧Ｖ１は基準電圧源２の電圧Ｖｒ１に、ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２は基準電圧源７の電圧Ｖｒ２に、信号出力端子１８の電圧Ｖｏｕｔも基準電圧源７の電圧Ｖｒ２にリセットされる。 In the period T1, ΦR, ΦRC1, VRC2, ΦSH, and Φx2 are set to High, and ΦT and Φx1 are set to Low. During this period, the voltage V1 at the output terminal of the pixel unit B1 is the voltage Vr1 of the reference voltage source 2, the voltage V2 at the output terminal of the CDS circuit unit B2 is the voltage Vr2 of the reference voltage source 7, and the voltage Vout of the signal output terminal 18 Is also reset to the voltage Vr2 of the reference voltage source 7.

期間Ｔ２では、ΦＲＣ１とΦＳＨとＶＲＣ２とをＨｉｇｈ、ΦＲとΦＴとをＬｏｗとする。この期間では、画素部Ｂ１の出力端子の電圧Ｖ１はフォトダイオード１で発生した光電流の量に応じて上昇する。画素部Ｂ１の出力端子の電圧Ｖ１は、スイッチング手段３のスイッチング動作の際にフィールドスルー電圧Ｖｎが信号電圧に付加される。オン抵抗制御回路制御信号生成手段２４は、画素部Ｂ１の出力端子の電圧Ｖ１の変化量に応じてフォトダイオード１に発生する光量の値を検出し、検出結果からΦｘ１をＨｉｇｈにして、オン抵抗制御回路１００を制御する。 In the period T2, ΦRC1, ΦSH, and VRC2 are set to High, and ΦR and ΦT are set to Low. During this period, the voltage V1 at the output terminal of the pixel portion B1 rises according to the amount of photocurrent generated in the photodiode 1. The voltage V1 at the output terminal of the pixel portion B1 is added to the signal voltage when the switching means 3 performs the switching operation. The on-resistance control circuit control signal generating means 24 detects the value of the amount of light generated in the photodiode 1 in accordance with the amount of change in the voltage V1 at the output terminal of the pixel unit B1, and sets Φx1 to High from the detection result to turn on the on-resistance The control circuit 100 is controlled.

即ち、図１０のタイミングチャート上では、ＶＲＣ２の電流値がＩｘになる状態に相当する。ここで、フォトダイオード１に発生する光量が大きい場合は、図１０（ａ）のように、パルス電流源２２の電流値Ｉａが大きくなるように制御し、一方、フォトダイオード１に発生する光量が小さい場合は、図１０（ｂ）のように、パルス電流源２２の電流値Ｉａが小さくなるように制御する。この期間、ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２と信号出力端子１８の電圧Ｖｏｕｔとは基準電圧源７の電圧Ｖｒ２に保持される。 That is, in the timing chart of FIG. 10, this corresponds to a state where the current value of VRC2 is Ix. Here, when the amount of light generated in the photodiode 1 is large, the current value Ia of the pulse current source 22 is controlled to be large as shown in FIG. When it is small, as shown in FIG. 10B, control is performed so that the current value Ia of the pulse current source 22 becomes small. During this period, the voltage V2 at the output terminal of the CDS circuit portion B2 and the voltage Vout at the signal output terminal 18 are held at the voltage Vr2 of the reference voltage source 7.

期間Ｔ３では、ΦＳＨとΦＴとをＨｉｇｈ、ΦＲとΦＲＣ１とＶＲＣ２とΦｘ１、Φｘ２とをＬｏｗとする。画素部Ｂ１の出力端子の電圧Ｖ１は光電流を積分コンデンサ４に蓄積し続けるため、上昇する。ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２は、画素部Ｂ１の出力端子の電圧Ｖ１を容量素子６、８の容量比Ｃ１／Ｃ２で増幅した電圧分、基準電圧源７の電圧から降下する。信号出力端子１８の電圧Ｖｏｕｔは、ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２と同じ電圧となる。 In the period T3, ΦSH and ΦT are set to High, ΦR, ΦRC1, VRC2, Φx1, and Φx2 are set to Low. The voltage V1 at the output terminal of the pixel portion B1 rises because photocurrent continues to be accumulated in the integrating capacitor 4. The voltage V2 at the output terminal of the CDS circuit portion B2 drops from the voltage of the reference voltage source 7 by a voltage obtained by amplifying the voltage V1 at the output terminal of the pixel portion B1 with the capacitance ratio C1 / C2 of the capacitive elements 6 and 8. The voltage Vout of the signal output terminal 18 is the same voltage as the voltage V2 of the output terminal of the CDS circuit unit B2.

期間Ｔ４では、ΦＲとΦＲＣ１とＶＲＣ２とをＨｉｇｈ、ΦＳＨとΦＴとΦｘ１、Φｘ２とをＬｏｗとする。画素部Ｂ１の出力端子の電圧Ｖ１は、基準電圧源２の電圧Ｖｒ１にリセットされ、ＣＤＳ回路部Ｂ２の出力端子の電圧Ｖ２は、基準電圧源７の電圧Ｖｒ２にリセットされる。信号出力端子１８の電圧Ｖｏｕｔは期間Ｔ３終了時の信号電圧レベルに保持される。 In the period T4, ΦR, ΦRC1, and VRC2 are set to High, and ΦSH, ΦT, Φx1, and Φx2 are set to Low. The voltage V1 at the output terminal of the pixel unit B1 is reset to the voltage Vr1 of the reference voltage source 2, and the voltage V2 at the output terminal of the CDS circuit unit B2 is reset to the voltage Vr2 of the reference voltage source 7. The voltage Vout of the signal output terminal 18 is held at the signal voltage level at the end of the period T3.

尚、本発明の実施形態の各構成は各種の変形、変更が可能であり、本発明の要旨を逸脱しない範囲で、本実施形態の記述に限定されるものではない。 Each configuration of the embodiment of the present invention can be variously modified and changed, and is not limited to the description of the present embodiment without departing from the gist of the present invention.

本発明の第１の実施形態にかかる固体撮像装置の構成を示す構成図である。1 is a configuration diagram illustrating a configuration of a solid-state imaging device according to a first embodiment of the present invention. 本発明の第１の実施形態でのオン抵抗制御回路１０の内部構成を示す構成図である。It is a block diagram which shows the internal structure of the on-resistance control circuit 10 in the 1st Embodiment of this invention. 本発明の第１の実施形態の固体撮像装置の動作内容を示すタイミングチャートである。It is a timing chart which shows the operation | movement content of the solid-state imaging device of the 1st Embodiment of this invention. 本発明の第１の実施形態にかかる固体撮像装置の別の構成例を示す構成図である。It is a block diagram which shows another structural example of the solid-state imaging device concerning the 1st Embodiment of this invention. 本発明の第１の実施形態の別の構成例での固体撮像装置の動作内容を示すタイミングチャートである。It is a timing chart which shows the operation | movement content of the solid-state imaging device in another structural example of the 1st Embodiment of this invention. 本発明の第２の実施形態にかかる固体撮像装置の構成を示す構成図である。It is a block diagram which shows the structure of the solid-state imaging device concerning the 2nd Embodiment of this invention. 本発明の第２の実施形態でのオン抵抗制御回路１００の内部構成を示す構成図である。It is a block diagram which shows the internal structure of the on-resistance control circuit 100 in the 2nd Embodiment of this invention. 本発明の第２の実施形態の固体撮像装置の動作内容を示すタイミングチャートである。It is a timing chart which shows the operation | movement content of the solid-state imaging device of the 2nd Embodiment of this invention. 本発明の第３の実施形態にかかる固体撮像装置の構成を示す構成図である。It is a block diagram which shows the structure of the solid-state imaging device concerning the 3rd Embodiment of this invention. 本発明の第３の実施形態の動作を説明するタイミングチャートである。It is a timing chart explaining operation | movement of the 3rd Embodiment of this invention. 本発明の従来技術にかかる固体撮像装置の全体構成を示す構成図である。It is a block diagram which shows the whole structure of the solid-state imaging device concerning the prior art of this invention. 従来技術にかかる固体撮像装置の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the solid-state imaging device concerning a prior art.

Explanation of symbols

１…フォトダイオード、２、７、１３…基準電圧源、３、１１、１２、１４、１５…スイッチング手段、４…積分コンデンサ、５、９、１７…演算増幅器、６、８、１６…容量素子、１０…オン抵抗制御回路、１８…信号出力端子 DESCRIPTION OF SYMBOLS 1 ... Photodiode 2, 7, 13 ... Reference voltage source 3, 11, 12, 14, 15 ... Switching means, 4 ... Integration capacitor, 5, 9, 17 ... Operational amplifier, 6, 8, 16 ... Capacitance element 10 ... ON-resistance control circuit, 18 ... Signal output terminal

Claims

A pixel portion having a photoelectric conversion element and an amplifier for amplifying a signal charge from the photoelectric conversion element;
A first operational amplifier having one end connected to the output of the pixel unit, an inverting input terminal connected to the other end of the first capacitive element, and a non-inverting input terminal connected to a first reference voltage source A second capacitive element having one end connected to the other end of the first capacitive element, a first end connected to the other end of the second capacitive element, and a second end connected to the output terminal of the first operational amplifier. 1 switching means, a first field effect transistor having a drain connected to the other end of the second capacitive element, a source connected to a second reference voltage source, a drain connected to one end of the second capacitive element, and a source connected to the second capacitive element A second field effect transistor connected to the output terminal of the first operational amplifier, and the first or second field effect transistor connected to at least one gate terminal of the first field effect transistor or the second field effect transistor; 2. At least one of the field effect transistors A noise removing circuit having an on-resistance control circuit for controlling the on-resistance,
I have a,
The on-resistance control circuit includes a second operational amplifier having an output terminal connected to the gate of the first or second field effect transistor, and a pulse connected to a non-inverting input terminal of the second operational amplifier. A current source and a drain are connected to the non-inverting input terminal of the second operational amplifier, and a source is connected to the inverting input terminal of the second operational amplifier via a third reference voltage source. A third of the same size as the first or second field effect transistor, connected to the source of the second at least one field effect transistor and having the gate connected to the output terminal of the second operational amplifier. A solid-state imaging device having a field effect transistor .

2. The solid-state imaging according to claim 1 , wherein the on-resistance control circuit changes an on-resistance of the first or second field effect transistor according to a light amount input to the pixel unit. apparatus.

A detection circuit connected to the output of the pixel unit and detecting a magnitude of a change in the output of the pixel unit; and the on-resistance control circuit is configured to detect the first or second based on a detection result of the detection circuit. The solid-state imaging device according to claim 1 , wherein the on-resistance of at least one of the field effect transistors is changed.