JP4892222B2 - 画像表示装置およびその補正装置 - Google Patents

Description

この発明は、画像表示装置および画像表示装置の補正装置に関し、特に、表示画面上の階調特性や、輝度むら、または色むらなどの、いわゆる表示画面の均一性、いわゆる画素毎の明るさもしくは色のばらつきを改善することのできる画像表示装置に適用して好適なものである。

近年、表示画面の大型化に伴って、従来のＣＲＴ方式の直視テレビに加え、ＣＲＴプロジェクタ、液晶プロジェクタ、プラズマディスプレイ、液晶ディスプレイなどの様々な表示デバイスが、市場に参入している。これらの画像表示装置においては、用途に応じ、高レベルの輝度・色度の画面均一性が求められている。

以下に、従来技術による画像表示装置の一例としての３板方式の液晶プロジェクタについて説明する。

すなわち、近年のプロジェクタの表示領域の大型化に伴い、装置を構成する光源、光学系および画像表示素子である液晶表示デバイスの特性のばらつきが原因となる画面上の輝度むら、色むらの均一性不良が問題となっている。

そこで、要因の重ね合わせによる均一性不良を補正する回路を画像表示装置に組み込むことが必要となってきている。このような技術については、特許文献１に記載された技術を挙げることができる。以下に、特許文献１に記載された技術について説明する。図２３に、この従来技術の構成を示す。

図２３に示すように、この従来技術による液晶プロジェクタは、画像信号入力端子１、信号処理回路９０、同期分離回路２０１および位相同期回路（ＰＬＬ回路）２０２を有するタイミング信号発生部２０、加算回路９１、ＡＤ変換回路９２、駆動回路９３、メモリ９４およびアドレスカウンタ９５からなるメモリ装置９６を有して構成されている。

そして、まず、画像表示装置の画像信号入力端子１に一定レベルの映像信号を入力し、スクリーンに、この映像を表示する。次に、図２４に示すように、表示画面を適当に分割した領域ごとに、ビデオカメラなどにより輝度レベルが測定され、目標としている輝度レベルとの直流差分データが輝度補正データとしてメモリ９４に記録される。

補正データが記録されたメモリ９４は、画像表示装置の輝度補正回路に組み込まれる。この補正データの読み出しは、入力信号の水平、垂直同期信号から輝度測定時に分割された表示領域に対応するメモリ９４のアドレスを算出することにより行われる。

また、この補正データは、ＤＡ変換回路９２においてアナログ値に変換される。このアナログ補正値は、加算回路９１を用いて入力映像信号に加算した映像信号で、画像表示装置の駆動回路９３を介して、液晶表示デバイスを駆動する。これにより表示画面上の均一性不良が補正される。
特開昭６１−２４３４９５号公報

しかしながら、本発明者の知見および検討によれば、補正データの基となる輝度測定は、
ある一定の輝度レベルで行われているため、低輝度（黒レベル近辺）の映像信号入力から高輝度（白レベル近辺）の映像信号入力までの全領域にわたって、輝度むらおよび色むらが補正されていない可能性がある。

また、従来技術による補正は、上述した表示領域を適当に分割したそれぞれの領域ごとの代表補正値を用いて行われていることから、補正表示画像においては、画面のそれぞれの領域間の境界に不自然な色や輝度としての不連続性が現れやすい。

この発明の目的は、少ないメモリ量で適正なばらつき補正を行うことができる表示装置を提供することにある。

目的を達成するために、この発明の第１の発明は、画像表示装置の表示部の明るさもしくは色のばらつきを補正するための画像表示装置の補正装置であって、各画素の画像信号を、その画像信号の階調値、水平方向の画素アドレス、及びラインアドレスに応じた補正データを用いて補正する階調補正部を有し、前記階調補正部は、階調値ごとの補正データを記憶可能であり、１画素の画像信号が入力されると、該入力された画像信号の階調値に対応する補正データを出力する第１のメモリと、各ラインアドレスについて、１ライン分の補正データを差分圧縮形式で記憶する第２のメモリと、前記第１のメモリに各画素の画像信号が入力されるタイミングに従って、入力される画像信号の水平方向の画素アドレス及びラインアドレスに対応する全ての階調値の補正データを、前記第２のメモリに記憶された差分圧縮形式の補正データから再生し、該再生された全ての階調値の補正データを前記第１のメモリに書き込む補正データ再生部と、を備えることを特徴とする画像表示装置の補正装置である。なお明るさのばらつきとしては、輝度のばらつきを挙げることができる。また、パルス幅変調を行うデバイスを用いる場合のように輝度の所定期間内での積分値を変調して明暗を表現する構成も採用し得る。その場合は、明るさのばらつきとして、所定期間内での輝度の積分値のばらつきを採用することもできる。所定期間としては１水平選択期間を採用することができる。

この発明の第２の発明は、第１の発明に係る補正装置と、前記補正装置の階調補正部により補正された画像信号に基づいて画像を表示する表示部と、を備えることを特徴とする画像表示装置である。

この第２の発明によれば、補正が必要となる画素に関する必要な補正データの全てのデータを一度に第１のメモリに保持させる必要がない。さらに、この第２の発明によれば、第２のメモリから圧縮した補正データ（圧縮データ）から一部の補正データに解凍して、第１のメモリの書き換えを行っていることにより、必要とするメモリの大型化を抑制することができる。また、この第２の発明によれば、第１のメモリおよび第２のメモリを有して、画像表示装置内部に補正データを保持していることにより、記憶容量の削減のために圧縮データを用いた場合においても、処理速度を低下させることなく、画素の明るさもしくは色のばらつきの補正を行うことができる。更には、明るさのばらつきの補正と色のばらつきの補正の両方を行う構成も容易に実現できる。

この発明によれば、少ないメモリ量で適正な補正を行うことができる。

以下、この発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態の全図においては、同一または対応する部分には同一の符号を付す。

（第１の実施形態）
まず、この発明の第１の実施形態による画像表示装置について説明する。図１に、この第１の実施形態による画像表示装置のブロック図を示す。

図１に示すように、この第１の実施形態による画像表示装置は、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の原色画像信号が入力される画像信号入力端子１，２，３、ＡＤ変換部４，５，６、階調補正部７，８，９、ＤＡ変換部１０，１１，１２、液晶駆動部１３，１４，１５、液晶表示部１６，１７，１８、同期信号入力端子１９およびマイコン部２１と、同期分離回路２０１、ＰＬＬ回路２０２、タイミング信号発生回路２０３を有するタイミング信号発生部２０とから構成される。

画像信号入力端子１，２，３には、それぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の原色画像信号が入力される。これらの原色画像信号は、後段のＡＤ変換部４，５，６に供給されて、量子化される。この第１の実施形態においては、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の原色画像信号は、それぞれ８ビット（８ｂｉｔ）にて量子化される。

次に、量子化された赤（Ｒ）、緑（Ｇ）、青（Ｂ）のそれぞれの８ｂｉｔのデジタル画像信号は、それぞれ階調補正部７，８，９に供給される。この階調補正部７，８，９においては、後述するように、階調補正と、画素間の明るさのむら（輝度むら）や色むらといった、いわゆる画面の均一性の補正とが同時に行われる。なお、この第１の実施形態においては、これらの階調補正部７，８，９からそれぞれ出力される赤（Ｒ）、緑（Ｇ）、青（Ｂ）のデジタル出力画像信号は、それぞれ１０ビット（１０ｂｉｔ）で出力される。

次に、階調補正部７，８，９における、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のそれぞれ１０ｂｉｔのデジタル出力画像信号は、ＤＡ変換部１０，１１，１２において、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のアナログ画像信号に変換される。続いて、液晶駆動部１３，１４，１５において、後段の液晶表示部１６，１７，１８に対する極性反転や最適レベルの駆動信号が適宜生成され、液晶表示部１６，１７，１８に供給され、それぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の固有の画像として表示される。

液晶表示部１６，１７，１８は、複数の走査線および複数のデータ線（いずれも図示せず）を備え、走査線とデータ線との交差に対応して、マトリックス状に配置された画素電極およびスイッチング素子を有する液晶駆動部、データ線や走査線などにデータ線信号や走査信号などを所定タイミングで供給するデータ線駆動回路、および走査線駆動回路などから構成された、いわゆる透過型の多結晶シリコンなどからなるＴＦＴ液晶表示ユニットで
ある。また、この第１の実施形態においては、有効表示領域を、赤（Ｒ）、緑（Ｇ）、青（Ｂ）で、水平１０２４画素、垂直７６８ラインとして説明を行う。

次に、この第１の実施形態による３板式液晶プロジェクタについて説明する。図２に、３板式液晶プロジェクタの投射部における光学的構成例を示す。

図２に示すように、この第１の実施形態による３板式液晶プロジェクタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応した液晶表示部１６，１７，１８と、メタルハライドランプなどからなる光源１００１，色分離用のダイクロイックミラー１００２，１００３、光路変更用のミラー１００４，１００５，１００６、三色画像を合成するクロスダイクロイックプリズム１００７、投射用レンズ１００８およびスクリーン１００９を有して構成されている。

また、それぞれ赤（Ｒ），緑（Ｇ），青（Ｂ）に対応した液晶表示部１６，１７，１８の表示画像は、図２に示す投射光学系において、赤（Ｒ），緑（Ｇ），青（Ｂ）の固有照明光によって投射像を得て、ダイクロイックプリズム画像合成部によって合成され、カラー画像としてスクリーンに投射表示される。

また、図１に示すように、上述した入力画像信号と同時に入力される入力画像信号に付随した同期信号は、同期信号入力端子１９から複合同期信号として入力され、タイミング信号発生部２０に入力される。

そして、同期分離回路２０１において、水平同期信号と垂直同期信号とに分離される。これらの信号のうちの水平同期信号により、ＰＬＬ回路２０２において、水平同期信号の周波数の整数倍の周波数の基本クロック信号が生成されて、タイミング信号発生回路２０３に供給される。

タイミング信号発生回路２０３においては、クロック位相の適正化が実行され、それぞれ、ＡＤ変換部４，５，６、階調補正部７，８，９、ＤＡ変換部１０，１１，１２、液晶駆動部１３，１４，１５、液晶表示部１６，１７，１８などに、所定のタイミングに設定されて供給され、駆動される。なお、図１に示す各部の設定は、マイコン部２１により適宜実行される。なお、この第１の実施形態において、ＡＤ変換部４，５，６を使用せず、デジタルインタフェースを用いて、デジタルの画像信号を入力しても良い。また、液晶表示部１６，１７，１８およびこれらの駆動部の画像信号入力がデジタル信号の場合においては、ＤＡ変換部１０，１１，１２は不要である。

（階調補正部）
次に、図１における階調補正部７，８，９について説明する。なお、階調補正部７，８，９の構成は、それぞれ互いに同一であるので、赤（Ｒ）の階調補正部７を例にして構成および動作について説明する。図３に、赤信号（Ｒ）の階調補正部７の回路ブロック構成例を示す。

図３に示すように、階調補正部７は、デジタル変換された赤信号の画像信号入力部７０１、第１のメモリとしての第１のルックアップテーブル（ＬＵＴ）部７０２、第２のメモリとしての第２のＬＵＴ部７０６、初期値生成部７０８および補正データ再生部７１０を有して構成されている。第２のＬＵＴ部７０６は、あらかじめ表示画像における色むらおよび階調の補正値データを記憶するためのものであり、０〜２５５までの２５６個のメモリセル７０７から構成されている。

初期値生成部７０８は、初期値設定部７０９を２５６個備えて構成されている。また、補
正データ再生部７１０は、０〜２５５までの２５６個の切り換え回路７１２と、０〜２５５までの２５６個の演算部としての加算減算回路７１３と、この加算減算回路７１３の出力を１画素（１クロック）期間保持する０〜２５５までの２５６個のラッチ回路７１５からなるラッチ部７１４とを有して構成されている。また、赤色の画像信号出力端子７１６は、図１で示されるＤＡ変換部１０に接続される。

（第１のＬＵＴ部）
第１のＬＵＴ部７０２は、アドレスデコード部７０３および、０〜２５５までの２５６個設けられたメモリセル７０５からなる第１のメモリテーブル部７０４を有して構成されている。すなわち、第１のＬＵＴ部７０２は、８ビット（８ｂｉｔ）のデジタル画像入力信号（Ｄｉ−Ｒ）が入力されて２５６個のパラレルポートとしてデコード出力するアドレスデコード部７０３と、０〜２５５までの階調に対応した２５６個のメモリセル７０５から構成された第１のメモリテーブル部７０４とから構成される。

また、アドレスデコード部７０３は、デシマル復調回路である。すなわち、アドレスデコード部７０３に入力された８ｂｉｔの赤色の入力デジタル信号（Ｄｉ−Ｒ）は、アドレスデコード部７０３において、デシマル復調されて、Ｓ０〜Ｓ２５５の計２５６個のデシマル復調出力ポートより出力される。

また、図３中、メモリセル７０５に入力されるＳ０は、入力値０の階調、Ｓ２５５は、入力値最大の２５５階調の値のときに能動出力となる。他の復調出力ポートＳ１〜Ｓ２５４の出力も同様に入力デジタル信号（Ｄｉ−Ｒ）のデジタル階調値の復調出力に対応したポートが能動出力を出力する。

Ｓ０は入力値０の階調であり、Ｓ２５５は入力値最大の２５５階調の値のときに能動出力となる。また、これら以外の復調出力ポートＳ１〜Ｓ２５４の出力に関しても同様に、赤色の画像入力信号（Ｄｉ−Ｒ）のアドレスデコード部７０３のデジタル階調値の復調出力に対応したポートから能動出力が出力される。また、第１のメモリテーブル部７０４は、０〜２５５までの階調に対応した２５６個のメモリセル７０５から構成される。以降、０〜２５５のそれぞれの階調に対応する階層としてそれぞれの回路ブロックを説明する。

図４に、このメモリセル７０５の構成を示す。図４に示すように、メモリセル７０５は、１０ｂｉｔのデジタル入力端子と、１つのデータ出力イネーブル端子と、１つのクロック入力端子と、１０ｂｉｔのデジタル出力端子とを備えている。

そして、１０ｂｉｔのデジタル入力は、１０ｂｉｔのラッチ回路に入力される。ラッチ回路は、Ｄフリップフロップを１０個並列に配して構成することができ、１０個のＤフリップフロップ回路の出力を、１０ｂｉｔ出力のメモリセル７０５の１つの出力とする。これらの１０個のＤフリップフロップ回路からの出力による、１０ｂｉｔのメモリセル７０５の出力は、データ出力イネーブル端子により能動時においては、低インピーダンスでデータを出力する。

また、０〜２５５までの２５６個のメモリセル７０５のそれぞれのデジタルデータ出力端子は、並列に接続され、一つの出力データバスとして、図３に示す第１のＬＵＴ部７０２から、Ｄｏ−Ｒ信号が画像信号出力端子７１６を介して後段のＤＡ変換回路（図３中、図示せず）に出力される。

一方、図４に示された一つのメモリセル７０５のデータイネーブル端子が非能動の場合、１０ｂｉｔのメモリセル出力がハイインピーダンスとなり、他の能動なメモリセル７０５の出力が優先される。

また、２５６個のメモリセル７０５は、同時に能動状態にはならず、入力信号Ｄｉ−Ｒのデジタル信号値に一致したメモリセル７０５が能動状態となって、出力デジタル信号Ｄｏ−Ｒが１０ｂｉｔで出力される。このメモリセル７０５へのデータの書き込みは、クロック入力端子に入力される画素単位のクロック信号の能動エッジにより行われる。なお、メモリセル７０５への書き込みデータは、後述する補正データ再生部７１０の加算減算回路７１３から供給される。

以上の第１のＬＵＴ部７０２は、表示部における画素クロック単位で、高速に補正データ再生部７１０の加算減算回路７１３の出力補正データに、逐次書き変えられる。この第１のＬＵＴ部７０２の逐次書き換えられる補正データにより、赤色の画像入力信号Ｄｉ−Ｒに対して階調補正と色むら・輝度むら補正（明るさのばらつき補正）とが行われる。

また、この第１のＬＵＴ部７０２は、ランダムアクセスメモリ（ＲＡＭ）のアドレス入力を画像入力信号Ｄｉ−Ｒとして、データの書き込みタイミングにおいて、後述する補正データ再生部７１０からの補正データの読み込みと、読み出しタイミングにおいては、階調補正された赤色の画像出力信号Ｄｏ−Ｒを出力として機能させるものである。

（第２のＬＵＴ部）
図３に示すように、第２のＬＵＴ部７０６は、０〜２５５階層のメモリセル７０７を２５６個、階層的に備えて構成されている。なお、これらの階層的に備えられたメモリセル７０７をそれぞれ０〜２５５の階層のメモリセル７０７と称して互いに区別する。

第２のＬＵＴ部７０６においては、後述するように、あらかじめ表示画像の階調補正データが表示画面全域の画素に対応して記憶される。１つのメモリセル７０７は、図５に示すアドレス空間を備える。なお、図５に示す有効走査ラインの７６８ラインアドレス構成を、それぞれＬ０〜Ｌ７６７とする。また、これらの走査ラインＬ０〜Ｌ７６７は、ＰおよびＳの２ビット（２ｂｉｔ）のデータ幅を有する。したがって、メモリセル７０７のラインアドレスは、有効表示走査ライン数の７６８ライン分の、Ｌ０Ｐ〜Ｌ７６７ＰとＬ０Ｓ〜Ｌ７６７Ｓとから構成される。

次に、それぞれの走査ラインアドレスは、Ｊ，Ｉ，Ｈ，Ｇ，Ｆ，Ｅ，Ｄ，Ｃ，Ｂ，Ａの１０個の初期データアドレスＬ０ＰＪ〜Ｌ０ＰＡと、１〜１０２４画素に対応したＬ０Ｐ０〜Ｌ０Ｐ１０２３およびＬ０Ｓ０〜Ｌ０Ｓ１０２３の２０４８個の画素補正データアドレスとを備える。

（初期値生成部）
初期値生成部７０８は、図３に示されるように、０〜２５５階層の２５６個の初期値設定部７０９を備えている。それぞれの初期値設定部７０９は、それぞれ１０個のフリップフロップ回路によるシフトレジスタから構成され、シリアルパラレル変換機能を有する。

また、第２のＬＵＴ部７０６のＪ〜Ａまでのアドレスの１０ｂｉｔの初期値データは、シリアルデータとして画素クロック単位で初期値設定部７０９のシフトレジスタに入力され、１０ｂｉｔのパラレルデータとして後段の補正データ再生部７１０の切り換え回路７１２の第１の入力に出力される。

（補正データ再生部）
補正データ再生部７１０は、上述した０〜２５５の階層の計２５６個のそれぞれの初期値設定部７０９からの初期値データ出力を第１の入力とし、第２のＬＵＴ部７０６からの入力を第２の入力とした０〜２５５階層の２５６個の切り換え回路７１２を有する。

これらの切り換え回路７１２の出力は、それぞれ、０〜２５５階層の２５６個の加算減算回路７１３の第２の入力に供給される。また、それぞれの加算減算回路７１３は、第１の入力と第２の入力と加算減算制御端子（図示せず）とを有して構成されている。

ここで、この第１の実施形態において、「減算」とは、加算減算回路７１３の第１の入力値から第２の入力値を減算するものである。これらの０〜２５５階層におけるそれぞれの加算減算回路７１３の第１の入力としては、後述するラッチ部７１４における０〜２５５階層のラッチ回路７１５の２５６個の出力がそれぞれ供給される。

また、これらの０〜２５５階層からなる２５６個の加算減算回路７１３の第２の入力には、補正データ再生部７１０において切り換え回路７１２より選択されたデータが入力される。

加算減算回路７１３の加算減算制御端子（図示せず）は、第２のＬＵＴ部７０６からの２ｂｉｔの出力のうち、Ｓのデータが順次入力する。これらの第２のＬＵＴ部７０６の２ｂｉｔの出力のうち、Ｓのデータテーブルには、加算か減算かを指定するデータが記憶される。Ｐのデータテーブルには、加算・減算のための絶対値データが記憶される。

このように、加算減算回路７１３の加算減算制御端子の加算か減算かの指定が、第２のＬＵＴ部７０６のそれぞれのメモリセル７０７における２ビット（２ｂｉｔ）の出力のＳのデータテーブルから順次供給され、制御される。

以上のように、補正データ再生部７１０における０〜２５５階層の２５６個の加算減算回路７１３により、第１の入力と第２の入力との加算または減算の結果が、後段の０〜２５５階層の２５６個のラッチ回路７１５と、第１のＬＵＴ部７０２の０〜２５５階層に対応する２５６個のメモリセル７０５の１０ｂｉｔのデータ入力端子とに供給される。

（ラッチ部）
また、ラッチ部７１４は、それぞれ１０ｂｉｔの入力端子および１０ｂｉｔの出力端子と、クロック端子を備えた０から２５５階層までの２５６個の１０ｂｉｔのラッチ回路７１５とを有して構成されている。

ラッチ回路７１５の入力端子には、上述の加算減算回路７１３から１０ｂｉｔの演算出力が入力される。この入力された１０ｂｉｔのデータは、クロック入力端子に入力されるクロックのアクティブエッジによって内部ラッチ回路に取り込まれる。そして、データは、次のクロックのアクティブエッジタイミングまで保持され、ラッチ回路７１５の出力端子から、上述した補正データ再生部７１０における０〜２５５階層に対応する加算減算回路７１３の第１の入力端子にそれぞれ供給される。

このラッチ部７１４は、ラッチ回路７１５において、１画素クロック期間、データを保持して、加算減算回路７１３に対して１画素クロック前の加算減算回路７１３の演算結果を提供するデータ保持手段であれば良く、メモリ回路や遅延回路、または遅延素子などを利用することも可能である。

次に、以上のように構成された図１に示す各部の機能による具体的な階調補正動作について説明する。

（表示データの測定とデータ処理）
表示装置の表示特性においては、まず、階調補正部の階調補正をオフにしておく。次に、
試験信号発生器から表示装置の最大入力レベルの赤信号を入力して、表示画像を例えばビデオカメラなどにより撮像して、ＰＣにキャプチャー画像として取り込み、表示領域の表示むらを測定する。

次に、試験信号発生器の出力赤信号レベルを減衰させて、（２５４／２５５）として同様に測定を行う。順次、試験信号発生器の出力赤信号を（２５３／２５５），（２５２／２５５），（２５１／２５５）と減衰させ、それぞれの入力レベル時の表示画面の表示むらを測定する。この測定は、試験信号発生器の出力赤信号レベルが（１／２５５），（０／２５５）になるまで行われる。同様に、緑色（Ｇ）、青色（Ｂ）に関しても、上述したようにそれぞれ緑信号および青信号レベルが、（２５５／２５５）から（１／２５５），（０／２５５）までの２５６段階のレベルにおいて測定が行われる。

以上の測定により、入力レベルが２５５〜０の赤、緑および青について、それぞれの色の表示むらデータが、ＰＣ内に取り込まれる。次に、ＰＣの演算により色むら補正データが生成される。

この第１の実施形態においては、表示画素数に対応した水平１０２４画素、垂直７６８ライン分の全画素数分の補正データ群となる。上述した１画素の階調補正特性の一例を図６に示す。画像に２次元的なむらがある場合、この特性は、その二次元座標に依存して変動するものである。つまり三次元性を持つものである。

図６に示すように、この第１の実施形態における補正特性の例としては、入力画像信号に対するデガンマ補正特性と、液晶表示ユニット部のいわゆる電圧対透過（または反射）特性である非線形表示特性に対する補正特性が含まれるものである。なお、この第１の実施形態においては、入力画像信号の階調が８ｂｉｔ、補正階調出力が１０ｂｉｔとして生成される。

（第２のＬＵＴ部に対する表示補正データの書き込み）
また、図５に示す上述した補正特性に対応した補正データは、第２のＬＵＴ部７０６の０〜２５５階層における２５６個のメモリセル７０７において、それぞれＰとＳとから示される２ｂｉｔの計７８６４３２個の画素対応階調補正アドレスと、それぞれの走査ラインに対応したＰとＳとによって示される２ｂｉｔで計７６８０の初期値データアドレス構成に対して書き込まれる。

上述した第２のＬＵＴ部７０６における０〜２５５階層の２５６個のメモリセル７０７のメモリは、例えばＲＯＭ（読み出し専用メモリ）、またはＥＥＰＲＯＭ（電気的書き換え可能読み出し専用メモリ）、ＥＰＲＯＭ、ワンタイム型ＲＯＭ、フラッシュメモリなどのメモリなどにより構成される。これらのメモリは、不揮発性メモリとして分類される。このようなメモリに対し、ＰＣの演算および処理により後述するデータ形式で書き込まれる。

さらには、後述する第３の実施形態においては、第２のＬＵＴ部７０６をランダムアクセスメモリ（ＲＡＭ）により構成することも可能である。このような場合、後述するマイクロプロセッサなどを介して、同一装置内の記憶部から装置の電源投入時または任意の設定条件に基づいて、データが読み出され、ＲＡＭから構成された第２のＬＵＴ部７０６にデータを書き込むことにより可能となる。

（補正初期データ）
そして、図５に示す第２のＬＵＴ部７０６のそれぞれのメモリセル７０７のアドレス構成において、まず、それぞれの水平走査期間の最初の有効表示画素に相当する画素アドレス
０の前に、Ｊ〜Ａの１０のアドレスを設け、この期間に対して階調補正初期データを生成する。

（階層）
この場合の階調補正データは、図１に示す階調補正部７への入力画像信号の階調に相当する０〜２５５までの２５６の階層から構成される。すなわち、上述した図６における１画素の階調補正特性の例に示すように、階調補正部７への画像入力信号（Ｄｉ−Ｒ）の８ｂｉｔの全２５６階調のそれぞれの階調レベルが、それぞれ第２のＬＵＴ部７０６の０〜２５５の２５６個のメモリセル７０７に対応して割り当てられる。

次に、上述したＰＣにより生成された１つの階層として、図５に、２５５階調目に相当する２５５階層目のメモリセル７０７を例としてのアドレス構成を示す。

（アドレス構成）
図５に示すように、表示画像の第１の走査線に該当するＬ０の第１のｂｉｔとしてのＬ０Ｐは、まず初期値データアドレス期間Ｊ〜Ａに対して、合計１０ｂｉｔ分のデータをそれぞれのアドレスに格納する。２５５の階層においては、この補正データの例として、上述した図６に示される補正特性から、最大値である１０２３として、まずＬ０Ｐにおいては、「１，１，１，１，１，１，１，１，１，１」をそれぞれＪ〜Ａのアドレスに格納する。

この図５に示す例においては、アドレス０に最も近いアドレスＡ側をＬＳＢ値としてデータを配列させるものである。また、Ｌ０ＳのＪ〜Ａのアドレスのデータに関しては、この第１の実施形態において、データが存在しない不問期間である。

また、Ｌ０ＰとＬ０ＳとのＪ〜Ａまでのアドレスデータに続く、有効表示画素アドレスの０〜１０２３に対しては、それぞれの画素において、ＰとＳとして２ｂｉｔで補正データが格納される。ここで、Ｓは、増加で「１」、減少で「０」の補正値の増加か減少かの指定データを示し、Ｐは、１画素前に対する変化値の絶対値として「１」か「０」を示す。

すなわち、ラインアドレスＬ０の階調補正値としての初期値（１画素目）「１０２３」に対して２画素目の値が「１０２２」の場合、Ｌ０Ｐ１のアドレスは「１」を、Ｌ０Ｓ１のアドレスは「０」を、補正データとするものである。同様にＬ０Ｐ２〜Ｌ０Ｐ１０２３とＬ０Ｓ２〜Ｌ０Ｓ１０２３までの補正データが記録される。

以上が、２５５階層目の１水平期間の補正データアドレス構成例である。そして、図５に示したように、１ラインに続き２ライン〜７６８ラインまで、ラインアドレスＬ１Ｐ〜Ｌ７６７とＬ１Ｓ〜Ｌ７６７Ｓとして、Ｊ〜Ａまでの１０個の初期値アドレスと０〜１０２３までの画素補正値アドレスの合計１０３４のデータがそれぞれ記録される。

（水平方向のむら補正データの例）
一例として、測定による色むらデータから、補正データが赤色に関して、表示画像の左から右（具体的には画素アドレス０からアドレス１０２３）に向かって最終的に２０％減衰させる補正特性を必要とした場合、１画素当りの変化値を量子化レベルで表現すれば、最大値を１０２４レベルとして
（１０２４×０．２）／１０２４＝０．２
で０．２量子化レベルとなる。

また、この第１の実施形態において扱われる最小のレベル単位は、１量子化レベル値であり、この１量子化レベル変動するまでの水平方向の対象画素数は、１／０．２＝５から、
ほぼ５画素ごとに１だけ減衰するデータとなる。

具体的には、例えばパーソナルコンピュータ（以下ＰＣ）のプログラム動作により、上述した第２のＬＵＴ部７０６のメモリセル７０７のＬ０ＰのＪ〜Ａまでのアドレスには、上述したように１０進法で１０２３に該当する。「１，１，１，１，１，１，１，１，１，１」（ＭＳＢ：ＬＳＢ）を、アドレスＪをＭＳＢ、アドレスＡをＬＳＢとして順に格納する。
続く、アドレスＬ０Ｐ０において０，
アドレスＬ０Ｐ０において０、
アドレスＬ０Ｓ０において０、
アドレスＬ０Ｐ１において０、
アドレスＬ０Ｓ１において０、
アドレスＬ０Ｐ２において０、
アドレスＬ０Ｓ２において０、
アドレスＬ０Ｐ３において０、
アドレスＬ０Ｓ３において０、
アドレスＬ０Ｐ４において０、
アドレスＬ０Ｓ４において０、
アドレスＬ０Ｐ５において１、
アドレスＬ０Ｓ５において０、
アドレスＬ０Ｐ６において０、
アドレスＬ０Ｓ６において０、
という具合に、それぞれアドレスＬ０Ｐ１０２３とＬ０Ｓアドレス１０２３まで５ラインアドレスごとに１減衰するデータ構成がＰＣにより格納される。この一例は、画面の上下方向、すなわち第１ラインから第７６８ラインの画面垂直方向において、色むらが無いことが前提の例であり、補正値としては、Ｌ１Ｐ〜Ｌ７６７ＰとＬ１Ｓ〜Ｌ７６７Ｓとには、同様の補正データが書き込まれる。以上の補正データが、２５５階層に関するデータ書き込みである。

同様に、２５４〜０までの階層に対応したそれぞれのメモリセル７０７に対しても、図６に示される階調補正特性の例に示されるそれぞれの階層の補正データが書き込まれる。

（垂直方向のむら補正データの例）
次に、例えば垂直方向に沿った補正データが異なる場合、１ライン目が１０２３の最大レベルで最終ライン（７６８ライン目）が２０％まで直線的に減衰となる場合を例にとると、１ライン目の初期値は１０２３であり、２ライン目の減衰値は、（１０２４×０．２）／７６８＝０．２６６６となり、１レベル減衰に満たないため１０２３となる。３ライン目も同様に、初期値が１０２３となり、１／０．２６６６＝３．７５から、レベルが１減衰するのは、３．７５画素目であるから、４ライン目になって初期値は１０２２となる。同様に、５ライン目においては、１０２２であり、７．５画素目で２減衰する。そのため、８ライン目で１０２１となる。

このように比例して減衰されて、７６８ライン目の初期値は、（１０２４×０．２）／７６８＝０．２６６６、１０２３−（１０２４×０．２）＝８１８となる。

したがって、まず、１ライン目の初期値データは、初期値アドレスＬ０ＰＪ〜Ｌ０ＰＡが、デシマル値において「１０２３」を１０ｂｉｔによって、記憶される。これ以降、それぞれにおいて１０ｂｉｔで、初期値アドレスＬ１ＰＪ〜Ｌ１ＰＡと、初期値アドレスＬ２ＰＪ〜Ｌ２ＰＡまでデシマル値で「１０２３」が記憶される。

また、４ライン目の初期値アドレスＬ３ＰＪ〜Ｌ３ＰＡには、デシマル値で「１０２２」が記憶される。初期値アドレスＬ４ＰＪ〜Ｌ４ＰＡと、初期値アドレスＬ５ＰＪ〜Ｌ５ＰＡと、初期値アドレスＬ６ＰＪ〜Ｌ６ＰＡにおいては、デシマル値で「１０２２」が記憶させる。８ライン目の初期値アドレスＬ７ＰＪ〜Ｌ７ＰＡにおいては、デシマル値で「１０２１」が記憶される。７６８ライン目における初期値アドレスＬ７６７ＰＪ〜Ｌ７６７ＰＡは、デシマル値「７１８」を記憶させる。

それぞれの、ラインアドレスの初期値Ｊ〜Ａまでの１０ｂｉｔに続く、１から１０２４までの画素に対応した画素補正アドレス、ＬＸＰ０〜ＬＸＰ１０２３と、ＬＸＳ０〜ＬＸＳ１０２３（ここで、Ｘはラインアドレス値）とを、上述した水平方向のそれぞれの画素間の差分値として記憶させる。

さらに、上述したように、第２のＬＵＴ部７０６の０〜２５５階層までの２５６個のそれぞれのメモリセル７０７には、それぞれの走査ラインの初期値データと、水平方向のそれぞれの画素間の差分値としての、階調補正データが、２５６階層のデータテーブルとして書き込まれる。

（データの書き込み）
また、書き込みは、インターフェースを介してマイコン部２１の通信制御によりＰＣから書き込まれる。なお、あらかじめ書き込みされたＲＯＭやフラッシュメモリを実装しても、同様の機能を得ることが可能である。

また、第２のＬＵＴ部７０６のメモリは、ＲＯＭ（読み出し専用メモリ）やＥＥＰＲＯＭ（電気的書き換え可能読み出し専用メモリ）、ＥＰＲＯＭ、ワンタイム型ＲＯＭ、フラッシュメモリなどのメモリから構成される。これらのメモリは不揮発性メモリとして分類される。これらのメモリに対して、上述したＰＣによる演算に基づいて、後述するデータ形式で書き込みが行われる。さらに、後述する第３の実施形態においては、第２のＬＵＴ部７０６をランダムアクセスメモリ（ＲＡＭ）により構成するものである。

（補正データの読み出し）
上述したように、図３に示す第２のＬＵＴ部７０６に書き込まれた１画素前の階調補正値における「差分値データ」は、画像の表示時において、図１で示されるタイミング信号発生部２０からの水平同期および垂直同期に同期して、クロック信号の読み出しタイミングに従って読み出され、初期値生成部７０８に、上述したそれぞれの階層のデータとして供給される。この場合の読み出しデータのタイミングを、図７に示す。

図７において、データＰおよびデータＳは、クロック信号単位のデータ列として、図５に示されたメモリアドレスに沿って逐次読み出される。読み出しのタイミングは、上述した図１に示されるタイミング発生回路２０３より発生供給される。

（１）まず、図示省略するが、垂直画像スタートタイミングに従って、第１走査ラインの水平読み出しスタートパルスから、メモリアドレスのＪ、Ｉ、Ｈ、Ｇ、Ｆ、Ｅ、Ｄ、Ｃ、Ｂ、Ａの初期値データアドレスが読み出され、０，１，２，３、〜１０２３までの補正値アドレスが読み出される。この読み出された補正値データは、上述したように、１階層ごとにデータＰとデータＳとの２ｂｉｔで出力される。

（２）補正値アドレス１０２３まで読み出された後、次の走査ラインの水平同期読み出しスタートパルスが発生するまで、読み出しを待機する。

（３）第２水平ラインの水平読み出しスタートパルスから、（１）の場合と同様にして、
第２ラインのメモリアドレスのＪ、Ｉ、Ｈ、Ｇ、Ｆ、Ｅ、Ｄ、Ｃ、Ｂ、Ａの初期値データアドレスが読み出され、０，１，２，３，…，１０２３までの補正値アドレスが読み出される。

（４）同様に、第３水平ライン〜第７６８ラインまで読み出され、垂直同期タイミングごとに、（１）〜（４）の読み出しがクロックタイミングに従って実行される。

（初期値の生成）
以上のように、第２のＬＵＴ部７０６における０階層目〜２５５階層目のメモリセル７０７から読み出された補正データは、初期値生成部７０８に供給される。初期値生成部７０８の０〜２５５のそれぞれの階層に設けられた初期値設定部７０９のシフトレジスタに、上述したメモリアドレスＪ，Ｉ，Ｈ，Ｇ，Ｆ，Ｅ，Ｄ，Ｃ，Ｂ，Ａのアドレスの読み出し初期値データＰがクロックごとに逐次入力され、１０個のフリップフロップ回路（以下、Ｑ１〜Ｑ１０）にシリアルデータとしてストアされる。

図７に示すメモリアドレスタイミングのＪ、Ｉ、Ｈ、Ｇ、Ｆ、Ｅ、Ｄ、Ｃ、Ｂ、Ａごとに、初期値設定部７０９のそれぞれのフリップフロップ回路Ｑ１〜Ｑ１０にストアされるデータの例を、図７のＱ１〜Ｑ１０として示す。上述したように、階層２５５のメモリの第１ラインのデータＰが、Ｊ、Ｉ、Ｈ、Ｇ、Ｆ、Ｅ、Ｄ、Ｃ、Ｂ、Ａのアドレス読み出しにおいて、１，１，１，１，１，１，１，１，１，１，のデータとして逐次読み出される。

また、アドレスＡの読み出しによって、Ｑ１〜Ｑ１０のシフトレジスタ全てのデータがストアされ、次のタイミングであるメモリアドレス０をアクセスするタイミングで、切り換え回路７１２を介して、加算減算回路７１３の第２の入力に入力される。

この段階において、加算減算回路７１３の第１の入力には、ラッチ回路７１５の出力が入力される。メモリアドレス０をアクセスするタイミングにおいては、ラッチ回路７１５はリセット直後であり、０，０，０，０，０，０，０，０，０，０，の１０ｂｉｔのパラレルデータとして、加算減算回路７１３の第１の入力に供給される。

そのため、メモリアドレス０をアクセスするタイミングにあっては、加算減算回路７１３の出力としては、加算減算回路７１３の第２の入力に入力された「１，１，１，１，１，１，１，１，１，１」の初期値データが出力される。図７に示す画素アドレスタイミング０の加算減算回路７１３の第１の入力値と加算減算回路７１３の出力に、そのデシマル値「１０２３」が示される。

以上の動作により、ライン０のアドレス０のタイミング時における階層２５５の補正値データが、加算減算回路７１３から出力され、第１のＬＵＴ部７０２の２５５階層のテーブルにおける２５５個の１０ｂｉｔ入力にストアされる。

また、同時に、補正データ再生部７１０の加算減算回路７１３から出力される画素アドレスタイミング０の時のデータは、ラッチ部７１４の階層２５５のラッチ回路７１５にクロック信号タイミングにより取り込まれ、次のクロックまでストアされる。以降、ラッチ回路７１５により、クロックごとに接続される補正データ再生部７１０において対応する階層の加算減算回路７１３の出力データが１クロック期間だけストアされる。

（差分値からの補正値の生成）
以降、図７におけるデータ再生タイミングに示すように、第２のＬＵＴ部７０６の、メモリセル７０７のラインアドレスＬ０の画素アドレスタイミング１においては、データＰが「０」を出力し、データＳが「１」を出力する。このデータＳにより、補正データ再生部
７１０の階層２５５の加算減算回路７１３における加算か減算かの指定が行われる。この第１の実施形態における指定は、１が加算、０が減算として機能する。

データＰは、１ｂｉｔの差分値データとして入力され、このタイミングにおいて読み出された補正値データＰは０であり、階層２５５の加算減算回路７１３の出力は、「１，１，１，１，１，１，１，１，１，１，（ＭＳＢ：ＬＳＢ）」の初期値データのままのデシマル値「１０２３」として、ラインアドレスＬ０の画素アドレスタイミング１の時の階層２５５における補正値データが、補正データ再生部７１０の加算減算回路７１３から出力され、第１のＬＵＴ部７０２の２５５階層のメモリセル７０５に１０ｂｉｔのデータとしてストアされる。

以下同様に，ラインアドレスＬ０の画素対応アドレスタイミング１〜４においては、データＰに「０」が出力され、またデータＳに「０」が出力される。

したがって、補正データ再生部７１０における階層２５５の加算減算回路７１３の出力は変化せずに、デシマル値「１０２３」が、第１のＬＵＴ部７０２の０〜２５５までの階層の２５５階層目のメモリセル７０５の１０ｂｉｔデータ入力により順次書き込まれる。

次に、ラインアドレスＬ０の画素対応アドレスタイミング５においては、データＰが「１」を出力し、またデータＳが、「０」を出力する。このデータＳは、加算減算回路７１３の加算減算制御端子に供給される。従って、補正データ再生部７１０における階層２５５の加算減算回路７１３においては、第１の入力データから第２の入力データを減算することになる。そして、第１の入力には、１クロック前のタイミングの「１０２３」の値が入力される。また、第２の入力には、「１」の値が入力される。他方、補正データ再生部７１０における階層２５５の加算減算回路７１３の出力は、（１０２３−１＝）１０２２となる。この値は、第１のＬＵＴ部７０２の２５５階層のメモリセル７０５にストアされる。

次に、ラインアドレス０の画素アドレスタイミング６〜９は、加算減算が無く、補正データ再生部７１０における階層２５５の加算減算回路７１３の出力は１０２２のままとなり、この値は第１のＬＵＴ部７０２の２５５階層のメモリセル７０５に逐次書き込まれる。画素アドレスタイミング１０において、データＰが「１」、データＳが「０」となり、加算減算回路７１３においては、１減算がおこなわれ、「１０２２」を出力し、この値が第１のＬＵＴ部７０２の２５５階層のメモリセル７０５にストアされる。

以降、この第１の実施形態においては、ラインアドレスＬ０の画素アドレスタイミング１０２３まで、５画素クロックタイミングに１回の割合でデータＰが１，データＳが０となり、補正データ再生部７１０の２５５階層目の加算減算回路７１３においては、１クロックタイミング前のデータ出力値に対して１の減算を行い、この値が第１のＬＵＴ部７０２の２５５階層のメモリセル７０５に逐次書き込みされる。

同様に、ラインアドレスＬ１〜Ｌ７６７まで、メモリセル７０７のデータを読み出し、補正値を再生して、第１のＬＵＴ回路７０２の２５５階層のメモリセル７０５に逐次ストアする。

以上のように、第２のＬＵＴ部７０６の０〜２５５階層目の２５６個のそれぞれのメモリセル７０７に書き込まれた２５６の階層におけるそれぞれの走査ラインの補正値の初期値データと、それぞれの画素アドレス間の階調補正差分値とを、０〜２５５までの２５６個の加算減算回路７１３において、画素ごとの階調補正値として生成して、第１のＬＵＴ部７０２の２５６個のメモリセル７０５に、それぞれ画素クロックタイミングにより逐次書
き込みが行われる。

（第１のＬＵＴにおける階調補正）
一方、第１のＬＵＴ部７０２においては、図３に示すアドレスデコード部７０３に、８ｂｉｔの赤色画像信号Ｄｉ−Ｒが入力され、入力された画像入力信号Ｄｉ−Ｒは、アドレスデコード部７０３においてデコードされる。

第２のＬＵＴ部７０６のそれぞれのメモリセル７０７における、ラインアドレスＬ０の表示部における第１画素目としての、メモリアドレス０のタイミングにおいては、８ｂｉｔの赤色の画像入力信号Ｄｉ−Ｒの入力の値が、例えば１，１，１，１，１，１，１，１（ＭＳＢ：ＬＳＢ）の８ｂｉｔだった場合、アドレスデコード部７０３のデコード値は「２５５」となり、このアドレスデコード部７０３の出力信号Ｓ２５５が能動状態となり、第１のＬＵＴ部７０２の２５５階層目のメモリセル７０５の出力イネーブルが能動となる。そして、この２５５階層目のメモリセル７０５からは、加算減算回路７１３からの１１ｂｉｔ出力補正値「１，１，１，１，１，１，１，１，１，１」（ＭＳＢ：ＬＳＢ）が、パラレルの赤色の画像出力信号Ｄｏ−Ｒとして画像信号出力端子７１６を介して、後段のＤＡ変換部１０に供給され、ＤＡ変換された後、液晶駆動部１３の液晶駆動信号を得て、液晶表示部１６に供給される。

なお、第１のＬＵＴ部７０２の２５５個の、それぞれのメモリセル７０５の１０ｂｉｔデジタルの出力は、それぞれのバイナリ値単位で並列接続され、１０ｂｉｔのデータバスを構成しているが、一度に能動になるメモリセル７０５は、２５５個の中で、上述したアドレスデコード部７０３により選択された一つのみである。

次に、同様に、表示ラインアドレスが、Ｌ０の第１画素目から１０２４画素目までの赤信号の画像信号入力部７０１を介して入力される、８ｂｉｔの赤色画像信号Ｄｉ−Ｒの入力の値は、この第１の実施形態においては、白１００％信号を想定して、バイナリ値で、１，１，１，１，１，１，１，１（ＭＳＢ：ＬＳＢ）のデシマル値で「２５５」の連続信号であり、第１のメモリテーブル部７０４は、常に２５５階層目のメモリセル７０５が能動となる。

すなわち、表示ラインアドレスＬ０の画素アドレス０のタイミングにおける第１のＬＵＴ部７０２の出力階調補正データ値は、「１０２３」であり、以降画素アドレスが５アドレスに１ずつ減少して画素アドレス１０２３においては、約「８１８」まで減少する。

同様に、表示ラインアドレス１からＬ７６７までの第１のＬＵＴ部７０２の出力するむら補正された赤色の画像出力信号Ｄｏ−Ｒは、この第１の実施形態においては、ラインアドレスＬ０と同様の出力値を、後段１０のＤＡ変換部に供給してＤＡ変換された後、液晶駆動部１３の液晶駆動信号を得て、液晶表示部１６に供給され、画像の表示が行われる。

他の緑色および青色のむらに関する補正は無い状態で、それぞれ液晶表示部１７，１８において表示され、投射表示される。

このように、上述した色むらが画面左から右に向かって、赤みが強くなり、画面右端において赤成分が２０％の増加するこの第１の実施形態による色むらにおいては、画面左端に対する画面右端で２０％減衰の直線的で緩やかに変化する赤色の画像出力信号Ｄｏ−Ｒの出力値により、第１のＬＵＴ部７０２における出力赤色画像信号Ｄｏ−Ｒの出力値における、この表示装置の表示画面の左右の色むらが補正されて、均一な白画像となる。

同様に、入力レベル「２５４」の場合においては、第１のＬＵＴ部７０２の２５４階層目
のメモリセル７０５の１０ｂｉｔのデータが、階調補正部７の第１のＬＵＴ部７０２の赤色の画像出力信号Ｄｏ−Ｒとして出力される。以下、入力レベル「２５３」〜「０」においても、同様に入力レベルに該当する第１のＬＵＴ部７０２の階層「２５３」〜「０」のメモリセル７０５のそれぞれの１０ｂｉｔのデータが出力され、表示画像の色むらが補正される。

以上の例においては、赤色での色むらに関して、赤色の画像信号の階調補正特性を画素単位によって補正することによって、色むらの低減が行われているが、赤色、緑色、青色の画像信号の階調補正特性を、それぞれ図１で示される階調補正部７，８，９により、画素単位で行うことにより、入力画像の論理レベルに対応した全ての色の全ての階調において、表示画像の精度の高い色むら補正が実現できる。

以上述べたように、この実施形態の構成においては、所定の画素の階調レベルを指定するための画像信号を補正するための補正データを第１のメモリである第１のＬＵＴ部に記憶する。第１のメモリには、該画像信号が取りうる複数の階調レベルにそれぞれ対応する複数の補正データをあらかじめ第２のメモリである第２のＬＵＴ部（複数の画素に対応し、かつ各画素の各階調レベルに対応するための補正データが圧縮されて保持されている）から展開して、同時に保持している。ただし、第１のメモリの容量を抑制するために、圧縮された補正データの非圧縮状態への展開（圧縮された補正データよりも利用の容易な状態にすること）は、全ての画素に対応して予め行なわないように構成している。

すなわち、各画素に対応する画像信号として順次入力される画像信号を順次に補正できればよい点に着目し、圧縮データの第１のメモリへの展開は一部の画素（一つ、もしくは複数（圧縮データの展開のための演算の時間を考慮して、複数画素（表示装置が有する全画素ではない）分を展開してもよい。この場合は第１のメモリは該複数の画素それぞれの各階調レベルに対応した補正データを同時に保持できる容量を持つ））毎に行なっている。全ての画素に対応する圧縮された補正データを予め展開しない構成を採用しているので、メモリの容量を大きく低減できる。更に、補正対象となる画像データが対応する画素の各階調レベルに対応する補正データを予め展開しておくことにより、画像信号が取り得る階調レベルに的確に対応した補正を行うことが可能となっている。

（第２の実施形態）
次に、この発明の第２の実施形態による表示装置について説明する。この第２の実施形態による表示装置においては、第１の実施形態における図１に示す信号処理の全体構成と同様の構成が採用されており、階調補正部７，８，９の構成動作が異なる。なお、第２の実施形態による表示装置における表示部の表示画素数は、水平方向が１９２０画素、垂直方向が１０８０ライン（画素）である。さらに、３板方式プロジェクションの場合、それぞれの表示部がこれらの画素数となる。

この第２の実施形態による赤信号系の階調補正部を図８に示す。図８に示すように、まず赤色の画像信号入力部７０１は、前段のＡＤ変換部４から入力画像信号が入力される入力部である。そして、この入力部を通じて、８ｂｉｔの赤色系デジタル画像信号としてＤｉ−Ｒ信号が入力され、第１のＬＵＴ部７０２に供給される。

（第１のＬＵＴ部）
図８に示すように、第１のＬＵＴ部７０２は、第１の実施形態と同様の構成である。そして、第１の実施形態と同様にして、第１のＬＵＴ部７０２に対して、補正データ再生部７１０から，それぞれの階層別に、画素クロックタイミング単位で、１０ｂｉｔの補正データが供給される。また、第１のＬＵＴ部７０２の０〜２５５までの２５６個設けられたそれぞれの階層のメモリセル７０５は、画素クロックタイミング単位により、逐次書き換え
られるように制御される。

（第２のＬＵＴ部）
次に、第２のＬＵＴ部７０６について説明する。この第２のＬＵＴ部７０６は、あらかじめ表示画像の階調補正データを２５６の画像入力階調分記憶され、この階調に対応した階層０〜２５５の合計２５６階層分の２５６個のメモリセル７０７が備えられる。

この第２の実施形態による第２のＬＵＴ部７０６は、第１の実施形態における第２のＬＵＴ部７０６と異なり、メモリセル７０７の１つのメモリセルのメモリアドレス構造が異なる。図９に、このメモリアドレス構造を示す。この図９は，図８に示す第２のＬＵＴ部７０６の１つの階層に対応したメモリセル７０７のメモリアドレス構成のモデルである。この第２の実施形態においては、メモリセル７０７の１画素分の階調補正データを４ｂｉｔで構成する。以後、これらの４ｂｉｔの補正データを、それぞれＰ０，Ｐ１，Ｐ２，Ｐ３と称する。

表示画面の垂直方向の画素数、すなわち水平ライン数は１０８０ライン、水平方向の配列画素数は、１９２０ドットである。まず、１〜１０８０ラインまでの走査ラインに対応したアドレス、Ｌ０〜Ｌ１０７９を備え、それぞれのラインＬ０〜Ｌ１０７９は、さらに上述したようにデータ幅がＰ０，Ｐ１，Ｐ２、Ｐ３で示される４ｂｉｔである。

１ライン目に対応したアドレスＬ０は、Ｌ０Ｐ０，Ｌ０Ｐ１，Ｌ０Ｐ２，Ｌ０Ｐ３のラインアドレスを備える。同様に２ライン目は、Ｌ１Ｐ０，Ｌ１Ｐ１，Ｌ１Ｐ２，Ｌ１Ｐ３のラインアドレスを備え、同様に、１０８０ライン目は、Ｌ１０７９Ｐ０，Ｌ１０７９Ｐ１，Ｌ１０７９Ｐ２，Ｌ１０７９Ｐ３を備える。

また、Ｌ０Ｐ０，Ｌ０Ｐ１，Ｌ０Ｐ２、Ｌ０Ｐ３〜Ｌ１０７９Ｐ０，Ｌ１０７９Ｐ１，Ｌ１０７９Ｐ２、Ｌ１０７９Ｐ３までのそれぞれのラインアドレスは、Ｊ、Ｉ，Ｈ，Ｇ，Ｆ，Ｅ，Ｄ，Ｃ，Ｂ，Ａで示される１０画素クロック期間に対応した１０個の初期値アドレスを有する。

また、このラインアドレスは、それぞれ０〜１９１９までの表示画面の水平方向に配列された１９２０ドットの表示画素に対応した補正データ用画素アドレスを有する。ここで、補正データ用画素アドレスは、第１の実施形態と異なり、１から１９２０までの水平方向表示画素に対して、Ｐ０，Ｐ１，Ｐ２、Ｐ３で示される４ｂｉｔの補正データに圧縮して記憶され、この１９２０の水平方向の画素配列に対応した圧縮率に対して少ない記憶アドレスとなる。このアドレスは、０〜ｎの数値により示され、ｎは補正データの水平画素方向のそれぞれの画素の階調補正値の変化状態により変化するものである。

（初期値生成部）
図８に示す第２の実施形態による初期値生成部７０８は、第１の実施形態におけると同様に、２５６個の初期値設定部７０９を有する。

この初期値設定部７０９は、上述した第２のＬＵＴ部７０６における、０〜２５５のそれぞれの階層に対応したメモリセル７０７のうちの、１つのメモリセル７０７に与えられた、図９で示すＪ〜Ａの初期値アドレスの１０ｂｉｔの初期値データを、１０ｂｉｔのシフトレジスタとして取り込む。そして、初期値生成部７０８は、１０ｂｉｔのパラレルデータに変換して、図８に示されるようなそれぞれの初期値設定部７０９に接続される補正データ再生部７１０の切換回路７１２の第１の入力に供給する。

（データ再生部）
補正データ再生部７１０は、０〜２５５の階層に対応して備えられた２５６個の解凍処理部７１１と同様に、０〜２５５の階層に対応して備えられた２５６個のスイッチ回路部７６４と、０〜２５５の階層に対応して備えられた２５６個の加算減算回路７１３とから構成されている。

補正データ再生部７１０においては、初期値生成部７０８の０〜２５５までの２５６個のそれぞれの初期値設定部７０９からの出力が、第１の入力として０〜２５５までの２５６個の切り換え回路７１２にそれぞれの階層に一致して入力される。

第２のＬＵＴ部７０６の２５６個のそれぞれのメモリセル７０７からの読み出しデータは、解凍処理部７１１に供給される。解凍処理部７１１の出力は、第２の入力として、０〜２５５階層に対応した２５６個の切換回路７１２に供給される。

これらの０〜２５５階層に対応した２５６個の切換回路７１２からの出力は、０〜２５５の階層に対応して備えられた２５６個の演算部としての加算減算回路７１３の第２の入力に供給される。そして、後段のラッチ部７１４の０〜２５５階層の２５６個のラッチ回路７１５の出力は、それぞれ対応する階層の加算減算回路７１３の第１の入力に供給される。

２５６個の加算減算回路７１３の出力は二つに分岐され、一方は、第１のＬＵＴ部７０２の対応する階層のメモリセル７０５のデータ入力に供給される。そして他方は、ラッチ部７１４の０〜２５５階層の２５６個のラッチ回路７１５に入力される。

（ラッチ部）
この第２の実施形態によるラッチ部７１４は、第１の実施形態における同様に、それぞれ１０ｂｉｔの入力端子、１０ｂｉｔの出力端子および、クロック端子を備えた０〜２５５階層の２５６個の１０ｂｉｔラッチ回路７１５を有して構成される。

また、補正データ再生部７１０において説明したように、０〜２５５階層の２５６個のそれぞれのラッチ回路７１５のデータ入力には、０〜２５５階層の２５６個の加算減算回路７１３からの１０ｂｉｔの演算出力がそれぞれ供給される。

このラッチ回路７１５に入力される１０ｂｉｔのデータは、ラッチ回路７１５のクロック入力端子に入力される画素タイミングクロックのアクティブエッジにより、ラッチ回路７１５に取り込まれる。また、データは、次の画素タイミングクロックのアクティブエッジタイミングまでホールドされ、このラッチ回路７１５の出力端子から、１画素タイミング期間だけデータが遅延されて、補正データ再生部７１０の０〜２５５階層にそれぞれ接続された加算減算回路７１３の第１の入力端子にそれぞれ供給される。

すなわち、１画素クロックの期間データを保持して、補正データ再生部７１０の加算減算回路７１３に対して、１画素クロック前の補正データ再生部７１０の加算減算回路７１３の演算結果を提供する。

次に、以上のように構成された、この第２の実施形態による表示装置における具体的な階調補正の動作について説明する。

（表示データの測定とデータ処理）
表示装置の補正前の表示特性の測定は、第１の実施形態におけると同様に、例えば試験信号発生器から表示装置の最大入力レベルの赤信号が入力され、表示画像が例えばビデオカメラなどにより撮像されてコンピュ−タ（以下ＰＣ）にキャプチャー画像として取り込ま
れ、表示領域の表示むらが測定される。

次に、試験信号発生器の出力赤信号レベルが段階的に減衰されて、（２５４／２５５）として同様に測定を行う。そして、順次、試験信号発生器の出力白信号を（２５３／２５５）、（２５２／２５５），（２５１／２５５）と減衰させ、それぞれの入力レベル時の表示画面の表示むらが測定される。この測定は、試験信号発生器の出力白信号レベルが（１／２５５），（０／２５５）になるまで行われる。また、同様に、緑色、青色に関しても、（２５４／２５５）から（１／２５５），（０／２５５）の２５５段階のレベルにおいて、測定が行われる。

以上の測定により、入力レベルが２５５〜０までの赤、緑、青、それぞれの色の表示むらデータが、ＰＣ内に取り込まれる。

次に、ＰＣの演算により色むら補正データが生成される。この場合の補正データは、この第２の実施形態の表示画素数に対応した、水平１９２０画素、垂直１０８０ライン分の全ての画素数分の補正データ群となる。１画素の階調補正の例は、図６に示される。

この補正特性には、入力画像信号に対するデガンマ補正特性と、この第２の実施形態における液晶表示ユニット部のいわゆる電圧対透過（または反射）特性である非線形表示特性に対する補正特性が含まれる。また、この第２の実施形態においては、入力画像信号の階調が８ｂｉｔ、補正階調出力が１０ｂｉｔとして生成される。

さらに、生成されたデータをＰＣにおいて第２のＬＵＴ部７０６への表示補正データとして書き込みを行うために、データを所定のフォーマットに変換が実行される。以下に、そのデータの第２のＬＵＴ部７０６への書き込みについて説明する。

（第２のＬＵＴ部への表示補正データ書き込み）
次に、第２のＬＵＴ部７０６に対する表示補正データの書き込み動作について説明する。すなわち、上述した第２のＬＵＴ部の構成において説明したように、図９に示すような、第２のＬＵＴ部７０６の０〜２５５階層に対応した２５６個のメモリセル７０７の補正データアドレス構成に対して、それぞれのＬ０Ｐ０，Ｌ０Ｐ１，Ｌ０Ｐ２、Ｌ０Ｐ３〜Ｌ１０７９Ｐ０，Ｌ１０７９Ｐ１，Ｌ１０７９Ｐ２、Ｌ１０７９Ｐ３までのそれぞれのラインアドレスの、Ｊ，Ｉ，Ｈ，Ｇ，Ｆ，Ｅ，Ｄ，Ｃ，Ｂ，Ａで示される、１０画素クロック期間に対応した１０個の初期値アドレスに対して、それぞれのラインの階調補正値の１０ｂｉｔの初期値を順次記憶させるものである。

なお、この第２の実施形態においては、図９に示すように、Ｐ０，Ｐ１，Ｐ２、Ｐ３で示される４ｂｉｔのデータ幅を有するアドレス構成であるが、説明の煩雑化を回避するために、以下の説明においては、１ｂｉｔのみを初期値データアドレスの対象とし、他のＰ１，Ｐ２、Ｐ３の３ｂｉｔデータ幅に関しては、不問とする。すなわち、不要なアドレスであり削除可能である。

また、それぞれの階層におけるそれぞれのラインの初期値は、１０ｂｉｔである。そのため、Ｐ０，Ｐ１，Ｐ２、Ｐ３のｂｉｔのデータ幅を全て活用すれば、それぞれのラインアドレスのＣ，Ｂ，Ａの３クロック分のデータエリアで済む。この場合、４ｂｉｔ単位のラッチ回路に、Ｃ，Ｂ，Ａの３段階の取り込みが実行され、最初の画素表示、すなわち水平方向でのアドレス０のタイミングに合わせて、一斉にパラレルデータとして読み出すように対応すれば、同様に初期値データを再生できる。したがって、残りのＪ、Ｉ，Ｈ，Ｇ，Ｆ，Ｅ，Ｄの初期値アドレスの４ｂｉｔ幅の計２８ｂｉｔは、メモリが軽減される。全画面においては、ライン数３０２４０ｂｉｔ、全階層においては、７７４１４４０ｂｉｔが
軽減される。

次に、Ｊ，Ｉ，Ｈ，Ｇ，Ｆ，Ｅ，Ｄ，Ｃ，Ｂ，Ａで示された、それぞれのラインの補正初期値アドレスの後に、初期値以降の１画素目から１９２０画素目までの補正値データが、Ｐ０，Ｐ１，Ｐ２、Ｐ３で示される４ｂｉｔのデータ幅を有する補正データとして記憶される。

これらの４ｂｉｔで書き込まれる１画素目から１９２０画素目までの補正値は、図１０に示すように、データ値が１増加か１減少か、または変化しないかで示され、さらに、この１変化するまでの画素数のデータを備える。したがって、第１の実施形態において説明したような、１画素単位におけるデータ値ではなく、補正値の変化量に応じて圧縮され、複数画素期間分の補正値を１アドレスに記録するものである。したがって、画面全体の階調補正データのデータ量は軽減される。すなわち、第１の実施形態において説明したような、それぞれのラインアドレスに対して全ての画素アドレスを固定して持つ必要は無く、画素アドレス方向のデータ量は、補正データの変化値により一定にはならない。

以上のような水平方向のデータ形式によって、垂直方向に１０８０ライン分のデータが書き込まれる。そして、以上の１階層分の補正データが、対応する１つのメモリセル７０７に記憶される記憶形式である。さらに、残りの２５４階層分のデータが２５４個のメモリセル７０７に、それぞれの階層の補正値として同様に記録される。

（補正データの例）
次に、上述した補正データの生成とメモリセルへの書き込みについて説明する。この補正データの生成とメモリへの書き込みにおいては、赤色を例にして測定による色むらデータから必要とされる補正データが書き込まれるまでを以下に述べる。なお、ここでの例としての、画面のむらは、白色信号を入力したにもかかわらず、画面左のホワイトバランスがあっており、表示画面の右側になるに従って赤みが増加する表示画像の補正の例である。

まず、最大表示レベルの階層に着目して、この測定の結果、最大表示レベルの階層が、表示画像の左から右、詳細には、水平画素アドレス０から水平画素アドレス１９１９に向かって、赤信号の信号レベルを最終水平アドレス１９１９に対して２０％減衰させる補正特性を必要とした場合、
水平表示期間での減衰量は、
全階調×減衰量＝（１０２３×０．２）＝２０４．６（量子化レベル）
１画素当りの減推量は、
水平表示期間での減推量÷水平有効画素数＝２０４．６÷１９２０≒０．１０６５
１量子化レベル変化する画素数概略
１÷０．１０６５≒９．３８
となり、ほぼ９．３８画素ごとに１だけ減衰するデータとなる。

また、ＰＣのアプリケーションソフトウエアにより、Ｌ０Ｐ０のＪ、Ｉ，Ｈ，Ｇ，Ｆ，Ｅ，Ｄ，Ｃ，Ｂ，Ａで示される初期値データアドレスには、上述したように、１０進法で１０２３に該当する値を２値でＪをＭＳＢ、ＡをＬＳＢとして、「１，１，１，１，１，１，１，１，１，１」を格納する。

上述した初期値データアドレスに続いて、１画素から１９２０画素までの補正データは、図１０に示される表に基づきデータを符号化して記録するものである。

図１０の表において、Ｐ３、Ｐ２、Ｐ１，Ｐ０で示される４ｂｉｔのデータ値で示される符号に対して、あらかじめ記録したデータを読み出し再生する場合の処理を定義するもの
である。

まず、１ライン目に対応したアドレスＬ０Ｐ０，Ｌ０Ｐ１，Ｌ０Ｐ２、Ｌ０Ｐ３の補正値アドレス０においては、０１１１（Ｐ３〜Ｐ０）として与えられる。次に再生する補正値アドレス１には、０１００（Ｐ３〜Ｐ０）としてデータが与えられる。これらの符号の持つ意味は、図１０の表に示すように、「６進んで変化なし」と「４進んで１減少」である。

同様に、１ライン目に対応したアドレスＬ０２Ｐ０，Ｌ２Ｐ１，Ｌ２Ｐ２、Ｌ２Ｐ３の補正値アドレス２においては、０１１１（Ｐ３〜Ｐ０）として与えられる。次に再生する補正値アドレス３には、０１００（Ｐ３〜Ｐ０）として与えられる。以下、同様に０１１１（Ｐ３〜Ｐ０）と０１００（Ｐ３〜Ｐ０）とを交互に補正値のメモリアドレス１９１まで記憶させる。以上により、１ライン分の初期値と補正データが構成される。

この場合、画面の垂直方向、すなわち第１ラインから第１０８０ラインの方向に色むらは無く、補正値としては、１ライン目と同様の初期値データと補正値データを記録するものである。以上の補正データが２５５の階層に関するデータ書き込みである。

同様に、２５４〜０までの階層に関しても、初期値データと補正値データを記録するものである。２５４〜０までの階層について、１つの画素に着目し、その階調特性を見れば、例えば図６に示すような特性となる。

また、図６において、Ｘ軸は入力、Ｙ軸は階調補正値である。Ｘ軸の入力は、階調補正部７の入力レベルを指し、最大２５５量子化レベルである。Ｙ軸の階調方正値は、信号レベルで示され、Ｙ軸の階調補正値レベルは、最大１０２３で、画素によってこの特性は変化するものである。

次に、垂直方向に補正データが異なる場合、具体的には、例えば１ライン目が１０２３の最大レベルで、最終ラインである１０８０ライン目が２０％まで直線的に減衰となる場合、（１０２４−（Ｌ×（（１０２４×０．２）／１０８０）））と表すことができる。ここで、Ｌはライン数である。

以下、走査ラインごとの初期値を小数点以下３桁まで表現すると、
１ライン目の初期値は、１０２３
２ライン目の初期値は、１０２２．８１
以降、３ライン目から、
３ライン目：１０２２．６２１
４ライン目：１０２２．４３２
５ライン目：１０２２．２４２
６ライン目：１０２２．０５３
７ライン目：１０２１．８６３
９ライン目：１０２１．６７４
10ライン目：１０２１．４８４
11ライン目：１０２１．２９５
12ライン目：１０２１．１０６
13ライン目：１０２０．９１６
14ライン目：１０２０．７２７
15ライン目：１０２０．５３７
16ライン目：１０２０．３４８
17ライン目：１０２０．１５８
18ライン目：１０１９．９６９
19ライン目：１０１９．７７９
と続き、１０８０ライン目において、８１８．５８９となる。

これらの値は、基本的に整数ではなく、実際の回路におけるロジックレベルの分解能が１であることから、小数点以下四捨五入により整数表示を行う。これにより、１ライン目の初期値は１０２３、２ライン目の初期値は１０２３となり、以降、３ライン目が１０２３、４ライン目から８ライン目が１０２２、９ライン目から１４ライン目が１０２１、１５ライン目から１９ライン目が１０２０、２０ライン目が１０１９と変化する。そして、１０７９ライン目において８１９、１０８０ライン目において８１９となる。以上のように、垂直方向におけるそれぞれの走査ラインの初期値が変化する。

後者の例においては、垂直方向のみの色むらとして扱われるため、それぞれの走査ラインの水平方向において、初期値データアドレスに続き、１ライン目に対応したアドレスＬ０Ｐ０，Ｌ０Ｐ１，Ｌ０Ｐ２，Ｌ０Ｐ３の補正値アドレス０が、０１１１（Ｐ３〜Ｐ０）として与えられる。以降０１１１（Ｐ３〜Ｐ０）が補正値アドレス１から３１９回繰り返される。

以上のように、むらに対する補正値データは、水平方向および垂直方向へ、それぞれのラインの初期値アドレスによって、それぞれの走査ラインの初期値を、それぞれの走査ラインの画素アドレスに対しては４ｂｉｔで表現される。また、詳しい構成と動作に関しては、後述する解凍処理部７１１により、加算減算回路７１３において、演算を行わないか、加算の演算を行うか、または、減算の演算を行うかの判別、この演算または非演算で何画素目まで進むかが、符号化して記憶される。したがって、変化の少ないデータであれば、その１ライン分の補正データは少なくてすむ。

例えば、上述した第１の実施形態の場合、１階層当たりの１ライン分の補正データは１９２０×２（ｂｉｔ）＝３８４０（ｂｉｔ）であるが、この第２の実施形態による変化の場合においては、１階層当たりの１ライン分の補正データは、おおよそ１９１×４（ｂｉｔ）＝７６４（ｂｉｔ）である。このように、表示画素の水平方向の階調補正特性の変化値が符号化圧縮されて、第２のＬＵＴ部７０６に記録させておくものである。

次に、上述した第２のＬＵＴ部７０６に記憶された「むら」の補正データの読み出しと、再生および「むら」の補正について説明する。以下の説明においては、第２のＬＵＴ部７０６からの補正データの読み出し動作から説明を行う。

（第２のＬＵＴからの補正データの読み出し）
図８に示す第２のＬＵＴ部７０６における、０から２５５までの２５６階層に対応した２５６個のメモリセル７０７のうちの、２５５階層目のメモリセル７０７に書き込まれた補正値符号データは、ディスプレイの表示において、図１で示されるタイミング信号発生部２０からの垂直同期信号および水平同期信号、クロック信号のタイミングに従ってメモリセル７０７から読み出される。

２５６階層目のメモリセル７０７は、上述したように、図９に示されるようなアドレス形式で記憶されており、まず、垂直画像スタートタイミングに従って、図１１のタイミング図に示されるように、第１走査ライン目の水平同期の水平読み出しスタートパルスから、まずラインＬ０のメモリアドレスＬ０Ｐ０のＪ、Ｉ、Ｈ、Ｇ、Ｆ、Ｅ、Ｄ、Ｃ、Ｂ、Ａの１０個の初期値データアドレスを、順次計１０画素クロック期間で読み出す。ここで、この第２の実施形態においては、説明を簡単にするために、残りのＰ１，Ｐ２、Ｐ３の３ｂｉｔ幅のデータは、初期値データＪ、Ｉ、Ｈ、Ｇ、Ｆ、Ｅ、Ｄ、Ｃ、Ｂ、Ａの読み出し期
間においては不問データとして取り扱う。

以下同様にして、水平同期ごとに、Ｌ１Ｐ０，Ｌ２Ｐ０，〜，Ｌ１０７９Ｐ０まで、それぞれの走査ラインの初期タイミングにおいて、初期値データＪ，Ｉ，Ｈ，Ｇ，Ｆ，Ｅ，Ｄ，Ｃ，Ｂ，Ａの読み出しが行われる。

（初期値の生成）
以上のように、第２のＬＵＴ部７０６の０〜２５５までの階層に対応して備えられたメモリセル７０７から読み出された初期値データは、初期値生成部７０８に供給される。上述したように、初期値生成部７０８は、０〜２５５のそれぞれの階層に具備した２５６個の初期値設定部７０９から構成される。以下に、この初期値設定部７０９の代表例として、赤信号の２５５階層の初期値の生成を例について説明する。

このような２５５階層のメモリセル７０７のメモリラインアドレスＬ０Ｐ０における、Ｊ，Ｉ，Ｈ，Ｇ，Ｆ，Ｅ，Ｄ，Ｃ，Ｂ，Ａの初期値データは、画素クロックタイミング単位で順に読み出され、初期値設定部７０９のシリアルデータ入力より１０個のフリップフロップ回路（以下Ｑ１〜Ｑ１０と呼ぶ）にシリアルデータとして順次読み込まれる。ここで、書き込み時の例からＪ，Ｉ，Ｈ，Ｇ，Ｆ，Ｅ，Ｄ，Ｃ，Ｂ，Ａのデータは、「１，１，１，１，１，１，１，１，１，１，（ＭＳＢ：ＬＳＢ）」である。また、Ａのアドレスが、画素クロックタイミングにて取り込まれた時点で、初期値設定部７０９のシフトレジスタを構成する１０個のフリップフロップ回路Ｑ１〜Ｑ１０のそれぞれの出力よりなる１０ｂｉｔのパラレル出力「１，１，１，１，１，１，１，１，１，１，（ＭＳＢ：ＬＳＢ）」は、後段の補正データ再生部７１０の２５５階層目に該当する切り換え回路７１２の第１の入力に供給される。

以上の動作により、２５５階層目に該当する初期値データが再生され、２５５階層目に該当する切り換え回路７１２を介して２５５階層目に該当する加算減算回路７１３の第２の入力に入力される。

ここで、２５５階層目に該当する加算減算回路７１３の第１の入力には、ラッチ部７１４の２５５階層目に該当するラッチ回路７１５の出力が接続されている。初期値生成段階の後のメモリアドレス０をアクセスするタイミングにおいて、ラッチ回路７１５は、リセット直後であり、「０，０，０，０，０，０，０，０，０，０，{ＭＳＢ：ＬＳＢ}」の１０ｂｉｔのパラレルデータとして、加算減算回路７１３の第１の入力に供給される。

したがって、２５５階層目に該当するメモリセル７０７のラインアドレスアドレスＬ０Ｐ０における補正値データアドレス０にアクセスするタイミングにおいて、２５５階層目に該当する加算減算回路７１３の出力は、この加算減算回路７１３の第２の入力に入力された「１，１，１，１，１，１，１，１，１，１（ＭＳＢ：ＬＳＢ）」の初期値データが出力される。この加算減算回路７１３の出力信号は、第１のＬＵＴ部７０２の２５５階層目のメモリセル７０５の１０ｂｉｔのデータ入力に供給される。

また、同時に、この加算減算回路７１３から出力される画素アドレスタイミング０の時、階調補正用のデータは、ラッチ部７１４の階層２５５に該当するラッチ回路７１５に、画素クロックタイミングに同期して取り込まれ、次の画素クロックタイミングまで保持される。以降、ラッチ回路７１５により、画素クロックタイミングごとに、接続される補正データ再生部７１０の該当する階層の加算減算回路７１３の出力データが取り込まれ、１クロック期間ずつ保持される。

（補正データからの補正値の生成）
次に、第２のＬＵＴ部７０６の０〜２５５までの階層に対応して備えられたメモリセル７０７からの初期値データの読み出し後に、図９の「メモリアドレス構成」に示すように、第２のＬＵＴ部７０６に対するデータの書き込みについて説明した、第２のＬＵＴ部７０６のメモリセル７０７における、初期値アドレスＪ、Ｉ、Ｈ、Ｇ、Ｆ、Ｅ、Ｄ、Ｃ、Ｂ、Ａのデータの読み出し後に、続いて補正データが読み出される。

また、図１１に示す「メモリセルの読み出しタイミング図」のように、この時点で読み出される補正データは、上述したように、Ｐ０，Ｐ１，Ｐ２、Ｐ３の４ｂｉｔデータからなり、補正データ再生部７１０の解凍処理部７１１に入力される。この解凍処理部７１１においてデータが復号化される。

解凍処理部７１１において復号化されたデータは、切り換え回路７１２の第２の入力に供給され、切り換え回路７１２を経て、初期値のデータと切り替わり、加算減算回路７１３の第２の入力に供給される。

（解凍処理部の動作）
次に、上述した解凍処理部７１１の動作について詳しく説明を行う。図１２に、解凍処理部７１１と、その周辺回路との構成例を示す。なお、他の０〜２５４の階層においても同様の構成である。

図１２に示すように、メモリセル７０７から補正データ再生部７１０の解凍処理部７１１に４ｂｉｔのＰ０〜Ｐ３の補正データが供給される。この４ｂｉｔのＰ０〜Ｐ３の内、Ｐ１およびＰ２は、カウンタ７５９に直接供給される。また、Ｐ０は、反転回路７５６を介するか、反転回路７５６を介さずに直接かがスイッチ回路７５７において切り換えられ、カウンタ７５９の入力に供給される。このカウンタ７５９は、ダウンカウンタである。

また、Ｐ３は、１ｂｉｔのラッチ回路７６３に供給される。同時に、メモリセル７０７のＰ０〜Ｐ２までの３ｂｉｔのデータは、分技されてデコーダ７５８に入力される。デコーダ７５８からの出力は、切換スイッチ回路７５７の制御端子に入力され、さらにラッチ回路７６２の入力に供給される。なお、初期値生成部７０８の初期値設定部７０９には、メモリセル７０７の出力Ｐ０よりシリアルデータが供給される。

次に、０値デコーダ７６０の出力は、データスイッチ７６１の入力に接続される。このデータスイッチ７６１の出力は、切換え切り換え回路７１２の第２の入力に供給される。また、データスイッチ７６１のＯＮ／ＯＦＦの制御端子に、ラッチ回路７６１の出力が供給される。また、ラッチ回路７２３の出力は、加算減算回路７１３の加算減算制御端子に入力される。なお、第１のＬＵＴ部７０２のメモリセル７０５、加算減算回路７１３、ラッチ回路７１５、初期値生成部７０８の初期値設定部７０９、および切換え回路７１２間の接続は、図８に示す接続構成に基づいている。

以上の解凍処理部７１１およびその周辺回路構成による、具体的なメモリセル７０７から出力される符合化データの解凍処理動作について以下に説明する。

（１）例えば、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータ（以下Ｐ３〜Ｐ０）が、０１１０（Ｐ３：Ｐ０）の場合、第２のＬＵＴ部７０６のメモリセル７０７から、このデータを読み出した画素タイミングにおいて、Ｐ２〜Ｐ０の１１０がカウンタ７５９にプリセットされる。

次に、カウンタ７５９により、１画素クロックごとに減算カウントが実行され、６画素目にカウンタ出力が０００となり、後段の０値デコーダ７６０において、０００（Ｐ２：Ｐ
０）検出として「１」が出力され、加算減算回路７１３の第２の入力の値が、６画素目において「１」となる。この場合、データスイッチ７６１がＯＮであり、切り換え回路７１２により第２の入力が選択されている。

また、第２のＬＵＴ部７０６のメモリセル７０７の出力のＰ３は、読み出しタイミングにおいて０であるため、後段のラッチ回路７２３の出力値は、０のままであり、加算減算回路７１３の加算か減算の指定は「減算」となる。

したがって、このメモリセル７０７からの０１１０（Ｐ３：Ｐ０）のデータを読み出したタイミングから６画素目タイミングにおいて、加算減算回路７１３では、第１の入力値から「１」減算を行う。

すなわち、初期値が例えば１０２３であれば、データを読み出したタイミングから６画素目タイミングにおいて、１０２２が、ラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０５に供給される。

（２）次に、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータ（Ｐ３〜Ｐ０）が、例えば０１０１（Ｐ３：Ｐ０）の場合、このデータを読み出した画素タイミングにおいて、Ｐ２〜Ｐ０の１０１がカウンタ７５９にプリセットされる。カウンタ７５９は、１画素クロックごとに減算が行われて、５画素目にカウンタ出力が０００となり、後段の０値デコーダ７６０において１が出力され、加算減算回路７１３の第２の入力の値が「１」となる。この場合、データスイッチ７６１がＯＮ、切り換え回路７１２が第２の入力を選択している。また、第２のＬＵＴ部７０６のメモリセル７０７の出力のＰ３が０である。そのため、ラッチ回路７２３の出力値が０のままであり、加算減算回路７１３の加算か減算の指定は「減算」となる。

したがって、メモリセル７０７から出力される０１０１（Ｐ３〜Ｐ０）のデータを読み出したタイミングから５画素目のタイミングにおいて、加算減算回路７１３により第１の入力値から「１」が減算される。

すなわち、初期値が１０２３であれば、データを読み出したタイミングから５画素目のタイミングにおいて、１０２２の値がラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０５とに供給される。

（３）以下、同様に、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータ（以下、Ｐ３〜Ｐ０）が、０１００（Ｐ３：Ｐ０）の場合、加算減算回路７１３の第２の入力値（Ｂ）が４画素目に１となり、この４画素目に、加算減算回路７１３において、第１の入力値から「１」減算した値の出力が、ラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０５とに供給される。

（４）同様に、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータが００１１（Ｐ３：Ｐ０）の場合、加算減算回路７１３の第２の入力値（Ｂ）が３画素目に１となり、この３画素目に、加算減算回路７１３において、第１の入力値から「１」減算した値の出力がラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０５とに供給される。

（５）同様に、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータが００１０（Ｐ３：Ｐ０）の場合、加算減算回路７１３の第２の入力値（Ｂ）が２画素目に１となり、この２画素目に、加算減算回路７１３において、第１の入力値から「１」減算した値の出力がラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０５とに供給される。

（６）同様に、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータが０００１（Ｐ３：Ｐ０）の場合、加算減算回路７１３の第２の入力値（Ｂ）が１画素目に１となり、この１画素目に、加算減算回路７１３において、第１の入力値から「１」減算した値の出力がラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０５とに供給される。

（７）次に、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータ（Ｐ３〜Ｐ０）が、００００（Ｐ３：Ｐ０）の場合、このデータを読み出したタイミングにおいて、カウンタ７５９の出力は０００となり、後段の０値デコーダ７６０において１が出力され、加算減算回路７１３の第２の入力の値が、「１」となる。また、第２のＬＵＴ部７０６のメモリセル７０７の出力のＰ３はラッチ回路７２３に取り込まれ、その出力は０であるため、加算減算回路７１３における加算か減算かの指定は、「減算」となる。

したがって、この第２のＬＵＴ部７０６のメモリセル７０７から、００００（Ｐ３：Ｐ０）のデータが読み出しされたタイミングにおいて、加算減算回路７１３により、この加算減算回路７１３の第１の入力値から第２の入力の値「１」の減算が行われ、加算減算回路７１３の出力は、ラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０５とに供給される。

すなわち、初期値が１０２３であれば、データを読み出したタイミングにおいて、１０２２がラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０５に供給される。

（８）次に、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータ（Ｐ３〜Ｐ０）が、０１１１（Ｐ３：Ｐ０）の場合、このデータを読み出した画素タイミングにおいて、まず、ＡＮＤ回路よりなる１１１デコーダ７５８によって、１１１値を検出して、１を出力する。この出力１は、メモリセル７０７からのメモリ出力Ｐ０を、インバータ７５６と切換スイッチ回路７５７より構成された極性切換え部においてデータ反転させてから、Ｐ１，Ｐ２のデータとともに、カウンタ７５９に供給され、プリセットされる。

すなわち、０１１０（Ｐ３：Ｐ０）の値が、カウンタ７５９に対してプリセットされる。また、１１１デコーダ７５８において、１が検出され、ラッチ回路７６２において保持されて、０値デコーダ７６０の、この入力０００（Ｐ０：Ｐ２）の入力時に「１」を出力するデコーダデータ出力を、データスイッチ７６１によりＯＦＦにして、加算減算回路７１３の第２の入力への、０値デコード信号の出力を停止させる。すなわち、「１」にしない。

カウンタ７５９により、画素クロックごとにカウントダウンされて、６画素目にカウンタ７５９の出力は０００となり、０値デコーダ７６０の出力が１として出力され、次の画素クロックタイミングの立ち上がりエッジにおいて、カウンタ７５９が初期化される。

したがって、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータ（Ｐ３〜Ｐ０）が０１１１（Ｐ３：Ｐ０）の場合、カウンタ７５９は、メモリセル７０７からのデータ読み出しタイミングから６画素クロックタイミング期間においてカウントされ、加算減算回路７１３における演算は実行されない。

初期値が１０２３であれば、６画素クロックタイミング期間、ラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０５とのデータ入力には、１０２３の値が画素クロックタイミングごとに供給される。

以上のように、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータＰ３〜Ｐ０が、０１１０（Ｐ３：Ｐ０）、０１０１（Ｐ３：Ｐ０）、０１００（Ｐ３：Ｐ０）、０
０１１（Ｐ３：Ｐ０）、００１０（Ｐ３：Ｐ０）、０００１（Ｐ３：Ｐ０）、００００（Ｐ３：Ｐ０）、０１１１（Ｐ３：Ｐ０）の場合においては、４桁目（Ｐ３）が０であり、加算減算回路７１３の演算は、減算として実行される。

次に、（９）第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータ（以下Ｐ３〜Ｐ０）が、１１１０（Ｐ３：Ｐ０）の場合、第２のＬＵＴ部７０６のメモリセル７０７から、このデータを読み出した画素タイミングにおける読み出しデータのうち、Ｐ２〜Ｐ０の１１０（Ｐ２〜Ｐ０）がカウンタ７５９においてプリセットされる。

カウンタ７５９により、１画素クロックごとに減算カウントが実行され、６画素目になってカウンタ７５９の出力が０００となる。また、後段の０値デコーダ７６０において、０００（Ｑ２：Ｑ０）検出として「１」が出力され、加算減算回路７１３の第２の入力に供給されて、この値が６画素目において「１」となる。

また、第２のＬＵＴ部７０６のメモリセル７０７の出力データの１つであるＰ３が、読み出しタイミングにおいて「１」であり、後段のラッチ回路７２３の出力値が「１」のまま保持され、加算減算回路７１３は加算制御状態となる。

したがって、この第２のＬＵＴ部７０６のメモリセル７０７における１１１０（Ｐ３：Ｐ０）のデータを読み出したタイミングから、６画素目のタイミングにおいて、加算減算回路７１３の第１の入力の値に、この加算減算回路７１３の第２の入力値「１」が加算される。

すなわち、初期値が例えば「２５６」であれば、「２５７」が、後段のラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０５に供給される。

（１０）次に、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータ（Ｐ３〜Ｐ０）が、例えば、１１０１（Ｐ３：Ｐ０）の場合、第２のＬＵＴ部７０６のメモリセル７０７からこのデータを読み出した画素タイミングにおける、この読み出しデータのうち、Ｐ２〜Ｐ０の１０１（Ｐ２：Ｐ０）を、カウンタ７５９においてプリセットする。カウンタ７５９により、１画素クロックごとに減算カウントが実行される。そして、５画素目にカウンタ出力が０００となり、後段の０値デコーダ７６０において０００（Ｑ２：Ｑ０）検出として「１」が出力され、加算減算回路７１３の第２の入力値が「１」となる。また、第２のＬＵＴ部７０６のメモリセル７０７の出力データの１つであるＰ３は、読み出しタイミングにおいて１であり、後段のラッチ回路７１５の出力値が１のまま保持され、加算減算回路７１３は加算制御状態となる。

従って、この第２のＬＵＴ部７０６のメモリセル７０７のこの１１０１（Ｐ３：Ｐ０）のデータを読み出したタイミングから５画素目のタイミングにおいて、加算減算回路７１３のこの第１の入力の値に、この加算減算回路７１３の第２の入力値「１」の加算を行う。すなわち、初期値が例えば「２５６」であれば、「２５７」が後段のラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０５とに供給される。

（１１）同様に第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータ（以下Ｐ３〜Ｐ０）が、１１００（Ｐ３：Ｐ０）の場合、加算減算回路７１３の第２の入力値（Ｂ）が４画素目に１となり、加算減算回路７１３において、この第１の入力値に「１」加算した値の出力がラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０７とに供給される。

（１２）同様に、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータ（以下
Ｐ３〜Ｐ０）が１０１１（Ｐ３〜Ｐ０）の場合、加算減算回路７１３の第２の入力値（Ｂ）が３画素目に１となって、加算減算回路７１３において、この第１の入力値に、「１」加算した値の出力が、ラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０７とに供給される。

（１３）同様に、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータ（以下Ｐ３〜Ｐ０）が１０１０（Ｐ３〜Ｐ０）の場合、加算減算回路７１３の第２の入力値（Ｂ）が２画素目に１となり、加算減算回路７１３において、この第１の入力値に、「１」加算した値の出力が、ラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０７とに供給される。

（１４）また、同様に、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータ（以下Ｐ３〜Ｐ０）が１００１（Ｐ３：Ｐ０）の場合、加算減算回路７１３の第２の入力値（Ｂ）が１画素目に１となり、加算減算回路７１３において、この第１の入力値に、「１」加算した値の出力がラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０７とに供給される。

（１５）次に、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータ（以下Ｐ３〜Ｐ０）が、例えば、１０００（Ｐ３：Ｐ０）の場合、このデータを読み出したタイミングにおいて、カウンタ７５９の出力は０ｈとなり、後段の０値デコーダ７６０において１が出力され、加算減算回路７１３の第２の入力の値が「１」となる。また、第２のＬＵＴ部７０６のメモリセル７０７の出力データの１つであるＰ３が、読み出しタイミングにおいて１であり、後段のラッチ回路７２３において出力値が１のまま保持され、加算減算回路７１３は、加算制御状態となる。

したがって、この第２のＬＵＴ部７０６のメモリセル７０７からの、１０００（Ｐ３：Ｐ０）のデータを読み出したタイミングにおいて、加算減算回路７１３の第１の入力値に、この加算減算回路７１３の第２の入力値「１」の加算を行う。この加算減算回路７１３の出力は、ラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０５とに供給される。例えば初期値が「２５６」であれば、「２５７」が、後段のラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０５とに供給される。

（１６）次に、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータ（以下Ｐ３〜Ｐ０）が、１１１１（Ｐ３：Ｐ０）の場合、このデータを読み出した画素タイミングにおいて、まず、３入力のＡＮＤ回路からなる１１１デコーダ７５８によって、１１１（Ｐ０：Ｐ３）値が検出されて１が出力される。

この１の出力によって、メモリ出力Ｐ０が、インバータ７５６と切換スイッチ回路７５７とからなる極性切換え部において、反転させてから、Ｐ１，Ｐ２とともに、カウンタ７５９のデータ入力に供給され、プリセットされる。すなわち、入力データ１１１１（Ｐ３：Ｐ０）のうちの下位３ｂｉｔがデータ値１１０（Ｐ２：Ｐ０）に変換されて、カウンタ７５９に供給される。

また、１１１デコーダ７５８において１が検出されて、この値が後段のラッチ回路７６２で保持される。０値デコーダ７６０の出力（０００入力時１出力）により、データスイッチ７６１がＯＦＦにされて切り換え回路７１２の第２の入力に供給され、さらに、後段の加算減算回路７１３の第２の入力への、この０値デコード信号の出力を停止させる。プルダウン抵抗によって０値にプルダウンされることにより、この場合の論理値は０である。また、ＡＮＤ理論のゲート回路を用いて、同様に機能させることが可能である。

カウンタ７５９は、メモリセル７０７からのデータ読み出しタイミングから、画素クロックごとにカウントダウンされ、６画素目にカウンタ値は０００となる。また、後段の０値デコーダ７６０の出力が「１」として出力され、この出力信号は、初期化信号として次の画素クロックの立ち上がりエッジでカウンタ７５９が初期化される。

以上の動作により、第２のＬＵＴ部７０６のメモリセル７０７における、１１１１（Ｐ３：Ｐ０）のデータを読み出したタイミングから６画素タイミング期間において、加算減算回路７１３のこの第１の入力の値に対する、この加算減算回路７１３の第２の入力の値は、「０」であり、次の画素タイミングにおいては、第２のＬＵＴ部７０６のメモリセル７０７の次のアドレスデータが読み出される。

すなわち、１１１１（Ｐ３：Ｐ０）の場合は、初期値が２５６であれば、６画素クロックタイミング期間、ラッチ回路７１５と第１のＬＵＴ部７０２のメモリセル７０５とのデータ入力に２５６が供給される。

以上のように、第２のＬＵＴ部７０６のメモリセル７０７からの読み出しデータ（以下Ｐ３〜Ｐ０）は、１１１０（Ｐ３：Ｐ０）、１１０１（Ｐ３：Ｐ０）、１１００（Ｐ３：Ｐ０）、１０１１（Ｐ３：Ｐ０）、１０１０（Ｐ３：Ｐ０）、１００１（Ｐ３：Ｐ０）、１０００（Ｐ３：Ｐ０）、１１１１（Ｐ３：Ｐ０）だった場合には、４桁目（Ｐ３）が１であり、加算減算回路７１３の演算は加算として実行される。

図８および図１２に示す解凍処理部７１１を、以上のように構成して作動させることにより、図１０に示す色むら補正値の第２のＬＵＴ部７０６のメモリセル７０７に符号化データとして記録された色むら階調補正の符号化データを、画面表示における画素クロックタイミングに同期して解凍演算を行い、第１のＬＵＴ部７０２のメモリセル７０５に画素クロックタイミングで、この解凍復号化された補正データを逐次書き込み可能となるものである。

以上は、２５５のうちの２５５階調に対応した回路ブロック階層においての第２のＬＵＴ部７０６のメモリセル７０７から、第１のＬＵＴ部７０２への補正データの書き込み処理を説明したが、図８に示す２５５階層の回路ブロック構成の２５４〜０階層においても、同様の解凍処理が実行される。

以上の２５５階層目における、第２のＬＵＴ部７０６のメモリセル７０７からのデータ読み出しと、補正データ再生部７１０における解凍復号処理、第１のＬＵＴ部７０２のメモリセル７０５への補正データの書き込み処理に関しては、それぞれ０〜２５４階層においても同様の処理が行われる。

（第１のＬＵＴにおける階調補正）
次に、第１のＬＵＴ部７０２においては、上述した第１の実施形態と同様に、図３に示されるアドレスデコード部７０３に、８ｂｉｔの赤色の画像入力信号Ｄｉ−Ｒが入力される。そして、入力された画像入力信号Ｄｉ−Ｒは、アドレスデコード部７０３において、デシマル復調される。

第２のＬＵＴ部７０６のそれぞれのメモリセル７０７における、ラインアドレスＬ０の表示部における第１画素目としての、メモリアドレス０のタイミングにおいては、８ｂｉｔの赤色画像信号Ｄｉ−Ｒの入力の値が、例えば１，１，１，１，１，１，１，１（ＭＳＢ：ＬＳＢ）の８ｂｉｔだった場合、アドレスデコード部７０３のデコード値は「２５５」となり、このアドレスデコード部７０３の出力信号Ｓ２５５が能動状態となる。これに伴って、第１のＬＵＴ部７０２の２５５階層目のメモリセル７０５の出力イネーブルが能動
となる。そして、この２５５階層目のメモリセル７０５から、加算減算回路７１３の出力補正値、「１，１，１，１，１，１，１，１，１，１，（ＭＳＢ：ＬＳＢ）」がパラレルの赤色の画像出力信号Ｄｏ−Ｒとして画像信号出力端子７１６の赤色の画像信号出力部を介して後段のＤＡ変換部１０に供給される。このＤＡ変換部１０において、赤色の画像出力信号Ｄｏ−ＲがＤＡ変換された後、液晶駆動部１３の液晶駆動信号を得て、液晶表示部１６に供給される。

なお、第１のＬＵＴ部７０２の２５５個のそれぞれのメモリセル７０５の１０ｂｉｔデジタルの出力は、それぞれバイナリ値単位で並列接続され、１０ｂｉｔのデータバスを構成している。なお、一度に能動になるメモリセル７０５は、２５５個の中で、上述したアドレスデコード部７０３により選択された一つのみである。

次に、同様にして、表示アドレスが０ラインの第１画素目から１９２０画素目まで、赤信号の画像信号入力部７０１を介して入力される。８ｂｉｔの赤色画像信号Ｄｉ−Ｒの入力の値は、この第２の実施形態においては、白１００％信号が想定されて、バイナリ値で、１，１，１，１，１，１，１，１（ＭＳＢ：ＬＳＢ）の連続信号であり、第１のＬＵＴ部７０２においては常に２５５階層目のメモリセル７０５が能動となる。

すなわち、表示ラインアドレス０の画素アドレス０のタイミングにおける第１のＬＵＴ部７０２の出力階調補正データ値は「１０２３」であり、以降、画素アドレスで９．３７画素ごとに１だけ減衰するデータとして、画素アドレス１９１９においては、約「８１８」まで減少する。なお、この場合の再生データは、整数値の量子化レベル単位である。

同様に、表示ラインアドレスＬ１からＬ１０７９までの第１のＬＵＴ部７０２の出力階調補正データ値Ｄｏ−Ｒは、この例において０ラインと同様の出力値が出力される。

このように、色むらが画面左から右に向かって赤みが強くなり、画面右端において赤成分が２０％の増加する本例の色むらにおいて、第１のＬＵＴ部７０２の出力赤色画像信号Ｄｏ−Ｒの出力値の、画面左端に対して画面右端で２０％減衰のリニアに緩やかな変化を持つ赤色画像出力信号Ｄｏ−Ｒの出力値により、この第２の実施形態による表示装置の表示画面の左右の色むらが補正される。

同様に、入力レベルが「２５４」の場合においては、第１のＬＵＴ部７０２の２５４階層目のメモリセル７０５の１０ｂｉｔのデータが階調補正部７の第１のＬＵＴ部７０２の赤色の画像出力信号Ｄｏ−Ｒとして出力される。入力レベル「２５３」〜「０」においても同様に、入力レベルに該当する第１のＬＵＴ部７０２の階層２５３〜０のメモリセル７０５のそれぞれの１０ｂｉｔのデータが出力され、表示画像の色むらが補正される。

以上の例においては、赤色での色むらに関して、赤色の画像信号の階調補正特性を画素単位で補正することにより色むらの低減を行っているが、赤色、緑色、青色の画像信号の階調補正特性を、それぞれ図１に示す階調補正部７，８，９によって画素単位で行うことにより、入力画像の論理レベルに対応した全ての色の全ての階調において、表示画像の精度の高い色むら補正を、画素ごとの階調補正により実現することができる。

また、第１の実施形態および第２の実施形態においては、液晶プロジェクション装置としての階調補正および輝度むら（明るさのばらつき）、色むら補正の例について説明したが、例えばプラズマディスプレイ装置、液晶ディスプレイ装置、ＥＬディスプレイ装置などの、他のディスプレイ装置に関しても同様の効果を得ることが可能である。

（第３の実施形態）
次に、この発明の第３の実施形態による表示装置について説明する。この第３の実施形態においては、第２のＬＵＴ部７０６に対する表示補正データの書き込み以外については、第１および第２の実施形態におけると同様であるので、その説明を省略する。

（第２のＬＵＴ部への表示補正データ書き込み）
すなわち、上述した第１および第２の実施形態における第２のＬＵＴ部７０６に対する表示補正データの書き込みにおいて、第２のＬＵＴ部７０６のメモリは、ＲＯＭ（読み出し専用メモリ）またはＥＥＰＲＯＭ（電気的書き換え可能読み出し専用メモリ）や、ＥＰＲＯＭ、ワンタイム型ＲＯＭ、フラッシュメモリなどのメモリにより構成される。これらのメモリは、一般に不揮発性メモリとして分類される。

これらのメモリに対して、ＰＣの演算により、後述するデータ形式として書き込まれる構成であるが、上述のような不揮発性メモリをさらに設け、図１３に示すように、第３のメモリとしての第３のＬＵＴ部２３が設けられている。

この第３のＬＵＴ部２３としての不揮発性メモリに、第１および第２の実施形態における第２のＬＵＴ部に書き込まれる階調補正データに基づく圧縮または非圧縮のデータを記録させておく。そして、装置の電源投入時などのシステム制御マイクロプロセッサの初期設定シーケンスにおいて、第３のＬＵＴ部２３に格納されたデータを、マイクロプロセッサを介するか、またはマイクロプロセッサが制御するバスを介して、ランダムアクセスメモリ（ＲＡＭ）により構成される第２のＬＵＴ部７０６に、コピーや移動させて、第１および第２の実施形態におけると同様の補正処理を行う。これによって、第１および第２の実施形態による効果を得ることができるとともに、一般的に第２のＬＵＴ部に対して、動作速度の速いデバイスを得やすいため、回路の実現が容易となる。

（第４の実施形態）
次に、この発明の第４の実施形態について説明する。図３に示す第１の実施形態による階調補正部７の回路ブロック図に対して、図１４に、この第４の実施形態による階調補正部７の回路ブロック図を示す。なお、理解を容易にするために２５５の階層に関する表記については省略する。

図１４においては、ラッチ回路７１５と入力を同一として、並列に第２のラッチ回路７５５を０〜２５５階層分の２５６個具備する。第２のラッチ回路７５５の出力は、切換え回路７１３の第３の入力ｃに接続される。

次に、図１５に示すように、第２のＬＵＴの２５６個の階層に対応したメモリセルのアドレス構造において、第１の走査ラインＬ０の直前に対して初期値データＪ〜Ａまでの１０ｂｉｔを設ける。以降第２の走査ラインから最終走査ラインまで、初期値データは、アドレスＡで与えられる１ｂｉｔを設ける。

それぞれのアドレスをＬ０ＰＪ〜Ｌ０ＰＡの１０ｂｉｔと、Ｌ１ＰＡ、Ｌ２ＰＡと続きＬ１０２３ＰＡまで、さらにはＬ１ＳＡ、Ｌ２ＳＡと続き、Ｌ１０２３ＳＡまでのそれぞれのラインアドレスに２ｂｉｔのＡアドレスを備えるものである。

また、アドレスＬ０ＰＪ〜Ｌ０ＰＡの１０ｂｉｔにおいては、第１の走査ラインＬ０の初期値データが記憶される。第２の走査ラインＬ１の１ｂｉｔの初期値Ｌ１ＰＡには、第１の走査ラインの初期値に対する第２の走査ラインの初期値の差分値の絶対値が記憶される。

同様に、第２の走査ラインＬ１の１ｂｉｔの初期値Ｌ１ＳＡには、第１の走査ラインの初
期値に対する第２の走査ラインの初期値の差分値が増加か減衰か、すなわち、Ｌ１ＰＡの差分値の絶対値を、加算するか減算するかの符号を記憶する。

次に、第３の走査ラインＬ２の初期値Ｌ２ＰＡには、第２の走査ラインの初期値に対する第２の走査ラインの初期値の差分値の絶対値が記憶される。

同様に、第２の走査ラインＬ１の初期値Ｌ２ＳＡには、第１の走査ラインの初期値に対する第２の走査ラインの初期値の差分値が増加なのか減衰なのか、すなわち、Ｌ２ＰＡの差分値の絶対値を加算するか減算するかの符号を記憶する。以降、同様に第７６８ラインまで初期値をそれぞれＰとＳとの２ｂｉｔで記憶する。

それぞれの走査ラインの初期値の後には、第１の走査ラインＬ０におけると同様に、それぞれのラインの初期値に対する、第１の実施形態と同様の０〜１０２３画素アドレスの補正データが１画素前の階調補正データの差分値としてのデータが増加か減少かの符号と共にそれぞれの画素アドレス２ｂｉｔで記憶される。

以上のような図１４に示される階調補正部７の回路ブロック構成において、第２のＬＵＴ部７０６の０〜２５５までの階層のメモリセル７０７は、表示部の表示アドレスが第１の走査ラインから順次表示を行うのに同期して、まず、ラインアドレスＬ０のＬ０ＰＪ〜Ｌ０ＰＡの１０ｂｉｔの初期値を読み出す。この初期値は、初期値生成部７０８のそれぞれの階層の、初期値設定部７０９にクロック単位で取り込まれる。１０クロック後の画素アドレスタイミングＡにおいては、１０ｂｉｔの初期値が再生されて、パラレルデータとして、後段の補正データ再生部７１０に供給される。

同時に０〜２５５階層に対応して２５６個備えた第２のラッチ回路７５５に対してもこのデータを供給し、１走査ライン期間保持される。

次に、第１の実施形態と同様に、補正データ再生部７１０において、画素アドレスタイミングＡに続くタイミングで、０〜１０２３までの画素表示アドレスに対応して、補正データを再生し、第１のＬＵＴ部７０２に供給して、入力画像信号Ｄｉ−Ｒの階調補正特性を変えて、むら補正および階調補正を行う。

次に、第２の走査ラインにおいては、ラインアドレスＬ１の初期値アドレスとしてＢのタイミングで、第２のラッチ回路７５５のデータを、後段の演算部としての加算減算回路７１３に取り込み、初期値アドレスＡにおいて、ラッチ回路７１５に取り込まれ、１画素クロック期間保持された、１ライン前の初期値データとの演算を行う。

この場合、次に読み出された１ｂｉｔデータを、１ライン前の初期値データに加算するか減算するかであり、この加算するか減算するかは、同時に読み出された１ｂｉｔのＳデータ、この場合Ｌ１ＳＡの１か０かで決定される。かくして、第２の走査ラインの初期値が１０ｂｉｔデータで再生できるものであり、第１の走査ライン同様に後段の７１０の補正データ再生部に供給される。

同時に、上述した０〜２５５階層に対応して、２５６個備えた第２のラッチ回路７５５に対してもこのデータを供給して取り込み、１走査ライン期間保持される。

次に、第１のラインと同様に、補正データ再生部７１０において、画素アドレスタイミングＡに続くタイミングで、０〜１０２３までの画素表示アドレスに対応して、補正データを再生し、第１のＬＵＴ部７０２に供給して、入力画像信号Ｄｉ−Ｒの階調補正特性を変えて、むらと階調補正を行う。

以降のそれぞれの走査ラインにおいても同様に、それぞれのラインアドレスの初期値アドレスタイミングＢにおいて、第２のラッチ回路７５５の１ライン前の初期値データを読み出し、補正データ再生部において加算減算回路７１３の第２の入力より入力し、ラッチ回路７１５に保存される。この場合、加算減算回路７１３における第１の入力は、リセット直後で「０」値である。

次に、初期値アドレスタイミングＡで、補正データ再生部の加算減算回路７１３において、上述したラッチ回路７５５に保存された１ライン前の初期値に対して、メモリセル７０７の初期値アドレスＡのＬｎＰＡとＬｎＳＡを読み出し、ＬｎＰＡのデータを加算減算回路７１３の第２の入力に供給して、ＬｎＳＡの加算か減算かの符号「１」か「０」により演算を行い、この走査ラインの初期値を得るものである。補正データ再生部７１０において、画素アドレスタイミングＡに続くタイミングで、０〜１０２３までの画素表示アドレスに対応して、補正データを再生し、第１のＬＵＴ部７０２に供給して、入力画像信号Ｄｉ−Ｒの階調補正特性を変え、むらと階調補正を行うものである。

以上の補正方法においては、第２のＬＵＴ部７０６における初期値用のメモリ値として、第１の実施形態において、１０ｂｉｔの初期値アドレスが、２５６階層で７６８ライン分存在する。これは１５８２０８０ｂｉｔであるが、第４の実施形態においては、１０ｂｉｔの初期値アドレスが２５６階層分と、２ｂｉｔの初期値アドレスが２５６階層で７６７ライン分となり、３９５２６４ｂｉｔのメモリで済むことになる。これは約１１８０ｋｂｉｔである。

なお、この第４の実施形態においては、走査ライン数を７６８本としているが、１０８０本や１４００本などの多ラインの表示部の場合においては、より一層大きな効果を奏することができる。

（第５の実施形態）
次に、この発明の第5の実施形態について説明する。この第５の実施形態による画像表示
装置の全体構成は、図１に示すと同様であり、画像信号入力端子１，２，３は、それぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の原色画像信号が入力される。また、情報処理部としてのマイコン部２１が設けられている。また、この第５の実施形態において、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の原色画像信号は、それぞれ８ｂｉｔにて量子化される。

次に、量子化された赤（Ｒ）、緑（Ｇ）、青（Ｂ）のそれぞれ８ｂｉｔのデジタル画像信号は、それぞれ階調補正部７，８，９に供給され、後述するように、階調補正と輝度むら、色むらのいわゆる画面の均一性の補正が同時に行われる。階調補正部７，８，９からそれぞれ出力される赤（Ｒ）、緑（Ｇ）、青（Ｂ）のデジタル出力画像信号は、この第５の実施形態においては、それぞれ１０ｂｉｔで出力されるものである。

次に、階調補正部７，８，９の赤（Ｒ）、緑（Ｇ）、青（Ｂ）のそれぞれ１０ｂｉｔのデジタル出力画像信号は、ＤＡ変換部１０，１１，１２において、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のアナログ画像信号に変換される。また、液晶駆動部１３，１４，１５において、後段の液晶表示部１６，１７，１８に対して、適宜極性反転や最適レベルの駆動信号が生成されて、液晶表示部１６，１７，１８に供給し、それぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の固有の画像が表示される。

液晶表示部１６，１７，１８は、複数の走査線と複数のデータ線とを有し、走査線とデータ線との交差部分に対応して、マトリックス状に配置された画素電極およびスイッチング素子を有する液晶駆動部、データ線や走査線などにデータ線信号や走査信号などを所定タ
イミングで供給するためのデータ線駆動回路、および走査線駆動回路など（いずれも図示せず）から構成された、いわゆる透過型の多結晶シリコンなどによるＴＦＴ液晶表示ユニットである。

以下、この第５の実施形態においては、有効表示領域は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）で水平１０２４画素、垂直７６８ラインとして説明を行う。また、この第５の実施形態に用いられる３板式液晶プロジェクタは、第１の実施形態におけると同様であるので、詳細な説明は省略する。

（第２のＬＵＴ部）
この第５の実施形態による第２のＬＵＴ部７０６は、あらかじめ表示画像の階調補正データを表示画面全域の画素に対応して後述するように記憶する。この第５の実施形態による一つのメモリセル７０７のアドレス空間を図１６に示す。

図１６に示すように、有効走査ラインの７６８ラインに対応した、Ｌ０〜Ｌ７６７と呼ぶラインアドレス構成を持ち、この走査ラインＬ０〜Ｌ７６７は、それぞれＰ、Ｓと呼ぶ２ｂｉｔのデータ幅を持つ。したがって、ラインアドレスは有効表示走査ライン数の７６８ライン分のＬ０Ｐ〜Ｌ７６７ＰとＬ０Ｓ〜Ｌ７６７Ｓで構成される。

次に、それぞれの走査ラインアドレスは、Ｊ，Ｉ，Ｈ，Ｇ，Ｆ，Ｅ，Ｄ，Ｃ，Ｂ，Ａの１０個の初期データアドレスと０〜５１１の５１２個の画素補正データアドレスを備える。

また、この第５の実施形態においても、「減算」とは、演算部としての加算減算回路７１３の第１の入力値から第２の入力値を減算するものである。また、加算減算回路７１３の加算減算制御端子は、第２のＬＵＴ部７０６の２ｂｉｔの出力のうち、Ｓのデータを順次入力する。

第２のＬＵＴ部７０６のＰとＳの２ｂｉｔの出力のうち、Ｓのデータテーブルには、加算か減算かを指定するデータが格納されており、Ｐのデータテーブルには、加算または減算のための数値データが記憶されている。この第５の実施形態においては、増加または減少の場合に、絶対値として「１」、増加減少しない場合、「０」で表される。

このようにして、加算減算回路７１３の加算減算制御端子の加算か減算かの指定が、第２のＬＵＴ部７０６のそれぞれのメモリセル７０７におけるＳのデータテーブルから順次供給され、制御される。

以上のように、補正データ再生部７１０における０〜２５５階層の２５６個の加算減算回路７１３により、第１の入力と第２の入力との加算または減算の結果が、後段の０〜２５５階層の２５６個のラッチ回路７１５と、第１のＬＵＴ部７０２の０〜２５５階層に対応する２５６個のメモリセル７０５の１０ｂｉｔのデータ入力端子とに供給される。

（ラッチ部）
この第５の実施形態によるラッチ回路７１５に入力されるクロックは、上述した画素クロックタイミングの２倍の周期を持つ。図示省略したが図１の同期発生部のＰＬＬ回路２０２からの画素駆動タイミングクロック出力を一旦分周手段において２分周してから、このラッチ回路７１５のクロック入力端子に供給して駆動する。

このラッチ部７１４は、２画素クロックの期間において、データを保持するものであり、加算減算回路７１３に対して２画素クロック前の加算減算回路７１３の演算結果を提供する手段であれば良く、メモリ回路、遅延回路や遅延素子などでも良い。

（表示データの測定とデータ処理）
以上述べたような各部の機能において、その具体的な階調補正の動作について以下に説明する。

表示装置の表示特性においては、まず、階調補正部の階調補正をオフにしておく。次に、試験信号発生器から表示装置の最大入力レベルの赤信号を入力して、表示画像を例えばビデオカメラなどにより撮像して、ＰＣにキャプチャー画像として取り込み、表示領域の表示むらを測定する。次に、試験信号発生器の出力白信号レベルを減衰させて、（２５４／２５５）として同様に測定を行う。

順次試験信号発生器の出力白信号を（２５３／２５５）、（２５２／２５５），（２５１／２５５）と減衰させ、それぞれの入力レベル時の表示画面の表示むらを測定して、試験信号発生器の出力白信号レベルが（１／２５５）、（０／２５５）になるまで行う。同様に緑色、青色に関してもの（２５４／２５５）から（１／２５５）、（０／２５５）の２５５段階のレベルで測定を行う。

以上の測定により入力レベルが２５５〜０までの赤、緑、青、それぞれの色の表示むらデータが、ＰＣ内に取り込まれる。次にＰＣの演算により色むら補正データが生成される。

この第５の実施形態においては、表示画素数に対応した水平１０２４画素、垂直７６８ライン分の全画素数分の補正データ群となる。また、補正データの削減として、水平の補正データを１０２４の半分の値の５１２とする。すなわち、１画素目と２画素目とを同一の補正データとする。同様に、３画素目と４画素目、５画素目と６画素目というように、２画素単位で補正データをＰＣにおいて生成する。

上述した画素単位の階調補正の例は図６に示される。図６に示す補正特性は、入力画像信号に対するデガンマ補正特性と、表示部（この第５の実施形態においては液晶表示ユニット部）における、いわゆる電圧対透過（または反射）特性である非線形表示特性に対する補正特性が含まれるものである。そして、この第５の実施形態においては、入力画像信号の階調が８ｂｉｔ、補正階調出力が１０ｂｉｔとして生成される。

（第２のＬＵＴへの表示補正データ書き込み）
上述した補正特性に対応した補正データは、「第２のＬＵＴ部７０６」における説明において示した、図１４に示される、第２のＬＵＴ部７０６の０〜２５５階層までの２５６個のメモリセル７０７における、ＰおよびＳで示される２ｂｉｔの、合計３９３２１６の画素対応階調補正アドレスと、それぞれの走査ラインに対応したＰおよびＳで示される２ｂｉｔで合計７６８０の初期値データアドレスに対して書き込まれる。

上述した第２のＬＵＴ部７０６の０〜２５５階層までの２５６個のメモリセル７０７のメモリは、例えばＲＯＭ、またはＥＥＰＲＯＭやＥＰＲＯＭ、ワンタイム型ＲＯＭ、フラッシュメモリなどのメモリなどで構成可能なものである。これらのメモリは、不揮発性メモリとして分類される。

図１６で示されるような、第２のＬＵＴ部７０６の、それぞれのメモリセル７０７のアドレス構成において、まず、それぞれの水平走査期間の最初の有効表示画素に相当する画素アドレス０の前にＪ〜Ａの１０のアドレスが設けられ、この期間に対して階調補正初期データが生成される。

（階層）
この場合の階調補正データは、図１に示される階調補正部７への入力画像信号の階調に相当する０〜２５５までの２５６の階層から構成される。すなわち、上述した図６で示される１画素の階調補正の例のように、階調補正部７への画像入力信号の８ｂｉｔの全２５６階調のそれぞれの階調レベルがそれぞれ第２のＬＵＴ部７０６の０〜２５５の２５６個のメモリセル７０７に割り当てられて対応するものである。

（メモリのアドレス構成）
次に、上述のＰＣにより生成された１つの階層として、２５５階調目に相当する２５５階層目のメモリセル７０７を例として、メモリのアドレス構成の例を、図１６に示す。

図１６に示すように、表示画像の第１の走査線に該当するＬ０の第１のｂｉｔとしてのＬ０Ｐは、まず初期値データアドレス期間Ｊ〜Ａに対して、合計１０ｂｉｔ分のデータをそれぞれのアドレスに格納する。２５５の階層においては、この補正データの例として、図６に示される階調補正特性から最大値である１０２３として、まず、Ｌ０Ｐにおいては、１，１，１，１，１，１，１，１，１，１，がＪ〜Ａのアドレスに格納される。

図１６の例においては、アドレス０に最も近いアドレスＡ側をＬＳＢ値としてデータを配列させるものである。

次に、Ｌ０ＳのＪ〜Ａのアドレスのデータに関しては、この第５の実施形態においては、データが存在しない不問期間である。また、Ｊ〜Ａのアドレスのデータに関してＬ０ＰおよびＬ０Ｓを使用することにより５クロック期間において、同様のデータが取り扱えることはもちろんである。

次に、この第５の実施形態においては、上述した補正データの生成において説明したように、Ｌ０ＰとＬ０Ｓとの上述したＪ〜Ａまでのアドレスデータに続く有効表示画素アドレスの０〜１０２３に対して、第２のＬＵＴ部７０６の補正アドレスデータとしては、１画素おきに、すなわち、２画素共通の補正データとして格納される。

この場合のデータ構成は、Ｌ０ＰとＬ０Ｓとの２ｂｉｔで補正データが格納されるが、ここでＳは２画素前、すなわち補正データレートでは１データクロック前に対するデータ値が増加で「１」、減少で「０」である補正値の増加か減少かを示すデータを、Ｐは２画素前つまり補正データレートでは１データクロック前に対する変化値の絶対値として「１」か「０」を示す。

例えばラインアドレスＬ０の階調補正値としての初期値、つまり１画素目の値「１０２３」に対して３画素目の値が「１０２２」に減少する場合、３画素目と４画素目に対応する補正データアドレスＬ０Ｐ１は、「１」を、Ｌ０Ｓ１のアドレスは「０」を、補正データとするものである。同様にＬ０Ｐ２〜Ｌ０Ｐ５１２まで２画素単位で、水平方向１０２４画素分の補正データを２画素単位で記録する。

以上が、階層２５５の１水平期間の補正データアドレス構成例であり、１ラインに続き２ライン〜７６８ラインまで、図１６に示されるようにラインアドレスＬ１Ｐ〜Ｌ７６７ＰとＬ１Ｓ〜Ｌ７６７Ｓとして、Ｊ〜Ａまでの１０個のアドレスと０〜５１２までの補正データアドレスの合計５２３のデータをそれぞれ記録する。同様に階層２５４〜０までに対して、それぞれ補正データが記録される。

（補正データの例）
例として、測定による色むらデータから、補正データが赤色に関して、表示画像の左から右（具体的には画素アドレス０からアドレス１０２３）に向かって最終的に２０％減衰さ
せる補正特性を必要とした場合、１画素当りの変化値を量子化レベルで表現すれば、最大値を１０２４レベルとして、
（１０２３×０．２）／（１０２４）＝０．２
で、０．２量子化レベルとなる。

また、この第５の実施形態において扱う最小のレベル単位は、１量子化レベル値であり、この１量子化レベル変動するまでの水平方向の対象画素数は、１／０．２＝５で概ね５画素ごとに１だけ減衰するデータとなる。

また、この値を、上述した図１６に示す第２のＬＵＴ部７０６の補正データ単位で見れば、上述のように、１補正データ期間は２画素アドレスであるから、２．５の補正データアドレスごとに１の補正値ずつ変化する。実際には、この第５の実施形態のように、直線的にレベルが減衰するような補正データの場合、２補正データクロックと３補正データクロックと交互にデータ値が変化する。

（データの格納）
そして、例えばコンピュータ（以下ＰＣ）のプログラム動作により、Ｌ０ＰのＪ〜Ａまでのアドレスには、前述のように１０進法で１０２３に該当する「１，１，１，１，１，１，１，１，１，１，（ＭＳＢ：ＬＳＢ)」を、アドレスＪをＭＳＢ、アドレスＡをＬＳＢ
として順に格納する。

続いて、１画素目と２画素目に対応したＬ０Ｐアドレス０において０、Ｌ０Ｓアドレス０において０、３画素目と４画素目に対応したＬ０Ｐアドレス１において０、Ｌ０Ｓアドレス１において０、５画素目と６画素目に対応したＬ０Ｐアドレス２において１、Ｌ０Ｓアドレス２において０、７画素目と８画素目に対応したＬ０Ｐアドレス３において０、Ｌ０Ｓアドレス３において０、という具合にそれぞれＬ０Ｐアドレス５１２とＬ０Ｓアドレス５１２まで５画素アドレスごとに１減衰するデータ構成がＰＣより格納される。

この第５の実施形態においては、画面の上下、つまり第１ラインから第７６８ラインの画面垂直方向に色むらは無い場合であり、補正値としては、Ｌ０Ｐ〜Ｌ７６７Ｐ、とＬ０Ｓ〜Ｌ７６７Ｓまでは同様の補正データを書き込む。

以上の補正データが、第２のＬＵＴ部７０６の２５５の階層に対応したメモリセルに対しての、データ書き込みである。

同様に、２５４〜０までの階層のメモリセル７０７に対しても、同様に、説明のように、それぞれの階層固有のデータとして、書き込まれる。

（垂直方向のむら補正）
次に、例えば垂直方向に補正データが異なる場合、具体的には、例えば１ライン目が１０２３の最大レベルで最終ライン７６８ライン目が２０％まで直線的に減衰となる場合、１ライン目の初期値は、１０２４
２ライン目の初期値は、（１０２４×０．２）／７６８＝０．２６６６で、１レベル減衰に満たないため、１０２４となる。
３ライン目も同様で初期値は１０２４であり、１／０．２６６６＝３．７５からレベルが１減衰するのは、計算上３．７５画素目であり、
４ライン目になって初期値は１０２３となる。
同様に、５ライン目では１０２３であり、７．５画素目では、２減衰するので、８ライン目で１０２２となる。
以上のように比例して減衰していき、７６８ライン目の初期値は、
（１０２４×０．２）／７６８＝０．２６６６
１０２４−（１０２４×０．２）＝８１９
となる。

以上のようにむらに対する補正値データは、水平方向および垂直方向へそれぞれのラインの初期値アドレスでラインの初期値を、それぞれのラインの画素アドレスに対しては、上述のように２画素ごとに１データアドレスとして、２画素前、すなわち１データアドレス前の補正値に対する差分値を記憶データとして、それぞれの階層ごとのメモリセルに、上述した第５の実施形態に対しては、約２分の１の少ない容量で第２のＬＵＴ部７０６に記憶させるものである。

（第２のＬＵＴ部へのデータ書き込み）
書き込みは、インターフェースを介してマイコンの制御によりＰＣから書き込まれるが、あらかじめ書き込みを終えたＲＯＭやフラッシュメモリを実装しても同様の機能を得ることができる。

（補正データの読み出し）
上述したように、図１６に示す第２のＬＵＴ部７０６に書き込まれた１画素前の階調補正値の「差分値データ」は、画像の表示時において、図１で示されるタイミング信号発生部２０からの水平同期および垂直同期に同期して、クロック信号ＴＣＫ１の読み出しタイミングに従って読み出され、初期値生成部７０８に、上述したそれぞれの階層のデータとして供給される。ここで、この第５の実施形態においては、クロック信号ＴＣＫ１のタイミングは、画素表示クロック周期の２倍とする。この場合の読み出しデータのタイミングの例を図１５に示す。

図１５に示すように、画素表示クロック（クロック信号）を基本として、図１６に示された（メモリアドレスＪ〜Ａ）の初期値データアドレスを画素表示クロック単位で読み出し、この初期値データアドレスに続く補正値アドレスを、画素表示クロックタイミングの２倍の期間単位のメモリアドレスクロックとする。この場合の第２のＬＵＴ部７０６のデータの読み出しタイミングの例を図１７に示す。

図１７のデータＰとデータＳとは、クロック信号単位のデータ列として、図１７のメモリアドレスに従って逐次読み出される。

（１）まず、図示省略したが、垂直画像スタートタイミングに従って、第１走査ラインに対応したＬ０Ｐ（ラインアドレス０のデータＰ）を、水平読み出しスタートパルスから所定後の、図示されるメモリアドレスＪ、Ｉ、Ｈ、Ｇ、Ｆ、Ｅ、Ｄ、Ｃ、Ｂ、Ａの初期値データを読み出す。この第５の実施形態においては、１，１，１，１，１，１，１，１，１，１である。

（２）続いて、同メモリアドレスＬ０ＰとＬ０Ｓの０〜５１２までの補正値アドレスが、上述したクロック信号の２倍の周期で、図１５に示すようにして読み出される。読み出される補正値データは、上述したように１階層ごとにデータＰとデータＳとの２ｂｉｔで出力される。

（３）補正値アドレスＬ０Ｐ５１２とＬ０Ｓ５１２まで読み終えた後は、次の走査ラインの水平同期読み出しスタートパルスが発生するまで、読み出しを待機する。

（４）第２水平ラインの水平読み出しスタートパルスから、上述した（１）におけると同様に、第２ラインのメモリアドレスのＪ、Ｉ、Ｈ、Ｇ、Ｆ、Ｅ、Ｄ、Ｃ、Ｂ、Ａの初期値
データアドレスが読み出され、０、１，２，３，〜，５１２までの補正値アドレスが読み出される。

（５）同様に、第３水平ライン〜第７６８ラインまで読み出し、同様に、垂直同期タイミングごとに（１）〜（４）の読み出しがクロックタイミングに従って行われる。（６）以上のデータ読み出しは、２５５〜０階層まで行われる。

（初期値の再生）
以上のように、第２のＬＵＴ部７０６の階層０〜階層２５５のメモリセル７０７より読み出された補正データは、初期値生成部７０８に供給される。初期値生成部７０８の０〜２５５のそれぞれの階層ごとに具備した、初期値設定部７０９のシフトレジスタに、メモリアドレスＪ、Ｉ、Ｈ、Ｇ、Ｆ、Ｅ、Ｄ、Ｃ、Ｂ、Ａのアドレスの読み出し初期値データＰがクロックごとに逐次入力され、１０個のフリップフロップ回路（以下、Ｑ１〜Ｑ１０）に、シリアルデータとしてストアされる。

図１７のメモリアドレスＪ、Ｉ、Ｈ、Ｇ、Ｆ、Ｅ、Ｄ、Ｃ、Ｂ、ＡごとにそれぞれのフリップフロップＱ１〜Ｑ１０にストアされるデータの例を、図１７中、Ｑ１〜Ｑ１０として示す。上述したように、階層２５５のメモリセル７０７の第１ラインのアドレスＬ０Ｐの初期値データＪ、Ｉ、Ｈ、Ｇ、Ｆ、Ｅ、Ｄ、Ｃ、Ｂ、Ａのアドレス読み出しにおいて１、１、１、１、１、１、１、１、１、１、のデータとして逐次読み出され、アドレスＬ０ＰＡの読み出しタイミングにおいては、Ｑ１〜Ｑ１０のシフトレジスタの全てのデータがストアされ、次のタイミングであるメモリアドレス０をアクセスするタイミングで、切換え回路７１２を介して、加算減算回路７１３の第２の入力に入力される。

この段階において加算減算回路７１３の第１の入力は、ラッチ回路７１５の出力が接続され入力される。メモリアドレス０をアクセスするタイミングにおいては、ラッチ回路はリセット直後であり、０、０、０、０、０、０、０、０、０、０、の１０ｂｉｔのパラレルデータとして加算減算回路７１３の第１の入力に供給される。

したがって、図１７中のメモリアドレス０をアクセスするタイミングにあっては、加算減算回路７１３の出力からは、第２の入力に入力された１，１，１，１，１，１，１，１，１，１の初期値データ（デシマル値で１０２３）が出力されるものである。

以上の動作により、ラインアドレス０のメモリアドレス０のアクセスタイミング時の階層２５５における補正値データが、補正データ再生部７１０の加算減算回路７１３から出力され、第１のＬＵＴ部７０２の２５５階層のメモリセル７０５に１０ｂｉｔ入力を介してストアされる。

また、同時に補正データ再生部７１０の加算減算回路７１３から出力される画素アドレスタイミング０の時のデータは、ラッチ部７１４の階層２５５のラッチ回路７１５にメモリデータクロック信号タイミングにより取り込まれ、次のメモリデータクロックタイミング（２画素クロック期間）までストアされる。

以降、ラッチ回路７１５は、クロックごとに接続される補正データ再生部７１０の対応する階層の加算減算回路７１３の出力データを、１メモリデータクロックタイミング（２画素クロック）期間ストアする。

（差分値からの補正値の生成）
（画素アドレスタイミング０）
以降、図１７に示すように、表示部の表示タイミングとして１画素目および２画素目に対
応した第２のＬＵＴ部７０６における、メモリセル７０７のＬ０Ｐ０およびＬ０Ｓ０で示される、ライン０のメモリアドレスタイミング０においては、データＰが「０」を出力し、またデータＳも、「０」を出力する。データＳは、上述したように、補正データ再生部７１０の階層２５５の加算減算回路７１３に対して、加算か減算の指定を行う。なお、この第５の実施形態においては、１が加算、０が減算として機能するものである。

データＰは、１画素前との補正値の差分データの絶対値が入力されており、このタイミングにおいては、読み出された補正値データＰは０であり、階層２５５の加算減算回路７１３の出力は、１、１、１、１、１、１、１、１、１、１、（ＭＳＢ：ＬＳＢ）の初期値データのままのデシマル値１０２３として、ライン０のメモリアドレスタイミング０の時の階層２５５における補正値データが、補正データ再生部７１０の加算減算回路７１３より出力され、第１のＬＵＴ部７０２の２５５階層目のメモリセル７０５に１０ｂｉｔのデータとしてストアされる。

（アドレスタイミング１）
以下同様に，ラインアドレスＬ０の３画素目および４画素目に対応したメモリアドレスタイミング１、すなわちメモリセル７０７のＬ０Ｐ１およびＬ０Ｓ１で示されるそれぞれのデータＰが「０」となり、データＳが「０」となる。

従って、補正データ再生部７１０における階層２５５目の加算減算回路７１３の出力は変化することなく、デシマル値１０２３が第１のＬＵＴ部７０１の０〜２５５までの階層の２５５階層目のメモリセル７０５の１０ｂｉｔ入力に順次ストアされる。

（アドレスタイミング２）
上述と同様に、ラインアドレスＬ０のメモリアドレスタイミング２においては、データＰとして「１」が出力され、データＳとして、「０」が出力される。これは、ラインアドレスＬ０の画素対応アドレスタイミングの４と５に該当する。

従って、このタイミングにおいては、補正データ再生部７１０における階層２５５の加算減算回路７１３においては、第１の入力データから第２の入力データを減算することになる。そして、第１の入力には、２画素クロック前のタイミング、すなわち１メモリアドレスタイミング前補正値「１０２３」の値が、また、第２の入力には、データＰの値「１」が入力される。補正データ再生部７１０における階層２５５の加算減算回路７１３の出力は、１０２３−１＝１０２２で１０２２となり、この値が第１のＬＵＴ部７０１の２５５階層のメモリセル７０５にストアされる。

（アドレスタイミング３〜４）
次に、ラインアドレスＬ０のメモリアドレスタイミング３と４までは、加算減算回路７１３における加算減算は無く、補正データ再生部７１０における２５５階層目の加算減算回路７１３の出力は１０２２のままとなり、この値を第１のＬＵＴ部７０２の２５５階層目のメモリセル７０５に逐次書き込まれる。

（アドレスタイミング〜５１１）
以降、この第５の実施形態においては、ラインアドレスＬ０のメモリアドレス５１１まで、すなわち画素アドレスタイミングとして１０２３まで、メモリアドレスタイミングとして、２データタイミングと３データタイミングとに１回ずつ交互に、データＰが「１」、データＳが「０」となり、このデータ値において、補正データ再生部７１０の２５５階層目の加算減算回路７１３においては、メモリアドレスの一つ前のデータ出力値に対して１の減算を行い、この値を第１のＬＵＴ部７０２の２５５階層目のメモリセル７０５に逐次ストアしていくものである。同様に、ラインアドレスＬ１〜Ｌ７６７まで同様の補正デー
タの再生を行う。

（０〜２５５階層のデータ再生）
以上のように、第２のＬＵＴ部７０２の０〜２５５階層に対応して２５６個のメモリセル７０７に書き込まれた、ラインアドレスＬ１〜Ｌ７６７までのそれぞれの走査ラインの補正値の初期値データと、それぞれのメモリアドレスデータとの間の階調補正差分値を、補正データ再生部７１０の０〜２５５までの階層に対応した、２５６個の加算減算回路７１３において、の如くそれぞれのメモリセル７０７の読み出しデータ単位に相当する２画素クロックタイミングごとにむら補正値として再生して、それぞれ第１のＬＵＴ部７０２の０〜２５５階層に対応した２５６個のメモリセル７０５に、それぞれのメモリセル７０７の読み出しデータ単位に相当する２画素クロックタイミングごとに、逐次書き込みを行っていく。

この場合、上述したメモリセル７０７からの読み出しのメモリアドレス０は、表示画素アドレスの０と１に対応して、順次１データアドレスにおいて、２画素の表示アドレスに対応したタイミングである。

（第１のＬＵＴ部における階調補正）
一方、第１のＬＵＴ部７０２においては、図３に示されたアドレスデコード部７０３に、８ｂｉｔの赤色画像信号Ｄｉ−Ｒが入力され、この入力された赤色画像信号Ｄｉ−Ｒは、アドレスデコード部７０３において、デコードされる。

（アドレス０での補正）
第２のＬＵＴ部７０６のメモリセル７０７におけるラインアドレスＬ０の、表示部における表示画素アドレス０と１とに対応したメモリアドレス０のタイミングにおいては、第１のＬＵＴ部７０２への８ｂｉｔの赤色入力画像信号Ｄｉ−Ｒの入力値が、例えば１，１，１，１，１，１，１，１（ＭＳＢ：ＬＳＢ）の８ｂｉｔだった場合、アドレスデコード部７０３のデコード値は２５５となる。また、この場合、アドレスデコード部７０３の出力信号Ｓ２５５のポートが能動状態となり、第１のＬＵＴ部７０２の２５５階層目の、メモリセル７０５の出力イネーブルが能動となる。この２５５階層目のメモリセル７０５からは、上述の説明のように記憶された値、１，１，１，１，１，１，１，１，１，１，（ＭＳＢ：ＬＳＢ）が、画像信号出力端子７１６を介して、図１で示される後段のＤＡ変換部１０に供給される。

なお、第１のＬＵＴ部７０２の２５５個のそれぞれのメモリセル７０５の１０ｂｉｔデジタルの出力は、それぞれバイナリ値単位で並列接続されデータバスを構成する。ところが、一度に能動になるメモリセル７０５は、２５５個の中でアドレスデコード部７０３により選択された一つのみである。

上述した表示部におけるラインアドレスＬ０の表示画素アドレス０と１のタイミングに続いて、ラインアドレスＬ０の表示画素アドレス２〜１０２３までの表示画素アドレスタイミングまで連続して、画像信号入力部７０１を介して、赤色信号が画素クロック単位で入力される。

この第５の実施形態においては、８ｂｉｔの赤色画像入力信号Ｄｉ−Ｒの値は、白１００％信号を想定して、バイナリ値で、１，１，１，１，１，１，１，１（ＭＳＢ：ＬＳＢ）の連続信号であり、第１のＬＵＴ部７０２は、この値が入力されている間、常時２５５階層目のメモリセル７０５が能動となる。

第１のＬＵＴ部７０２の２５５階層目のメモリセル７０５のテーブル値は、上述したよう
に２画素単位で書き換えられており、ラインアドレスＬ０の、画素アドレス０と１のタイミングにおいて、この第１のＬＵＴ部７０２の出力信号は、第１のＬＵＴ部７０２の入力信号レベルに対応して、メモリセル７０５のテーブル値である「１０２３」の値を出力する。

以降、このメモリセル７０５のテーブル値は１０画素アドレスに２ずつ、すなわち２メモリアドレスと３メモリアドレス交互に１つずつ減少して、画素アドレス１０２２と１０２３、すなわちメモリアドレス５１２においては、約「８１９」の値まで減少する。

したがって、このメモリセル７０５の出力、つまり入力された「１０２３」のデシマル値は、「１０２３」から「８１９」まで、２画素クロック期間単位で減少する。この値は、第１のＬＵＴ部７０２の赤色の出力画像信号Ｄｏ−Ｒとして、画像信号出力端子７１６を介して、後段のＤＡ変換部１０に供給される。

同様に、ラインアドレスＬ１からＬ７６７までの、第１のＬＵＴ部７０２の赤色の出力画像信号Ｄｏ−Ｒは、この第５の実施形態においては、ラインアドレスＬ０と同様の出力値を、出力する。結果として左右の色バランスは取れる。

このようにして、表示部における、上述した色むらが画面左から右に向かって、赤みが強くなり、画面右端において赤成分が２０％増加する、この第５の実施形態による色むらの場合において、第１のＬＵＴ部７０２の出力赤色画像信号Ｄｏ−Ｒの出力値の、画面左端に対して画面右端で２０％減衰のリニアで緩やかな変化を持つ赤色画像信号の出力値により、表示装置の表示画面の左右の色むらが補正される。

（入力レベル２５４以下の階調での補正）
同様に、入力レベル「２５４」の場合においては、第１のＬＵＴ部７０２の２５４階層目に対応したメモリセル７０５の、１０ｂｉｔのデータが、階調補正部７の第１のＬＵＴ部７０２の赤色出力画像信号Ｄｏ−Ｒとして出力される。入力レベル「２５３」〜「０」においても同様に、第１のＬＵＴ部７０２の階層「２５３」〜「０」の中の、入力レベルに該当する階層のメモリセル７０５の１０ｂｉｔのテーブル値が出力され、表示画像の色むらが補正される。

（赤色、緑色、青色における補正）
以上の例においては、赤色での色むらに関して、赤色の画像信号の階調補正特性を画素単位で補正することにより、色むらの低減を行っているが、赤色、緑色、青色の画像信号の階調補正特性を、それぞれ図１で示される階調補正部７、８、９により、画素単位または複数画素単位で行うことにより、論理レベルに対応した全ての色の全ての階調において表示画像の精度の高い色むら補正が実現できる。

以上のように、この第５の実施形態においては、水平方向のむら補正データを、２画素単位で第２のＬＵＴ部７０６におけるメモリセル７０７の隣り合う２画素前の補正値との差分値データとしてあらかじめ記憶させておき、補正データ再生部７１０において、表示画素アドレスに同期して補正値データを再生して２画素単位でのむら補正値を第１のＬＵＴ部７０２に供給し、この第１のＬＵＴ部７０２の対象階層のテーブル値を２画素表示期間単位で書き換えて、入力画像信号に対応したテーブル値を出力画像信号として出力して画像表示を行う。これにより、上述した第１の実施形態に比して、第２のＬＵＴ部７０６で必要とするメモリ容量値をほぼ半分に削減することができ、さらなる低コスト、小型化が実現できる。

（３画素以上のデータ単位）
さらには、上述の水平方向のむら補正データを、あらかじめ、２画素期間単位で１つの代表データとして第２のＬＵＴ部７０６に記憶させ、表示時に２画素表示期間単位で補正データとして再生させているが、３画素期間以上の複数画素単位で、１つの代表データとして、第２のＬＵＴ部７０６に記憶させ、表示の際に、第２のＬＵＴ部７０６に記憶させた複数画素単位での、むら補正データを再生させて、むら補正を行う。これにより、第２のＬＵＴ部７０６に必要とする、メモリ容量の更なる削減が可能となるものである。

（第６の実施形態）
（複数ライン単位でのむら補正）
第５の実施形態においては、表示画像の水平方向のむら補正を、複数画素単位で第２のＬＵＴ部７０６に記憶させ、画像表示の際に、この複数画素単位で共通の補正用データを複数画素単位ごとに、補正データ再生部７１０において再生し、第２のＬＵＴ部７０６に供給して入力画像信号のむらを補正した。これに対し、複数ライン単位で共通の補正値を記憶させて、画像表示の際に、この複数ライン単位の補正用データを複数ラインにおいて同様に再生して第２のＬＵＴ部７０６に供給し、入力画像信号のむらを補正する実施形態について以下に詳しく述べる。

（補正データの記録）
上述した第１の実施形態における説明のように、垂直方向に対して、表示画面の表示特性が白色入力時において、垂直方向の上部において白色バランスがとれている。この画面の下部になるにしたがって画面位置に比例して赤色が強調され、画面下端において赤色が２０％強調されている場合、その色むら補正特性は、赤色が走査ラインの１ライン目から最終ラインである７６８ライン目まで直線的に２０％減衰する補正特性を必要するとした場合において、赤色信号のレベルとして、１ライン目のＬ０ＰＪ〜Ｌ０ＰＡで表される初期値データはデシマル値で「１０２３」、２〜３ライン目の初期値データは同じく「１０２３」、４ライン目になって初期値データは「１０２２」となる。そして、８ライン目で「１０２１」以上のように比例して減衰して、７６８ライン目で初期値データは「８１９」である。

このような補正データをあらかじめ第２のＬＵＴ部７０６に記憶する場合において、この第６の実施形態においては、図１６に示されるような第２のＬＵＴ部７０６の１つの階層、例えば２５５階層目におけるメモリアドレスを構成する。

図１８に示す第２のＬＵＴ部７０６のメモリアドレスおいて、表示アドレスに対応した１ライン目と２ライン目の共通の初期値データを、Ｌ０ＰＪ〜Ｌ０ＰＡのアドレスに１０ｂｉｔで記憶させる。この場合の初期値データは、この第６の実施形態においては、デシマル値で「１０２３」、バイナリ値で「１，１，１，１，１，１，１，１，１，１」である。

次に、１ライン目および２ライン目を共通に、１画素目から１０２４画素目まで、それぞれの画素に対応した前述の差分値としての補正データが、Ｌ０Ｐ０〜Ｌ０Ｐ１０２３およびＬ０Ｓ０〜Ｌ０Ｓ１０２３のアドレスに記憶される。

次に、３ライン目および４ライン目の共通の初期値データを、上述と同様に「１０２３」としてＬ１ＰＪ〜Ｌ１ＰＡのアドレスに、１０ｂｉｔで記憶させる。

次に、３ライン目および４ライン目を共通に、１画素目から１０２４画素目まで、それぞれの画素に対応した前述の差分値としての補正データが、Ｌ１Ｐ０〜Ｌ１Ｐ１０２３およびＬ１Ｓ０〜Ｌ１Ｓ１０２３のアドレスに記憶される。

次に、５ライン目および６ライン目の共通の初期値データを、上述と同様に「１０２２」としてＬ２ＰＪ〜Ｌ２ＰＡのアドレスに、１０ｂｉｔで記憶させる。

次に、５ライン目と６ライン目を共通に、１画素目から１０２４画素目までそれぞれの画素に対応した前述の差分値としての補正データがＬ２Ｐ０〜Ｌ２Ｐ１０２３とＬ２Ｓ０〜Ｌ２Ｓ１０２３のアドレスに記憶される。

以降同様にして、２ライン単位で初期値データと、１画素目から１０２４画素目までそれぞれの画素に対応した前述の差分値としての補正データとが記憶される。なお、初期値データは、この第６の実施形態において最終ラインで約２０％減衰した約「８１９」となる。また、階層０〜２５４においても同様に、第２のＬＵＴ部７０６にメモリアドレスが構成されて、データが記憶される。

以上説明したように、図１８に示すメモリアドレスにおいて、実線で示された領域が、データを記憶させる領域であり、破線の領域は、この第６の実施形態において記憶不要となった領域であり、上述した第１の実施形態に対して、第２のＬＵＴ部７０６で必要とするメモリ容量値が、ほぼ半分に削減でき、さらなる低コスト化および小型化を実現することができる。

（表示の場合）
次に、画像信号を表示する場合、図示省略したが、上述した第２のＬＵＴ部７０６に記憶された補正データは、画像の表示の１ライン目においては、第２のＬＵＴ部７０６の対応するメモリセル７０７の、Ｌ０ＰＪ〜Ｌ０ＰＡのアドレスに記憶された初期値データを読み出し、以降１〜１０２４画素目までＬ０Ｐ０〜Ｌ０Ｐ１０２３とＬ０Ｓ０〜Ｌ０Ｓ１０２３のアドレスに記憶されたデータを、上述した第１の実施形態に示したように、補正データ再生部７１０において、順次補正データとして再生し、第１のＬＵＴ部７０２に供給して、第１のＬＵＴ部７０２のテーブル値が書き換えられる。

赤色の入力画像信号Ｄｉ−Ｒが、第１のＬＵＴ部７０２において、上述の入力した補正テーブル値により変換され、むら補正された赤色の出力画像信号Ｄｏ−Ｒとして、画像信号出力端子７１６を介して、後段の図１で示されるＤＡコンバータ部に出力され、画像が表示される。

次に、画像の表示の２ライン目においては、１ライン目と同様に、第２のＬＵＴ部７０６の対応するメモリセル７０７のＬ０ＰＪ〜Ｌ０ＰＡのアドレスに記憶された初期値データとＬ０Ｐ０〜Ｌ０Ｐ１０２３とＬ０Ｓ０〜Ｌ０Ｓ１０２３のアドレスに記憶されたデータとを１ライン目と同様に再生して、第１のＬＵＴ部７０２のテーブル値を書き換え、赤色の入力画像信号Ｄｉ−Ｒは、第１のＬＵＴ部７０２において、入力した補正テーブル値により変換して、むら補正された赤色の出力画像信号Ｄｏ−Ｒとして画像信号出力端子７１６を介して、後段の図１で示されるＤＡコンバータ部に出力して、画像表示される。

次に、３ライン目および４ライン目においても、１ライン目および２ライン目と同様に、３ライン目と４ライン目とのタイミングにおいて、それぞれ第２のＬＵＴ部７０６の対応するメモリセル７０７のＬ１ＰＪ〜Ｌ１ＰＡの初期値データを読み出す。以降、補正データ再生部７１０において、順次Ｌ１Ｐ０〜Ｌ１Ｐ１０２３とＬ１Ｓ０〜Ｌ１Ｓ１０２３のアドレスに記憶された補正データを、順次再生し、第１のＬＵＴ部７０２に供給する。赤色の入力画像信号Ｄｉ−Ｒは、第１のＬＵＴ部７０２において入力した補正テーブル値により変換して、むら補正された赤色の出力画像信号Ｄｏ−Ｒとして、画像信号出力端子７１６を介して、後段の図１で示されるＤＡコンバータ部に出力され、画像表示される。

さらに、５ライン目および６ライン目において、第２のＬＵＴ部７０６の対応するメモリセル７０７のＬ２ＰＪ〜Ｌ２ＰＡの１０ｂｉｔの初期値データを読み出し、Ｌ２Ｐ０〜Ｌ２Ｐ１０２３とＬ２Ｓ０〜Ｌ２Ｓ１０２３のアドレスに記憶された補正データを順次再生して、第１のＬＵＴ部７０２に供給し、赤色の入力画像信号Ｄｉ−Ｒを、第１のＬＵＴ部７０２において、入力した補正テーブル値により変換し、むら補正された赤色の出力画像信号Ｄｏ−Ｒとして、画像信号出力端子７１６を介して、後段の図１で示されるＤＡコンバータ部に出力されて、画像表示される。

この場合のＬ２ＰＪ〜Ｌ２ＰＡの初期値は、デシマル値として「１０２２」であり、第１のＬＵＴ部７０２の入力画像信号Ｄｉ−Ｒの値「２５５」に対して、「１０２２」の値が、同じ２つの走査ラインの第１画素目において７１６の画像信号出力部を介して出力される。

以降最終ラインまで２走査ライン単位で初期値データが減衰し、最終ラインの初期値データは、第２のＬＵＴ部７０６への記録で説明のごとく、デシマル値でほぼ「８１９」の値が得られる。

このように、第２のＬＵＴ部７０６より読み出された２ライン共通の、Ｐで示す初期値データおよび後続のＰおよびＳで示した画素補正データは、それぞれの走査ラインごとに読み出される。そして、補正データ再生部７１０において、補正値のデータ再生が行われて、順次第１のＬＵＴ部７０２に対して供給される。これにより、このテーブル値が書き換えられる。この第１のＬＵＴ部７０２のテーブル値により、第１のＬＵＴ部７０２への入力画像信号Ｄｉ−Ｒの値に対応して、むら補正された出力画像信号Ｄｏ−Ｒが、画像信号出力端子７１６を介して、後段の図１に示すＤＡコンバータ部に出力され、垂直方向に色むら補正された画像が表示される。

（０〜２５４階層目の補正）
以上の動作により、入力画像信号の２５５階層目に関しての、垂直方向のむら補正が可能となる。さらに、第１の実施形態におけると同様に、第２のＬＵＴ部７０６の２５４階層〜０階層に対応したそれぞれのメモリセル７０７のメモリアドレスに対して、同様に補正データを、ディスプレイの画素表示アドレスに同期して、２ライン単位で初期値と画素補正データとが再生され、第１のＬＵＴ部７０２の２５４階層〜０階層のそれぞれのメモリセル７０５のテーブル値が、それぞれ書き換えられる。これにより、赤色入力画像信号Ｄｉ−Ｒの０から２５５までの全ての階調に対して、第１のＬＵＴ部７０２において１０ｂｉｔの階調補正が実行される。補正された出力画像信号Ｄｏ−Ｒが画像信号出力端子７１６を介して、後段の図１で示されるＤＡコンバータ部に出力され、垂直方向に色むら補正された画像を、入力の０から２５５までの全ての階調において表示できるものである。

以上の処理によるむら補正は、赤信号に対する赤信号系処理回路における例を説明したものであるが、青色、緑色についても同様の処理を行うことにより全色における色むらや輝度むらに関して、それぞれの表示画素固有の連続的な階調を維持補正しながら補正可能となる。この第６の実施形態においては、２ラインごとに補正値を記憶すればよく、上述した第１の実施形態による垂直方向のむら補正の例に対してデータ量を半分とすることが可能となる。

この実施形態においては、２ラインごとに補正データを第２のＬＵＴ部７０６に記憶させてメモリ容量の軽減を図ったが、２ラインを超えた複数ラインごとに補正データを第２のＬＵＴ部７０６に記憶させ、ディスプレイの表示時に補正データをこの複数ラインごとに連続して再生し、第１のＬＵＴ部７０２に供給することによって、第２のＬＵＴ部７０６のメモリ容量をさらに軽減することができる。

（第７の実施形態）
（複数ラインと複数画素単位の補正）
次に、この発明の第７の実施形態について説明する。以上の２つの実施形態においては、２画素単位と２ライン単位で補正データを共用して第２のＬＵＴ部７０６に記憶させることにより、第１の実施形態に対して、この第２のＬＵＴのメモリの記憶容量は４分の１で実用的な輝度およびむら補正が入力の全ての階調に対して階調補正も含めて可能となる。この場合の１階層のメモリセルのデータ構成の例について図１９に示す。

また、垂直方向には破線で示される１走査ライン交互にメモリエリアが不要となり、水平方向には２画素に対して、１データ分メモリが不要となるものである。

さらにはｎ画素単位とｍライン単位においての処理の場合は、ほぼｎとｍの積の逆数倍のデータ量により補正が可能となる。すなわち、ｎが３でｍが３の場合、総合的に第１の実施形態に対して９分の１のメモリ量で補正が可能となる。

（第８の実施形態）
次に、この発明の第８の実施形態について説明する。上述した実施形態においては、複数ラインごとに補正データを第２のＬＵＴ部７０６に記憶させ、この補正データは、複数ラインの水平方向の初期値と、この初期値に続く水平方向のそれぞれの画素のむら補正値に対する画素間または複数画素間の補正値の差分データとして構成している。これに対し、上述した第２の実施形態に示すような、走査ラインの複数単位について水平方向のむら補正データをラインの初期値と、この値に続く水平方向のむら補正データを、水平方向のあらかじめ決められた値だけ変化する画素数または複数画素数単位の時間で示される値を符号化した例えばランレングス符号化データで構成することにより、更なる第２のＬＵＴ部７０２のさらなるメモリ軽減が可能となる。

（第９の実施形態）
以上説明した実施形態においては、第２のＬＵＴ部７０６のメモリセルの記憶アドレスとして、画像に対応した水平方向および垂直方向に共有する。これによって、第２のＬＵＴ部７０６の記憶容量を軽減している。上述の第１の実施形態による第２のＬＵＴ部７０６の０〜２５５のメモリセル７０７に対して、この第９の実施形態においては、複数階層単位でメモリセルを共有して備える。

次に、この第９の実施形態による構成と、その動作について説明する。図２０に、この第９の実施形態における第２のＬＵＴ部７０６、初期値生成部７０８および、補正データ再生部７１０の一部分の回路ブロック構成を示す。

図２０に示すように、第２のＬＵＴ部７０６、初期値生成部７０８および、補正データ再生部７１０の一部を除いて、上述した第１の実施形態による回路ブロック（図３参照）と同様であるので、その説明は省略する。

すなわち、この第９の実施形態によりデジタル変換された赤信号の画像信号入力部７０１、第１のＬＵＴ部７０２、アドレスデコード部７０３、第１のメモリテーブル部７０４および第１のメモリテーブル部７０４を構成する０〜２５５までの２５６個備えられるメモリセル７０５は、図示省略する。あらかじめ表示画像の色むらと階調の補正値データを記憶する第２のＬＵＴ部７０６、第２のＬＵＴ部７０６の半分を構成する０〜１２７までの１２８個のメモリセル７０７、第２のＬＵＴ部７０６の半分を構成する０〜１２７までの１２８個のメモリセル７１７を具備する。

初期値生成部７０８は、２５６個の初期値設定部７０９を備える。また、初期値生成部７０８は、補正データ再生部７１０、０〜２５５までの２５６個の切換え回路７１２と、０〜２５５までの２５６個の加算減算回路７１３と、０〜２５５までの２５６個のラッチ回路７１５を備えるラッチ部７１４と、赤信号の画像信号出力端子７１６とを有して構成されている。

以上のような回路ブロックにおいて、第２のＬＵＴ部７０６は、第１の実施形態によるメモリセル７０７を２５６個の半分の数の１２８個具備する。１つのメモリセル７０７は、図５に示されるアドレスを構成する。また、第２のＬＵＴ部７０６は、さらに、メモリセル７１７を１２８個備える。

１つのメモリセル７１７のアドレス構成を、図２１に示す。図２１に示すように、１つのメモリセル７１７は、ラインアドレスをＬ０〜Ｌ７６７まで備え、第１の実施形態において、図５に記載のアドレス構成と同様に、初期値データアドレスＪ〜Ａまで１０ｂｉｔを備える。

しかし、この第９の実施形態によるメモリセル７１７のアドレス構成においては、水平画素アドレス０〜１０２３が設けられない。第２のＬＵＴ部７０６は、１２８個のメモリセル７０７と１２８個のメモリセル７１７を、それぞれ交互に、０〜２５５までの階層に対応させて構成される。以下にその構成について説明する。

まず、階調０においては、階層０のメモリセル７０７のデータは、初期値生成部７０８の階層０の初期値設定部７０９に供給され、同時に、補正データ再生部７１０の階層０の切換え回路７１２の第２の入力に供給され、同時に、補正データ再生部７１０の階層１の切換え回路７１２の第２の入力に供給される。

階調１においては、階層０のメモリセル７１７のデータが、初期値生成部７０８の階層１の初期値設定部７０９に供給される。

続いて、階調２においては、階層１のメモリセル７０７のデータが、初期値生成部７０８の階層２の初期値設定部７０９に供給され、同時に、補正データ再生部７１０の階層２の切換え回路７１２の第２の入力に供給され、同時に、補正データ再生部７１０の階層３の切換え回路７１２の第２の入力に供給される。

階調３においては、階層１のメモリセル７１７のデータが、初期値生成部７０８の階層３の初期値設定部７０９に供給される。

さらに、階調４においては、階層２のメモリセル７０７のデータは、初期値生成部７０８の階層４の初期値設定部７０９に供給され、同時に、補正データ再生部７１０の階層４の切換え回路７１２の第２の入力に供給され、同時に、補正データ再生部７１０の階層５の切換え回路７１２の第２の入力に供給される。

階調５においては、階層２のメモリセル７１７のデータが、初期値生成部７０８の階層５の初期値設定部７０９に供給される。

以降、同様にそれぞれの階調において、それぞれの階層のメモリセル７０７とそれぞれの階層のメモリセル７１７のデータは、交互に初期値生成部７０８のそれぞれ対応する所定の階層に供給され、階調２５４においては、階層１２７のメモリセル７０７のデータが、初期値生成部７０８の階層２５４の初期値設定部７０９に供給される。

同時に、補正データ再生部７１０の階層２５４の切換え回路７１２の第２の入力に供給される。同時に、補正データ再生部７１０の階層２５５の切換え回路７１２の第２の入力に供給される。階調２５５に到っては、階層１２７のメモリセル７１７のデータを、初期値生成部７０８の階層２５５の初期値設定部７０９に供給される。

次に、図２０に示す説明のような接続構成において、表示部の表示アドレスとして、走査ラインＬ０からＬ７６７まで順次表示される表示タイミングの、まず走査ラインＬ０の表示前のブランキング期間において、図５に示されたメモリセル７０７の初期値アドレスＬ０ＰＪから、Ｌ０ＰＡまで、ＪからＡまでの１０のアドレスが、表示画素クロックレートで図２０の初期値生成部７０８にそれぞれ接続したそれぞれの階層の初期値設定部７０９に取り込まれる。表示アドレスＡにおいて、上述した第１の実施形態におけると同様に、パラレルデータとして後段の補正データ再生部７１０のそれぞれの階層の切換え回路７１２の第１の入力に供給される。

同時に、図２１に示されたメモリセル７１７の初期値アドレスＬ０ＰＪからＬ０ＰＡまで、ＪからＡまでの１０のアドレスが、表示画素クロックレートで初期値生成部７０８の図２０に示されたそれぞれの階層の初期値設定部７０９に取り込まれる。表示アドレスＡにおいては、第１の実施形態におけると同様に、パラレルデータとして後段の補正データ再生部７１０のそれぞれの階層の切換え回路７１２の第１の入力に供給される。

以上のメモリセル７０７およびメモリセル７１７を合わせた合計２５５の階調に対応した２５５の階層の、全ての切換え回路７１２は、表示アドレスＡにおいて第１の入力を選択して、後段のそれぞれの階層に対応した加算減算回路７１３の第２の入力に、それぞれ供給される。

したがって、この表示アドレスＡのタイミングにおいて、０〜２５５までの加算減算回路７１３の第２の入力にそれぞれ固有の初期値が供給されることになる。

この表示アドレスＡのタイミングにおいて、０〜２５５までの階層の加算減算回路７１３の出力は、０〜２５５までの階層の演算部としての加算減算回路７１３の第１の入力に接続される図２０に図示されない図３の０〜２５５の階層のラッチ回路７１５がリセット直後であり、「０」となり、初期値をそれぞれ出力して、図２０に図示される図３におけると同様の０〜２５５階層のラッチ回路７１５のそれぞれのデータ入力と、図２０に図示される図３におけると同様の第１のＬＵＴ部７０２の０〜２５５までの階層のメモリセル７０５とに対してそれぞれ供給される。

このタイミングにおいて生成され、第１のＬＵＴ部７０２の０〜２５５の階層のメモリセル７０５に供給されたデータ値は、例えば第１の実施形態における図６で示すような、０〜２５５までの２５６の入力階調に対応した、０〜１０２３のデータ範囲で示される１０ｂｉｔ精度の滑らかな階調補正特性を持つものである。

次に、初期値アドレスＡの次のタイミングにおける、表示アドレス０において、補正データ再生部７１０のそれぞれの階層の切換え回路７１２が全て切り換り、第２の入力が選択される。

次に、第２のＬＵＴ部７０６の０〜１２７までの階層のそれぞれのメモリセル７０７における、図５で示されるラインアドレス０のデータアドレス０のＬ０Ｐ０とＬ０Ｓ０の２ｂｉｔを読み出す。

この表示アドレス０において、第１の実施形態におけると同様に、Ｌ０Ｐ０は、補正デー
タの変化の絶対値である。Ｌ０Ｓ０は加算減算の加算か減算かを指定するデータであり、Ｌ０Ｐ０は０〜２５５までの階層の切換え回路７１２の第２の入力を介し、それぞれ０〜２５５の階層の加算減算回路７１３の第２の入力に供給される。

ここで図２０に示す回路ブロック図の接続のように、０〜１２７までの階層の１２８個のメモリセル７０７が、０〜２５５までの階層に対応した２５６個の加算減算回路７１３の１つおきの階層として、この第９の実施形態においては、０階層，２階層，４階層と続く偶数側階層に、上述のように、選択、接続してデータが供給される。さらに、図２０に示す回路ブロック図の接続のように、上述した０〜１２７の階層に対応した１２８個のメモリセル７０７のデータは、同時に０〜２５５までの階層に対応した２５６個の加算減算回路７１３の残りの１階層，３階層，５階層と続く奇数側階層にも、同様のデータが供給される。

すなわち、階層０と階層１、階層２と階層３、階層４と階層５、と続き、階層２５４と階層２５５に対応した加算減算回路７１３の第２の入力には、それぞれのペアで同一データ値が供給される。

図２２は、階層２５５および階層２５４におけるそれぞれの加算減算回路７１３の入力と出力の値の例および、その動作を説明するタイミング図である。図２２においては、画素表示タイミングに一致したクロック信号と、メモリセル７０７のラインＬ１に対応したＪ〜Ａと０〜２０と続くタイミングのメモリアドレスが示される。

さらに、それぞれ階層２５５と階層２５４とにおけるデータＰおよびデータＳの読み出しの値と、初期値制裁回路の出力値（デシマル値）、加算減算回路の第１の入力と、第２の入力と、出力におけるデータ値（デシマル値）を、Ｊ〜Ａと０〜２０のメモリアドレスに対応してクロック単位で表示するものである。メモリセル７０７のそれぞれのラインのメモリアドレスは１０２３まで続く。なお、この部分の図２１の図示は省略する。

図２２においては、メモリセル７１７の階層１２７のメモリアドレスＬ０ＰのＪ〜Ａまでを、クロックごとに順次読み出すと同時に、メモリセル７０７の階層１２７のメモリアドレスＬ０ＰもＪ〜Ａまでを同じタイミングで読み出す。

この読み出されたそれぞれ１０クロック期間のシリアルデータは、図２２には図示省略するが、階層２５５の初期値設定部７０９と階層２５４の初期値設定部７０９において、第１の実施形態におけると同様に、それぞれ初期値として並列データが出力される。

また、図２２に示されるタイミングＡにおける階層２５５の初期値設定部７０９は、ここでは「１０２３」を、階層２５４の初期値設定部７０９は、ここでは「１０２２」を、それぞれ階層２５５と階層２５４の切換回路７１２の第２の入力に供給され選択され、それぞれ階層２５５と階層２５４の加算減算回路７１３の第２の入力に供給される、タイミングＡにおいては加算減算回路７１３の第１の入力は、説明のように「０」値であり、第２の入力値が、それぞれ図示省略した階層２５５と階層２５４のラッチ回路に入力され、次のクロックタイミングまで保持される。

次に、図２２に示すように、メモリセル７０７のアドレスＬ０Ｐ０およびＬ０Ｓ０の読み出しタイミング０においては、あらかじめ決められたタイミングで、それぞれ階層２５５および階層２５４の切換え回路７１３が、切換えとともに、階層１２７のメモリセル７０７のＰデータが、階層２５５および階層２５４の加算減算回路７１３の第２の入力にそれぞれ接続される。また、階層１２７のメモリセル７０７のＳデータは、そのまま階層２５５と階層２５４の加算減算回路７１３の加算減算制御端子に並列に供給される。

また、同時に、階層２５５と階層２５４の加算減算回路７１３の第１の入力には、それぞれ階層２５５および階層２５４のラッチ回路に保持されたタイミングＡにおける階層２５５の初期値と階層２５４の初期値とが入力され、階層２５５および階層２５４の加算減算回路７１３の出力からそれぞれ出力される。図２１に示されるように、その値はそれぞれ「１０２３」と「１０２２」である。

同様に、メモリセル７０７のアドレス１から４までは、ＰデータおよびＳデータが「０」であり、変化はなく、図２１に示すように、階層２５５と階層２５４の加算減算回路７１３より出力される値は、それぞれ「１０２３」および「１０２２」である。

次に、メモリセル７０７のアドレス５において、Ｐデータは「１」で、Ｓデータは「０」であり、階層２５５および階層２５４の加算減算回路７１３においては、階層２５５および階層２５４のラッチ回路に保持されたそれぞれの値「１０２３」と「１０２２」に対して、Ｐデータは「１」を、Ｓデータは「０」の指定により減算され、それぞれ「１０２２」および「１０２１」の値が出力され、それぞれ後段の階層２５５と階層２５４のラッチ回路７１５に保持させるとともに、図示省略した第１のＬＵＴ部７０２の階層２５５および階層２５４とのメモリセル７０５に供給される。

以下同様に、図２２に示されるように、この第９の実施形態においては、メモリセル７０７のアドレス５，１０，１５と、５画素クロック単位で、順に、階層２５５と階層２５４との加算減算回路７１３においては、「１」の値ずつ減算された値を出力し、階層２５５と階層２５４とのラッチ回路７１５に１クロック期間保持させながら、第１のＬＵＴ部７０２の階層２５５と階層２５４とのメモリセル７０５に供給する。

階層２５３から階層０においても同様に、それぞれの階層のメモリセル７０７の１２６から０までの階層のデータを２階層ごとにＰおよびＳにより再生して、第１のＬＵＴ部７０２の階層２５３から階層０までのメモリセル７０５に供給される。

以上のように、補正値データを、初期値はそれぞれの階層単位で、画素間の補正値は２階層単位で第２のＬＵＴ部７０６に記憶して、画像の表示時にデータを再生して、第１のＬＵＴ部７０２に供給して、０〜１０２３までの画素表示アドレスのむら補正が行われる。

以上、ラインアドレス０について説明したが、以下同様に、ラインアドレス７６７まで、それぞれのラインの初期値の再生と、水平画素数分の１〜１０２４までの画素アドレスのむら補正値を用いた同様の階層に対するむら補正とを実行する。

以上説明した補正を、赤色信号の他に、青色、緑色のそれぞれの画像信号においても同様に行うことにより、画像入力の全ての色に対しての補正が可能となる。そのため、それぞれの画素単位で、最適な階調補正を行いながら同時に最適な輝度むらおよび色むら補正を実現することができる。そのため、第１の実施形態の場合に対して、第２のＬＵＴ部７０６において、必要となるメモリの容量が約半分となり、コスト低減および回路規模の縮小を実現可能となる。

（複数階層ごと）
さらには、２５６の階調に対応した第２のＬＵＴ部７０６の０〜２５５までの階層のメモリセルの構造において、初期値データエリアと画素間補正データエリアとからなるメモリセル７０７と、初期値データエリアのみからなるメモリセル７１７を、１階調おきに構成して、初期値はそれぞれの階層において固有値を記憶させ、画素間補正値は２階層単位で共通のデータを記憶させ、むら補正を行った。以上のように、１階層のメモリセル７０７
に対してメモリセル７１７を２階層以上の複数単位で構成して、初期値はそれぞれの階層において固有値を記憶させ、画素間補正値は３階層以上の複数単位で共通のデータを記憶させることにより、第２のＬＵＴ部に必要とするメモリ容量がさらに少なくできるものである。

（第１０の実施形態）
（複数階層と複数ライン、複数画素単位での補正）
上述した第１〜第９の実施形態においては、複数の階層単位で第２のＬＵＴ部７０６の画素表示アドレス領域にむら補正データを記憶させ、第２のＬＵＴ部７０６のメモリ容量の軽減を図っている。これに対し、この第２のＬＵＴ部７０６の画素表示アドレス領域の階層を複数単位で共通に記憶させるのと同時に、上述したように、例えば２画素単位と２ライン単位との複数単位で、補正データを共用して第２のＬＵＴ部７０６に記憶させることにより、第２のＬＵＴ部７０６に必要とするメモリ容量を、より小さくすることができる。

例えば、２階層、２画素、２ライン単位で、第２のＬＵＴ部７０６の画素補正アドレスのデータを共有することにより、第２のＬＵＴ部７０６の画素補正アドレスに必要なメモリ容量は、第１の実施形態におけるメモリ容量に比して、２のマイナス３乗値で、ほぼ８分の１に軽減可能である。

さらに、３階層、３画素、３ライン単位で、第２のＬＵＴ部７０６の画素補正アドレスのデータを共有することにより、第２のＬＵＴ部７０６の画素補正アドレスに必要なメモリ容量は第１の実施形態におけるメモリ容量に比して、３のマイナス３乗値で、ほぼ２７分の１に軽減できるものである。

（第１１の実施形態）
（ランレングス符号によるむら補正データを複数階層ごとに記憶）
次に、上述した第２の実施形態において説明したように、例えば０〜７６７までの走査ラインについて、順次、水平方向のむら補正データをラインの初期値と、この値データに続く水平方向のむら補正データとを、水平方向のあらかじめ決められた値だけ変化する画素数または複数画素数単位の時間で示される値を符号化した、例えばランレングス符号データで構成したむら補正方法について説明する。第２のＬＵＴ部７０６に記憶させるむら補正データの、それぞれの走査ラインのＪ〜Ａまでの初期値を、全ての、例えば０〜２５５までの階調について初期値データアドレスを備えて記憶させる。

上述したそれぞれの走査ラインの初期値に続く、水平方向のむら補正データを、水平方向のあらかじめ決められた値変化する画素数または複数画素数単位の時間で示される値を符号化したデータに関しては、複数階調単位で共通のデータとして、補正値データアドレスを備え記憶させ、むら補正時に、それぞれの階調ごとに初期値を再生して、それぞれの走査ライン単位のむら補正データを複数階調単位で共通に再生して、むら補正を行うことにより、第２のＬＵＴ部７０６のメモリ容量の軽減が可能となる。

以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。

例えば、上述の実施形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いてもよい。

この発明の第１の実施形態による全体の回路を示すブロック図である。 この発明の第１の実施形態による３板式液晶プロジェクタの投射部の構成を示す略線図である。 この発明の第１の実施形態による階調補正部を示すブロック図である。 この発明の第１の実施形態による第１のＬＵＴ部のメモリセルの構成を示すブロック図である。 この発明の第１の実施形態による第２のＬＵＴ部のメモリセルのアドレス構成を示す図である。 １つの画素の階調補正の特性例を示す図である。 この発明の第１の実施形態による第２のＬＵＴ部のメモリセルからの読み出しタイミングを示すタイミングチャートである。 この発明の第２の実施形態による階調補正部の構成を示す略線図である。 この発明の第２の実施形態による第２のＬＵＴ部におけるメモリセルのデータの構成を示す図である。 この発明の第２の実施形態における符合表である。 この発明の第１の実施形態による第２のＬＵＴ部のメモリセルからの読み出しタイミングを示すタイミングチャートである。 この発明の第２の実施形態による解凍処理部の回路構成を示すブロック図である。 この発明の第３の実施形態による表示装置を示すブロック図である。 この発明の第４の実施形態における階調補正部の回路ブロック図である。 この発明の第４の実施形態における第２のＬＵＴ部のメモリセルのアドレス構成を示す図である。 この発明の第５の実施形態による第２のＬＵＴ部のメモリセルのアドレス構成を示す図である。 この発明の第５の実施形態による第２のＬＵＴ部のメモリセルからの読み出しタイミングチャートである。 この発明の第６の実施形態による第２のＬＵＴ部のメモリセルのアドレス構成を示す図である。 この発明の第７の実施形態による第２のＬＵＴ部のメモリセルのアドレス構成を示す図である。 この発明の第９の実施形態による第２のＬＵＴ部、初期値生成部および補正データ再生部を示す図である。 この発明の第９の実施形態による第２のＬＵＴ部のメモリセルのアドレス構成を示す図である。 この発明の第９の実施形態によるメモリセルの読み出しと補正値再生とのタイミングを示すタイミングチャートである。 従来技術による表示装置の回路ブロック図である。 従来技術による表示装置における画面分割の例を示す略線図である。

符号の説明

１，２，３ 画像信号入力端子
４，５，６ ＡＤ変換部
７，８，９ 階調補正部
１０，１１，１２ ＤＡ変換部
１３，１４，１５ 液晶駆動部
１６，１７，１８ 液晶表示部
１９ 同期信号入力端子
２０ タイミング信号発生部
２１ マイコン部
９０ 信号処理回路
９１ 加算回路
９２ 変換回路
９３ 駆動回路
９４ メモリ
９５ アドレスカウンタ
９６ メモリ装置
２０１ 同期分離回路
２０２ ＰＬＬ回路
２０３ タイミング信号発生回路
７０１ 画像信号入力部
７０２ 第１のルックアップテーブル（ＬＵＴ）部
７０３ アドレスデコード部
７０４ 第１のメモリテーブル部
７０５ メモリセル
７０６ 第２のＬＵＴ部
７０７ メモリセル
７０９ 初期値設定部
７１０ 補正データ再生部
７１１ 解凍処理部
７１２ 切換回路
７１３ 加算減算回路（演算部）
７１４ ラッチ部
７１５，７２３，７５５，７６１，７６２，７６３ ラッチ回路
７１６ 画像信号出力端子
７１７ メモリセル
７５６ インバータ
７５７ 切換スイッチ回路
７５８ デコーダ
７５９ カウンタ
７６０ ０値デコーダ
７６１ データスイッチ
７６４ スイッチ回路部
７６７ ラインアドレス
１００１， 光源
１００２，１００３ ダイクロイックミラー
１００４，１００５，１００６ ミラー
１００７ クロスダイクロイックプリズム
１００８ 投射用レンズ
１００９ スクリーン

Claims (9)

1. 画像表示装置の表示部の明るさもしくは色のばらつきを補正するための画像表示装置の補正装置であって、
   各画素の画像信号を、その画像信号の階調値、水平方向の画素アドレス、及びラインアドレスに応じた補正データを用いて補正する階調補正部を有し、
   前記階調補正部は、
   階調値ごとの補正データを記憶可能であり、１画素の画像信号が入力されると、該入力された画像信号の階調値に対応する補正データを出力する第１のメモリと、
   各ラインアドレスについて、１ライン分の補正データを差分圧縮形式で記憶する第２のメモリと、
   前記第１のメモリに各画素の画像信号が入力されるタイミングに従って、入力される画像信号の水平方向の画素アドレス及びラインアドレスに対応する全ての階調値の補正データを、前記第２のメモリに記憶された差分圧縮形式の補正データから再生し、該再生された全ての階調値の補正データを前記第１のメモリに書き込む補正データ再生部と、
   を備えることを特徴とする画像表示装置の補正装置。
2. 前記差分圧縮形式の補正データは、水平方向の先頭画素の補正データに対応する初期値と、前記先頭画素以外の画素の補正データを求めるためのデータとして、１つ前の画素の補正データに対する差分値と、から構成されるデータである
   ことを特徴とする請求項１に記載の画像表示装置の補正装置。
3. ２ライン以降の前記差分圧縮形式の補正データは、前記初期値として、１つ前のラインの初期値に対する差分値をもつ
   ことを特徴とする請求項２に記載の画像表示装置の補正装置。
4. １つの差分値が、水平方向の複数の画素の補正データを再生するために用いられる
   ことを特徴とする請求項２又は３に記載の画像表示装置の補正装置。
5. １つの前記差分圧縮形式の補正データが、複数のラインの補正データを再生するために用いられる
   ことを特徴とする請求項２〜４のうちいずれか１項に記載の画像表示装置の補正装置。
6. 前記差分圧縮形式の補正データは、水平方向の先頭画素の補正データに対応する初期値と、前記先頭画素以外の画素の補正データを求めるためのデータとして、同じ値の補正データが続く数とその数だけ進んだ後の補正データの値の変化量との組み合わせがエンコードされたデータと、から構成されるデータである
   ことを特徴とする請求項１に記載の画像表示装置の補正装置。
7. 前記差分圧縮形式の補正データは、水平方向の先頭画素の補正データに対応する初期値と、前記先頭画素以外の画素の補正データを求めるためのデータとして、ランレングス符号化されたデータと、から構成されるデータである
   ことを特徴とする請求項１に記載の画像表示装置の補正装置。
8. 前記差分圧縮形式の補正データが格納されている不揮発性の第３のメモリをさらに備え、
   前記第２のメモリは揮発性のランダムアクセスメモリであり、
   補正装置の起動時に、前記第３のメモリから前記第２のメモリに前記差分圧縮形式の補正データがコピーされる
   ことを特徴とする請求項１〜７のうちいずれか１項に記載の画像表示装置の補正装置。
9. 請求項１〜８のうちいずれか１項に記載の画像表示装置の補正装置と、
   前記補正装置の階調補正部により補正された画像信号に基づいて画像を表示する表示部と、
   を備えることを特徴とする画像表示装置。
   

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