JP4893393B2 - 差動型ラッチ、差動型フリップフロップ、ｌｓｉ、差動型ラッチ構成方法、および、差動型フリップフロップ構成方法 - Google Patents

Description

本発明は、差動型ラッチ、差動型フリップフロップ、ＬＳＩ、差動型ラッチ構成方法、および、差動型フリップフロップ構成方法に関し、特に、リセット機能を持つ差動型ラッチ、差動型フリップフロップ、ＬＳＩ、差動型ラッチ構成方法、および、差動型フリップフロップ構成方法に関する。

従来の差動型フリップフロップの１例が特許文献１に記載されている。この従来の差動型フリップフロップはＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）で構成されている。また、この差動型フリップフロップでは、データ保持用のトランジスタ（特許文献１の図８のＭ１、Ｍ５）とクロック信号で制御されるトランジスタ（同図８のＭ６）との間にリセット用のトランジスタ（同図８のＭ２１）が接続されている。

このように、差動型フリップフロップにリセット等の機能を実現する回路（リセット用のトランジスタ）を追加する場合には、トランジスタの縦積み段数を増加させることでその機能を実現している。

特開２００５−３１８６０９号公報

上述した従来の特許文献１記載のＣＭＬの差動型フリップフロップにおいては、リセット等の機能を実現する回路を追加する場合には、トランジスタの縦積み段数が増加するので、ソース電極とドレイン電極間にかかる電圧の合計値が大きくなり、出力信号の論理“０”の電圧レベルが高くなる。したがって、動作が不安定になるという問題点があった。

本発明の目的は、上述した従来の課題を解決するラッチ、フリップフロップ、ＬＳＩ、ラッチ構成方法、および、フリップフロップ構成方法を提供することである。

本発明の第１の差動型ラッチは、データ保持用トランジスタを含む差動型ラッチであって、前記データ保持用トランジスタのゲート電極に接続されリセット信号で制御されるリセット用トランジスタと、前記データ保持用トランジスタのゲート電極に接続されリセット信号の反転である切替信号で制御される切替用トランジスタとを含む。

本発明の第２の差動型ラッチは、第１のデータ保持用トランジスタおよび第２のデータ保持用トランジスタを含む差動型ラッチであって、前記第１のデータ保持用トランジスタのゲート電極に接続されリセット信号で制御される第１のリセット用トランジスタと、前記第１のデータ保持用トランジスタのゲート電極に接続され前記リセット信号の反転である切替信号で制御される第１の切替用トランジスタと、前記第２のデータ保持用トランジスタのゲート電極に接続されリセット信号で制御される第２のリセット用トランジスタと、前記第２のデータ保持用トランジスタのゲート電極に接続され前記切替信号で制御される第２の切替用トランジスタと、を含む。

本発明の第３の差動型ラッチは、第１の入力用トランジスタ、第２の入力用トランジスタ、第１のデータ保持用トランジスタ、および、第２のデータ保持用トランジスタを含む差動型ラッチであって、前記第１のデータ保持用トランジスタのゲート電極および前記第２の入力用トランジスタに接続されリセット信号の反転である切替信号で制御される第１の切替用トランジスタと、前記第１のデータ保持用トランジスタのゲート電極およびグランドに接続され前記リセット信号で制御される第１のリセット用トランジスタと、前記第２のデータ保持用トランジスタのゲート電極および前記第１の入力用トランジスタに接続され前記切替信号で制御される第２の切替用トランジスタと、前記第２のデータ保持用トランジスタのゲート電極および電源に接続され前記リセット信号の反転である反転リセット信号で制御される第２のリセット用トランジスタと、を含む。

本発明の第４の差動型ラッチは、前記第１の差動型ラッチであって、前記データ保持用トランジスタのゲート電極に接続される負荷容量均等化用トランジスタを含む。

本発明の第５の差動型ラッチは、前記第２の差動型ラッチであって、前記第２のリセット用トランジスタと同一負荷容量を持ち前記第１のデータ保持用トランジスタのゲート電極に接続される第１の負荷容量均等化用トランジスタと、前記第１のリセット用トランジスタと同一負荷容量を持ち前記第２のデータ保持用トランジスタのゲート電極に接続される第２の負荷容量均等化用トランジスタと、を含む。

本発明の第６の差動型ラッチは、前記第３の差動型ラッチであって、前記第２のリセット用トランジスタと同一負荷容量を持ち前記第１のデータ保持用トランジスタのゲート電極および電源に接続される第１の負荷容量均等化用トランジスタと、前記第１のリセット用トランジスタと同一負荷容量を持ち前記第２のデータ保持用トランジスタのゲート電極およびグランドに接続される第２の負荷容量均等化用トランジスタと、を含む。

本発明の第７の差動型ラッチは、前記第１の差動型ラッチであって、前記データ保持用トランジスタのゲート電極に接続されセット信号で制御されるセット用トランジスタを含む。

本発明の第８の差動型ラッチは、前記第２の差動型ラッチであって、前記第１のデータ保持用トランジスタのゲート電極に接続されセット信号の反転である反転セット信号で制御される第１のセット用トランジスタと、前記第２のデータ保持用トランジスタのゲート電極に接続され前記セット信号で制御される第２のセット用トランジスタと、を含む。

本発明の第９の差動型ラッチは、前記第３の差動型ラッチであって、前記第１のデータ保持用トランジスタのゲート電極および電源に接続されセット信号の反転である反転セット信号で制御される第１のセット用トランジスタと、前記第２のデータ保持用トランジスタのゲート電極およびグランドに接続され前記セット信号で制御される第２のセット用トランジスタと、を含む。

本発明の第１の差動型フリップフロップは、前記第１の差動型ラッチを２個接続するか、または、前記第４の差動型ラッチを２個接続するかのいずれかである。

本発明の第２の差動型フリップフロップは、前記第７の差動型ラッチを２個接続する。

本発明の第３の差動型フリップフロップは、の前記第２の差動型ラッチを２個接続するか、または、前記第５の差動型ラッチを２個接続するかのいずれかである。

本発明の第４の差動型フリップフロップは、の前記第８の差動型ラッチを２個接続する。

本発明の第５の差動型フリップフロップは、前記第３の差動型ラッチを２個接続するか、または、前記第６の差動型ラッチを２個接続するかのいずれかである。

本発明の第６の差動型フリップフロップは、前記第９の差動型ラッチを２個接続する。

本発明の第１のＬＳＩは、１以上の前記第１の差動型ラッチ、１以上の前記第４の差動型ラッチ、または、１以上の前記第１の差動型フリップフロップのいずれかと、組み合わせ回路と、リセット信号分配回路と、切替信号分配回路とを含む。

本発明の第２のＬＳＩは、１以上の前記第７の差動型ラッチ、または、１以上の前記第２の差動型フリップフロップのいずれかと、組み合わせ回路と、リセット信号分配回路と、切替信号分配回路と、セット信号分配回路とを含む。

本発明の第３のＬＳＩは、１以上の前記第２の差動型ラッチ、１以上の前記第５の差動型ラッチ、または、１以上の前記第３の差動型フリップフロップのいずれかと、組み合わせ回路と、リセット信号分配回路と、切替信号分配回路とを含む。

本発明の第４のＬＳＩは、１以上の前記第８の差動型ラッチ、または、１以上の前記第４の差動型フリップフロップのいずれかと、組み合わせ回路と、リセット信号分配回路と、切替信号分配回路と、セット信号分配回路と、反転セット信号分配回路とを含む。

本発明の第５のＬＳＩは、１以上の前記第３の差動型ラッチ、１以上の前記第６の差動型ラッチ、または、１以上の前記第５の差動型フリップフロップのいずれかと、組み合わせ回路と、リセット信号分配回路と、切替信号分配回路とを含む。

本発明の第６のＬＳＩは、１以上の前記第９の差動型ラッチ、または、１以上の前記第６の差動型フリップフロップのいずれかと、組み合わせ回路と、リセット信号分配回路と、切替信号分配回路と、セット信号分配回路と、反転セット信号分配回路とを含む。

本発明の第１の差動型ラッチ構成方法は、データ保持用トランジスタを含む差動型ラッチにおける差動型ラッチ構成方法であって、前記データ保持用トランジスタのゲート電極に接続されリセット信号で制御されるリセット用トランジスタと、前記データ保持用トランジスタのゲート電極に接続されリセット信号の反転である切替信号で制御される切替用トランジスタとを接続する。

本発明の第２の差動型ラッチ構成方法は、第１のデータ保持用トランジスタおよび第２のデータ保持用トランジスタを含む差動型ラッチにおける差動型ラッチにおけるラッチ構成方法であって、前記第１のデータ保持用トランジスタのゲート電極に接続されリセット信号で制御される第１のリセット用トランジスタと、前記第１のデータ保持用トランジスタのゲート電極に接続され前記リセット信号の反転である切替信号で制御される第１の切替用トランジスタとを接続し、前記第２のデータ保持用トランジスタのゲート電極に接続されリセット信号で制御される第２のリセット用トランジスタと、前記第２のデータ保持用トランジスタのゲート電極に接続され前記切替信号で制御される第２の切替用トランジスタとを接続する。

本発明の第３の差動型ラッチ構成方法は、第１の入力用トランジスタ、第２の入力用トランジスタ、第１のデータ保持用トランジスタ、および、第２のデータ保持用トランジスタを含む差動型ラッチにおけるラッチ構成方法であって、前記第１のデータ保持用トランジスタのゲート電極および前記第２の入力用トランジスタに接続されリセット信号の反転である切替信号で制御される第１の切替用トランジスタと、前記第１のデータ保持用トランジスタのゲート電極およびグランドに接続され前記リセット信号で制御される第１のリセット用トランジスタとを接続し、前記第２のデータ保持用トランジスタのゲート電極および前記第１の入力用トランジスタに接続され前記切替信号で制御される第２の切替用トランジスタと、前記第２のデータ保持用トランジスタのゲート電極および電源に接続され前記リセット信号の反転である反転リセット信号で制御される第２のリセット用トランジスタとを接続する。

本発明の第４の差動型ラッチ構成方法は、前記第１の差動型ラッチ構成方法であって、負荷容量均等化用トランジスタを前記データ保持用トランジスタのゲート電極に接続する。

本発明の第５の差動型ラッチ構成方法は、前記第１の差動型ラッチ構成方法であって、セット信号で制御されるセット用トランジスタを前記データ保持用トランジスタのゲート電極に接続する。

本発明の第１の差動型フリップフロップ構成方法は、請求項２２記載の前記差動型ラッチを２個接続するか、または、請求項２５の前記差動型ラッチを２個接続するかのいずれかである。

本発明の第２の差動型フリップフロップ構成方法は、請求項２６記載の前記差動型ラッチを２個接続する。

本発明は、リセット機能を持っても、トランジスタの縦積み段数が増加せず、動作が不安定にならないという効果を持つ。その理由は、データ保持用トランジスタのゲート電極に接続されリセット信号で制御されるリセット用トランジスタと、前記データ保持用トランジスタのゲート電極に接続されリセット信号の反転である切替信号で制御される切替用トランジスタとを含む構成をとるからである。

次に、本発明の第１の実施の形態の差動型フリップフロップＦＦ１について図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態のフリップフロップＦＦ１の構成を示す回路図である。

図１を参照すると、本発明のフリップフロップＦＦ１は、マスタ回路ＣＭ０とスレーブ回路ＣＭ１とを含む。マスタ回路ＣＭ０とスレーブ回路ＣＭ１は、同型である。

マスタ回路ＣＭ０は、抵抗素子Ｒ０１、抵抗素子Ｒ０２、電流制御用トランジスタＭ００、クロック用トランジスタＭ０１、クロック用トランジスタＭ０２、入力用トランジスタＭ０３、入力用トランジスタＭ０４、データ保持用トランジスタＭ０５、データ保持用トランジスタＭ０６、切替用トランジスタＭ２１、切替用トランジスタＭ２２、リセット用トランジスタＭ２３、および、リセット用トランジスタＭ２４を含む。

スレーブ回路ＣＭ１は、抵抗素子Ｒ１１、抵抗素子Ｒ１２、電流制御用トランジスタＭ１０、クロック用トランジスタＭ１１、クロック用トランジスタＭ１２、入力用トランジスタＭ１３、入力用トランジスタＭ１４、データ保持用トランジスタＭ１５、データ保持用トランジスタＭ１６、切替用トランジスタＭ３１、切替用トランジスタＭ３２、リセット用トランジスタＭ３３、および、リセット用トランジスタＭ３４を含む。

抵抗素子Ｒ０１、Ｒ０２、Ｒ１１、および、Ｒ１２は、電源ＶＥＥに接続される。また、電流制御用トランジスタＭ００、Ｍ１０は、電流制御信号ＶＲＥＦに接続される。ここで、たとえは、フリップフロップＦＦ１をＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）で構成する場合、電源ＶＥＥは、１．５［ボルト］、電流制御信号ＶＲＥＦは、０．７［ボルト］等の値が可能である。ただし、上記の値に限定されない。

入力用トランジスタＭ０３は、入力信号ＤＡに接続され、入力用トランジスタＭ０４は、入力信号ＤＡの反転である反転入力信号ＤＢに接続される。入力用トランジスタＭ１３は、内部ノードＮＡに接続され、入力用トランジスタＭ１４は、内部ノードＮＡの反転である内部ノードＮＢに接続される。

クロック用トランジスタＭ０２、Ｍ１１は、クロック信号ＣＫＡに接続される。クロック用トランジスタＭ０１、Ｍ１２は、クロック信号ＣＫＡの反転である反転クロック信号ＣＫＢに接続される。

マスタ回路ＣＭ０において、切替信号ＣＮＴにより制御される切替用トランジスタＭ２１は、データ保持用トランジスタＭ０５のゲート電極と内部ノードＮＡとの間に接続される。また、リセット信号ＲＳＴにより制御されるリセット用トランジスタＭ２３は、データ保持用トランジスタＭ０５のゲート電極とグランドとの間に接続される。

また、切替信号ＣＮＴにより制御される切替用トランジスタＭ２２は、データ保持用トランジスタＭ０６のゲート電極と内部ノードＮＢとの間に接続される。また、リセット信号ＲＳＴの反転である反転リセット信号ＲＢＴにより制御されるリセット用トランジスタＭ２４は、データ保持用トランジスタＭ０６のゲート電極と電源ＶＥＥとの間に接続される。

スレーブ回路ＣＭ１において、切替信号ＣＮＴにより制御される切替用トランジスタＭ３１は、データ保持用トランジスタＭ１５のゲート電極と出力信号ＱＡとの間に接続される。また、リセット信号ＲＳＴにより制御されるリセット用トランジスタＭ３３は、データ保持用トランジスタＭ１５のゲート電極とグランドとの間に接続される。

また、切替信号ＣＮＴにより制御される切替用トランジスタＭ３２は、データ保持用トランジスタＭ１６のゲート電極と反転出力信号ＱＢとの間に接続される。また、反転リセット信号ＲＢＴにより制御されるリセット用トランジスタＭ３４は、データ保持用トランジスタＭ１６のゲート電極と電源ＶＥＥとの間に接続される。

また、同一の信号は、フリップフロップＦＦ１の内部で全て接続されている。たとえば、切替信号ＣＮＴは、すべて接続されている。また、切替信号ＣＮＴと反転リセット信号ＲＢＴとは、フリップフロップＦＦ１の内部、または、外部で接続される。すなわち、切替信号ＣＮＴが、反転リセット信号ＲＢＴである構成が可能である。

次に、本発明の第１の実施の形態の動作について図面を参照して説明する。図２は、本発明の第１の実施の形態の動作を示すタイムチャートである。

図２を参照すると、期間Ｔ０においては、切替信号ＣＮＴが“１”であり、切替用トランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２がオンして、データ保持用トランジスタＭ０５、Ｍ０６、Ｍ１５、Ｍ１６が保持動作を行う。したがって、期間Ｔ０においては、フリップフロップＦＦ１は、通常動作を行う。この時、リセット信号ＲＳＴ、反転リセット信号ＲＢＴをそれぞれ、“０”、“１”にして、リセット用トランジスタＭ２３、Ｍ２４、Ｍ３３、Ｍ３４をオフさせておくことが必要である。

期間Ｔ１においては、リセット動作が実行される。切替信号ＣＮＴが“０”になるので、切替用トランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２がオフになる。また、リセット信号ＲＳＴ、反転リセット信号ＲＢＴが、それぞれ“１”、“０”になり、リセット用トランジスタＭ２３、Ｍ２４、Ｍ３３、Ｍ３４がオンして、データ保持用トランジスタＭ０５、Ｍ１５のゲート電極が“０”に、データ保持用トランジスタＭ０６、Ｍ１６のゲート電極が“１”になる。したがって、期間Ｔ１においては、内部ノードＮＡ、出力信号ＱＡが“０”になり、内部ノードＮＢ、反転出力信号ＱＢが、“１”になる。

ここで、切替用トランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２とリセット用トランジスタＭ２３、Ｍ２４、Ｍ３３、Ｍ３４とが同時にオンしたり、同時にオフしたりすると、内部ノードＮＡ、ＮＢ、出力信号ＱＡ、反転出力信号ＱＢが不定値となってしまうため、常に、切替信号ＣＮＴと反転リセット信号ＲＢＴとを同電位になるように制御しておく必要がある。

図１において、リセット用トランジスタＭ２３、Ｍ３３と、リセット用トランジスタＭ２４、Ｍ３４とは、異なるタイプのトランジスタである。たとえば、リセット用トランジスタＭ２３、Ｍ３３は、Ｎ型トランジスタであり、リセット用トランジスタＭ２４、Ｍ３４は、Ｐ型トランジスタである。

しかし、リセット用トランジスタＭ２３、Ｍ３３、Ｍ２４、Ｍ３４全てを同型のトランジスタ（たとえば、Ｎ型トランジスタ）で構成することも可能である。この場合、リセット用トランジスタＭ２４、Ｍ３４は、反転リセット信号ＲＢＴではなく、リセット信号ＲＳＴで制御される。

以上説明したように、本発明の第１の実施の形態のフリップフロップＦＦ１は、リセット用トランジスタＭ２３、Ｍ２４、Ｍ３３、Ｍ３４をデータ保持用トランジスタＭ０５、Ｍ０６、Ｍ１５、Ｍ１６に対して、縦積みに接続しない。したがって、内部ノードＮＡ、ＮＢ、および、出力信号ＱＡ、反転出力信号ＱＢの論理“０”の時の電圧が高くならず、動作が不安定にならないという効果を持つ。

次に、本発明の第２の実施の形態の差動型フリップフロップＦＦ２について図面を参照して詳細に説明する。図３は、本発明の第２の実施の形態のフリップフロップＦＦ２の構成を示す回路図である。

図３を参照すると、本発明の第２の実施の形態の差動型フリップフロップＦＦ２は、第１の実施の形態のフリップフロップＦＦ１に対して、負荷容量均等化用のダミートランジスタＭ２５、ダミートランジスタＭ２６、ダミートランジスタＭ３５、ダミートランジスタＭ３６が追加された構成をとる。マスタ回路ＣＭ２は、ダミートランジスタＭ２５、Ｍ２６を含み、スレーブ回路ＣＭ３は、ダミートランジスタＭ３５、Ｍ３６を含む。

ただし、リセット用トランジスタＭ２３とリセット用トランジスタＭ２４とは異なるタイプのトランジスタである。たとえば、リセット用トランジスタＭ２３、Ｍ３３は、Ｎ型トランジスタであり、リセット用トランジスタＭ２４、Ｍ３４は、Ｐ型トランジスタである。

ここで、ダミートランジスタＭ２５は、リセット用トランジスタＭ２４と同一のタイプのトランジスタ（Ｐ型トランジスタ）である。ダミートランジスタＭ２６は、リセット用トランジスタＭ２３と同一のタイプのトランジスタ（Ｎ型トランジスタ）である。ダミートランジスタＭ３５は、リセット用トランジスタＭ３４と同一のタイプのトランジスタ（Ｐ型トランジスタ）である。ダミートランジスタＭ３６は、リセット用トランジスタＭ３３と同一のタイプのトランジスタ（Ｎ型トランジスタ）である。

ダミートランジスタＭ２５（ゲート電極は電源ＶＥＥに接続される）は、データ保持用トランジスタＭ０５のゲート電極と電源ＶＥＥとの間に接続される。また、ダミートランジスタＭ２６（ゲート電極はグランドに接続される）は、データ保持用トランジスタＭ０６のゲート電極とグランドとの間に接続される。また、ダミートランジスタＭ３５（ゲート電極は電源ＶＥＥに接続される）は、データ保持用トランジスタＭ１５のゲート電極と電源ＶＥＥとの間に接続される。また、ダミートランジスタＭ３６（ゲート電極はグランドに接続される）は、データ保持用トランジスタＭ１５のゲート電極と電源ＶＥＥとの間に接続される。

したがって、ダミートランジスタＭ２５、Ｍ２６、Ｍ３５、および、Ｍ３６は、常時オフなので、単なる負荷として動作する。また、データ保持用トランジスタＭ０５、Ｍ０６、Ｍ１５、および、Ｍ１６には、すべて、Ｎ型トランジスタ、および、Ｐ型トランジスタが接続され、負荷が同一となる。

本発明の第２の実施の形態は、以上のように、データ保持用トランジスタＭ０５、Ｍ０６、Ｍ１５、および、Ｍ１６への負荷を同一にすることにより、通常動作時において、差動信号である内部ノードＮＡ、ＮＢ、出力信号ＱＡ、反転出力信号ＱＢに対する回路的な負荷が等価になり、差動信号間の特性ばらつきを軽減できるという効果を持つ。

次に、本発明の第３の実施の形態の差動型フリップフロップＦＦ３について図面を参照して詳細に説明する。図４は、本発明の第３の実施の形態のフリップフロップＦＦ３の構成を示す回路図である。

図４を参照すると、本発明の第３の実施の形態のフリップフロップＦＦ３は、本発明の第１の実施の形態のフリップフロップＦＦ１に対して、セット機能も持つ。フリップフロップＦＦ３は、本発明の第１の実施の形態のフリップフロップＦＦ１に対して、セット用トランジスタＭ２７、セット用トランジスタＭ２８、セット用トランジスタＭ３７、および、セット用トランジスタＭ３８が追加された構成をとる。

マスタ回路ＣＭ４は、セット用トランジスタＭ２７、Ｍ２８を含み、スレーブ回路ＣＭ５は、セット用トランジスタＭ３７、Ｍ３８を含む。

セット信号ＳＥＴの反転である反転セット信号ＳＢＴにより制御されるセット用トランジスタＭ２７は、データ保持用トランジスタＭ０５のゲート電極と電源ＶＥＥとの間に接続される。また、セット信号ＳＥＴにより制御されるセット用トランジスタＭ２８は、データ保持用トランジスタＭ０６のゲート電極とグランドとの間に接続される。反転セット信号ＳＢＴにより制御されるセット用トランジスタＭ３７は、データ保持用トランジスタＭ１５のゲート電極と電源ＶＥＥとの間に接続される。また、データ保持用トランジスタＭ１６のゲート電極とグランドとの間に、セット信号ＳＥＴにより制御されるセット用トランジスタＭ３８を接続する。

次に、本発明の第３の実施の形態の動作について図面を参照して説明する。図５は、本発明の第３の実施の形態の動作を示す説明図である。

図５を参照すると、期間Ｔ２においては、切替信号ＣＮＴが“１”であり、切替用トランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２がオンして、データ保持用トランジスタＭ０５、Ｍ０６、Ｍ１５、Ｍ１６が保持動作を行う。したがって、期間Ｔ２においては、フリップフロップＦＦ１は、通常動作を行う。この時、リセット信号ＲＳＴ、反転リセット信号ＲＢＴをそれぞれ、“０”、“１”にして、リセット用トランジスタＭ２３、Ｍ２４、Ｍ３３、Ｍ３４をオフさせておくことが必要である。また、セット信号ＳＥＴ、反転セット信号ＳＢＴをそれぞれ、“０”、“１”にして、セット用トランジスタＭ２７、Ｍ２８、Ｍ３７、Ｍ３８をオフさせておくことが必要である。

期間Ｔ３においては、リセット動作が実行される。切替信号ＣＮＴが“０”になるので、切替用トランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２がオフになる。また、リセット信号ＲＳＴ、反転リセット信号ＲＢＴが、それぞれ“１”、“０”になり、リセット用トランジスタＭ２３、Ｍ２４、Ｍ３３、Ｍ３４がオンして、データ保持用トランジスタＭ０５、Ｍ１５のゲート電極が“０”に、データ保持用トランジスタＭ０６、Ｍ１６のゲート電極が“１”になる。したがって、期間Ｔ３においては、内部ノードＮＡ、出力信号ＱＡが“０”になり、内部ノードＮＢ、反転出力信号ＱＢが、“１”になる。

期間Ｔ４においては、セット動作が実行される。切替信号ＣＮＴが“０”になるので、切替用トランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２がオフになる。また、リセット信号ＲＳＴ、反転リセット信号ＲＢＴが、それぞれ“０”、“１”になり、リセット用トランジスタＭ２３、Ｍ２４、Ｍ３３、Ｍ３４がオフになる。また、セット信号ＳＥＴ、反転セット信号ＳＢＴが、それぞれ“１”、“０”になり、セット用トランジスタＭ２７、Ｍ２８、Ｍ３７、Ｍ３８がオンして、データ保持用トランジスタＭ０５、Ｍ１５のゲート電極が“１”となり、データ保持用トランジスタＭ０６、Ｍ１６のゲート電極が“０”になる。

ここで、切替用トランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２がオンしている時に、リセット用トランジスタＭ２３、Ｍ２４、Ｍ３３、Ｍ３４、または、セット用トランジスタＭ２７、Ｍ２８、Ｍ３７、Ｍ３８が同時にオンしたり、切替用トランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２がオフしている時に、リセット用トランジスタＭ２３、Ｍ２４、Ｍ３３、Ｍ３４、および、セット用トランジスタＭ２７、Ｍ２８、Ｍ３７、Ｍ３８が同時にオフしたりすると、内部ノードＮＡ、ＮＢ、出力信号ＱＡ、反転出力信号ＱＢが不定値となってしまう可能性がある。

そのため、リセット信号ＲＳＴとセット信号ＳＥＴを同時に“１”にすることがないように制御する必要がある。リセット信号ＲＳＴとセット信号ＳＥＴとが共に“０”の場合には、切替信号ＣＮＴを“１”にするように制御しておく必要がある。

以上説明したように、本発明の第３の実施の形態のフリップフロップＦＦ３は、セット用トランジスタＭ２７、Ｍ２８、Ｍ３７、Ｍ３８をデータ保持用トランジスタＭ０５、Ｍ０６、Ｍ１５、Ｍ１６に対して、縦積みに接続しない。したがって、内部ノードＮＡ、ＮＢ、および、出力信号ＱＡ、反転出力信号ＱＢの論理“０”の時の電圧が高くならず、動作が不安定にならないという効果を持つ。

次に、本発明の第４の実施の形態について説明する。本発明第４の実施の形態は、本発明の第１の実施の形態〜第３の実施の形態のマスタ回路ＣＭ０、ＣＭ２、ＣＭ４のいずれかにより構成されるラッチＬＴＣＨである。図６は、本発明の第４の実施の形態のラッチＬＴＣＨの構成を示すブロック図である。

図６を参照すると、ラッチＬＴＣＨは、マスタ回路ＣＭ０から構成される。内部ノードＮＡが、出力信号ＱＡになり、内部ノードＮＢが、反転出力信号ＱＢになる。第４の実施の形態のラッチＬＴＣＨの動作は、本発明の第１の実施の形態〜第３の実施の形態のマスタ回路ＣＭ０、ＣＭ２、または、ＣＭ４の動作と同一である。

本発明の第４の実施の形態は、フリップフロップでなく、ラッチで構成したことにより、より汎用的に利用できるという効果を持つ。

次に、本発明の第５の実施の形態について説明する。本発明第５の実施の形態は、本発明の第１の実施の形態〜第４の実施の形態のフリップフロップＦＦ１、フリップフロップＦＦ２、フリップフロップＦＦ３、または、ラッチＬＴＣＨを含むＬＳＩ回路Ｌ００１（大規模集積回路；Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）である。図７は、本発明の第５の実施の形態のＬＳＩ回路Ｌ００１の構成を示すブロック図である。特に、図７は、第１の実施の形態のフリップフロップＦＦ１を含んでいるが、これに限定されるものではない。

図７を参照すると、ＬＳＩ回路Ｌ００１は、分配回路Ｇ０１、分配回路Ｇ０２、組み合わせ回路ＣＭＢ、および、４個のフリップフロップＦＦ１を含む。分配回路Ｇ０１、Ｇ０２からフリップフロップＦＦ１に、リセット信号ＲＳＴ、反転リセット信号ＲＢＴ、切替信号ＣＮＴが分配される。反転リセット信号ＲＢＴ、切替信号ＣＮＴは、同一論理の信号である。図示しないが、ＬＳＩ回路Ｌ００１セット信号ＳＥＴ、反転セット信号ＳＢＴを分配する回路を含むことが可能である。

本発明の第５の実施の形態のＬＳＩ回路Ｌ００１は、リセット機能を持っても、動作が不安定にならないフリップフロップＦＦ１、フリップフロップＦＦ２、フリップフロップＦＦ３、または、ラッチＬＴＣＨを使用するので、信頼性が向上するという効果を持つ。

本発明の第１の実施の形態のフリップフロップの構成を示す回路図。 本発明の第１の実施の形態の動作を示すタイムチャート。 本発明の第２の実施の形態のフリップフロップの構成を示す回路図。 本発明の第３の実施の形態のフリップフロップの構成を示す回路図。 本発明の第３の実施の形態の動作を示す説明図。 本発明の第４の実施の形態のラッチの構成を示すブロック図。 本発明の第５の実施の形態のＬＳＩ回路の構成を示すブロック図。

符号の説明

ＣＭ０ マスタ回路
ＣＭ１ スレーブ回路
ＣＭ２ マスタ回路
ＣＭ３ スレーブ回路
ＣＭ４ マスタ回路
ＣＭ５ スレーブ回路
ＦＦ１ フリップフロップ
ＦＦ２ フリップフロップ
ＦＦ３ フリップフロップ
ＣＮＴ 切替信号
ＳＥＴ セット信号
ＳＢＴ 反転セット信号
ＲＳＴ リセット信号
ＲＢＴ 反転リセット信号
ＣＫＡ クロック信号
ＣＫＢ 反転クロック信号
ＤＡ 入力信号
ＤＢ 反転入力信号
ＮＡ 内部ノード
ＮＢ 内部ノード
ＱＡ 出力信号
ＱＢ 反転出力信号
ＶＥＥ 電源
ＶＲＥＦ 電流制御信号
Ｍ００ 電流制御用トランジスタ
Ｍ１０ 電流制御用トランジスタ
Ｍ０１ クロック用トランジスタ
Ｍ０２ クロック用トランジスタ
Ｍ１１ クロック用トランジスタ
Ｍ１２ クロック用トランジスタ
Ｍ０３ 入力用トランジスタ
Ｍ０４ 入力用トランジスタ
Ｍ１３ 入力用トランジスタ
Ｍ１４ 入力用トランジスタ
Ｍ０５ データ保持用トランジスタ
Ｍ０６ データ保持用トランジスタ
Ｍ１５ データ保持用トランジスタ
Ｍ１６ データ保持用トランジスタ
Ｍ２１ 切替用トランジスタ
Ｍ２２ 切替用トランジスタ
Ｍ３１ 切替用トランジスタ
Ｍ３２ 切替用トランジスタ
Ｍ２３ リセット用トランジスタ
Ｍ２４ リセット用トランジスタ
Ｍ３３ リセット用トランジスタ
Ｍ３４ リセット用トランジスタ
Ｍ２５ ダミートランジスタ
Ｍ２６ ダミートランジスタ
Ｍ３５ ダミートランジスタ
Ｍ３６ ダミートランジスタ
Ｍ２７ セット用トランジスタ
Ｍ２８ セット用トランジスタ
Ｍ３７ セット用トランジスタ
Ｍ３８ セット用トランジスタ
Ｒ０１ 抵抗素子
Ｒ０２ 抵抗素子
Ｒ１１ 抵抗素子
Ｒ１２ 抵抗素子
Ｇ０１ 分配回路
Ｇ０２ 分配回路
ＣＭＢ 組み合わせ回路
Ｌ００１ ＬＳＩ回路

Claims (28)

1. データ保持用トランジスタを含む差動型ラッチであって、前記データ保持用トランジスタのゲート電極に接続されリセット信号で制御されるリセット用トランジスタと、前記データ保持用トランジスタのゲート電極に接続されリセット信号の反転である切替信号で制御される切替用トランジスタとを含むことを特徴とする差動型ラッチ。
2. 第１のデータ保持用トランジスタおよび第２のデータ保持用トランジスタを含む差動型ラッチであって、
   前記第１のデータ保持用トランジスタのゲート電極に接続されリセット信号で制御される第１のリセット用トランジスタと、前記第１のデータ保持用トランジスタのゲート電極に接続され前記リセット信号の反転である切替信号で制御される第１の切替用トランジスタと、
   前記第２のデータ保持用トランジスタのゲート電極に接続されリセット信号で制御される第２のリセット用トランジスタと、前記第２のデータ保持用トランジスタのゲート電極に接続され前記切替信号で制御される第２の切替用トランジスタと、
   を含むことを特徴とする差動型ラッチ。
3. 第１の入力用トランジスタ、第２の入力用トランジスタ、第１のデータ保持用トランジスタ、および、第２のデータ保持用トランジスタを含む差動型ラッチであって、
   前記第１のデータ保持用トランジスタのゲート電極および前記第２の入力用トランジスタに接続されリセット信号の反転である切替信号で制御される第１の切替用トランジスタと、前記第１のデータ保持用トランジスタのゲート電極およびグランドに接続され前記リセット信号で制御される第１のリセット用トランジスタと、
   前記第２のデータ保持用トランジスタのゲート電極および前記第１の入力用トランジスタに接続され前記切替信号で制御される第２の切替用トランジスタと、前記第２のデータ保持用トランジスタのゲート電極および電源に接続され前記リセット信号の反転である反転リセット信号で制御される第２のリセット用トランジスタと、
   を含むことを特徴とする差動型ラッチ。
4. 前記データ保持用トランジスタのゲート電極に接続される負荷容量均等化用トランジスタを含むことを特徴とする請求項１記載の差動型ラッチ。
5. 前記第２のリセット用トランジスタと同一負荷容量を持ち前記第１のデータ保持用トランジスタのゲート電極に接続される第１の負荷容量均等化用トランジスタと、前記第１のリセット用トランジスタと同一負荷容量を持ち前記第２のデータ保持用トランジスタのゲート電極に接続される第２の負荷容量均等化用トランジスタと、
   を含むことを特徴とする請求項２記載の差動型ラッチ。
6. 前記第２のリセット用トランジスタと同一負荷容量を持ち前記第１のデータ保持用トランジスタのゲート電極および電源に接続される第１の負荷容量均等化用トランジスタと、前記第１のリセット用トランジスタと同一負荷容量を持ち前記第２のデータ保持用トランジスタのゲート電極およびグランドに接続される第２の負荷容量均等化用トランジスタと、
   を含むことを特徴とする請求項３記載の差動型ラッチ。
7. 前記データ保持用トランジスタのゲート電極に接続されセット信号で制御されるセット用トランジスタを含むことを特徴とする請求項１記載の差動型ラッチ。
8. 前記第１のデータ保持用トランジスタのゲート電極に接続されセット信号の反転である反転セット信号で制御される第１のセット用トランジスタと、前記第２のデータ保持用トランジスタのゲート電極に接続され前記セット信号で制御される第２のセット用トランジスタと、
   を含むことを特徴とする請求項２記載の差動型ラッチ。
9. 前記第１のデータ保持用トランジスタのゲート電極および電源に接続されセット信号の反転である反転セット信号で制御される第１のセット用トランジスタと、前記第２のデータ保持用トランジスタのゲート電極およびグランドに接続され前記セット信号で制御される第２のセット用トランジスタと、
   を含むことを特徴とする請求項３記載の差動型ラッチ。
10. 請求項１記載の前記差動型ラッチを２個接続するか、または、請求項４の前記差動型ラッチを２個接続するかのいずれかであることを特徴とする差動型フリップフロップ。
11. 請求項７記載の前記差動型ラッチを２個接続することを特徴とする差動型フリップフロップ。
12. 請求項２記載の前記差動型ラッチを２個接続するか、または、請求項５の前記差動型ラッチを２個接続するかのいずれかであることを特徴とする差動型フリップフロップ。
13. 請求項８記載の前記差動型ラッチを２個接続することを特徴とする差動型フリップフロップ。
14. 請求項３記載の前記差動型ラッチを２個接続するか、または、請求項６の前記差動型ラッチを２個接続するかのいずれかであることを特徴とする差動型フリップフロップ。
15. 請求項９記載の前記差動型ラッチを２個接続することを特徴とする差動型フリップフロップ。
16. 請求項１記載の１以上の前記差動型ラッチ、請求項４の１以上の前記差動型ラッチ、または、請求項１０記載の１以上の前記差動型フリップフロップのいずれかと、組み合わせ回路と、リセット信号分配回路と、切替信号分配回路とを含むことを特徴とするＬＳＩ。
17. 請求項７記載の１以上の前記差動型ラッチ、または、請求項１１記載の１以上の前記差動型フリップフロップのいずれかと、組み合わせ回路と、リセット信号分配回路と、切替信号分配回路と、セット信号分配回路とを含むことを特徴とするＬＳＩ。
18. 請求項２記載の１以上の前記差動型ラッチ、請求項５の１以上の前記差動型ラッチ、または、請求項１２記載の前記差動型フリップフロップのいずれかと、組み合わせ回路と、リセット信号分配回路と、切替信号分配回路とを含むことを特徴とするＬＳＩ。
19. 請求項８記載の１以上の前記差動型ラッチ、または、請求項１３記載の１以上の前記差動型フリップフロップのいずれかと、組み合わせ回路と、リセット信号分配回路と、切替信号分配回路と、セット信号分配回路と、反転セット信号分配回路とを含むことを特徴とするＬＳＩ。
20. 請求項３記載の１以上の前記差動型ラッチ、請求項６の１以上の前記差動型ラッチ、または、請求項１４記載の前記の差動型フリップフロップのいずれかと、組み合わせ回路と、リセット信号分配回路と、切替信号分配回路とを含むことを特徴とするＬＳＩ。
21. 請求項９記載の１以上の前記差動型ラッチ、または、請求項１５記載の１以上の前記差動型フリップフロップのいずれかと、組み合わせ回路と、リセット信号分配回路と、切替信号分配回路と、セット信号分配回路と、反転セット信号分配回路とを含むことを特徴とするＬＳＩ。
22. データ保持用トランジスタを含む差動型ラッチにおける差動型ラッチ構成方法であって、前記データ保持用トランジスタのゲート電極に接続されリセット信号で制御されるリセット用トランジスタと、前記データ保持用トランジスタのゲート電極に接続されリセット信号の反転である切替信号で制御される切替用トランジスタとを接続することを特徴とする差動型ラッチ構成方法。
23. 第１のデータ保持用トランジスタおよび第２のデータ保持用トランジスタを含む差動型ラッチにおける差動型ラッチにおけるラッチ構成方法であって、
    前記第１のデータ保持用トランジスタのゲート電極に接続されリセット信号で制御される第１のリセット用トランジスタと、前記第１のデータ保持用トランジスタのゲート電極に接続され前記リセット信号の反転である切替信号で制御される第１の切替用トランジスタとを接続し、
    前記第２のデータ保持用トランジスタのゲート電極に接続されリセット信号で制御される第２のリセット用トランジスタと、前記第２のデータ保持用トランジスタのゲート電極に接続され前記切替信号で制御される第２の切替用トランジスタとを接続することを特徴とする差動型ラッチ構成方法。
24. 第１の入力用トランジスタ、第２の入力用トランジスタ、第１のデータ保持用トランジスタ、および、第２のデータ保持用トランジスタを含む差動型ラッチにおけるラッチ構成方法であって、
    前記第１のデータ保持用トランジスタのゲート電極および前記第２の入力用トランジスタに接続されリセット信号の反転である切替信号で制御される第１の切替用トランジスタと、前記第１のデータ保持用トランジスタのゲート電極およびグランドに接続され前記リセット信号で制御される第１のリセット用トランジスタとを接続し、
    前記第２のデータ保持用トランジスタのゲート電極および前記第１の入力用トランジスタに接続され前記切替信号で制御される第２の切替用トランジスタと、前記第２のデータ保持用トランジスタのゲート電極および電源に接続され前記リセット信号の反転である反転リセット信号で制御される第２のリセット用トランジスタとを接続することを特徴とする差動型ラッチ構成方法。
25. 負荷容量均等化用トランジスタを前記データ保持用トランジスタのゲート電極に接続することを特徴とする請求項２２記載の差動型ラッチ構成方法。
26. セット信号で制御されるセット用トランジスタを前記データ保持用トランジスタのゲート電極に接続することを特徴とする請求項２２記載の差動型ラッチ構成方法。
27. 請求項２２記載の前記差動型ラッチを２個接続するか、または、請求項２５の前記差動型ラッチを２個接続するかのいずれかであることを特徴とする差動型フリップフロップ構成方法。
28. 請求項２６記載の前記差動型ラッチを２個接続することを特徴とする差動型フリップフロップ構成方法。

Images