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JP4898066B2 - フラッシュメモリセルの製造方法 - Google Patents
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Description

【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリセルの製造方法に関し、特に、フローティングゲートとして使用される第１ポリシリコン膜を蒸着した後、窒素イオンを注入して第１ポリシリコン膜の表面を非晶質化及び汚染させ、エッチング工程以後に実施される熱処理工程による誘電体膜内の酸化膜の厚さ増加を抑制することにより、フローティングゲートとコントロールゲート間のキャパシタンスを増加させてゲートカップリング比を増加させることができ、これによりプログラムまたは消去速度を向上させて素子の特性を向上させることが可能なフラッシュメモリセルの製造方法に関する。
【０００２】
【従来の技術】
フラッシュメモリセルは、半導体基板上の所定の領域に、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されてなるスタック構造のゲート電極が形成され、半導体基板上の所定の領域に接合領域が形成されて製造されるが、その製造工程を説明すると、次の通りである。
【０００３】
半導体基板上にトンネル酸化膜及び第１ポリシリコン膜を形成した後、所定のマスクを用いたリソグラフィ工程及びエッチング工程を行って第１ポリシリコン膜及びトンネル酸化膜をパターニングする。第１ポリシリコン膜は、ドープトポリシリコン膜を蒸着し或いはアンドープトポリシリコン膜を蒸着した後、ＰＯＣｌ２をドープして形成する。全体構造上に誘電体膜、第２ポリシリコン膜、タングステンシリサイド膜及び窒化膜を形成した後、所定のマスクを用いたリソグラフィ工程及びエッチング工程で窒化膜、タングステンシリサイド膜、第２ポリシリコン膜及び誘電体膜をパターニングする。誘電体膜は下部酸化膜、窒下膜及び上部酸化膜を積層して形成し、第２ポリシリコン膜はドープトポリシリコン膜を蒸着し或いはアンドープトポリシリコン膜を蒸着した後、ＰＯＣｌ２をドープして形成する。そして、窒化膜をマスクとして自己整合エッチング工程を行って第１ポリシリコン膜及びトンネル酸化膜をエッチングする。これにより、フローティングゲートとコントロールゲートが積層されてなるスタック構造のゲート電極が形成される。次に、低濃度不純物イオン注入工程を施し、スタックゲート側壁にスペーサを形成した後、高濃度不純物イオン注入工程を行って半導体基板上の所定の領域に接合領域を形成する。
【０００４】
このような工程でフラッシュメモリセルを製造する場合、スタックゲートを形成するためのエッチング工程で発生したエッチング損傷を補償し、低濃度不純物イオンが活性化されるように熱処理工程を実施する。ところで、熱処理工程の際、誘電体膜の上、下部酸化膜が酸化して誘電体膜の厚さが増加するスマイリング(smiling)現象が発生する。誘電体膜の厚さが増加することにより、ゲートバイアスの印加時にキャパシタンスが低下してゲートカップリング比(gate coupling ratio)が小さくなり、これにより消去速度が低下して素子の特性が劣化するという問題点をもっている。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、スタックゲートを形成するためのエッチング工程を行った後、エッチング損傷を補償するための熱処理工程で誘電体膜内の酸化膜の厚さ増加を抑制することが可能なフラッシュメモリセルの製造方法を提供することにある。
【０００６】
本発明の他の目的は、ゲートカップリング比を増加させてプログラム及び消去速度を増加させることが可能なフラッシュメモリセルの製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明では、フローティングゲートを形成するための第１ポリシリコン膜を蒸着した後、窒素イオン注入工程を行うことにより、第１ポリシリコン膜の表面を非晶質化及び汚染させ、ゲートを形成するためのエッチング工程でゲート側壁の損傷と誘電体膜及びトンネル酸化膜の損失を補償するために実施する熱処理工程時に誘電体膜内の酸化膜の肥大酸化を抑制して、誘電体膜の厚さ増加を制御することにより、ゲートカップリング比を増加させ且つ消去速度を改善して素子の動作速度を向上させる。
【０００８】
本発明に係るフラッシュメモリセルの製造方法は、半導体基板上にトンネル酸化膜及び第１ポリシリコン膜を順次形成する第１の工程段階と、前記第１ポリシリコン膜に窒素イオン注入工程を行って前記第１ポリシリコン膜の表面を窒化させる第２の工程段階と、前記第１ポリシリコン膜及びトンネル酸化膜の所定の領域をパターニングする第３の工程段階と、前記第３の工程段階後の全体構造上に誘電体膜、下部のドープト非晶質シリコン膜及び上部のアンドープト非晶質シリコン膜の二重構造で形成される非晶質シリコン膜、タングステンシリサイド膜及び窒化膜を順次形成した後、前記順次形成した窒化膜、タングステンシリサイド膜、非晶質シリコン膜、誘電体膜、第１ポリシリコン膜及びトンネル酸化膜をパターニングし、フローティングゲートとして使用される前記第１ポリシリコン膜及びコントロールゲートとして使用される前記非晶質シリコン膜及びタングステンシリサイド膜が積層されたスタックゲートを形成する第４の工程段階と、前記半導体基板上の前記スタックゲート周辺の所定の領域に不純物イオン注入工程を行って接合領域を形成する第５の工程段階と、を含んでなり、前記タングステンシリサイド膜は、原料ガス中にフッ素を含む雰囲気中で形成され、前記非晶質シリコン膜は、前記タングステンシリサイド膜の形成よりも後の工程で結晶化されて第２ポリシリコン膜となることを特徴とする。
【０００９】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００１０】
図１及び図２は本発明に係るフラッシュメモリセルの製造方法を説明するために順次示す素子の断面図である。
【００１１】
図１（ａ）を参照すると、半導体基板１１上の所定の領域に浅い深さのトレンチを形成した後、絶縁膜を埋め込んで素子分離膜１２を形成し、全体構造上にトンネル酸化膜１３及び第１ポリシリコン膜１４を形成する。ここで、前記トンネル酸化膜１３を形成する前に洗浄工程を行うが、５０：１で希釈したＨＦ溶液とＳＣ−１(ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ)溶液を用いて実施し、或いは１００：１または３００：１で混合されたＢＯＥ溶液とＳＣ−１(ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ)溶液を用いて実施する。トンネル酸化膜１３は半導体基板１１との界面欠陥密度を最小化させるために湿式酸化工程で形成するが、７５０℃以上、且つ８００℃以下の温度で酸化工程を行った後、９００℃〜９１０℃の温度で窒素を用いた熱処理工程を２０分〜３０分間実施して形成する。また、第１ポリシリコン膜１４は５６０℃以上、且つ６２０℃以下の温度と０.１Torr以上、且つ３Torr以下の圧力でＳｉＨ４ガスとＰＨ３ガスを用いたＬＰＣＶＤ方式で形成することにより、小さいグレーンサイズを実現する。そして、第１ポリシリコン膜１４は６００Å〜１５００Åの厚さに形成する。この際、リンの濃度が１.５Ｅ２０atoms/cc以上、且つ３Ｅ２０atoms/cc以下となるようにする。
【００１２】
図１（ｂ）を参照すると、第１ポリシリコン膜１４に窒素イオン注入工程を行う。これにより、第１ポリシリコン膜１４の上部表面が非晶質化及び汚染して数Å程度の薄い窒素層１５が形成される。窒素イオン注入工程は１keV以上、且つ１０keV以下の低エネルギーを用いて実施し、この際のドーズ量は５Ｅ１４ions/cm2以上、且つ５Ｅ１５ions/cm2以下程度とする。一方、窒素イオン注入工程は０°以上、且つ４５°以下のチルト(tilt)を有するように実施する。
【００１３】
図１（ｃ）を参照すると、所定のマスクを用いたリソグラフィ工程及びエッチング工程で第１ポリシリコン膜１４及びトンネル酸化膜１３をパターニングする。そして、自然酸化膜及びパーティクルを除去するための洗浄工程を施した後、全体構造上に誘電体膜１６、第２ポリシリコン膜１７、タングステンシリサイド膜１８及び窒化膜１９を順次形成する。洗浄工程は５０：１または１００：１で希釈したＨＦ溶液とＳＣ−１(ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ)溶液を用いて実施する。誘電体膜１６は下部酸化膜、窒化膜及び上部酸化膜を積層して形成するが、下部及び上部酸化膜は耐圧及びＴＤＤＶ(Time Dependent Dielectric Breakdown)特性に優れたＤＣＳ(ＳｉＨ２Ｃｌ２)とＮ２Ｏガスを用いて形成し、窒化膜はＤＣＳ(ＳｉＨ２Ｃｌ２)とＮＨ３ガスを用いて形成する。下部及び上部酸化膜は６００℃〜７００℃の温度を維持する反応炉にウェーハをロードした後、反応炉の温度を８１０℃以上、且つ８５０℃以下に上昇させ、圧力を０.１Torr以上、且つ３Torr以下に維持した状態でＬＰＣＶＤ法を用いて３５Å以上、且つ６０Å以下の厚さに蒸着する。また、窒化膜１９は０.１Torr以上、且つ３Torr以下の圧力と６５０℃以上、且つ８００℃以下の温度を維持した状態でＬＰＣＶＤ法を用いて５０Å以上、且つ６５Å以下の厚さに蒸着する。一方、誘電体膜１６を形成した後、誘電体膜の質(quality)を向上させ、各層のインタフェースを強化するために湿式酸化方法によって７５０℃以上、且つ８００℃以下の温度でスチームアニール(steam anneal)を行う。スチームアニールはモニタリングウェーハとして使用されるベアシリコンウェーハ(bare Si wafer)が１５０Å以上、且つ３００Å以下程度に酸化される条件で実施する。前記誘電体膜１６の形成工程とスチームアニールは、各工程間遅延時間が数時間以内のノータイムディレイ(no time delay)工程を行って自然酸化膜または不純物による汚染を防止する。第２ポリシリコン膜１７は以後に蒸着されるタングステンシリサイド膜１８を蒸着する際、誘電体膜１６に置換固溶して酸化膜の厚さを増加させることが可能なフッ素の拡散を防止するためにドープト非晶質シリコン膜及びアンドープト非晶質シリコン膜の二重構造で形成するが、これらはタングステンシリサイド膜１８を形成した以後に高温で行われる工程によって結晶化される。ここで、ドープト非晶質シリコン膜とアンドープト非晶質シリコン膜は、１：２以上、且つ６：１以下の厚さ比率で、全厚５００Å以上、且つ１０００Å以下程度となるように蒸着する。前記ドープト非晶質シリコン膜及びアンドープト非晶質シリコン膜は５１０℃以上、且つ５５０℃以下の温度と０.１Torr以上、且つ３Torr以下の圧力で蒸着するが、ＳｉＨ４またはＳｉ２Ｈ６のようなシリコンソースガスとＰＨ３ガスを用いてドープト非晶質シリコン膜を蒸着し、その後ＰＨ３ガスの流入を中断させて連続的にアンドープト非晶質シリコン膜を蒸着する。タングステンシリサイド膜１８は低いフッ素含有量、低いポストアニールストレス及び優れた接着強度を有するＳｉＨ４ガスまたはＤＣＳ(ＳｉＨ２Ｃｌ２)ガスとＷＦ６ガスを用いて３００℃以上、且つ５００℃以下の温度で適切なステップカバレッジを実現し、面抵抗の最小化のために２.０以上、且つ２.８以下程度の化学量論比を有するように成長させる。
【００１４】
図２を参照すると、所定のマスクを用いたリソグラフィ工程及びエッチング工程で窒化膜１９、タングステンシリサイド膜１８、第２ポリシリコン膜１７及び誘電体膜１６をパターニングする。そして、窒化膜１９をマスクとして用いた自己整合エッチング工程で第１ポリシリコン膜１４及びトンネル酸化膜１３をパターニングし、フローティングゲート及びコントロールゲートが積層されてなるスタックゲートを形成する。次に、低濃度不純物イオン注入工程を行った後、スタックゲート側壁のエッチング損傷を補償し、不純物イオンの活性化のために再酸化工程を行う。次に、スタックゲート側壁にスペーサ２０を形成した後、高濃度不純物イオン注入工程を行って半導体基板１１上の所定の領域に接合領域２１を形成する。
【００１５】
上述したように第１ポリシリコン膜を蒸着した後、窒素イオン注入工程を行って第１ポリシリコン膜の表面に薄い窒素層を形成すると、スタックゲートを形成するためのエッチング工程におけるエッチング損傷を補償するための熱処理工程で誘電体膜内の酸化膜の厚さが増加しない。これにより、ゲートカップリング比が増加して消去速度が向上する。
【００１６】
例えば、第１ポリシリコン膜を６００Åの厚さに蒸着した後、３ＫｅＶのエネルギーで窒素イオンを３.０Ｅ１５ｉｏｎｓ／ｃｍ２のドーズ量でイオン注入した場合には、０.３５／０.２μｍセルと０.３／０.２μｍセルのゲートカップリング比がそれぞれ０.５９、０.６３であり、窒素イオンを注入していない場合には、各セルのゲートカップリング比がそれぞれ０.５５、０.５８に比べて０.０４〜０.０５程度増加する。この際、スタックゲートのエッチング損傷を補償するための酸化工程と低濃度不純物イオンの活性化のための酸化工程は、それぞれ５０Åと１００Åの厚さに酸化膜が成長するように実施する。
【００１７】
【発明の効果】
上述したように、本発明によれば、フローティングゲートとして使用される第１ポリシリコン膜を蒸着した後、窒素イオンを注入して第１ポリシリコン膜の表面を非晶質化及び汚染させ、エッチング工程以後に実施される熱処理工程で誘電体膜内の酸化膜の厚さ増加を抑制することにより、フローティングゲートとコントロールゲート間のキャパシタンスを増加させてゲートカップリング比を増加させることができる。これにより、プログラムまたは消去速度が向上し、素子の動作速度が向上することにより、素子の特性が改善される。さらに、本発明は、０.２５μｍ級以上の高集積フラッシュメモリ素子のセルを実現するために必須であり、複雑な工程及び装備の追加所要なしに既存のイオン注入装備と工程を用いて一つの工程のみを加えることにより、素子の特性改善及び歩留まり向上の効果を期待することができる。
【図面の簡単な説明】
【図１】 本発明に係るフラッシュメモリセルの製造方法を説明するために順次示す素子の断面図である。
【図２】 本発明に係るフラッシュメモリセルの製造方法を説明するために順次示す素子の断面図である。
【符号の説明】
１１ 半導体基板
１２ 素子分離膜
１３ トンネル酸化膜
１４ 第１ポリシリコン膜
１５ 窒素層
１６ 誘電体膜
１７ 第２ポリシリコン膜
１８ タングステンシリサイド膜
１９ 窒化膜
２０ スペーサ
２１ 接合領域

Claims (14)

  1. 半導体基板上にトンネル酸化膜及び第１ポリシリコン膜を順次形成する第１の工程段階と、
    前記第１ポリシリコン膜に窒素イオン注入工程を行って前記第１ポリシリコン膜の表面を窒化させる第２の工程段階と、
    前記第１ポリシリコン膜及びトンネル酸化膜の所定の領域をパターニングする第３の工程段階と、
    前記第３の工程段階後の全体構造上に誘電体膜、下部のドープト非晶質シリコン膜及び上部のアンドープト非晶質シリコン膜の二重構造で形成される非晶質シリコン膜、タングステンシリサイド膜及び窒化膜を順次形成した後、前記順次形成した窒化膜、タングステンシリサイド膜、非晶質シリコン膜、誘電体膜、第１ポリシリコン膜及びトンネル酸化膜をパターニングし、フローティングゲートとして使用される前記第１ポリシリコン膜及びコントロールゲートとして使用される前記非晶質シリコン膜及びタングステンシリサイド膜が積層されたスタックゲートを形成する第４の工程段階と、
    前記半導体基板上の前記スタックゲート周辺の所定の領域に不純物イオン注入工程を行って接合領域を形成する第５の工程段階と、
    を含んでなり、
    前記タングステンシリサイド膜は、原料ガス中にフッ素を含む雰囲気中で形成され、前記非晶質シリコン膜は、前記タングステンシリサイド膜の形成よりも後の工程で結晶化されて第２ポリシリコン膜となることを特徴とするフラッシュメモリセルの製造方法。
  2. 前記第１ポリシリコン膜は、５６０℃以上、且つ６２０℃以下の温度と０.１Torr以上、且つ３Torr以下の圧力でＳｉＨ４ガスとＰＨ３ガスを用いたＬＰＣＶＤ方式で形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
  3. 前記第１ポリシリコン膜は、ドープされたリンの濃度が１.５Ｅ２０atoms/cc以上、且つ３Ｅ２０atoms/cc以下であることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
  4. 前記窒素イオン注入工程は、１keV以上、且つ１０keV以下のエネルギーと５Ｅ１４ions/cm2以上、且つ５Ｅ１５ions/cm2以下のドーズ量で実施することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
  5. 前記窒素イオン注入工程は、０°以上、且つ４５°以下のチルトを有するように実施することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
  6. 前記誘電体膜は、下部酸化膜、窒化膜及び上部酸化膜を積層して形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
  7. 前記下部酸化膜は、８１０℃以上、且つ８５０℃以下の温度と０.１Torr以上、且つ３Torr以下の圧力でＤＣＳ(ＳｉＨ２Ｃｌ２)とＮ２Ｏガスを用いたＬＰＣＶＤ法によって３５Å以上、且つ６０Å以下の厚さに蒸着することを特徴とする請求項６記載のフラッシュメモリセルの製造方法。
  8. 前記窒化膜は、６５０℃以上、且つ８００℃以下の温度と０.１Torr以上、且つ３Torr以下の圧力でＤＣＳ(ＳｉＨ２Ｃｌ２)とＮＨ３ガスを用いたＬＰＣＶＤ法によって５０Å以上、且つ６５Å以下の厚さに蒸着することを特徴とする請求項６記載のフラッシュメモリセルの製造方法。
  9. 前記上部酸化膜は、８１０℃以上、且つ８５０℃以下の温度と０.１Torr以上、且つ３Torr以下の圧力でＤＣＳ(ＳｉＨ２Ｃｌ２)とＮ２Ｏガスを用いたＬＰＣＶＤ法によって３５Å以上、且つ６０Å以下の厚さに蒸着することを特徴とする請求項６記載のフラッシュメモリセルの製造方法。
  10. 前記誘電体膜を形成した後、７５０℃以上、且つ８００℃以下の温度でスチームアニールを行うことを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
  11. 前記スチームアニールは、ベアシリコンウェーハが１５０Å以上、且つ３００Å以下の厚さに酸化される条件で実施することを特徴とする請求項１０記載のフラッシュメモリセルの製造方法。
  12. 前記ドープト非晶質シリコン膜及び前記アンドープト非晶質シリコン膜は、１：２以上、且つ６：１以下の比率で、全厚が５００Å以上、且つ１０００Å以下となるように形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
  13. 前記ドープト非晶質シリコン膜は、５１０℃以上、且つ５５０℃以下の温度と０.１Torr以上、且つ３Torr以下の圧力でＳｉＨ４ガスまたはＳｉ２Ｈ６ガスとＰＨ３ガスを用いて形成し、前記アンドープト非晶質シリコン膜は前記条件でＰＨ３ガスの流入を中断させて連続的に形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
  14. 前記タングステンシリサイド膜は、３００℃以上、且つ５００℃以下の温度でＳｉＨ４ガスまたはＤＣＳ(ＳｉＨ２Ｃｌ２)ガスとＷＦ６ガスを用いて２.０以上、且つ２.８以下の化学量論比を有するように形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100997781B1 (ko) * 2003-11-21 2010-12-02 매그나칩 반도체 유한회사 이이피롬 소자의 제조방법
KR100567530B1 (ko) * 2003-12-30 2006-04-03 주식회사 하이닉스반도체 반도체 소자의 산화막 형성 방법
KR100538884B1 (ko) * 2004-03-30 2005-12-23 주식회사 하이닉스반도체 플래쉬 메모리소자의 제조방법
KR100575343B1 (ko) * 2004-09-10 2006-05-02 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR100607346B1 (ko) * 2005-01-13 2006-07-31 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100650858B1 (ko) * 2005-12-23 2006-11-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
US20070210449A1 (en) * 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
KR100880338B1 (ko) * 2006-12-04 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
US7642616B2 (en) * 2007-05-17 2010-01-05 Micron Technology, Inc. Tunnel and gate oxide comprising nitrogen for use with a semiconductor device and a process for forming the device
KR100953035B1 (ko) 2008-03-27 2010-04-14 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그의 제조 방법
US8211762B1 (en) 2009-07-30 2012-07-03 Micron Technology, Inc. Non-volatile memory
US8486781B2 (en) * 2010-04-07 2013-07-16 United Microelectronics Corp. Method of manufacturing flash memory device
CN102569078B (zh) * 2010-12-16 2015-04-29 中芯国际集成电路制造(北京)有限公司 一种闪存单元形成方法
US9536738B2 (en) * 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5767005A (en) * 1993-07-27 1998-06-16 Micron Technology, Inc. Method for fabricating a flash EEPROM
JP2699890B2 (ja) * 1994-09-29 1998-01-19 日本電気株式会社 不揮発性半導体記憶装置
JP3588497B2 (ja) * 1995-03-24 2004-11-10 株式会社ルネサステクノロジ 半導体装置の製造方法
US5631179A (en) * 1995-08-03 1997-05-20 Taiwan Semiconductor Manufacturing Company Method of manufacturing metallic source line, self-aligned contact for flash memory devices
JPH09102495A (ja) * 1995-10-06 1997-04-15 Sumitomo Metal Ind Ltd 半導体装置の製造方法
JP3139345B2 (ja) * 1995-10-27 2001-02-26 株式会社デンソー 不揮発性半導体記憶装置の製造方法
JPH09251998A (ja) * 1996-03-15 1997-09-22 Toshiba Corp 半導体装置の製造方法
JPH10125617A (ja) * 1996-10-21 1998-05-15 Nec Corp 半導体装置の製造方法
JPH10154761A (ja) * 1996-11-21 1998-06-09 Mitsubishi Electric Corp 不揮発性半導体記憶装置の製造方法
JP3312102B2 (ja) * 1996-11-27 2002-08-05 シャープ株式会社 不揮発性半導体記憶装置の製造方法
JPH10189775A (ja) * 1996-12-25 1998-07-21 Hitachi Ltd 不揮発性半導体記憶装置の製造方法
JPH1167941A (ja) * 1997-08-26 1999-03-09 Sanyo Electric Co Ltd 不揮発性半導体記憶装置及びその製造方法
JP2000232173A (ja) * 1998-12-09 2000-08-22 Matsushita Electronics Industry Corp 半導体記憶装置およびその製造方法
KR100318683B1 (ko) * 1998-12-17 2001-12-28 윤종용 산화막/질화막/산화막 유전층의 형성방법
JP2001015619A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2001044391A (ja) * 1999-07-29 2001-02-16 Fujitsu Ltd 半導体記憶装置とその製造方法
JP2001094077A (ja) * 1999-09-20 2001-04-06 Toshiba Corp 半導体記憶装置及びその製造方法
JP3558565B2 (ja) * 1999-11-08 2004-08-25 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体装置の製造方法
KR100351450B1 (ko) * 1999-12-30 2002-09-09 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
KR20010066111A (ko) * 1999-12-31 2001-07-11 황인길 반도체 소자의 접촉 구조 형성 방법
US6529410B1 (en) * 2000-09-20 2003-03-04 Advanced Micro Devices, Inc. NAND array structure and method with buried layer

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