JP4899310B2

JP4899310B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4899310B2
Application number: JP2004367443A
Authority: JP
Inventors: 秀明田中; 正勝星; 良雄下井田; 哲也林
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2004-12-20
Filing date: 2004-12-20
Publication date: 2012-03-21
Anticipated expiration: 2024-12-20
Also published as: JP2006173523A

Description

本発明は、半導体基体上にヘテロ半導体層を有する半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device having a hetero semiconductor layer on a semiconductor substrate.

本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。
この従来技術では、低オン抵抗で高耐圧な電界効果トランジスタを提供することを目的として、特にノーマリオフの電圧駆動型で、製造工程の簡単な炭化珪素半導体装置を提供しようとするものである。この従来技術では、Ｎ^＋型炭化珪素基板上にＮ⁻型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ⁻型多結晶シリコン領域とＮ^＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ⁻型多結晶シリコン領域並びにＮ^＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ^＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ⁻型多結晶シリコン領域はソース電極に接続され、Ｎ^＋型炭化珪素基板の裏面にはドレイン電極が形成されている。
上記のような構成の従来技術の半導体装置は、ソース電極とドレイン電極間に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能するようになっている。つまり、ゲート電極をソース電極と同電位とした状態では、Ｎ⁻型多結晶シリコン領域並びにＮ^＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極にソース電極に対し所定の正電圧が印加された状態では、Ｎ^＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、従来技術のチャネル長に相当する長さがヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。 As a prior art as the background of the present invention, there is the following Patent Document 1 filed by the present applicant.
In this prior art, in order to provide a field effect transistor having a low on-resistance and a high withstand voltage, a silicon carbide semiconductor device which is a normally-off voltage-driven type and has a simple manufacturing process is provided. In this prior art, an N ⁻ type polycrystalline silicon region and an N ⁺ type polycrystalline silicon region are in contact with one main surface of a semiconductor substrate in which an N ⁻ type silicon carbide epitaxial region is formed on an N ⁺ type silicon carbide substrate. The epitaxial region, the N ⁻ type polycrystalline silicon region, and the N ⁺ type polycrystalline silicon region form a heterojunction. A gate electrode is formed via a gate insulating film adjacent to the junction between the epitaxial region and the N ⁺ type polycrystalline silicon region. The N ⁻ type polycrystalline silicon region is connected to the source electrode, and a drain electrode is formed on the back surface of the N ⁺ type silicon carbide substrate.
The conventional semiconductor device having the above-described configuration functions as a switch by controlling the potential of the gate electrode in a state where a predetermined positive potential is applied between the source electrode and the drain electrode. . That is, when the gate electrode is at the same potential as the source electrode, a reverse bias is applied to the heterojunction of the N ⁻ type polycrystalline silicon region and the N ⁺ type polycrystalline silicon region and the epitaxial region, and the drain electrode and the source electrode No current flows between them. However, when a predetermined positive voltage is applied to the gate electrode with respect to the source electrode, a gate electric field acts on the heterojunction interface between the N ⁺ type polycrystalline silicon region and the epitaxial region, and the heterojunction surface at the gate oxide film interface Since the thickness of the energy barrier is reduced, a current flows between the drain electrode and the source electrode. In this prior art, since a heterojunction is used as a current cutoff / conduction control channel, the length corresponding to the channel length of the prior art functions at the thickness of the heterobarrier, so that low resistance conduction characteristics are obtained. can get.

特開２００３−３１８３９８号公報JP 2003-318398 A

素子のオフ特性をさらに向上させるためには、主たるヘテロ半導体領域をＰ^＋型とし、Ｐ型、Ｎ型を打ち分けて２つのヘテロ半導体領域を形成することが有効である（本出願人が出願した特願２００４−０６５９５８号参照）。すなわち、断面形状的に非常に狭いＮ型領域（第一のヘテロ半導体領域）を形成し、その他の領域（第二のヘテロ半導体領域）をＰ^＋型とすることが望ましい。しかしながら、このような断面形状をとることで、非常に狭い該Ｎ型領域とソース電極間のコンタクト面積が小さくなり、コンタクト抵抗が増大してしまうという問題点があった。
本発明は、このような従来技術の問題を解決するためになされたものであり、第一のヘテロ半導体領域とソース電極間のコンタクト抵抗を低減できる半導体装置の製造方法を提供することを目的とする。 In order to further improve the off-characteristics of the device, it is effective to form the main hetero semiconductor region as a P ⁺ type, and to form two hetero semiconductor regions by dividing the P type and the N type (application of the present applicant) Japanese Patent Application No. 2004-065958). That is, it is desirable to form an N-type region (first hetero semiconductor region) that is very narrow in cross-sectional shape and to make the other region (second hetero semiconductor region) P ⁺ type. However, by taking such a cross-sectional shape, there is a problem that the contact area between the very narrow N-type region and the source electrode is reduced and the contact resistance is increased.
The present invention has been made to solve such a problem of the prior art, and an object of the present invention is to provide a method of manufacturing a semiconductor device capable of reducing contact resistance between a first hetero semiconductor region and a source electrode. To do.

上記課題を解決するために、本発明は、第一導電型の半導体基体上に、該半導体基体を構成する半導体材料とバンドギャップが異なる第二導電型のヘテロ半導体層を積層する工程と、前記ヘテロ半導体層上に所定のパターンを有するマスク層を形成する工程と、前記マスク層をマスクに用いて前記ヘテロ半導体層に第一導電型の不純物を導入し、前記ヘテロ半導体層中に第一のへテロ半導体領域を形成する工程と、前記マスク層をマスクに用いて前記へテロ半導体層を選択的にエッチングする工程と、前記第一のヘテロ半導体領域及び前記半導体基体とに接するようにゲート絶縁膜を形成する工程とを有する半導体装置の製造方法であって、前記マスク層を用いて第一導電型の不純物を導入し、前記第一のへテロ半導体領域を形成する工程を、イオン注入によって行うという構成になっている。
そして、イオン注入における不純物の投影飛程に関しては、前記マスク層の厚さが、イオン注入を行う不純物の投影飛程より小さく、また、イオン注入を行う不純物の前記マスク層の直下における投影飛程が、前記へテロ半導体層の厚さより小さくなるように設定される。これにより、前記ヘテロ半導体層の前記マスクで覆われていない領域及び前記マスクに覆われたマスク端部の領域を全厚さに渡って第一導電型の第一のヘテロ半導体領域が形成されるとともに、前記ヘテロ半導体層の前記マスクで覆われた他の領域では下部に第二導電型の第二のヘテロ半導体層が残存する。 In order to solve the above problems, the present invention comprises a step of laminating a second conductive hetero semiconductor layer having a band gap different from that of a semiconductor material constituting the semiconductor base on the first conductive semiconductor base; Forming a mask layer having a predetermined pattern on the hetero semiconductor layer; introducing a first conductivity type impurity into the hetero semiconductor layer using the mask layer as a mask; Forming a hetero semiconductor region; selectively etching the hetero semiconductor layer using the mask layer as a mask; and insulating the gate so as to contact the first hetero semiconductor region and the semiconductor substrate. a method of manufacturing a semiconductor device having a step of forming a film, introducing a first conductivity type impurity using the mask layer, the step of forming the hetero semiconductor region first of the We have a configuration of performing the ion implantation.
As for the projected range of impurities in ion implantation, the thickness of the mask layer is smaller than the projected range of impurities to perform ion implantation, and the projected range of impurities to be ion implanted immediately below the mask layer. Is set to be smaller than the thickness of the hetero semiconductor layer. Thereby, the first hetero semiconductor region of the first conductivity type is formed over the entire thickness of the region of the hetero semiconductor layer not covered with the mask and the region of the mask end portion covered with the mask. At the same time, in the other region of the hetero semiconductor layer covered with the mask, the second conductivity type second hetero semiconductor layer remains below.

本発明によれば、第一のヘテロ半導体領域とソース電極との接触面積を大きくすることができ、コンタクト抵抗を低減することができる。 According to the present invention, the contact area between the first hetero semiconductor region and the source electrode can be increased, and the contact resistance can be reduced.

以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
本発明の実施の形態について図を用いて説明する。
〈構成〉
図１は本発明の実施の形態による半導体装置（ヘテロ接合電界効果トランジスタ）の断面図、図２は図１のＡ−Ｂ切断線における断面図である（図１は、図２のＡ−Ｂ切断線における断面図）。
なお、以下の実施の形態においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。
図１に示すように、第一導電型である例えばＮ^＋型の炭化珪素基板１上に、ドレイン領域を構成するＮ型の炭化珪素エピタキシャル層２が形成されて炭化珪素半導体基体１００が構成されている。また、エピタキシャル層２の基板１との接合面に対向する主面に接するように、ヘテロ半導体層２００が形成されている。このヘテロ半導体層２００は、例えば第一導電型であるＮ型の多結晶シリコンからなる第一のヘテロ半導体領域３と、第二導電型であるＰ型の多結晶シリコンからなる第二のヘテロ半導体領域４とから構成されている。つまり、エピタキシャル層２と第一のヘテロ半導体領域３及び第二のヘテロ半導体領域４との接合部は、炭化珪素と多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。
ヘテロ半導体層２００の所定領域には、該ヘテロ半導体層２００を貫通し、エピタキシャル層２に到達するように溝（トレンチ）９が形成されている。溝９近傍の第一のヘテロ半導体領域３とエピタキシャル層２との接合面に接するように、例えばシリコン酸化膜からなるゲート絶縁膜６が形成されている。また、ゲート絶縁膜６上にはゲート電極５が形成されている。また、第一のヘテロ半導体領域３及び第二のヘテロ半導体領域４のエピタキシャル２との接合面に対向する対面にはソース電極７が形成されている。また、基板１にはドレイン電極８が接続するように形成されている。ゲート電極５とソース電極７とは、キャップ酸化膜３０によって電気的に絶縁されている。なお、図１には示されていないが、Ｐ型多結晶シリコンからなる第二のヘテロ半導体領域４とソース電極７とは、図２に示すように、紙面奥行き方向で接触している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.
Embodiments of the present invention will be described with reference to the drawings.
<Constitution>
1 is a cross-sectional view of a semiconductor device (heterojunction field effect transistor) according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along a line AB in FIG. 1 (FIG. 1 is a cross-sectional view along AB in FIG. FIG.
In the following embodiments, a semiconductor device using silicon carbide (SiC) as a substrate material will be described as an example.
As shown in FIG. 1, an N-type silicon carbide epitaxial layer 2 constituting a drain region is formed on, for example, an N ⁺ -type silicon carbide substrate 1 that is a first conductivity type, thereby forming a silicon carbide semiconductor substrate 100. ing. Further, hetero semiconductor layer 200 is formed so as to be in contact with the main surface facing the bonding surface of epitaxial layer 2 with substrate 1. The hetero semiconductor layer 200 includes, for example, a first hetero semiconductor region 3 made of N-type polycrystalline silicon which is a first conductivity type, and a second hetero semiconductor made of P-type polycrystalline silicon which is a second conductivity type. The region 4 is configured. That is, the junction between the epitaxial layer 2 and the first hetero semiconductor region 3 and the second hetero semiconductor region 4 is a hetero junction made of a material having different band gaps between silicon carbide and polycrystalline silicon. There is an energy barrier at the interface.
A groove (trench) 9 is formed in a predetermined region of the hetero semiconductor layer 200 so as to penetrate the hetero semiconductor layer 200 and reach the epitaxial layer 2. A gate insulating film 6 made of, for example, a silicon oxide film is formed so as to be in contact with the bonding surface between the first hetero semiconductor region 3 in the vicinity of the trench 9 and the epitaxial layer 2. A gate electrode 5 is formed on the gate insulating film 6. Further, a source electrode 7 is formed on the opposite surface of the first hetero semiconductor region 3 and the second hetero semiconductor region 4 that faces the junction surface with the epitaxial layer 2. A drain electrode 8 is connected to the substrate 1. The gate electrode 5 and the source electrode 7 are electrically insulated by the cap oxide film 30. Although not shown in FIG. 1, the second hetero semiconductor region 4 made of P-type polycrystalline silicon and the source electrode 7 are in contact with each other in the depth direction of the paper as shown in FIG.

〈製造方法〉
次に、図１、図２に示した電界効果トランジスタの製造方法について図３（ａ）〜図６（ｌ）に従って説明する。
まず、図３（ａ）に示すように、Ｎ型炭化珪素基板１上に、Ｎ型炭化珪素エピタキシャル層２を成長させた炭化珪素半導体基体１００を用意する。炭化珪素エピタキシャル層２の厚さは例えば１０μｍ、不純物濃度は例えば１．０×１０^１６ｃｍ^−３である。
次に、図３（ｂ）に示すように、Ｎ型炭化珪素エピタキシャル層２上に多結晶シリコンを厚さ例えば５０００Å堆積した後、ボロン（硼素）イオン６０のイオン注入を行い、Ｐ型の多結晶シリコンからなる第二のヘテロ半導体領域４を形成する。ボロンイオン６０のイオン注入条件は、例えば加速エネルギー３０ｋｅＶ、ドーズ量５．０×１０^１５ｃｍ^−２である。むろん、多結晶シリコンへのドーピングには、ＢＢｒ_３などを用いた固層拡散法でも構わないし、気相拡散法でも良い。
次に、図３（ｃ）に示すように、Ｐ型多結晶シリコンからなる第二のヘテロ半導体領域４上にＣＶＤ法にて酸化膜４０と窒化膜５０とを、酸化膜４０、窒化膜５０の順に堆積した後、フォトリソグラフィとエッチングにより、酸化膜４０及び窒化膜５０の所定領域をエッチングする。このときの酸化膜４０及び窒化膜５０の膜厚は、例えば、それぞれ１０００Åである。 <Production method>
Next, a method for manufacturing the field effect transistor shown in FIGS. 1 and 2 will be described with reference to FIGS.
First, as shown in FIG. 3A, a silicon carbide semiconductor substrate 100 in which an N-type silicon carbide epitaxial layer 2 is grown on an N-type silicon carbide substrate 1 is prepared. Silicon carbide epitaxial layer 2 has a thickness of, for example, 10 μm and an impurity concentration of, for example, 1.0 × 10 ¹⁶ cm ⁻³ .
Next, as shown in FIG. 3B, after depositing, for example, 5000 Å of polycrystalline silicon on the N-type silicon carbide epitaxial layer 2, boron (boron) ions 60 are implanted to form a P-type polycrystal. A second hetero semiconductor region 4 made of crystalline silicon is formed. The ion implantation conditions for boron ions 60 are, for example, acceleration energy of 30 keV and a dose of 5.0 × 10 ¹⁵ cm ⁻² . Of course, the polycrystalline silicon may be doped by a solid layer diffusion method using BBr ₃ or the like, or a vapor phase diffusion method.
Next, as shown in FIG. 3C, the oxide film 40 and the nitride film 50 are formed on the second hetero semiconductor region 4 made of P-type polycrystalline silicon by the CVD method, and the oxide film 40 and the nitride film 50. Then, predetermined regions of the oxide film 40 and the nitride film 50 are etched by photolithography and etching. At this time, the thicknesses of the oxide film 40 and the nitride film 50 are, for example, 1000 mm.

次に、図４（ｄ）に示すように、酸化膜４０及び窒化膜５０をマスク材として、Ｐ型多結晶シリコンからなる第二のヘテロ半導体領域４に、砒素イオン７０をイオン注入する。この際、砒素イオン７０のイオン注入の加速エネルギーは、酸化膜４０及び窒化膜５０のマスク越しに注入した砒素の投影飛程が、Ｐ型多結晶シリコンからなる第二のヘテロ半導体領域４に到達するように、かつ、ヘテロ半導体層２００と炭化珪素エピタキシャル層２との界面には到達しないように設定する。本実施の形態の場合、例えば加速エネルギー２００ｋｅＶ、ドーズ量１．０×１０^１６ｃｍ^−２である。このような条件でイオン注入することで、図３（ｄ）に示すような深さの異なるＮ型多結晶シリコンからなる第一のヘテロ半導体領域３を一度のイオン注入で形成することができる。なお、イオン注入する不純物として砒素の他、アンチモンを用いてもよい。
次に、図４（ｅ）に示すように、酸化膜４０及び窒化膜５０のマスクをそのまま用いて、反応性イオンエッチングにより多結晶シリコンからなるヘテロ半導体層２００、及び炭化珪素エピタキシャル層２をエッチングし、溝９を形成する。なお、砒素イオン７０（図４（ｄ））の注入時に、マスク（酸化膜４０及び窒化膜５０）の端部における該マスク直下のＰ型多結晶シリコンからなる第二のヘテロ半導体領域４にも砒素がドーピングされているので、溝９の形成後においても、溝９内部のエッチング面にはＮ型多結晶シリコンからなる第一のヘテロ半導体領域３が残る。このマスク端部におけるマスク直下のＮ型多結晶シリコンからなる第一のヘテロ半導体領域３の幅は、砒素イオン７０の注入時における砒素原子の衝突カスケードの幅であるので、非常に狭いＮ型多結晶シリコンからなる第一のヘテロ半導体領域３を形成することができる。
次に、図４（ｆ）に示すように、Ｎ型多結晶シリコンからなる第一のヘテロ半導体領域３と溝９の内壁を少なくとも覆うようにＴＥＯＳ膜からなるゲート絶縁膜６を堆積する。 Next, as shown in FIG. 4D, arsenic ions 70 are implanted into the second hetero semiconductor region 4 made of P-type polycrystalline silicon using the oxide film 40 and the nitride film 50 as mask materials. At this time, the acceleration energy of ion implantation of the arsenic ions 70 is such that the projected range of arsenic implanted through the masks of the oxide film 40 and the nitride film 50 reaches the second hetero semiconductor region 4 made of P-type polycrystalline silicon. And so as not to reach the interface between the hetero semiconductor layer 200 and the silicon carbide epitaxial layer 2. In the case of this embodiment, for example, the acceleration energy is 200 keV and the dose is 1.0 × 10 ¹⁶ cm ⁻² . By performing ion implantation under such conditions, the first hetero semiconductor region 3 made of N-type polycrystalline silicon having different depths as shown in FIG. 3D can be formed by one ion implantation. In addition to arsenic, antimony may be used as an impurity for ion implantation.
Next, as shown in FIG. 4E, using the masks of the oxide film 40 and the nitride film 50 as they are, the hetero semiconductor layer 200 made of polycrystalline silicon and the silicon carbide epitaxial layer 2 are etched by reactive ion etching. Then, the groove 9 is formed. Note that when the arsenic ions 70 (FIG. 4D) are implanted, the second hetero semiconductor region 4 made of P-type polycrystalline silicon just below the mask at the end of the mask (the oxide film 40 and the nitride film 50) is also used. Since arsenic is doped, the first hetero semiconductor region 3 made of N-type polycrystalline silicon remains on the etched surface inside the trench 9 even after the trench 9 is formed. The width of the first hetero semiconductor region 3 made of N-type polycrystalline silicon immediately below the mask at the edge of the mask is the width of the collision cascade of arsenic atoms when arsenic ions 70 are implanted. A first hetero semiconductor region 3 made of crystalline silicon can be formed.
Next, as shown in FIG. 4F, a gate insulating film 6 made of a TEOS film is deposited so as to cover at least the first hetero semiconductor region 3 made of N-type polycrystalline silicon and the inner wall of the trench 9.

次に、図５（ｇ）に示すように、少なくとも溝９の内部を埋めるように多結晶シリコンを厚さ例えば５０００Å堆積した後、ＰＯＣｌ_３を用いた固層拡散を行い、ゲート電極となる多結晶シリコン層８０を形成する。むろん、多結晶シリコン層８０への不純物ドーピングには、イオン注入法を用いても一向に構わない。
次に、図５（ｈ）に示すように、ドライエッチングによりゲート電極となる多結晶シリコン層８０と窒化膜５０上のゲート絶縁膜６をエッチバックし、ゲート電極５を形成する。
次に、図５（ｉ）に示すように、酸化雰囲気中にてゲート電極５の一部を熱酸化し、ゲート電極５の絶縁を確保するキャップ酸化膜３０を形成する。
次に、図６（ｊ）に示すように、燐酸溶液を用いて窒化膜５０を除去する。
次に、図６（ｋ）に示すように、炭化珪素基板１の裏面にチタン、ニッケルを、チタン、ニッケルの順に堆積してドレイン電極８を形成する。
次に、図６（ｌ）に示すように、キャップ酸化膜３０と酸化膜４０をエッチバックし、Ｎ型多結晶シリコンからなる第一のヘテロ半導体領域３上にコンタクトホールを開孔する。
最後に、図１に示すように、アルミニウムを堆積してソース電極７を形成し、セルフアライン構造を有するＳｉ／ＳｉＣヘテロ接合界面変調型デバイスが完成する。 Next, as shown in FIG. 5G, after depositing, for example, 5000 Å of polycrystalline silicon so as to fill at least the inside of the trench 9, solid layer diffusion using POCl ₃ is performed to form a multi-layer that becomes a gate electrode. A crystalline silicon layer 80 is formed. Needless to say, the impurity doping into the polycrystalline silicon layer 80 may be performed by using an ion implantation method.
Next, as shown in FIG. 5H, the polycrystalline silicon layer 80 to be the gate electrode and the gate insulating film 6 on the nitride film 50 are etched back by dry etching to form the gate electrode 5.
Next, as shown in FIG. 5I, a part of the gate electrode 5 is thermally oxidized in an oxidizing atmosphere to form a cap oxide film 30 that ensures insulation of the gate electrode 5.
Next, as shown in FIG. 6J, the nitride film 50 is removed using a phosphoric acid solution.
Next, as shown in FIG. 6 (k), titanium and nickel are deposited in this order on the back surface of the silicon carbide substrate 1 to form the drain electrode 8.
Next, as shown in FIG. 6L, the cap oxide film 30 and the oxide film 40 are etched back to form contact holes on the first hetero semiconductor region 3 made of N-type polycrystalline silicon.
Finally, as shown in FIG. 1, aluminum is deposited to form the source electrode 7, and the Si / SiC heterojunction interface modulation type device having a self-aligned structure is completed.

上記のように本実施の形態の半導体装置の製造方法は、半導体基体１００上に、該半導体基体１００を構成する半導体材料とバンドギャップが異なり、該半導体基体１００とヘテロ接合を形成する半導体材料からなるヘテロ半導体層２００（第二のヘテロ半導体領域４）を積層する第一の工程（図３（ｂ））と、該ヘテロ半導体層上に所定のパターンを有するマスク層（酸化膜４０及び窒化膜５０）を形成する第二の工程（図３（ｃ））と、前記マスク層をマスクに用いて前記ヘテロ半導体層に不純物を導入し、前記ヘテロ半導体層中に第一のへテロ半導体領域３を形成する第三の工程（図４（ｄ））と、前記マスク層をマスクに用いてへテロ半導体層２００を選択的にエッチングする第四の工程（図４（ｅ））と、前記第一のヘテロ半導体領域３及び半導体基体１００とに接するようにゲート絶縁膜６を形成する第五の工程（図４（ｆ））とを有する半導体装置の製造方法であって、前記マスク層を用いて不純物を導入し、第一のへテロ半導体領域３を形成する第三の工程（図４（ｄ））を、イオン注入によって行うという構成になっている。
従来の方法では、図１に示すような形状の第一のヘテロ半導体領域３（障壁が低い）と第二のヘテロ半導体領域４（障壁が高い）を形成する場合、つまり、ソース領域となる第二のヘテロ半導体領域４の内部に任意の導電型の第一のヘテロ半導体領域３を形成する場合、まず、第一のマスクを用いて第二のヘテロ半導体領域４中に、第一のヘテロ半導体領域３を全厚さにわたって形成する。次に、第二のマスクを用いて第二のヘテロ半導体領域４の表面領域（上層）に第一のヘテロ半導体領域３を形成する。最後に、第三のマスクを用いてヘテロ半導体層２００をエッチングするという工程を経る。従って、マスク合わせが３回必要であった。このため、異なる導電型の領域の寸法は、イオン注入及びエッチングのマスク合わせ精度に依存するため、微細化することが困難であった。
図７（ａ）〜（ｄ）は、本実施の形態の半導体装置の製造方法の要部を説明する工程断面図である。（ａ）はプレーナ型のヘテロ接合電界効果トランジスタの断面図である。まず、（ｂ）に示すように、半導体基体１００上にヘテロ半導体層２００を形成し、その上に所定のパターン形状のマスク層４０、５０を形成する。次に、（ｃ）に示すように、マスク層４０、５０を用いて不純物イオン７０をイオン注入法によって不純物を導入する。すなわち、ヘテロ半導体層２００に不純物を導入する際に、一部の不純物をマスク越しにイオン注入を行うことで導入する。また、イオン注入の横方向への広がりを利用して不純物を導入する。表面領域に浅く不純物を導入したい領域は、マスクによって注入イオンの投影飛程を浅くすることができる。最後に、（ｄ）に示すように、イオン注入に用いた同じマスク層４０、５０を利用してヘテロ半導体層２２をエッチングしてパーニングする。このため、加工寸法は、マスク合わせ精度に依存しない。従って、半導体装置を精度良く形成することが可能であり、微細化が容易になる。
このような製造方法を用いることで、第一のへテロ半導体領域３とソース電極７との接触面積を大きくすることができ、第一のヘテロ半導体領域３とソース電極７間のコンタクト抵抗を低減することができる。 As described above, the manufacturing method of the semiconductor device according to the present embodiment is different from the semiconductor material that forms a heterojunction with the semiconductor substrate 100 on the semiconductor substrate 100. A first step (FIG. 3B) for stacking a hetero semiconductor layer 200 (second hetero semiconductor region 4) to be formed, and a mask layer (oxide film 40 and nitride film) having a predetermined pattern on the hetero semiconductor layer 50), a second step (FIG. 3C) and impurities are introduced into the hetero semiconductor layer using the mask layer as a mask, and the first hetero semiconductor region 3 is formed in the hetero semiconductor layer. A fourth step (FIG. 4D) for selectively etching the hetero semiconductor layer 200 using the mask layer as a mask, and a fourth step (FIG. 4E). Hetero semiconductor And a fifth step (FIG. 4F) of forming a gate insulating film 6 so as to be in contact with the region 3 and the semiconductor substrate 100, and introducing impurities using the mask layer. The third step (FIG. 4D) for forming the first hetero semiconductor region 3 is performed by ion implantation.
In the conventional method, when the first hetero semiconductor region 3 (low barrier) and the second hetero semiconductor region 4 (high barrier) are formed as shown in FIG. When the first hetero semiconductor region 3 of any conductivity type is formed inside the second hetero semiconductor region 4, first, the first hetero semiconductor is used in the second hetero semiconductor region 4 using the first mask. Region 3 is formed over the entire thickness. Next, the first hetero semiconductor region 3 is formed in the surface region (upper layer) of the second hetero semiconductor region 4 using the second mask. Finally, a process of etching the hetero semiconductor layer 200 using the third mask is performed. Therefore, it was necessary to align the mask three times. For this reason, since the dimensions of regions of different conductivity types depend on the accuracy of mask alignment for ion implantation and etching, it has been difficult to miniaturize.
7A to 7D are process cross-sectional views illustrating the main part of the semiconductor device manufacturing method of the present embodiment. (A) is sectional drawing of a planar type heterojunction field effect transistor. First, as shown in (b), a hetero semiconductor layer 200 is formed on a semiconductor substrate 100, and mask layers 40 and 50 having a predetermined pattern shape are formed thereon. Next, as shown in (c), impurity ions 70 are introduced by ion implantation using the mask layers 40 and 50. That is, when introducing impurities into the hetero semiconductor layer 200, some of the impurities are introduced by ion implantation through a mask. Impurities are introduced by utilizing the lateral spread of ion implantation. In a region where impurities are to be introduced shallowly into the surface region, the projected range of implanted ions can be made shallow by a mask. Finally, as shown in (d), the hetero semiconductor layer 22 is etched and panned using the same mask layers 40 and 50 used for ion implantation. For this reason, the processing dimension does not depend on the mask alignment accuracy. Accordingly, the semiconductor device can be formed with high accuracy, and miniaturization is facilitated.
By using such a manufacturing method, the contact area between the first hetero semiconductor region 3 and the source electrode 7 can be increased, and the contact resistance between the first hetero semiconductor region 3 and the source electrode 7 is reduced. can do.

また、前記マスク層の厚さを、第三の工程（図４（ｄ））においてイオン注入を行う不純物の投影飛程より小さくする。これにより、第一のへテロ半導体領域３とソース電極７との接触面積を大きくすることができ、コンタクト抵抗を低減することができる。
また、第三の工程（図４（ｄ））においてイオン注入を行う不純物の、前記マスク層の直下における投影飛程を、へテロ半導体層２００の厚さより小さくする。これにより、第一のへテロ半導体領域３とソース電極７との接触面積を大きくすることができ、コンタクト抵抗を低減することができる。
また、前記不純物として砒素またはアンチモンを用いる。これにより、Ｐ型ヘテロ半導体層３とＮ型ヘテロ半導体層４とを組み合わせた構造を容易に形成することができ、高い逆方向耐圧と低オン抵抗の両立を図ることができる。
また、半導体基体を構成する半導体材料が炭化珪素である。他のワイドギャップ半導体材料を用いても良いが、炭化珪素の場合、熱酸化を用いることができる、伝導度制御を容易に行うことができる、などの製造プロセスメリットが大きく、かつ、高耐圧な半導体装置を実現できる。
さらに、前記ヘテロ半導体材料が、多結晶シリコン、単結晶シリコン、アモルファスシリコンの少なくとも１つである。他の半導体材料を用いても良いが、単結晶シリコンの場合、熱酸化を用いることができる、伝導度制御を容易に行うことができる、などの製造プロセスメリットが大きい。 Further, the thickness of the mask layer is made smaller than the projected range of impurities for performing ion implantation in the third step (FIG. 4D). Thereby, the contact area between the first hetero semiconductor region 3 and the source electrode 7 can be increased, and the contact resistance can be reduced.
In addition, the projected range of the impurity for ion implantation in the third step (FIG. 4D) immediately below the mask layer is made smaller than the thickness of the hetero semiconductor layer 200. Thereby, the contact area between the first hetero semiconductor region 3 and the source electrode 7 can be increased, and the contact resistance can be reduced.
Arsenic or antimony is used as the impurity. Thereby, a structure in which the P-type hetero semiconductor layer 3 and the N-type hetero semiconductor layer 4 are combined can be easily formed, and both a high reverse breakdown voltage and a low on-resistance can be achieved.
The semiconductor material constituting the semiconductor substrate is silicon carbide. Other wide-gap semiconductor materials may be used, but in the case of silicon carbide, it is possible to use thermal oxidation, the conductivity can be easily controlled, etc. A semiconductor device can be realized.
Furthermore, the hetero semiconductor material is at least one of polycrystalline silicon, single crystal silicon, and amorphous silicon. Other semiconductor materials may be used, but in the case of single crystal silicon, there are great manufacturing process merits such as thermal oxidation can be used and conductivity can be easily controlled.

図８は、本実施の形態の半導体装置の別の構成を示す断面図である。本構造のヘテロ接合電界効果トランスタにおいては、第二のヘテロ半導体領域４の下部にＰ型半導体層からなる電界緩和層１０が形成されている。このような構造では、ゲート絶縁膜６及びゲート電極５が充填されている溝９部や、素子がオン時に電流通路となる第一のヘテロ半導体領域３よりも深い位置に、Ｐ型の電界緩和領域１０とＮ型のドレイン領域２からなるＰＮ接合が存在する。これにより本構造による特有の効果として、素子オフ時にはドレイン電極８側からの電界の作用が、ゲート絶縁膜６とゲート電極５が充填されている溝９部や、素子がオン時に電流通路となる第一のヘテロ半導体領域３に影響しなくなり、素子オフ時における遮断特性が向上する。 FIG. 8 is a cross-sectional view showing another configuration of the semiconductor device of the present embodiment. In the heterojunction field effect transformer of this structure, an electric field relaxation layer 10 made of a P-type semiconductor layer is formed below the second hetero semiconductor region 4. In such a structure, a P-type electric field relaxation is provided in a groove 9 filled with the gate insulating film 6 and the gate electrode 5 or at a position deeper than the first hetero semiconductor region 3 that becomes a current path when the device is turned on. There is a PN junction composed of the region 10 and the N-type drain region 2. As a result of this structure, the effect of the electric field from the drain electrode 8 side when the element is off is the effect of the electric field from the side of the drain electrode 8 when the element is off, and the groove 9 filled with the gate insulating film 6 and the gate electrode 5 The first hetero semiconductor region 3 is not affected, and the cutoff characteristic when the element is off is improved.

図９は、本実施の形態の半導体装置の別の構成を示す断面図である。本構造のヘテロ接合電界効果トランスタは、溝型ではなく、プレーナ型の場合である。図１、図８に示した構造においては、ドレイン領域２の表層部に溝９を形成して、その溝９の中にゲート絶縁膜６を介してゲート電極５が形成されている、いわゆるトレンチ型の構成であるが、本構造のようにドレイン領域２には溝９を形成しない、いわゆるプレーナ型の構成でも構わない。
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。例えば、上記実施の形態において、炭化珪素を半導体基体１００の材料とした半導体装置を一例として説明したが、基体材料はシリコン、シリコンゲルマニウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でも構わない。また、炭化珪素のポリタイプは４Ｈ、６Ｈ、３Ｃ等のポリタイプを使用可能である。また、ドレイン電極８とソース電極７とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極８とソース電極７とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであっても構わない。また、ヘテロ半導体層３、あるいは４に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でも構わない。また、炭化珪素半導体基板１、炭化珪素エピタキシャル層２からなる炭化珪素半導体基体１００がＮ型の場合で説明したが、Ｐ型の場合でも構わないことは言うまでもない。 FIG. 9 is a cross-sectional view showing another configuration of the semiconductor device of the present embodiment. The heterojunction field effect transformer of this structure is not a groove type but a planar type. In the structure shown in FIGS. 1 and 8, a trench 9 is formed in the surface layer portion of the drain region 2, and a gate electrode 5 is formed in the trench 9 via a gate insulating film 6. Although it is a type configuration, a so-called planar type configuration in which the groove 9 is not formed in the drain region 2 as in this structure may be used.
The embodiment described above is described in order to facilitate understanding of the present invention, and is not described in order to limit the present invention. Therefore, each element disclosed in the above embodiment includes all design changes and equivalents belonging to the technical scope of the present invention. For example, in the above embodiment, the semiconductor device using silicon carbide as the material of the semiconductor substrate 100 has been described as an example. However, the substrate material may be other semiconductor materials such as silicon, silicon germanium, gallium nitride, and diamond. Silicon carbide polytypes such as 4H, 6H, and 3C can be used. Further, the drain electrode 8 and the source electrode 7 are arranged so as to face each other with the drain region 2 interposed therebetween, and the so-called vertical structure transistor in which the drain current flows in the vertical direction has been described. For example, the drain electrode 8 and the source electrode 7 may be a transistor having a so-called lateral structure in which the transistors 7 and 7 are arranged on the same main surface and the drain current flows in the lateral direction. Moreover, although the example using polycrystalline silicon as the material used for the hetero semiconductor layer 3 or 4 has been described, any material may be used as long as it forms a heterojunction with silicon carbide. Although silicon carbide semiconductor substrate 100 made of silicon carbide semiconductor substrate 1 and silicon carbide epitaxial layer 2 has been described as being N-type, it goes without saying that it may be P-type.

本発明の実施の形態による半導体装置の断面図である。It is sectional drawing of the semiconductor device by embodiment of this invention. 図１のＡ−Ｂ切断線における紙面に垂直な方向の断面図である。It is sectional drawing of the direction perpendicular | vertical to the paper surface in the AB cutting | disconnection line of FIG. 図１の半導体装置の製造方法を示す工程断面図である。FIG. 6 is a process cross-sectional view illustrating the method for manufacturing the semiconductor device of FIG. 1. 図１の半導体装置の製造方法を示す工程断面図である。FIG. 6 is a process cross-sectional view illustrating the method for manufacturing the semiconductor device of FIG. 1. 図１の半導体装置の製造方法を示す工程断面図である。FIG. 6 is a process cross-sectional view illustrating the method for manufacturing the semiconductor device of FIG. 1. 図１の半導体装置の製造方法を示す工程断面図である。FIG. 6 is a process cross-sectional view illustrating the method for manufacturing the semiconductor device of FIG. 1. 本実施の形態の半導体装置の製造方法の要部を説明する工程断面図である。It is process sectional drawing explaining the principal part of the manufacturing method of the semiconductor device of this Embodiment. 本発明の実施の形態による半導体装置の別の構成の断面図である。It is sectional drawing of another structure of the semiconductor device by embodiment of this invention. 本発明の実施の形態による半導体装置のさらに別の構成の断面図である。It is sectional drawing of another structure of the semiconductor device by embodiment of this invention.

Explanation of symbols

１…炭化珪素半導体基板２…炭化珪素エピタキシャル層
３…第一のヘテロ半導体領域４…第二のヘテロ半導体領域
５…ゲート電極６…ゲート絶縁膜
７…ソース電極８…ドレイン電極
９…溝１０…電界緩和領域
３０…キャップ酸化膜４０…酸化膜
５０…窒化膜６０…ボロン
７０…砒素イオン１００…炭化珪素基体
２００…へテロ半導体層 DESCRIPTION OF SYMBOLS 1 ... Silicon carbide semiconductor substrate 2 ... Silicon carbide epitaxial layer 3 ... 1st hetero semiconductor region 4 ... 2nd hetero semiconductor region 5 ... Gate electrode 6 ... Gate insulating film 7 ... Source electrode 8 ... Drain electrode 9 ... Groove 10 ... Electric field relaxation region 30 ... cap oxide film 40 ... oxide film 50 ... nitride film 60 ... boron 70 ... arsenic ion 100 ... silicon carbide substrate 200 ... hetero semiconductor layer

Claims

A first conductive type hetero semiconductor layer made of a semiconductor material having a band gap different from that of a semiconductor material constituting the semiconductor base and forming a heterojunction with the semiconductor base is laminated on the first conductive type semiconductor base. And the process of
A second step of forming a mask layer having a predetermined pattern on the hetero semiconductor layer;
By introducing a first conductivity type impurity into the hetero semiconductor layer using the mask layer as a mask, a region of the hetero semiconductor layer not covered with the mask and a region of the mask end covered with the mask The first conductivity type first hetero semiconductor region is formed over the entire thickness, and in the other region of the hetero semiconductor layer covered with the mask, the second conductivity type second hetero semiconductor region is formed below. A third step of forming a first hetero semiconductor region of the first conductivity type by ion implantation having a projection range of the impurity such that the semiconductor layer remains ;
A fourth step of selectively etching the hetero semiconductor layer until it reaches at least the semiconductor substrate by anisotropic etching using the mask layer as a mask to form a groove ;
A fifth step of forming a gate insulating film so as to cover the inner wall of the groove, and then forming a gate electrode so as to fill the groove where the gate insulating film is formed .

A method according to claim 1 Symbol placement, wherein the impurity is arsenic or antimony.

3. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor material constituting the semiconductor substrate is silicon carbide.

The hetero semiconductor material, polycrystalline silicon, single crystal silicon, a method of manufacturing a semiconductor device according to any one of claims 1 to 3, characterized in that at least one of amorphous silicon.