JP4906122B2 - 半導体処理装置及びｉｃカード - Google Patents

Description

本発明は、ＩＣカード用マイクロコンピュータなどの半導体処理装置及びＩＣカードに関し、例えば電気的に書き換え可能な不揮発性メモリを有するＩＣカード用マイクロコンピュータに適用して有効な技術に関する。

電気的に書き換え可能な不揮発性メモリとしてメモリブロック単位の一括消去処理及びワード線単位のページ書き込み処理などのように比較的大きな単位による書き込み処理及び消去処理を可能にするいわゆるフラッシュメモリ、或いはＣＰＵによる演算処理単位であるバイト或いはワードなどの単位で書き込み処理や消去処理を行うことが可能なＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）などが提供されている。前記ＥＥＰＲＯＭをオンチップするマイクロコンピュータ、前記フラッシュメモリをオンチップするマイクロコンピュータが夫々提供されている。前者のマイクロコンピュータについて記載された文献の例として特開昭６３−２６６６９８号公報が有る。後者のマイクロコンピュータについて記載された文献の例として特開平０５−２６６２１９号公報が有る。

しかしながら、前記ＥＥＰＲＯＭをオンチップするマイクロコンピュータにあっては、ＣＰＵの動作プログラムはオンチップのマスクＲＯＭで提供され、新たなプログラムを開発するときはマスクＲＯＭで提供すべきプログラムに対するシステムデバッグなどに時間を要し、ＴＡＴ（Turn Around Time）の短縮が阻まれる。

また、フラッシュメモリをオンチップするマイクロコンピュータにあっては当該フラッシュメモリをＣＰＵのワーク領域のように利用しようとすると、消去処理の単位がＣＰＵのデータ処理単位とは整合しない。例えばＣＰＵのデータ転送命令でフラッシュメモリにワード単位のデータを転送して書換えを行なうことは難しい。

また、仮想マシン言語プログラムなどを用いる場合にはプログラムメモリの大容量化が必要になり、チップ占有面積の増大が余儀なくされる。バイト或いはワードなどの単位でデータの書き込み処理や消去処理を行うことが可能なＥＥＰＲＯＭにおいてはバイト或いはワードなどの単位でメモリセルを選択するためのスイッチ素子が必要になるから、その分だけフラッシュメモリに比べてチップ占有面積が大きくなる。このようなチップ占有面積増大の要因は、例えば、曲げに対する強度などの要請からチップ面積が制限されるＩＣカード用途では無視し難い。

特開平０５−２６６２１９号公報

本発明の目的は、データ及びプログラムの格納に利用するオンチップ不揮発性メモリの大容量化と小型化を実現できる半導体処理装置、さらにはＩＣカードを提供することにある。

本発明の別の目的は、データ及びプログラムの格納にオンチップ不揮発性メモリを利用するとき所要の情報に対する情報記憶の信頼性を向上させて小型化を実現できる半導体処理装置、さらにはＩＣカードを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係る半導体処理装置は、第１データ長単位に記憶情報の消去が行われる第１の不揮発性メモリと、第２データ長単位に記憶情報の消去が行われる第２の不揮発性メモリと、中央処理装置とを有し、外部と暗号化したデータの入出力が可能である。前記第１の不揮発性メモリは前記データの暗号化に使用する暗号化鍵の格納に使用される。前記第２の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用される。プログラムの格納と暗号鍵の格納に利用する不揮発性メモリを分け、夫々の不揮発性メモリに対する記憶情報の消去単位のデータ長が別々に規定されるから、プログラムの書き込み処理を行なう前の記憶情報の消去を効率化でき、ＣＰＵの演算処理で利用する暗号鍵等の書き込みにおいては必要な処理単位のデータ長（例えば８ビット）に合わせて記憶情報の消去を行なうことができる。前記処理単位のデータ長毎にメモリセルを分離するスイッチ素子はプログラム格納用の第２の不揮性メモリには不要である。この点において、プログラムを格納するような大容量を要する第２の不揮性メモリの回路規模の縮小が実現される。第１の不揮発性メモリにプログラムとデータの双方を格納する場合に比べて、半導体処理装置にオンチップされる不揮発性メモリの小型化を達成でき、その分記憶容量を増やすことが可能になる。

本発明の具体的な態様として、前記第１の不揮発性メモリは更に個人を特定するために用いられる第１データ長の情報の格納に使用することができる。

本発明の望ましい形態では、上記より明らかなように、前記第１データ長は前記第２データ長よりも短い方がよい。

本発明の更に具体的な態様として、前記半導体処理装置は外部との入出力に用いられる端子を有し、前記プログラムは前記端子を介して外部から供給され前記第２の不揮発性メモリに格納されるようにするのが望ましい。前記端子を介して容易にプログラムを格納することが可能になる。

データ処理の効率化を考慮すれば、前記中央処理装置は前記第１の不揮発性メモリと前記第２の不揮発性メモリとを並行してアクセス処理可能であるのがよい。

不揮発性メモリによるチップ占有面積面を更に低減することを考慮する。すなわち、前記第１の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、前記第２の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、このとき、前記第１の不揮発性メモリの制御部と前記第２の不揮発性メモリの制御部は少なくとも一部において共通であるのがよい。

具体的な態様として、前記共通とされる制御部の一部は、メモリセルからデータを読み出す際の読み出し信号を増幅するために用いられるアンプ回路である。また、前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルに印加する電圧を発生させる電圧発生回路である。また、前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルを選択するデコーダ回路である。デコーダ回路を共通化する場合には、双方の不揮発性メモリにおけるメモリセルは回路構成が同一であることが望ましい。メモリセルのピッチが等しくなり、メモリセルを選択する信号線の配線ピッチ等を双方の不揮発性メモリ間で同じにできる。

〔２〕本発明に係るＩＣカードは、第１データ長単位に記憶情報の消去が行われる第１の不揮発性メモリと、第２データ長単位に記憶情報の消去が行われる第２の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行なうための端子とを合成樹脂に封入して備える。前記外部とは暗号化したデータの入出力が行われる。前記第１の不揮発性メモリは前記データの暗号化に使用する暗号化鍵の格納に使用される。前記第２の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用される。上記半導体処理装置と同様に、プログラムの書き込み処理を行なう前の記憶情報の消去を効率化でき、ＣＰＵの演算処理で利用する暗号鍵等の書き込みにおいては必要な処理単位のデータ長に合わせて記憶情報の消去を行なうことができる。また、第１の不揮発性メモリにプログラムとデータの双方を格納する場合に比べて、半導体処理装置にオンチップされる不揮発性メモリの小型化を達成でき、その分記憶容量を増やすことが可能になる。

外部と非接触インタフェースを行なう場合には外部とデータの入出力を行なうためのアンテナをＩＣカードに搭載すればよい。

前記中央処理装置、第１の不揮発性メモリ及び第２の不揮発性メモリは単一の半導体基板に形成してよい。更には、前記中央処理装置と第１の不揮発性メモリを第１の半導体基板上に形成し、前記第２の不揮発性メモリは第２の半導体基板上に形成してよい。前記第１の不揮発性メモリにはデータを格納するためにメモリセルに窒化膜を用いてもよい。窒化膜は電荷をトラップする性質を有する絶縁膜であり、導体のフローティングゲートを用いる場合に比べて記憶情報の保持性能に優れる。不揮発性メモリのメモリセルにフローティングゲートを用いることは妨げない。

〔３〕別の観点による本発明の半導体処理装置は、第１データ長単位に記憶情報の消去が行われる第１の不揮発性メモリと、第２データ長単位に記憶情報の消去が行われる第２の不揮発性メモリと、中央処理装置とを有し、外部とは暗号化したデータの入出力が可能である。前記第１の不揮発性メモリと第２の不揮発性メモリは夫々複数のメモリセルを有する。夫々のメモリセルはソース領域、ドレイン領域、及び前記ソース領域とドレイン領域の間のチャネル領域を有し、前記チャネル領域上部に絶縁層を介してデータ蓄積性絶縁層と第１ゲートとを有し、前記データ蓄積性絶縁層上部に第２ゲートを有する。前記第１の不揮発性メモリと第２の不揮発性メモリはそれぞれ複数の第１ワード線を有し、第１の不揮発性メモリで記憶情報の消去が行われるとき上記第１ワード線に、対応するメモリセルが接続され、第２の不揮発性メモリで記憶情報の消去が行われるとき上記第１ワード線に、対応するメモリセルが接続され、第１の不揮発性メモリにおいて上記第１ワード線に接続されるメモリセルの数は、第２の不揮発性メモリにおいて上記第１ワード線に接続されるメモリセルの数よりも少ない。これによれば、第１不揮発性メモリに対する記憶情報の消去単位のデータ長は第２不揮発性メモリに対する記憶情報の消去単位のデータ長よりも短い。したがって、プログラムの格納とデータの格納に利用する不揮発性メモリを分け、夫々の不揮発性メモリに対して記憶情報の消去を行なうときの単位データ長が別々に規定されるから、プログラムの書き込み処理を行なう前の記憶情報の消去を効率化でき、ＣＰＵの演算処理で利用する暗号鍵などの書き込み処理においては必要な処理単位のデータ長に合わせて記憶情報の消去を行なうことができる。必要な処理単位のデータ長毎にメモリセルを分離するスイッチ素子はプログラム格納用の第２の不揮性メモリには不要である。この点において、プログラムを格納するような大容量を要する第２の不揮性メモリの回路規模の縮小が実現される。第１の不揮発性メモリにプログラムとデータの双方を格納する場合に比べて、半導体処理装置にオンチップされる不揮発性メモリの小型化を達成でき、その分記憶容量を増やすことが可能になる。更に双方の不揮発性メモリのメモリセルにはデータ蓄積性絶縁層を採用するから記憶情報の保持性能に優れ、また、データ蓄積性絶縁層には第１ゲートで制御される電流によるホットエレクトロンの注入で書込みを行なうことも可能になる。

本発明の具体的な態様として、前記第１ワード線と同数の第２ワード線を有し、前記第１ワード線は夫々のメモリセルの第２ゲートに接続され、前記第２ワード線は夫々のメモリセルの第１ゲートに接続される。また、前記第１の不揮発性メモリにおいて、記憶情報の消去が行われるとき、記憶情報の消去対象とする一部のメモリセルの第２ゲートを第１ワード線に接続可能にするスイッチ素子を有する。このスイッチ素子が記憶情報消去のデータ長単位にメモリセルを分離するスイッチを実現する。前記スイッチ素子は不揮発性メモリセルと同一導電型のＭＯＳトランジスタである。導電型が異なる場合にはウェル領域に前記スイッチ素子を形成しなければならないからチップ占有面積が増大する。

〔４〕更に別の観点による本発明の半導体処理装置は、第１データ長単位に記憶情報の消去が行われる第１の不揮発性メモリと、第２データ長単位に記憶情報の消去が行われる第２の不揮発性メモリと、中央処理装置と、外部インタフェース回路とを有する。前記第１の不揮発性メモリはデータの格納に使用され、前記第２の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、前記第１データ長は前記第２データ長よりも短い。上記同様に、プログラムの書き込み処理を行なう前の記憶情報の消去を効率化でき、ＣＰＵの演算処理で利用する暗号鍵などの書き込み処理においては必要な処理単位のデータ長に合わせて記憶情報の消去を行なうことができる。また、第１の不揮発性メモリにプログラムとデータの双方を格納する場合に比べて、半導体処理装置にオンチップされる不揮発性メモリの小型化を達成でき、その分記憶容量を増やすことが可能になる。

本発明の具体的な態様として、前記不揮発性メモリセルは、半導体基板に、ソース領域、ドレイン領域、及び前記ソース領域とドレイン領域に挟まれたチャンネル領域とを有し、前記チャネル領域上には、第１絶縁膜を介して配置されたコントロールゲート電極と、第２絶縁膜及び電荷蓄積性絶縁膜を介して配置され前記コントロールゲート電極と電気的に分離されたメモリゲート電極とを有し、前記コントロールゲート電極のゲート耐圧は前記メモリゲート電極のゲート耐圧よりも低い。例えば、前記コントロールゲート電極のゲート耐圧は前記ＣＰＵに含まれるＭＯＳトランジスタのゲート耐圧に等しい。

前記コントロールゲート電極を有する選択用のＭＯＳトランジスタ部に対しては、相対的に低い絶縁耐圧故に、比較的低いゲート電圧で比較的大きなＧｍ（相互コンダクタンス）を得ることが容易になり、不揮発性メモリセルからの読み出し電流に対してＧｍを相対的に大きくする事ができ、読み出し速度の高速化に寄与する。

不揮発性メモリセルの前記メモリゲートから見た閾値電圧を比較的高く設定するには、例えばメモリゲート電極に高電圧を印加し、コントロールゲート電極側をオン状態にしてソース線からビット線に電流を流し、コントロールゲート電極側の電荷蓄積領域近傍で発生したエレクトロンを電荷蓄積領域に保持させればよい。逆に比較的低い閾値電圧を設定するには、例えば、メモリゲート電極に高電圧を印加し、コントロールゲート電極側をオン状態にしてビット線接続電極及びソース線接続電極を回路の接地電位とし、電荷蓄積領域に保持されているエレクトロンをメモリゲート電極に放出させればよい。したがって、不揮発性メモリセルに比較的低い閾値電圧又は比較的高い閾値電圧を設定する動作は、コントロールゲート制御線やビット線に高電圧を印加することなく実現することが可能である。このことは、コントロールゲート電極側のゲート耐圧が比較的低くてよいことを保証する。

本発明の具体的な態様として、第１の不揮発性メモリは第１データ長単位に記憶情報の消去が行なわれたメモリセルに対する情報保持を第１データ長単位に行なう。第２の不揮発性メモリは第２データ長単位に記憶情報の消去が行なわれたメモリセルに対する情報保持を第２データ長よりも短い単位で行なう。

〔５〕更に別の観点による本発明のＩＣカードは、第１データ長単位に記憶情報の消去が行われる第１の不揮発性メモリと、第２データ長単位に記憶情報の消去が行われる第２の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行うための端子とを合成樹脂に封入して備える。前記第１の不揮発性メモリはデータの格納に使用される。前記第２の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用される。前記第１データ長は前記第２データ長よりも短い。前記外部とデータの入出力を行うための端子と共に、或は前記端子に代えて、外部とデータの入出力を行なうためのアンテナを備えて良い。

不揮発性メモリセルとして前記選択トランジスタ部とメモリセルトランジスタ部から成り選択トランジスタ部の絶縁耐圧がメモリセルトランジスタ部の絶縁耐圧よりも低くされたメモリセル構造を採用してよい。

〔６〕更に別の観点による本発明の半導体処理装置は、前記ＣＰＵを省いて第１の不揮発性メモリと第２の不揮発性メモリとを主体に上述同様に構成される。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、データ及びプログラムの格納に利用するオンチップ不揮発性メモリの大容量化と小型化を実現できる半導体処理装置、さらにはＩＣカードを提供することができる。

また、データ及びプログラムの格納にオンチップ不揮発性メモリを利用するとき所要の情報に対する情報記憶の信頼性を向上させて小型化を実現できる半導体処理装置、さらにはＩＣカードを提供することができる。

《マイクロコンピュータ》
第１図には本発明に係る半導体処理装置の一例としてマイクロコンピュータが例示される。同図に示されるマイクロコンピュータ１は、特に制限されないが、所謂ＩＣカードマイコンと称されるマイクロコンピュータである。同図に示されるマイクロコンピュータ１は、単結晶シリコンなどの１個の半導体基板若しくは半導体チップにＣＭＯＳなどの半導体集積回路製造技術によって形成される。

マイクロコンピュータ１は、ＣＰＵ２、ＲＡＭ（ランダム・アクセス・メモリ）４、タイマ５、不揮発性メモリモジュール６、コプロセッサ７、クロック生成回路９、システムコントロールロジック１１、入出力ポート（Ｉ／Ｏポート）１２、データバス１３、及びアドレスバス１４を有する。

前記不揮発性メモリモジュール６はＣＰＵ２の動作プログラム及びデータなどを格納するのに利用される。前記ＲＡＭ４はＣＰＵ２のワーク領域又はデータの一時記憶領域とされ、例えばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）若しくはＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）から成る。前記ＣＰＵ２は、不揮発性メモリモジュール６から命令をフェッチし、フェッチした命令をデコードし、デコード結果に基づいてオペランドフェッチやデータ演算を行う。コプロセッサ７はＲＳＡや楕円曲線暗号演算における剰余乗算処理などをＣＰＵ２に代わって行うプロセッサユニットとされる。Ｉ／Ｏポート１２は２ビットの入出力端子Ｉ／Ｏ１，Ｉ／Ｏ２を有し、データの入出力と外部割り込み信号の入力に兼用される。Ｉ／Ｏポート１２はデータバス１３に結合され、データバス１３には前記ＣＰＵ２、ＲＡＭ４、タイマ５、不揮発性メモリモジュール６、及びコプロセッサ７が接続される。マイクロコンピュータ１においてＣＰＵ２がバスマスタモジュールとされ、前記ＲＡＭ４、タイマ５、不揮発性メモリモジュール６、及びコプロセッサ７に接続されるアドレスバス１４にアドレス信号を出力可能にされる。システムコントロールロジック１１はマイクロコンピュータ１の動作モードの制御及び割り込み制御を行い、更に暗号鍵の生成に利用する乱数発生ロジックを有する。ＲＥＳ／はマイクロコンピュータ１に対するリセット信号である。マイクロコンピュータ１はリセット信号ＲＥＳ／によってリセット動作が指示されると、内部が初期化され、ＣＰＵ２は不揮発性メモリモジュール６のプログラムの先頭番地から命令実行を開始する。クロック生成回路９は外部クロック信号ＣＬＫを受けて内部クロック信号ＣＫを生成する。マイクロコンピュータ１は内部クロック信号ＣＫに同期動作される。

特に制限されないが、前記ＣＰＵ２は所謂３２ビットＣＰＵであり、３２ビット（ワード）単位で演算処理が可能にされ、図示はしないが、３２ビットの汎用レジスタ、３２ビットの算術論理演算器などを有し、前記データバス１３は３２ビットとされる。したがって、ＣＰＵ２の命令セットに含まれるデータ転送命令や、演算命令は、ほとんどが３２ビット単位でデータを処理することができる。

前記不揮発性メモリモジュール６は、特に制限されないが、夫々電気的に消去処理及び書込み処理が可能にされるＥＥＰＲＯＭ２１とフラッシュメモリ２２とを有する。ここで消去処理とはメモリセルが保持する記憶情報を消去する一つの手法であり、例えばメモリセルの閾値電圧を低くする処理を意味する。この処理によって実現されるメモリセルの閾値電圧が低い状態を消去状態と称する。書き込み処理とはメモリセルに情報を保持させるための一つの手法であり、例えばメモリセルの閾値電圧を高くする処理を意味する。この処理によって実現されるメモリセルの閾値電圧が高い状態を書き込み状態と称する。ＥＥＰＲＯＭ２１は、第１データ長単位に記憶情報の消去が行なわれる第１の不揮発性メモリの一例であり、例えば８ビット単位で消去処理が可能にされ、書込み処理と読み出しは３２ビット単位で可能にされる。フラッシュメモリ２２は第２のデータ長単位に記憶情報の消去が行われる第２の不揮発性メモリの一例であり、書込みは１０２４ビットのようなワード線単位で行われ（ページ書込み）、消去処理は単数又は複数のワード線を単位とするブロック単位で行われ、読み出しは３２ビット単位で行われる。ＥＥＰＲＯＭ２１は入出力データの暗号化に利用する暗号鍵、個人を特定するために用いられるＩＤ情報などの、所定の演算処理単位のデータ等を格納する領域として用いられる。ここでは所定の演算処理単位は例えば８ビット（１バイト）である。フラッシュメモリ２２はＣＰＵ２が処理するプログラムの格納に利用される。例えば、仮想マシン言語プログラム、暗号化プログラム、復号プログラムなどを格納する。

プログラムの格納と暗号鍵等のデータの格納に利用する不揮発性メモリをＥＥＰＲＯＭ２１とフラッシュメモリ２２に分け、夫々の不揮発性メモリに対する記憶情報の消去単位のデータ長が別々に規定されるから、プログラムの書き込み処理前に行なう記憶情報の消去を効率化でき、ＣＰＵ２の演算処理で利用する暗号鍵等の書き込み処理においては必要な演算処理単位のデータ長（例えば８ビット）に合わせて記憶情報の消去を行なうことができる。８ビット単位のデータ長毎にメモリセルを分離するスイッチ素子はプログラム格納用のフラッシュメモリ２２には不要である。この点において、プログラムを格納するような大容量を要するフラッシュメモリ２２の回路規模の縮小が実現される。ＥＥＰＲＯＭにプログラムとデータの双方を格納する場合に比べて、マイクロコンピュータにオンチップされる不揮発性メモリモジュール６の小型化を達成でき、その分記憶容量を増やすことが可能になる。第１図に示されるマイクロコンピュータ１は外部との情報入出力及び動作電源は図示を省略する電極パッド等の外部端子を介して行なう。

第２図にはマイクロコンピュータ１の別の例が示される。同図に示されるマイクロコンピュータ１は、第１図のマイクロコンピュータと外部インタフェース手段が相違される。すなわち第２図のマイクロコンピュータは図示を省略するアンテナに接続可能なアンテナ端子ＴＭＬ１，ＴＭＬ２を有する高周波部１５を備える。高周波部１５は前記アンテナが所定の電波（例えばマイクロ波）を横切ることによって生ずる誘導電流を動作電源として電源電圧Ｖｃｃを出力し、リセット信号ＲＥＳ及びクロック信号ＣＫを生成し、アンテナから非接触で情報の入出力を行なう。Ｉ／Ｏポートは外部と入出力すべき情報をＲＦ部１５とやり取りする。

《不揮発性メモリセル》
第３図には前記ＥＥＰＲＯＭ２１及びフラッシュメモリ２２に採用されている不揮発性メモリセルの構造が縦断面によって例示される。ここでは、特に制限されないが、ＥＥＰＲＯＭ２１とフラッシュメモリ２２に同じ不揮発性メモリセルを用いる。

第３図に例示される不揮発性メモリセル（単にメモリセルとも記す）ＭＣは、シリコン基板上に設けたｐ型ウェル領域２５に、情報記憶に用いるＭＯＳ型のメモリトランジスタ部２６と、前記メモリトランジスタ部２６を選択するＭＯＳ型の選択トランジスタ部２７とを有して成る。メモリトランジスタ部２６は、ソース線に接続するソース線接続電極としてのｎ型拡散層（ｎ型不純物領域）３０、電荷蓄積性絶縁膜（例えばシリコン窒化膜）３１、電荷蓄積性絶縁膜３１の上下に配置された絶縁膜（例えば酸化シリコン膜）３２，３３、及び書込み処理・消去処理時に高電圧を印加するためのメモリゲート電極（例えばｎ型ポリシリコン層）３４を有する。例えば前記絶縁膜３２は膜厚５ｎｍ、電荷蓄積性絶縁膜３１は膜厚１０ｎｍ（酸化シリコン膜換算）、前記絶縁膜３３は膜厚３ｎｍとされる。前記選択トランジスタ部２７は、ビット線に接続するビット線接続電極としてのｎ型拡散層（ｎ型不純物領域）３５、ゲート絶縁膜（例えば酸化シリコン膜）３６、コントロールゲート電極（例えばｎ型ポリシリコン層）３７、前記コントロールゲート電極３７とメモリゲート電極１４を絶縁する絶縁膜（例えば酸化シリコン膜）３８を有する。

前記メモリトランジスタ部２６の電荷蓄積性絶縁膜３１とその表裏に配置された絶縁膜３２及び絶縁膜３３（併せてＯＮＯ（酸化膜・窒化膜・酸化膜）構造のメモリゲート絶縁膜となる）との膜厚の総和をｔｍ、コントロールゲート電極３７のゲート絶縁膜３６の膜厚をｔｃ、コントロールゲート電極３７と電荷蓄積性絶縁膜３１との間の絶縁膜３８の膜厚をｔｉとすると、ｔｃ<ｔｍ≦ｔｉの関係が実現されている。この絶縁膜厚さの関係より、選択トランジスタ部２７のゲート絶縁耐圧はメモリトランジスタ部２６のゲート絶縁耐圧よりも低くされる。

尚、拡散層３５の部分に記載されたドレイン（Ｄｒａｉｎ）の語はデータ読み出し動作において当該拡散層３５がトランジスタのドレイン電極として機能し、拡散層３０の部分に記載されたソース（Ｓｏｕｒｃｅ）の語はデータ読み出し動作において当該拡散層３０がトランジスタのソース電極として機能することを意味する。消去処理・書き込み処理ではドレイン電極，ソース電極の機能はドレイン（Ｄｒａｉｎ），ソース（Ｓｏｕｒｃｅ）の表記に対して入れ替ることがある。

第４図には前記メモリセルＭＣの読み出し、書込み処理、消去処理における電圧印加態様が例示される。ここで示す例は０．１８μｍプロセスルールで製造したメモリセルに対するものである。

メモリセルＭＣのメモリトランジスタ部２６に比較的高い閾値電圧を設定する書き込み処理動作では、例えば、メモリゲート電圧ＶＭＧに１０Ｖ、ソース線電圧ＶＳを６Ｖとし、コントロールゲート電圧ＶＣＧに１．５Ｖを与え、書き込み状態非選択ビット線に１．５Ｖ、書き込み状態選択ビット線には１．５Ｖよりも低い電圧を印加して、一定の電流を流し、書き込み状態選択ビット線の選択トランジスタ部２７のオン状態により、拡散層３０から拡散層３５にチャネル電流を流す。このチャネル電流により、コントロールゲート電極３７側の電荷蓄積性絶縁膜３１近傍でホットエレクトロンが発生し、このホットエレクトロンが電荷蓄積性絶縁膜３１に保持される。ビット線に流す書き込み処理電流を数マイクロ・アンペア〜数十マイクロ・アンペア程度の定電流として書き込み処理を行なう場合、書き込み状態選択ビット線電位に、例えば０．８Ｖ程度印加して、チャネル電流を流せばよい。書き込み処理においては、ｎチャンネル型のメモリセルにとって、拡散層３０がドレインとして機能し、拡散層３５がソースとして機能する。この書き込み処理形式はホットエレクトロンのソースサイドインジェクションとなる。

書込み処理について更に詳述する。書き込み処理では電荷蓄積性絶縁膜３１の直下に位置するチャネルはコントロールゲート電極３７附近まで６Ｖにされ、これに対し、コントロールゲート電極３７直下のチャネルは０．８Ｖ程度であり、これにより、双方のチャネルの境界部分、すなわち、コントロールゲート電極３７側の電荷蓄積性絶縁膜３１の直下で急峻な電界（急電界）が形成される。この急電界によりホットエレクトロンが生成され、電荷蓄積性絶縁膜３１に蓄積される。コントロールゲート電極３７直下のチャネルは０．８Ｖ程度であるからコントロールゲート電極３７の絶縁膜３２は、論理回路などの高耐圧を要しない大多数の論理動作用のＭＯＳトランジスタと同じ又は同程度の薄膜でよい。

書き込み処理においてコントロールゲート電極３７直下のチャネルが６Ｖにならないのは、ウェル領域２５に形成される前記ビット線接続電極３５とソース線接続電極３０との間に高濃度不純物領域例えば拡散層が形成されていないからである。図示はしないが、記憶保持用のＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）型メモリトランジスタと選択用のＭＯＳトランジスタの直列回路で構成される不揮発性メモリセルの場合には、双方のトランジスタの直列接続ノードが双方に共通の拡散領域（ソース・ドレイン領域）とされる。この双方に共通の拡散領域が介在する場合には、書き込み処理時の高電圧がＭＯＮＯＳに印加されてチャネルが形成されると、ＭＯＮＯＳ側の高電圧がそのチャネルから前記双方のトランジスタに共通の拡散領域を介して選択ＭＯＳトランジスタに印加される。これによって選択ＭＯＳトランジスタにも高耐圧が要求されることになる。

メモリセルＭＣのメモリトランジスタ部２６に比較的低い閾値電圧を設定する消去処理では、例えば、メモリゲート電圧ＶＭＧに高電圧１２Ｖを印加し、電荷蓄積性絶縁膜３１に保持されているエレクトロンをメモリゲート電極３４にトンネル放出させる。このとき、拡散層３０を回路の接地電位（０Ｖ）とする。このとき、選択トランジスタ部２７をオン状態にしてもよい。

メモリトランジスタ部２６に対する上記書き込み処理・消去処理より明らかなように、コントロールゲート３７の電圧ＶＣＧとビット線の電圧ＶＤは高電圧であることを要しない。このことは、選択トランジスタ部３７のゲート耐圧が比較的低くてよいことを保証する。

特に制限されないが、第５図に例示されるように、閾値電圧が低くされた消去状態のメモリトランジスタ部２６はデプレション型とされ、閾値電圧が高くされた書き込み状態のメモリトランジスタ部２７はエンハンスメント型とされる。第５図の消去状態・書き込み状態において、読み出し動作時におけるメモリゲート電極３４は回路の接地電圧（０Ｖ）にすればよい。更に読み出し動作を高速化する場合はメモリゲート電極３４に例えば電源電圧（１．５Ｖ）を印加してもよい。尚、消去及び書き込みの双方の状態をエンハンスメント型にすることは妨げない。この場合には、読み出し動作時におけるメモリゲート電極３４は電源電圧を印加する。

第５図の閾値状態において第３図の不揮発性メモリセルＭＣに対する読み出し動作では、ソース線電圧ＶＳ、メモリゲート電圧ＶＭＧを０Ｖにし、読み出し選択すべきメモリセルのコントロールゲート電圧Ｖｃｇを１．５Ｖの選択レベルにすればよい。ビット線電位ＶＤは１．５Ｖのプリチャージレベルを初期状態とする。選択トランジスタ部２７がオン状態にされたときメモリトランジスタ部２６の閾値電圧状態に従って電流が流れるか否かに応じてビット線に記憶情報が読み出される。選択トランジスタ部２７はメモリトランジスタ部２６よりもゲート絶縁膜厚が薄く、また、ゲート耐圧も小さいから、記憶保持用のＭＯＳトランジスタ部と選択用のＭＯＳトランジスタ部の双方を高耐圧で形成する場合に比べて、選択トランジスタ部２７で得られる読み出し電流のＧｍを比較的に大きくする事ができ、これにより、データ読み出し速度を高速化することができる。

《バイト分割》
第６図にはフラッシュメモリのようにバイト分割を採用しないときのメモリアレイの様子が消去処理状態を一例に示される。メモリセルＭＣのメモリゲート電極（３４）は行単位でメモリゲート制御線ＭＧ０，ＭＧ１に接続され、メモリセルＭＣのコントロールゲート電極（３７）は行単位でコントロールゲート制御線ＣＧ０，ＣＧ１に接続される。２行分のメモリセルＭＣのソース線接続電極（３０）は共通ソース線ＳＬ０に接続され、メモリセルＭＣのビット線接続電極（３５）は列毎に対応するビット線ｂ０〜ｂ３に接続する。このメモリアレイ構成により、メモリセルＭＣは共通ソース線ＳＬ０側にメモリゲート電極（３４）、ビット線ｂ０〜ｂ３側にコントロールゲート電極（３７）が位置する。

消去処理は第６図に示されるようにメモリゲート制御線ＭＧ１に高圧（１２Ｖ)を印加し、ビット線ｂ０〜ｂ３を回路の接地電位（０Ｖ）にして、電荷蓄積性絶縁膜（シリコン窒化膜）３１中に蓄えられた電子をメモリゲート電極ＭＧ１に引き抜く。消去処理はメモリゲート制御線単位で行なうことができ、第６図ではメモリゲート制御線ＭＧ１を共有する一行分のメモリセルが一括消去される。

書き込み処理は第７図に例示されるように、メモリゲート制御線ＭＧ１に高圧（１０Ｖ）を印加し、選択トランジスタ部（２７）を導通（コントロールゲート制御線ＣＧ１＝選択レベル（１．５Ｖ））させたうえで、共通ソース線ＳＬ０に高圧（６Ｖ）を印加する。書込み状態選択ビット線には選択トランジスタ部の閾電圧バラツキを補償するため、書込み電流源より所定のチャネル電流を流してソース側ホットエレクトロン注入により書き込み状態を達成する。書き込み状態非選択ビット線には１．５Ｖを与えて書き込み状態への遷移を抑止する。図において書き込み電流源はＩｓとして示される。このときの共通ソース線に印加する高圧電源による電流供給能力との関係で、一度に書き込み処理を行なうことができるメモリセルの数は往々にして消去単位に比べて小さいことが予想され、その場合には複数回に分けて直列的に書き込み処理を行なう。

前述の通り、書き込み・消去処理の時、メモリセルＭＣの選択トランジスタ部には高電圧が印加されないので、コントロールゲート電極の酸化膜厚を薄くでき、電流駆動能力を大きくできるので、読み出し動作は高速化される。

第８図にはＥＥＰＲＯＭのようにバイト分割を採用したときのメモリアレイの様子が消去処理状態を一例に示される。メモリアレイの基本的な構成が第６図と同じである。相違点は、バイト分割のために、バイト毎にメモリセルＭＣのメモリゲート電極（３４）をバイト選択トランジスタＴｉｊ（ｉ，ｊは整数）を介してメモリゲート制御線ＭＧｉに接続するように構成した点が相違される。バイト選択トランジスタＴｉｊのスイッチ制御信号はメモリセルのバイト列単位のバイト選択制御線ＢＳｊにて与えられる。この例ではメモリゲート制御線ＭＧｉに印加した正電圧がバイト選択トランジスタＴｉｊで電圧降下を生じないように、当該バイト選択トランジスタＴｉｊにｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）を採用する。ここでは便宜上２個のメモリセルを１バイト分のメモリセルとしている。ビット線はｂｊ０、ｂｊ１として示される。

第８図において消去処理はバイト単位で行われる。例えばバイト選択トランジスタＴ１０で選択される１バイトを消去対象とする。このとき、選択バイトのバイト選択制御線ＢＳ０を０Ｖ、非選択バイトのバイト選択制御線ＢＳ１を１２Ｖとする。非選択ワードのメモリゲート制御線ＭＧ０を０Ｖ、選択ワードのメモリゲート制御線ＭＧ１を１２Ｖとする。これにより、バイト選択トランジスタＴ１０が導通し、選択バイトのメモリセルのメモリゲート電極（３４）に消去電圧１２Ｖが印加されて、選択バイトのメモリセルの閾値が下がって、消去状態にされる。

第９図には第８図のバイト分割を採用したメモリアレイにおける書き込み処理状態が例示される。ここでは便宜上バイト選択トランジスタＴ１０で選択される１バイトを書き込み処理対象として図示してある。このとき、選択バイトのバイト選択制御線ＢＳ０を０Ｖとし、非選択バイトのバイト選択制御線ＢＳ１を１０Ｖとする。非選択ワードのメモリゲート制御線ＭＧ０を０Ｖ、選択ワードのメモリゲート制御線ＭＧ１を１０Ｖとすると、バイト選択トランジスタＴ１０が導通し、選択バイトのメモリセルのメモリゲート電極（３４）に１０Ｖが印加される。更に非選択ワードのコントロールゲート制御線ＣＧ０を０Ｖ、選択ワードのコントロールゲート制御線ＣＧ１を１．５Ｖ、選択ワードのソース線ＳＬ０に６Ｖを印加しておき、書き込み状態選択ビットのビット線ｂ００には電流源Ｉｓを接続し、書き込み状態非選択ビットのビット線ｂ０１には１．５Ｖを印加する。非選択バイトのビット線も書き込み状態非選択ビット線と同様に１．５Ｖを印加する。これにより、書き込み状態選択ビット（書き込み選択メモリセル）の選択トランジスタ部２７が導通して前記定電流源Ｉｓによってチャネル電流が流れ、ソース側（ビット線接続電極３５側）から電荷蓄積性絶縁膜３１にホットキャリアが注入されて、書き込み状態選択メモリセルの閾値が上がって、書込状態にされる。

書き込み処理時に、書き込み状態非選択バイトのソース線接続電極にはソース線ＳＬ０より高圧（６Ｖ）が印加されるが、メモリセルの蓄積電荷はコントロールゲート電極３７側の電荷蓄積性絶縁膜（シリコン窒化膜）３１にあるため、ディスターブは抑えられる。

第１０図には第８図のバイト分割を採用したメモリアレイにおける読み出し動作状態が例示される。ここでは便宜上バイト選択トランジスタＴ１０で選択される１バイトを読み出し対象として図示してある。このとき、読み出し選択バイトのビット線ｂ００、ｂ０１を１．５Ｖにプリチャージしておき、選択ワードのコントロールゲート制御線ＣＧ１を１．５Ｖとして、読み出し選択バイトのメモリセルにおける選択トランジスタ部２７を導通させる。これによるビット線の電位を図示を省略するセンスアンプで検出する。

第８図乃至第１０で説明したように、スプリットゲート型のＭＯＮＯＳ構造を有する前記メモリセルＭＣのメモリアレイにおいて、ワード線方向に伸びたメモリゲート電極（３４）をバイト選択トランジスタＴｉｊ（ｉ，ｊは整数）を介してメモリゲート制御線ＭＧｉに接続するように構成し、バイト選択トランジスタＴｉｊを介してメモリゲート電極（３４）に書き込み高電圧や消去高電圧を印加する。これにより、バイト単位の消去処理及び書き込み処理が可能になる。また、書込み処理と消去処理の時、選択バイトのメモリゲート電極（３４）のみ書き込み高電圧や消去高電圧が印加されるので、非選択バイトにはディスタ−ブがかからない。

第１１図には、第８図で説明したバイト選択トランジスタＴｉｊにｐＭＯＳトランジスタを用いたメモリアレイにおけるバイト選択トランジスタが配置されたバイト境界部分のデバイス構造平面レイアウトが示され、第１２図には第１１図のＡ−Ａ’断面が示される。バイト選択トランジスタＴｉｊは、ｐＭＯＳトランジスタでありメモリセルとは導電型が異なるので、ｎ型ウェル領域（Ｎｗｅｌｌ）に形成される。メモリセルはｐ型ウェル領域（Ｐｗｅｌｌ）に形成され、両方の領域は相互にアイソレーション領域によって電気的に分離されなければならず、ｎ型ウェル領域（Ｎｗｅｌｌ）には比較的大きな面積を必要とする。

図１３にはバイト選択トランジスタにｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）を採用したときのメモリアレイの様子が消去処理状態を一例に示される。メモリアレイの基本構成は第８図と同様であり、バイト選択トランジスタＴｉｊにｎＭＯＳトランジスタを採用した点が相違される。第１４図には第１３図のバイト分割を採用したメモリアレイにおける書き込み処理状態が例示される。第１５図には第１３図のバイト分割を採用したメモリアレイにおける読み出し動作状態が例示される。第１３図乃至第１５図において動作対象は例えばバイト選択トランジスタＴ１０で選択される１バイトとされる。

バイト選択トランジスタＴｉｊにｎＭＯＳトランジスタを採用した場合、当該トランジスタＴｉｊによる電圧降下を補償するために、消去処理及び書き込み処理時の高電圧（昇圧電圧）は高く設定される。例えば、消去処理時には、第１３図に例示されるようにメモリゲート制御線ＭＧ１への印加電圧は１３Ｖに高く設定され、これに応じてバイト選択制御線ＢＳ０への印加電圧も１３Ｖに高く設定される。書き込み処理時には、第１４図に例示されるようにメモリゲート制御線ＭＧ１への印加電圧は１１Ｖに高く設定され、これに応じてバイト選択制御線ＢＳ０への印加電圧も１１Ｖに高く設定される。一方、読み出し動作時には、バイト選択トランジスタＴｉｊを導通させてメモリセルのメモリゲート電極に印加する電圧を容易に０Ｖにすることができる。例えば第１５図では選択バイトのバイト選択制御線ＢＳ０への印加電圧を１．５Ｖのような電源電圧にするだけで済む。

また、第１３図のメモリアレイではバイト選択トランジスタＴｉｊはｎＭＯＳトランジスタであるから、バイト境界領域の部分にＮウェル領域を形成する必要がない。これにより、メモリアレイのサイズを小さくすることが可能になる。

第１６図にはバイト選択トランジスタをソース線側に設けたときのメモリアレイの様子が消去処理状態を一例に示される。上述したバイト分割はバイト毎にメモリゲート電極をメモリゲート制御線から分離する構成であるのに対し、ここではバイト毎にソース線接続電極をソース線から分離可能にする。第１６図では、メモリセルのバイト列毎にソース線ＳＬｊが設けられ、バイト毎にメモリセルのソース線接続電極（３０）と対応するソース線との間にバイト選択トランジスタＴｉｊが挿入される。バイト選択トランジスタＴｉｊのスイッチ制御信号は行単位のバイト選択制御線ＢＳｉにて与えられる。

第１６図において消去処理はバイト単位で行われる。例えばバイト選択トランジスタＴ１０で選択される１バイトを消去対象とする。このとき、選択ワードのメモリゲート制御線ＭＧ１を１２Ｖ、非選択ワードのメモリゲート制御線ＭＧ０を０Ｖとする。選択ワードのバイト選択制御線ＢＳ１を１２Ｖとしてバイト選択トランジスタＴ１ｊを導通させ、非選択ワードのバイト選択制御線ＢＳ０を１２Ｖとしてバイト選択トランジスタＴ０ｊを非導通させる。選択バイトのソース線ＳＬ０及びビット線ｂ０ｊに回路の接地電圧０Ｖを印加し、非選択バイトのソース線ＳＬ１及びビット線ｂ１ｊに消去抑止電圧１２Ｖを印加する。これにより、選択ワードの選択バイトのメモリセルは、ゲート・基板間に高電圧が印加されて消去状態にされる。選択ワード上の非選択メモリセルはゲートと基板間に高電圧がかからず、消去状態にされない。

第１７図にはバイト選択トランジスタをソース線側に設けたメモリアレイにおける書き込み処理状態が例示される。ここでは便宜上バイト選択トランジスタＴ１０で選択される１バイトを書き込み処理対象として図示してある。このとき、選択ワードのメモリゲート制御線ＭＧ１を１０Ｖ、非選択ワードのメモリゲート制御線ＭＧ０を０Ｖとする。選択ワードのバイト選択制御線ＢＳ１を１０Ｖとしてバイト選択トランジスタＴ１０を導通させ、非選択バイトのソース線ＳＬ１に書込抑止電圧１０Ｖを印加する。これにより選択ワード上の書き込み状態非選択メモリセルにはゲートと基板間に高電圧が印加されず、ディスターブがかからない。一方、選択バイトのソース線ＳＬ０を６Ｖとすれば選択バイトのメモリセルのソース線接続電極（３０）としてのドレインには６Ｖが印加される。選択バイトの書き込み状態非選択メモリセルのビット線ｂ０１はコントロールゲート制御線ＣＧ１と同電位の１．５Ｖとし、選択バイトの書き込み状態選択メモリセルのビット線ｂ００には電流源Ｉｓを接続することにより、上述と同様にソース側ホットキャリア注入による書き込み状態が達成される。

第１８図にはバイト選択トランジスタをソース線側に設けたメモリアレイにおける読み出し動作状態が例示される。読み出し対象は便宜上バイト選択トランジスタＴ１０で選択される１バイトとして図示されている。第１８図において選択バイトのコントロールゲート制御線ＣＧ１とバイト選択制御線ＢＳ１を３Ｖの選択レベルとし、選択バイトのビット線ｂ００、ｂ０１を１．５Ｖにプリチャージすることにより、選択バイトのメモリセルに対する読み出しを行なうことができる。但し、読み出し電流経路には、メモリトランジスタ２６に対し選択トランジスタ部２７とバイト選択トランジスタＴｉｊの２個のｎチャネルＭＯＳ型トランジスタが直列配置されるので、第１０図及び第１５図の例に比べ、ＣＧ１とＢＳ１の選択レベルは３Ｖの昇圧電圧に成っている点が相違される。

第１９図には第１６図で説明したバイト選択トランジスタをソース線側に設けたメモリアレイにおけるバイト選択トランジスタが配置されたバイト境界部分のデバイス構造平面レイアウトが示される。バイト選択トランジスタＴｉｊはメモリセルと同じｎチャンネル型であるから同じｐ型ウェル領域に形成できる。

第２０図には全てのメモリセルの共通ソース線側に選択トランジスタを設けたメモリアレイの様子が消去動作状態を一例に示される。上述したメモリアレイはバイト毎にソース線を分離し、バイト選択トランジスタを付加したが、ここでは、一方に選択トランジスタ部２７が接続されたメモリトランジスタ部２６の他方にも選択トランジスタ部２７ａを形成し、３重ゲート構造のメモリセルＭＣａを採用する。このメモリセルＭＣａは、特に図示はしないが、第３図の断面構造においてメモリトランジスタ部２６を中心に左右対称に拡散領域とコントロールゲート電極を形成し、一方の拡散領域をビット線接続電極、他方の拡散領域をソース線接続電極とすればよい。要するに、メモリゲート電極の両側にコントロールゲート電極が配置される。第２０図においてコントロールゲート制御線ＣＧｉａ（ｉは整数）はビット線ｂｊ０，ｂｊ１（ｊは整数）に接続する選択トランジスタ部のコントロールゲートを制御し、コントロールゲート制御線ＣＧｉｂはソース線ＳＬｊに接続する選択トランジスタ部のコントロールゲートを制御する。コントロールゲート制御線ＣＧ０ｂ，ＣＧ１ｂは第１６図のメモリアレイにおけるバイト選択制御線ＢＳ０，ＢＳ１に相当する。第２０図のメモリアレイにおけるバイト単位の消去処理、第２１図に示されるバイト単位の書き込み処理、第２２図に示されるバイト単位の読み出し動作は、第１６図の消去処理、第１７図の書込み処理、第１８図の読み出し動作と同じである。

第２３図には第２０図で説明したメモリセルの共通ソース線側に選択トランジスタを設けたメモリアレイにおけるデバイス構造平面レイアウトが示される。選択トランジスタ部２７ａはメモリセルＭＣａの一部を構成し、全てのメモリセルＭＣａに対して規則的に配置される。第１９図の場合にはバイト選択トランジスタＴｉｊを配置するために縦方向及び横方向の双方向でチップ面積を拡大している。第２３図の場合選択トランジスタ部２７ａの数は多いが、それはメモリセル配列の中に収まるから、縦方向寸法は大きくなっても横方向寸法は拡大しない。この点において、第２３図のメモリアレイ構造ではバイト境界領域の面積を第１９図の例よりも縮小することができる。

《不揮発性メモリモジュール》
第２４図には前記不揮発性メモリモジュール６のブロック図が例示される。不揮発性メモリモジュール６は、ＥＥＰＲＯＭ２１に専用の回路としてＥＥＰＲＯＭ用メモリアレイ４０、ビットデコーダ・ドライバ４１、及びワードデコーダ・ドライバ４２を有し、また、フラッシュメモリ２２に専用の回路としてフラッシュメモリ用メモリアレイ４３、ビットデコーダ・ドライバ４４、及びワードデコーダ・ドライバ４５を有する。ＥＥＰＲＯＭ２１とフラッシュメモリ２２は前述の通り同じスプリットゲート型ＭＯＮＯＳ構造のメモリセルを用いているから、双方に一部共通化された回路として、電源回路４６、書き込み読み出し回路４７、及びメモリ制御回路４８を備え、周辺回路が一部共通化され、メモリモジュールの小型化、更にはマイクロコンピュータチップの縮小に寄与する。

第２５図にはフラッシュメモリ２２の一例が示される。メモリアレイ４３は第６図で説明した基本構成を備える。メモリアレイ４３は複数個の消去ブロックＢＬＫ０〜ＢＬＫｎに分割され、ブロック単位でソース線ＳＬ０〜ＳＬｎが設けられる。消去ブロックＢＬＫ０〜ＢＬＫｎのサイズはブロック間で同じであっても全部又は部分的に相違されていてもよい。ビット線ｂ０〜ｂｎは各消去ブロックＢＬＫ０〜ＢＬＫｎに共通化される。コントロールゲート制御線ＣＧ及びメモリゲート制御線ＭＧはワード（ビット線に交差するメモリセル配列方向）単位とされ、例えば消去ブロックＢＬＫ０にはコントロールゲート制御線ＣＧ０〜ＣＧｎとメモリゲート制御線ＭＧ０〜ＭＧｎが割当てられる。

ビットデコーダ・ドライバ４４はアドレス信号をデコードし、そのデコード結果及び動作モードにしたがってビット線の駆動等を行なう。ワードデコーダ・ドライバ４５はアドレス信号をデコードし、そのデコード結果及び動作モードにしたがってコントロールゲート制御線ＣＧ及びメモリゲート制御線ＭＧを駆動する。消去処理におけるソース線ＳＬ０〜ＳＬｎの駆動には、特に制限されないが、ワードデコーダ・ドライバ４５が兼用される。書き込み読み出し回路４７は、読み出し動作においてメモリアレイから読み出されたデータを増幅して出力し、書き込み処理において書き込み状態選択ビット線に対して書き込み電流の供給等を行なう。

メモリ制御回路４８はアドレス信号、データ、及び制御信号を入力し、制御信号によって消去処理、書き込み処理、又は読み出し動作が指示され、その指示に従って、ビットデコーダ・ドライバ４４及びワードデコーダ・ドライバ４５に必要なアドレス信号を与えると共に、必要なデコード動作をさせて、コントロールゲート制御線やメモリゲート制御線等を駆動させる。動作に必要な高電圧は電源回路４６が電源電圧Ｖｃｃを昇圧して形成し、これが必要な回路に供給される。このように制御される消去処理はブロック単位ＢＬＫ０〜ＢＬＫｎで行なわれ、消去ブロックはアドレス信号の所定上位ビットを用いたり、或は消去コマンドの消去ブロック指定データを用いて指定される。書き込み処理は、特に制限されないが、４バイト（３２ビット）単位のページ書き込みとされる。書込み処理では書き込み選択ビット線に書き込み電流を供給することが必要であり、電源回路４６の電流供給能力が小さい場合を考慮して、１ページの書き込み処理に対して４バイト単位で直列的な書き込み処理を行なう。読み出し動作は、特に制限されないが、データバスサイズとの関係に従って、アドレス信号で指定される３２ビット単位で行なわれる。

第２６図にはＥＥＰＲＯＭ２１の一例が示される。メモリアレイ４０は第１３図で説明した基本構成を備える。メモリアレイ４０は複数個のバイトユニットＢＹＵ０〜ＢＹＵｉに分割され、ユニット単位でソース線ＳＬ０〜ＳＬｎが設けられる。コントロールゲート制御線ＣＧ０〜ＣＧｎ及びメモリゲート制御線ＭＧ０〜ＭＧｎはワード（ビット線に交差するメモリセル配列方向）単位とされ、バイトユニットＢＹＵ０〜ＢＹＵｉに共通化される。バイトユニットＢＹＵ０〜ＢＹＵｉの夫々は、コントロールゲート制御線ＣＧ０〜ＣＧｎ毎に前記バイト選択トランジスタＴ００〜Ｔｎ０を有し、バイトユニットＢＹＵ０〜ＢＹＵｉに固有のバイト選択制御線ＢＳ０〜ＢＳｉを有する。更にバイトユニットＢＹＵ０〜ＢＹＵｉは夫々８本のビット線ｂｉ０〜ｂｉ７を有する。

ビットデコーダ・ドライバ４１はアドレス信号をデコードし、そのデコード結果及び動作モードにしたがってビット線の駆動等を行なう。ワードデコーダ・ドライバ４２はアドレス信号をデコードし、そのデコード結果及び動作モードにしたがってコントロールゲート制御線ＣＧ０〜ＣＧｎ及びメモリゲート制御線ＭＧ０〜ＭＧｎを駆動する。消去処理におけるソース線ＳＬ０〜ＳＬｎの駆動には、特に制限されないが、ビットデコーダ・ドライバ４１が兼用される。書き込み読み出し回路４７は、読み出し動作においてメモリアレイ４０から読み出されたデータを増幅して出力し、書き込み処理において書き込み状態選択ビット線に対して書き込み電流の供給を行なう。

メモリ制御回路４８はアドレス信号、データ、及び制御信号を入力し、制御信号によって消去処理、書き込み処理、又は読み出し動作が指示され、その指示に従って、ビットデコーダ・ドライバ４１及びワードデコーダ・ドライバ４２に必要なアドレス信号を与えると共に、必要なデコード動作をさせて、コントロールゲート制御線やメモリゲート制御線等を駆動させる。動作に必要な高電圧は電源回路４６が電源電圧Ｖｃｃを昇圧して形成し、これが必要な回路に供給される。このように制御される消去、書き込み及び読み出し処理は第１３図乃至第１５図で説明したようにバイト単位で行なわれる。また、書き込み処理及び読み出し処理はデータバス幅に合わせて例えば３２ビット単位で行なってもよい。書き込み処理及び読み出しはデータバス幅に合わせて３２ビット単位で行なわれる。４バイト未満のデータ書き込み若しくは書換えのとき、４バイト単位の書込み処理において、書き込み対象以外のデータに対しては書き込み状態非選択のデータを与えて書き込み状態への遷移をマスクすればよい。

第２７図には前記書き込み読み出し回路２７の一例が示される。ここでは、読出し時に必要なセンスアンプをビット線毎に配置せず、ＣＰＵ等との上位インタフェースがバイト単位又は複数バイト（ｎ×バイト）単位アクセスであるのが一般であるから、回路規模縮小の観点より、それに合わせて、読み出しに必要なセンスアンプ及び書き込みに必要な定電流源回路をｎ×バイトで配置される。第２７図ではｎ＝４の３２ビットを一例とする。即ち、ここではフラッシュメモリ２２のビット線はｂ０＿０〜ｂ３１＿６３とされ、６４本単位で３２グループに分けられ、ビット線選択信号Ｓｂｉｔ０〜Ｓｂｉｔ３１により各グループからスイッチＳＷｆ０〜ＳＷｆ３１で１本ずつ合計３２本のビット線が選択可能にされる。ＥＥＰＲＯＭ２１のビット線はｂ０＿０〜ｂ３１＿３１とされ、第２６図で説明したバイトユニットＢＹＵ０〜ＢＹＵｉと同様の構成を有するバイトユニットＢＹＵ毎に８本のビット線が順次割当てられ、４個のバイトユニットＢＹＵを一単位とするブロックを単位にメモリアレイの全体が３２ブロックに分けられ、ブロック選択信号Ｓｂｌｋ０〜Ｓｂｌｋ３１によりブロック単位で３２本のビット線がスイッチＳＷｅ０〜ＳＷｅ３１にて選択される。

スイッチＳＷｅ０〜ＳＷｅ３１を介して選択されたＥＥＰＲＯＭ２１側の３２本のビット線は、選択トランジスタＭｅｓ０〜Ｍｅｓ３１を介して対応するセンスアンプ及び書き込み電流源ＳＡ・ＷＣ０〜ＳＡ・ＷＣ３１に接続される。同様に、前記スイッチＳＷｆ０〜ＳＷｆ３１を介して選択されたフラッシュメモリ２２側の３２本のビット線は、選択トランジスタＭｆｓ０〜Ｍｆｓ３１を介して対応するセンスアンプ及び書き込み電流源ＳＡ・ＷＣ０〜ＳＡ・ＷＣ３１に接続される。選択トランジスタＭｅｓ０〜Ｍｅｓ３１はＥＥＰＲＯＭ選択信号Ｓｅｅｐによりスイッチ制御され、選択トランジスタＭｆｓ０〜Ｍｆｓ３１はフラッシュメモリ選択信号Ｓｆｌｓによりスイッチ制御される。

前記ビット線選択信号Ｓｂｉｔ０〜Ｓｂｉｔ３１、前記ブロック選択信号Ｓｂｌｋ０〜Ｓｂｌｋ３１は前記ビットデコーダ・ドライバ４４、４１がアドレス信号をデコードして生成する。フラッシュメモリ選択信号Ｓｆｌｓ及びＥＥＰＲＯＭ選択信号Ｓｅｅｐはメモリ制御部４８がアクセスアドレス信号と動作モードに従って生成する。第２７図の例では、フラッシュメモリ２２に書き込み処理又は読み出し動作が指示されたときフラッシュメモリ選択信号Ｓｆｌｓが選択レベルにされ、ＥＥＰＲＯＭ２１に書き込み処理又は読み出し動作が指示されたときＥＥＰＲＯＭ選択信号Ｓｅｅｐが選択レベルにされる。

第２８図にはセンスアンプ及び書き込み電流源ＳＡ・ＷＣ０の一例が示される。この例では、センスアンプＳＡはｐチャンネル型ＭＯＳトランジスタＭｐ１，Ｍｐ２と、ｎチャンネル型ＭＯＳトランジスタＭｎ１，Ｍｎ２から成るスタティックラッチを主体に、ｐチャンネル型ＭＯＳトランジスタＭｐ３，Ｍｐ４とｎチャネル型ＭＯＳトランジスタＭｎ３から構成される。読み出し動作の開始前にプリチャージＭＯＳトランジスタＭｐ４によってセンスアンプＳＡの入出力ノードが電源電圧Ｖｃｃにプリチャージされる。その後、ＭＯＳトランジスタＭｐ３，Ｍｎ３がオン状態にされてセンスアンプＳＡが増幅動作可能にされる。書き込み電流源ＷＣは、センスアンプＳＡの入出力ノードと回路の接地端子との間にｎチャンネル型の定電流源ＭＯＳトランジスタＭｎ４とｎチャネル型のゲートＭＯＳトランジスタＭｎ５が直列接続されて構成される。定電流源ＭＯＳトランジスタＭｎ４のゲートには定電流を決定するためのバイアス電圧が印加される。ゲートＭＯＳトランジスタＭｎ５はラッチ回路（ＬＡＴ）５０のラッチデータに基づいてスイッチ制御される。ラッチ回路はラッチクロックとラッチイネーブル信号によってラッチ動作が制御される。ラッチ回路５０は書き込み処理においてメモリ制御部４８から供給される書き込みデータをラッチする。ラッチした書込みデータの論理値“１”は、書き込み処理において書き込み状態を選択し、書込みデータの論理値“０”は、書き込み処理において書き込み状態を非選択とする。

第２８図の構成は選択ＭＯＳトランジスタＭｆｓ０とＭｅｓ０との結合ノードにセンスアンプＳＡと書き込み定電流源ＷＣが共通接続されているから、フラッシュメモリ２２とＥＥＰＲＯＭ２１の何れか一方が読み出し動作を行なっているとき、他方では消去処理をそれに並列して行なうことができても、書き込み処理を並列化することはできない。尚、図示はしないが、その他のセンスアンプ及び書き込み電流源ＳＡ・ＷＣ１〜ＳＡ・ＷＣ３１も同様に構成される。

第２９図にはセンスアンプ及び書き込み電流源ＳＡ・ＷＣ０の別の例が示される。この例は、フラッシュメモリ２２のビット線とＥＥＰＲＯＭ２１のビット線の夫々に別々に前記書き込み電流源ＷＣを配置した構成が第２８図と相違される。ラッチ回路５０に対する書き込みデータのラッチ入力は選択ＭＯＳトランジスタＭｆｓ０、Ｍｅｓ０を経由せず双方の結合ノードに直接接続される。

第２９図の構成により、フラッシュメモリ２２とＥＥＰＲＯＭ２１の何れか一方が読み出し動作を行なっているとき、他方では書き込み処理を並列に行なうことができる。更に、フラッシュメモリ２２とＥＥＰＲＯＭ２１は並列的に書き込み処理を行なうことができる。フラッシュメモリ２２とＥＥＰＲＯＭ２１が並列的に消去処理を行なうことができること、また、読み出し処理と消去処理を並列に行なうことができることは、第２８図の場合と変わりない。

第３０図乃至第３２図には第２９図の回路構成を採用したときのフラッシュメモリ２２とＥＥＰＲＯＭ２１の並列アクセス処理フローが示される。この時のフラッシュメモリ２２とＥＥＰＲＯＭ２１の主なアクセス仕様は例えば第３３図に示されるものとする。

第３０図はフラッシュメモリ２２とＥＥＰＲＯＭ２１の並列書き込み処理フローを示す。選択ＭＯＳトランジスタＭｆｓ０〜Ｍｆｓ３１、Ｍｅｓ０〜Ｍｅｓ３１を共にオフ状態とし（Ｓ１）、フラッシュメモリ２２に対する３２ビットの書き込みデータをメモリ制御回路４８からフラッシュメモリ２２側のラッチ回路５０にセットする（Ｓ２）。同様に、ＥＥＰＲＯＭ２１に対する３２ビットの書き込みデータをメモリ制御回路４８からＥＥＰＲＯＭ２１側のラッチ回路５０にセットする（Ｓ３）。フラッシュメモリ２２とＥＥＰＲＯＭ２１に対する書き込み処理方式は前述の通りホットエレクトロン方式であり、双方のメモリ２１，２２にホットエレクトロンを発生させるための書き込み処理高電圧を印加すると共に、フラッシュメモリ２２とＥＥＰＲＯＭ２１にセットされた書き込みデータにしたがって、書き込み状態選択ビットには定電流バイアスを印加する（Ｓ４）。この書き込み処理の電圧印加状態を例えば１０μｓ（マイクロ秒）維持する（Ｓ５）。１０μｓの時間は製造プロセス等で変動するので、そのプロセスに応じた必要な時間を設定してよい。その後、書き込み処理の電圧印加を解除し（Ｓ６）、書き込み処理が残っていればステップＳ２に戻って処理を継続する。

このように、フラッシュメモリ２２とＥＥＰＲＯＭ２１に対して並列書き込み処理を行なうことにより、夫々別々に処理を行なう場合に比べて、処理時間を大凡半分に短縮することができる。

第３１図はフラッシュメモリ２２とＥＥＰＲＯＭ２１の並列的な書き込み処理及び読み出し動作のフローを示す。選択ＭＯＳトランジスタＭｆｓ０〜Ｍｆｓ３１、Ｍｅｓ０〜Ｍｅｓ３１を共にオフ状態とし（Ｓ１１）、フラッシュメモリ２２又はＥＥＰＲＯＭ２１の一方を書き込み処理対象とし、３２ビットの書き込みデータをメモリ制御回路４８から書き込み処理対象側のラッチ回路５０にセットする（Ｓ１２）。フラッシュメモリ２２とＥＥＰＲＯＭ２１に対する書き込み処理方式は前述の通りホットエレクトロン方式であり、書き込み処理対象にホットエレクトロンを発生させるための書き込み処理高電圧を印加すると共に、セットされた書き込みデータにしたがって、書き込み状態選択ビットには定電流バイアスを印加する（Ｓ１３）。この書き込み処理の電圧印加状態を例えば１０μｓ維持する（Ｓ１４）。この間に、他方の読み出し対象に対しては選択ＭＯＳトランジスタをオン状態として（Ｓ１５）、読み出し動作を行なう（Ｓ１６）。その後、書き込み処理の電圧印加を解除し（Ｓ１７）、書き込み処理が残っていればステップＳ１１に戻って処理を継続する。

第３１図の並列処理によれば、例えばフラッシュメモリ２２にアプリケーションプログラム等がある場合には、ＥＥＰＲＯＭ２１が書き込み処理を実行中に、アプリケーションプログラム等をＣＰＵ２に実行させることができ、ソフトウェア処理速度もしくはプログラム実行処理速度の高速化に寄与することができる。

第３２図はフラッシュメモリ２２とＥＥＰＲＯＭ２１の並列的な消去処理及び読み出し動作のフローを示す。選択ＭＯＳトランジスタＭｆｓ０〜Ｍｆｓ３１、Ｍｅｓ０〜Ｍｅｓ３１を共にオフ状態とし（Ｓ２１）、フラッシュメモリ２２又はＥＥＰＲＯＭ２１の何れか一方を消去処理対象とし、消去処理対象に消去処理に必要な高電圧を印加する（Ｓ２２）。この消去処理の電圧印加状態は、フラッシュメモリ２２の場合には１００ｍｓ（ミリ秒）、ＥＥＰＲＯＭ２１の場合には１ｍｓ維持する（Ｓ２３）。この間に、他方の読み出し対象に対しては選択ＭＯＳトランジスタをオン状態として（Ｓ２４）、読み出し動作を行なう（Ｓ２５）。その後、消去処理の電圧印加を解除し（Ｓ２６）、書き込み処理が残っていればステップＳ２１に戻って処理を継続する。

第３２図の並列処理によれば、ＥＥＰＲＯＭ２１に通常の消去処理を実行させている１ｍｓの間、フラッシュメモリ２２に対して読み出し動作を行うことができる。同様に、フラッシュメモリ２２に通常の消去処理を実行させている１００ｍｓの間、ＥＥＰＲＯＭ２１に対して読み出し動作を行うことができる。例えばフラッシュメモリ２２にアプリケーションソフトウェアが格納されている場合に、ＥＥＰＲＯＭ２１が消去処理を実行中に、ＣＰＵ２にそのアプリケーションソフトウェアを実行させることができ、ソフトウェアの実行処理速度の高速化を図ることができる。

尚、消去処理時間もプロセス等で変動するのでその影響を考慮して消去処理時間を設定することになる。また、特に図示はしないが、並列消去処理、消去処理と書き込み処理の並列化についても容易に行なうことが可能である。

第３４図には前記書き込み読み出し回路２７の別の例が示される。第２７図ではスタティックラッチをシングルエンドで利用してセンスアンプＳＡを構成したが、第３４図ではセンスアンプ及び書き込み電流源ＳＡ・ＷＣ０〜ＳＡ・ＷＣ３１に含まれるセンスアンプＳＡを差動型とする。第３４図ではオープン・ビット線アーキテクチャ（Open-bit-line architecture）を使用する。したがって、フラッシュメモリ２２を読み出し動作させるとき、センスアンプにおける基準となるビット線電位（参照電位）はＥＥＰＲＯＭ２１のビット線を利用する。逆に、ＥＥＰＲＯＭ２１を読み出し動作させるとき、センスアンプにおける基準となるビット線電位（参照電位）はフラッシュメモリ２２のビット線を利用する。前記基準ビット線電位若しくは参照電位はビット線プリチャージ動作などを利用して設定することができる。

この方式は、差動型センスアンプを使用することにより、第２７図のシングルエンド型センスアンプの構成よりも読み出し動作速度の高速化が期待できる。但し、基準となるビット線電位を、読み出し対象メモリ以外のメモリのビット線から設定するため、双方のメモリ２１，２２のビット線容量と抵抗が同等になるようにレイアウトする必要がある。また、読み出し動作を行なう場合、フラッシュメモリ２２及びＥＥＰＲＯＭ２１共にビット線を使用する為、片方が読み出し動作を行なっている間、もう一方で消去処理や書き込み処理を並列的に行なうことはできない。

第３５図には前記書き込み読み出し回路２７の更に別の例が示される。ここでは差動型センスアンプを使用した折返しビット線アーキテクチャ（folded-bit-line architecture）を採用する。この構成において基準電位（参照電位）を与える基準ビット線は、同じメモリ内のビット線（同種のメモリビット線）を使用するようになっている。要するに、フラッシュメモリ２２では６４本毎のビット線のブロック毎に、下位３２本のグループを一方の差動入出力、上位３２本のグループを他方の差動入出力に割当てている。ＥＥＰＲＯＭ２１ではビット線ｂ０＿０〜ｂ３１＿３１の夫々を相補信号に変換してセンスアンプの差動入出力端子に接続可能にしている。相補信号への変換は、特に制限されないが、スイッチＳＷによる選択動作と併せて行なう。

第３５図の構成により、第３４図のオープン・ビット線アーキテクチャでの不都合を解消することができる。すなわち、同種のメモリ（読み出し対象メモリ）から基準ビット線電位を設定するので、フラッシュメモリ２２とＥＥＰＲＯＭ２１でビット線容量及び抵抗が違ってもよく、この点においてモジュールのレイアウトを気にする必要がなくなる。また、読み出し動作時においても読み出し対象メモリのビット線しか使用しないので、読み出し動作に並行して消去処理や書き込み処理を行なうことも可能になる。

第３６図には第３５図の前記折り返しビット線構造のフラッシュメモリ２２におけるメモリセルの選択手法の一例が示される。ここでは主・副ビット線構造が採用され、副ビット線ＳＢＩＴ１，ＳＢＩＴ２は選択ＭＯＳトランジスタＭ１，Ｍ２によって選択的に主ビット線ＭＢＩＴに接続可能にされる。選択ＭＯＳトランジスタＭ１，Ｍ２は副ビット線選択信号ＳＢＳの非反転及び反転信号にて選択される。特に、副ビット線選択信号ＳＢＳの非反転信号及び反転信号の信号配線は途中で交差され、スイッチＳＷ０〜ＳＷ３１までの主ビット線の選択ＭＯＳトランジスタＭ１，Ｍ２に対するスイッチ状態と、スイッチＳＷ０〜ＳＷ３１までの主ビット線の選択ＭＯＳトランジスタＭ１，Ｍ２に対するスイッチ状態とは逆にされる。これにより、センスアンプＳＡで差動増幅を行なうとき、選択ブロックにおける副ビット線選択と参照ブロック（基準ブロック）における副ビット線選択とを行なうことができる。

第３７図には不揮発性メモリモジュールの別の例が示される。同図に示される不揮発性メモリモジュール６は、フラッシュメモリ２２とＥＥＰＲＯＭ２１との間の共通化回路を、ワードデコーダ・ドライバ５０、メモリ制御部４８、電源部４６とする。５１，５２はＥＥＰＲＯＭ２１とフラッシュメモリ２２用に夫々個別化された書き込み読み出し回路である。このようにワードデコーダ・ドライバ５０を共通化した場合、書き込み読み出し回路５１，５２を個別化して、ＥＥＰＲＯＭ２１とフラッシュメモリ２２の夫々に固有のセンスアンプを採用することができる。したがって、フラッシュメモリ２２とＥＥＰＲＯＭ２１で読出し速度を変えることが可能となり、例えばソフトウェアをフラッシュメモリ２２に格納した場合など、フラッシュメモリ２２用のセンスアンプを高速用として、ソフトウェア処理を高速化することが可能となる。

《メモリモジュールの利用形態》
前記不揮発性メモリモジュール６の利用形態について説明する。ＥＥＰＲＯＭ２１には暗号鍵、ユーザの個人情報などのように長期にデータ保持の必要な小サイズのデータを格納する領域に使用するのに好適である。フラッシュメモリ２２には大容量かつ高速書き込みが必要なプログラムなどの情報を格納するのに好適である。ＥＥＰＲＥＯＭ２１とフラッシュメモリ２２の双方に用いるメモリセルは同一プロセスのものを用いるのがよい。共通プロセスを使用するため、マスク枚数を低減可能になるからである。電源回路４６、ワードデコーダ・ドライバ５０、書き込み読み出し回路４７等を共通化することで、モジュール面積が低減される。またバスインターフェイスを共通化することで、チップ設計を容易化することができる。

ＩＣカード用マイクロコンピュータに代表されるように、ＣＰＵ搭載のＳＯＣ（システム・オン・チップ）に不揮発性メモリモジュール６を実装した場合、フラッシュメモリ２２とＥＥＰＲＯＭ２１とで記憶する情報の用途を区別する。例えばフラッシュメモリ２２には、大容量という特徴を活かして仮想マシン言語によるプログラムを格納する用途等に利用する。またＥＥＰＲＯＭ２１は、データ保持の高信頼性という特徴を活かして、認証用データ、個人情報などを格納する用途に利用する。

第３８図にはＣＰＵ２のアドレス空間におけるＥＥＰＲＯＭ２１とフラッシュメモリ２２のマッピング例が示される。フラッシュメモリ２２はアドレスエリアＥ１（例えば２５６ＫＢ（キロバイト））にマッピングされ、ＥＥＰＲＯＭ２１はそれとは異なるアドレスエリアＥ２（例えば６４ＫＢ）にマッピングされる。この例では、アドレスエリアＥ１，Ｅ２のアドレス信号の下位１６ビットは共通化されている。

第３９図にはＣＰＵ２による消去方法の第1の例が示される。ここでは、ＣＰＵ２が消去専用コマンドを発行する。消去処理の指示はコマンドコードで与える。消去対象領域、例えばフラッシュメモリの消去対象ページ、或はＥＥＰＲＯＭにおける消去対象バイト等はコマンドオペランドとして指定する。例えば消去対象アドレスを指定する場合、例えば１ページがｈ’００００００からｈ’００ＦＦＦＦの６４ＫＢであるとすると、このページを消去する際に指定するアドレスは、ページの先頭アドレス（ｈ’００００００）あるいは指定ページ内の任意アドレス(ｈ’００００００〜ｈ’００ＦＦＦＦ)の何れかを指定する。誤動作防止を優先するのであれば、先頭アドレスによる指定方法を採用する。ユーザの利便性を優先するのであれば指定ページ内の任意アドレスによる指定方法を採用する。

第４０図にはＣＰＵ２による消去方法の第２の例が示される。ここではＣＰＵ２の命令セットに含まれるブロック転送命令を利用する。要するに、消去状態に応ずる論理値のデータを用いてフラッシュメモリ２２或はＥＥＰＲＯＭ２１に書き込み処理を指示する。転送先アドレスが消去対象アドレスとなる。ブロック転送の際、ＲＡＭ４から消去状態に応ずる論理値のデータが読み出されて転送される。この場合、メモリセルへのデータの書き込み処理に先立って、当該転送先アドレスのメモリセルの消去動作を自動的に行うようにする。それにより、メモリセルに格納されているデータは消去され、新たに書き込むべきデータは消去状態に応ずる論理値のデータであるため、結果的には消去状態からメモリセルへの書き込みは行われず、メモリセルの消去が行われる。

第４１図にはＣＰＵ２による消去方法の第３の例が示される。ここでは、制御レジスタを介してフラッシュメモリ２２及びＥＥＰＲＯＭ２１に対する消去対象アドレスを指示する。前記制御レジスタはＣＰＵ２のアドレス空間にマッピングされ、例えば前記メモリ制御部４８に内蔵されている。ＣＰＵ２はＭＯＶ命令のようなデータライト命令を用いて前記制御レジスタに消去対象のページを指定する。消去動作はＣＰＵ２が消去状態に応ずるデータの書き込みを指示するＭＯＶ命令を発行することにより指示する。

第４２図にはＣＰＵ２による書き込み方法の第１の例が示される。ＣＰＵ２の命令セットに含まれるブロック転送命令を用いて書込み処理を指示する。ブロック転送の転送元に書込み用データが格納されているアドレスを指定し、転送先にフラッシュメモリ（ＦＬＡＳＨ）２２又はＥＥＰＲＯＭ２１のアドレスを指定する。ブロック転送の先頭に書き込み処理コマンドを配置する。フラッシュメモリ２２又はＥＥＰＲＯＭ２１はブロック転送命令による転送終了を受けて、転送された書き込み処理コマンドと書き込みデータを用いて書込み処理を開始する。動作は書込み処理だけでなく、書き込み処理の前に書き込み処理領域に対する消去処理を行なうようにしてもよい。この場合、該当ページの消去を行った後に、ブロック転送で指定された領域に対してのみ書込みを行う。

第４３図にはＣＰＵ２による書き込み方法の第２の例が示される。ここでは、フラッシュメモリ２２又はＥＥＰＲＯＭ２１のメモリ制御部４８が保有する制御レジスタを介して書込み動作を行う。ＣＰＵ２は事前にフラッシュメモリ２２やＥＥＰＲＯＭ２１に対してデータライト命令やブロック転送命令などを用いて書込みデータをライトする[1]。このときのライトはメモリマットに書込むのではなく、１ページ分のフリップフロップやラッチ等のバッファに書き込みデータを一時的に記憶する処理とされる。次にフラッシュメモリ２２又はＥＥＰＲＯＭ２１の制御レジスタに書込み処理用のコードをライトすることで[2]、フラッシュメモリ２２又はＥＥＰＲＯＭ２１に対する書込み処理[3]が開始される。

第４４図にはＣＰＵ２による書き込み方法の第３の例が示される。ここでは、ＣＰＵ２がフラッシュメモリ２２をターゲットとしてＭＯＶ命令等を発行して書込み処理を行う。この場合、ＲＡＭ等の揮発性メモリと同様のアクセス方式で、ライトするデータサイズと同じだけ書込み処理を行う。ＣＰＵ２からフラッシュメモリ２２又はＥＥＰＲＯＭ２１へのデータライトが行われるたびに、フラッシュメモリ２２又はＥＥＰＲＯＭ２１において書込み動作が開始される。この書き込み方法を実現するにはそれをサポートするインタフェース機能をメモリ制御部４８が持たなければならない。

《ＩＣカード》
第４５図には接触インタフェース形式のＩＣカード６０Ａの外観が例示される。合成樹脂から成るカード基板６１には、特に制限されないが、電極パターンによって形成された端子６２が表面に露出され、前記マイクロコンピュータ１が埋め込まれている。マイクロコンピュータ１は第１図に例示した構成を備える。前記電極パターンにはマイクロコンピュータ１の対応する外部端子が結合される。

第４６図には非接触インタフェース形式のＩＣカード６０Ｂの外観が例示される。合成樹脂から成るカード基板６０には、特に制限されないが、アンテナ６３と前記マイクロコンピュータ１が埋め込まれている。マイクロコンピュータ１は第２図に例示した構成を備え、アンテナ端子ＴＭＬ１，ＴＭＬ２に前記アンテナ６３が結合される。

例えば前記ＩＣカード６０Ａ，６０Ｂを電子マネーシステムで利用するとき、前記ＥＥＰＲＯＭ２１には金額データやパスワードなどが暗号化されて格納され、電子マネーを利用するときパスワードや金額情報が復号され、復号された情報を用いて正当な利用か否かが判定され、必要な金額が銀行に送金され、或いは別のＩＣカードに所要の金額が転送される。そのような暗号化・復号処理、ホストインタフェース機能、ＥＥＰＲＯＭ２１に対する書き換え処理等を制御するプログラムは、フラッシュメモリ２２に格納されている。バージョンアップなど、必要に応じてフラッシュメモリ２２のプログラムは書換えられたりする。

また、前記ＩＣカード６０Ａ，６０Ｂが携帯電話機に装着されて使用されるとき、前記ＥＥＰＲＯＭ２１には使用者の電話番号、ＩＤ番号、課金情報等が暗号化されて格納され、電話を利用するときそれら情報が復号され、復号された情報を用いて正当な利用か否かが判定され、使用度数に応じて課金情報が更新され、再度暗号化される。そのような処理プログラムはフラッシュメモリ２２に格納される。

上記マイクロコンピュータ１を搭載したＩＣカードによれば、大容量不揮発性メモリとしてフラッシュメモリ２２をユーザに公開した製品とすることができる。あわせてＥＥＰＲＯＭ２１も搭載しているため、データ保持に対する高信頼性も実現することができる。

以上説明したマイクロコンピュータ１及びＩＣカード６０Ａ，６０Ｂによれば、フラッシュメモリ２２を利用することで大容量データに対応できる。ＥＥＰＲＯＭ２１を利用することでライトデータの信頼性が向上する。大規模なアプリケーション/データにも対応できる。例えば、指紋や網膜形状などを利用する生体認証など、大規模データを格納・処理する必要のあるアプリケーションにも応用可能となる。フラッシュメモリ２２とＥＥＰＲＯＭ２１で構成回路を共有可できるため、メモリモジュール６の面積が縮小できる。不揮発性メモリセルをフラッシュメモリ２２とＥＥＰＲＯＭ２１の間で共通化することにより、製造プロセスで用いるマスク枚数を低減することができる。不揮発性メモリセルをフラッシュメモリ２２とＥＥＰＲＯＭ２１の間で共通化することにより、双方のメモリアレイにおけるメモリセルのピッチが等しく成り、メモリセルを選択する信号の配線ピッチ等を双方のメモリ２１，２２で共通化できる。これにより、双方のメモリ２１，２２でワードドライバなどを共通化したりするのが容易になる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、不揮発性メモリセルはセパレートゲートのＭＯＮＯＳ型に限定されず、フローティングゲートを用いるメモリであってもよい。

本発明のマイクロコンピュータはＩＣカード用にＳＯＣとして搭載するのだけでなく、ＩＣカードのリーダ・ライタ側に、フラッシュメモリとＥＥＰＲＯＭを混載したメモリモジュールを設置しておき、リーダ・ライタ経由でＩＣカード用のマイクロコンピュータに接続する構成も可能である。要するに、フラッシュメモリとＥＥＰＲＯＭを混載したメモリモジュールを外付けとして、マクロコンピュータにアクセス可能にしてもよい。

フラッシュメモリとＥＥＰＲＯＭを混載したメモリモジュールをシングルチップとし、それとは別チップのＣＰＵ或はメモリコントローラを接続して使用することも可能である。マイクロコンピュータは不揮発性メモリだけでなく、マスクＲＯＭも混載することは妨げられない。

また、ＣＰＵとフラッシュメモリを一つのチップに形成し、ＥＥＰＲＯＭを別のチップに形成して、ＩＣカードに適用してもよい。

また、不揮発性メモリは２値で情報記憶を行なうものに限定されず、1個のメモリセルに４値などの多値で情報記憶を行なうものであってもよい。また、電荷蓄積性絶縁膜は窒化膜に限定されず、電荷トラップ性粒子を分散させた絶縁膜であってもよい。更に第1データ長はバイトに限定されず、ワード（３２ビット）、或はロングワード（６４ビット）などであってもよい。第２データ長も１０２４ビットに限定されない。

第１図は本発明に係る半導体処理装置の一例であるマイクロコンピュータのブロック図である。 第２図はマイクロコンピュータの別の例を示すブロック図である。 第３図はＥＥＰＲＯＭ及びフラッシュメモリに採用されている不揮発性メモリセルの構造を例示する縦断面図である。 第４図はメモリセルの読み出し、書込み処理、消去処理における電圧印加態様を例示する説明図である。 第５図はメモリセルの閾値電圧特性を例示する説明図である。 第６図はフラッシュメモリのようにバイト分割を採用しないときのメモリアレイの様子を消去処理状態を一例に示す回路図である。 第７図は第６図のメモリアレイにおける書き込み処理状態を例示する回路図である。 第８図はＥＥＰＲＯＭのようにバイト分割を採用したときのメモリアレイの様子を消去処理状態を一例に示す回路図である。 第９図は第８図のメモリアレイにおける書き込み処理状態を例示する回路図である。 第１０図は第８図のメモリアレイにおける読み出し動作状態を例示する回路図である。 第１１図は第８図で説明したバイト選択トランジスタＴｉｊにｐＭＯＳトランジスタを用いたメモリアレイにおけるバイト選択トランジスタが配置されたバイト境界部分のデバイス構造平面レイアウト図である。 第１２図は第１１図のＡ−Ａ’断面図である。 図１３はバイト選択トランジスタにｎＭＯＳトランジスタを採用したときのメモリアレイの様子が消去処理状態を一例に示される回路図である。 第１４図は第１３図のメモリアレイにおける書き込み処理状態を例示する回路図である。 第１５図は第１３図のメモリアレイにおける読み出し動作状態を例示する回路図である。 第１６図はバイト選択トランジスタをソース線側に設けたときのメモリアレイの様子を消去処理状態を一例に示す回路図である。 第１７図は第１６図のメモリアレイにおける書き込み処理状態を例示する回路図である。 第１８図は第１６図のメモリアレイにおける読み出し動作状態を例示する回路図である。 第１９図は第１６図のメモリアレイにおけるバイト選択トランジスタが配置されたバイト境界部分のデバイス構造平面レイアウト図である。 第２０図は全てのメモリセルの共通ソース線側に選択トランジスタを設けたメモリアレイの様子を消去動作状態を一例に示す回路図である。 第２１図は第２０図のメモリアレイにおけるバイト単位の書き込み処理状態を例示する回路図である。 第２２図は第２０図のメモリアレイにおけるバイト単位の読み出し動作状態を例示する回路図である。 第２３図は第２０図のメモリアレイにおけるデバイス構造平面レイアウト図である。 第２４図は不揮発性メモリモジュールのブロック図である。 第２５図はフラッシュメモリを例示するブロック図である。 第２６図はＥＥＰＲＯＭを例示するブロック図である。 第２７図は書き込み読み出し回路を例示するブロック図である。 第２８図はセンスアンプ及び書き込み電流源の一例を示す回路図である。 第２９図はセンスアンプ及び書き込み電流源の別の例を示す回路図である。 第３０図はフラッシュメモリとＥＥＰＲＯＭの並列書き込み処理を示すフローチャートである。 第３１図はフラッシュメモリとＥＥＰＲＯＭの並列的な書き込み処理及び読み出し動作を示すフローチャートである。 第３２図はフラッシュメモリとＥＥＰＲＯＭの並列的な消去処理及び読み出し動作示すフローチャートである。 第３３図は第３０図乃至第３２図のフローチャートの処理に係るフラッシュメモリとＥＥＰＲＯＭの主なアクセス仕様を例示する説明図である。 第３４図は書き込み読み出し回路の別の例を示す回路図である。 第３５図は書き込み読み出し回路の更に別の例を示す回路図である。 第３６図は第３５図の折り返しビット線構造のフラッシュメモリにおけるメモリセルの選択手法の一例を示す回路図である。 第３７図は不揮発性メモリモジュールの別の例を示すブロック図である。 第３８図はＣＰＵのアドレス空間におけるＥＥＰＲＯＭとフラッシュメモリのマッピングを例示する説明図である。 第３９図はＣＰＵによる消去方法の第１の例を示す説明図である。 第４０図はＣＰＵによる消去方法の第２の例を示す説明図である。 第４１図はＣＰＵによる消去方法の第３の例を示す説明図である。 第４２図はＣＰＵによる書き込み方法の第１の例を示す説明図である。 第４３図はＣＰＵによる書き込み方法の第２の例を示す説明図である。 第４４図はＣＰＵによる書き込み方法の第３の例を示す説明図である。 第４５図は接触インタフェース形式のＩＣカードの外観を例示する平面図である。 第４６図は非接触インタフェース形式のＩＣカードの外観を例示する平面図である。

符号の説明

１ マイクロコンピュータ
２ ＣＰＵ
４ ＲＡＭ
５ タイマ
６ 不揮発性メモリモジュール
７ コプロセッサ
９ クロック生成回路
１１ システムコントロールロジック
１２ 入出力ポート
１３ データバス
１４ アドレスバス
２１ ＥＥＰＲＯＭ
２２ フラッシュメモリ

Claims (27)

1. １の半導体基板に第１データ長単位に記憶情報の消去が行われる第１の不揮発性メモリと、第２データ長単位に記憶情報の消去が行われる第２の不揮発性メモリと、中央処理装置とを有し、外部と暗号化したデータの入出力が可能であり、
   前記第１の不揮発性メモリは前記データの暗号化に使用する暗号化鍵の格納に使用され、
   前記第２の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、
   前記第１の不揮発性メモリと前記第２の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、
   それぞれの不揮発性メモリセルは基板上に形成された第１の拡散層領域と第２の拡散層領域との間にチャネル領域を有し、チャネル領域上に第１絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第２絶縁膜を介して第１ゲート端子を有し、電荷蓄積層直下の第１チャネル領域に隣接する第２チャネル領域上に、第１ゲート端子と第３絶縁膜を介して第２ゲート端子を有し、
   前記電荷蓄積層の近傍で発生したホットエレクトロンを
   前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、
   前記第１の不揮発性メモリは第１制御信号線を有し、前記第１の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第１ゲート端子と第１制御信号線とが電気的に接続可能とされ、前記第１制御信号線は前記第１データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第１ゲート端子と接続され、
   前記第２の不揮発性メモリは第２制御信号線を有し、前記第２の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第１ゲート端子と第２制御信号線とが電気的に接続されることを特徴とする半導体処理装置。
2. 前記第１の不揮発性メモリは更に個人を特定するために用いられる情報の格納に使用されることを特徴とする請求の範囲第１項記載の半導体処理装置。
3. 前記第１データ長は前記第２データ長よりも短いことを特徴とする請求の範囲第２項記載の半導体処理装置。
4. 前記半導体処理装置は更に外部との入出力に用いられる端子を有し、
   前記プログラムは前記端子を介して外部から供給され前記第２の不揮発性メモリに格納されることを特徴とする請求の範囲第３項記載の半導体処理装置。
5. 前記中央処理装置は前記第１の不揮発性メモリと前記第２の不揮発性メモリとを並行してアクセス処理が可能であることを特徴とする請求の範囲第４項記載の半導体処理装置。
6. 前記第１の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、
   前記第２の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、
   前記第１の不揮発性メモリの制御部と前記第２の不揮発性メモリの制御部は少なくとも一部において共通であることを特徴とする請求の範囲第５項記載の半導体処理装置。
7. 前記共通とされる制御部の一部は、メモリセルからデータを読み出す際の読み出し信号を増幅するために用いられるアンプ回路であることを特徴とする請求の範囲第６項記載の半導体処理装置。
8. 前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルに印加する電圧を発生させる電圧発生回路であることを特徴とする請求の範囲第６項記載の半導体処理装置。
9. 前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルを選択するデコーダ回路であることを特徴とする請求の範囲第６項記載の半導体処理装置。
10. 第１データ長単位に記憶情報の消去が行われる第１の不揮発性メモリと、第２データ長単位に記憶情報の消去が行われる第２の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行なうための端子とを有し、１の合成樹脂に封入され、
    前記外部とは暗号化したデータの入出力が行われ、
    前記第１の不揮発性メモリは前記データの暗号化に使用する暗号化鍵の格納に使用され、
    前記第２の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、
    前記第１の不揮発性メモリと前記第２の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、
    それぞれの不揮発性メモリセルは基板上に形成された第１の拡散層領域と第２の拡散層領域との間にチャネル領域を有し、チャネル領域上に第１絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第２絶縁膜を介して第１ゲート端子を有し、電荷蓄積層直下の第１チャネル領域に隣接する第２チャネル領域上に、第１ゲート端子と第３絶縁膜を介して第２ゲート端子を有し、
    前記電荷蓄積層の近傍で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、
    前記第１の不揮発性メモリは第１制御信号線を有し、前記第１の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第１ゲート端子と第１制御信号線とが電気的に接続可能とされ、前記第１制御信号線は前記第１データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第１ゲート端子と接続され、
    前記第２の不揮発性メモリは第２制御信号線を有し、前記第２の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第１ゲート端子と第２制御信号線とが電気的に接続されることを特徴とするＩＣカード。
11. 第１データ長単位に記憶情報の消去が行われる第１の不揮発性メモリと、第２データ長単位に記憶情報の消去が行われる第２の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行なうためのアンテナとを合成樹脂に封入されて備え、
    前記外部とは暗号化したデータの入出力が行われ、
    前記第１の不揮発性メモリは前記データの暗号化に使用する暗号化鍵の格納に使用され、
    前記第２の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、
    前記第１の不揮発性メモリと前記第２の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、
    それぞれの不揮発性メモリセルは基板上に形成された第１の拡散層領域と第２の拡散層領域との間にチャネル領域を有し、チャネル領域上に第１絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第２絶縁膜を介して第１ゲート端子を有し、電荷蓄積層直下の第１チャネル領域に隣接する第２チャネル領域上に、第１ゲート端子と第３絶縁膜を介して第２ゲート端子を有し、
    前記電荷蓄積層の近傍で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、
    前記第１の不揮発性メモリは第１制御信号線を有し、前記第１の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第１ゲート端子と第１制御信号線とが電気的に接続可能とされ、前記第１制御信号線は前記第１データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第１ゲート端子と接続され、
    前記第２の不揮発性メモリは第２制御信号線を有し、前記第２の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第１ゲート端子と第２制御信号線とが電気的に接続されることを特徴とするＩＣカード。
12. 前記中央処理装置と第１の不揮発性メモリは第１の半導体基板上に形成され、
    前記第２の不揮発性メモリは第２の半導体基板上に形成され、
    前記第１の不揮発性メモリはデータを格納するためにメモリセルに窒化膜が用いられることを特徴とする請求の範囲第１０項又は第１１項記載のＩＣカード。
13. 前記中央処理装置と第１の不揮発性メモリは第１の半導体基板上に形成され、
    前記第２の不揮発性メモリは第２の半導体基板上に形成され、
    前記第２の不揮発性メモリはデータを格納するためにメモリセルにフローティングゲートが用いられることを特徴とする請求の範囲第１０項又は第１１項記載のＩＣカード。
14. 第１データ長単位に記憶情報の消去が行われる第１の不揮発性メモリと、第２データ長単位に記憶情報の消去が行われる第２の不揮発性メモリと、中央処理装置と、外部インタフェース回路とを有し、
    前記第１の不揮発性メモリはデータの格納に使用され、
    前記第２の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、
    前記第１の不揮発性メモリと前記第２の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、
    それぞれの不揮発性メモリセルは基板上に形成された第１の拡散層領域と第２の拡散層領域との間にチャネル領域を有し、チャネル領域上に第１絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第２絶縁膜を介して第１ゲート端子を有し、電荷蓄積層直下の第１チャネル領域に隣接する第２チャネル領域上に、第１ゲート端子と第３絶縁膜を介して第２ゲート端子を有し、
    前記電荷蓄積層の近傍で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、
    前記第１データ長は前記第２データ長よりも短く、
    前記第１の不揮発性メモリは第１制御信号線を有し、前記第１の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第１ゲート端子と第１制御信号線とが電気的に接続可能とされ、前記第１制御信号線は前記第１データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第１ゲート端子と接続され、
    前記第２の不揮発性メモリは第２制御信号線を有し、前記第２の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第１ゲート端子と第２制御信号線とが電気的に接続されることを特徴とする半導体処理装置。
15. 前記不揮発性メモリセルは、半導体基板に、ソース領域、ドレイン領域、及び前記ソース領域とドレイン領域に挟まれたチャンネル領域とを有し、前記チャネル領域上には、第１絶縁膜を介して配置されたコントロールゲート電極と、第２絶縁膜及び電荷蓄積性絶縁膜を介して配置され前記コントロールゲート電極と電気的に分離されたメモリゲート電極とを有し、前記コントロールゲート電極のゲート耐圧は前記メモリゲート電極のゲート耐圧よりも低いことを特徴とする請求の範囲第１４項記載の半導体処理装置。
16. 前記コントロールゲート電極のゲート耐圧は前記ＣＰＵに含まれるＭＯＳトランジスタのゲート耐圧に等しいことを特徴とする請求の範囲第１５項記載の半導体処理装置。
17. 第１の不揮発性メモリは第１データ長単位に記憶情報の消去が行なわれたメモリセルに対する情報保持を第１データ長単位に行なうことを特徴とする請求の範囲第１５項記載の半導体処理装置。
18. 第２の不揮発性メモリは第２データ長単位に記憶情報の消去が行なわれたメモリセルに対する情報保持を第２データ長よりも短い単位で行なうことを特徴とする請求の範囲第１５項記載の半導体処理装置。
19. 前記中央処理装置は前記第１の不揮発性メモリと前記第２の不揮発性メモリとへ並行してアクセス処理が可能であることを特徴とする請求の範囲第１５項記載の半導体処理装置。
20. 前記第１の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、
    前記第２の不揮発性メモリは複数のメモリセルから成るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有し、
    前記第１の不揮発性メモリの制御部と前記第２の不揮発性メモリの制御部は少なくとも一部において共通であることを特徴とする請求の範囲第１９項記載の半導体処理装置。
21. 前記共通とされる制御部の一部は、メモリセルからデータを読み出す際の読み出し信号を増幅するために用いられるアンプ回路であることを特徴とする請求の範囲第２０項記載の半導体処理装置。
22. 前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルに印加する電圧を発生させる電圧発生回路であることを特徴とする請求の範囲第２０項記載の半導体処理装置。
23. 前記共通とされる制御部の一部は、メモリセルにアクセスする際にメモリセルを選択するデコーダ回路であることを特徴とする請求の範囲第２０項記載の半導体処理装置。
24. 第１データ長単位に記憶情報の消去が行われる第１の不揮発性メモリと、第２データ長単位に記憶情報の消去が行われる第２の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行うための端子とを合成樹脂に封入されて備え、
    前記第１の不揮発性メモリはデータの格納に使用され、
    前記第２の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、
    前記第１の不揮発性メモリと前記第２の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、
    それぞれの不揮発性メモリセルは基板上に形成された第１の拡散層領域と第２の拡散層領域との間にチャネル領域を有し、チャネル領域上に第１絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第２絶縁膜を介して第１ゲート端子を有し、電荷蓄積層直下の第１チャネル領域に隣接する第２チャネル領域上に、第１ゲート端子と第３絶縁膜を介して第２ゲート端子を有し、
    前記電荷蓄積層の近傍で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、
    前記第１データ長は前記第２データ長よりも短く、
    前記第１の不揮発性メモリは第１制御信号線を有し、前記第１の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第１ゲート端子と第１制御信号線とが電気的に接続可能とされ、前記第１制御信号線は前記第１データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第１ゲート端子と接続され、
    前記第２の不揮発性メモリは第２制御信号線を有し、前記第２の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第１ゲート端子と第２制御信号線とが電気的に接続されることを特徴とするＩＣカード。
25. 第１データ長単位に記憶情報の消去が行われる第１の不揮発性メモリと、第２データ長単位に記憶情報の消去が行われる第２の不揮発性メモリと、中央処理装置と、外部とデータの入出力を行なうためのアンテナとを合成樹脂に封入されて備え、
    前記第１の不揮発性メモリはデータの格納に使用され、
    前記第２の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格納に使用され、
    前記第１の不揮発性メモリと前記第２の不揮発性メモリはそれぞれ複数の不揮発性メモリセルを有し、
    それぞれの不揮発性メモリセルは基板上に形成された第１の拡散層領域と第２の拡散層領域との間にチャネル領域を有し、チャネル領域上に第１絶縁膜を介して電荷蓄積層を有し、電荷蓄積層上に第２絶縁膜を介して第１ゲート端子を有し、電荷蓄積層直下の第１チャネル領域に隣接する第２チャネル領域上に、第１ゲート端子と第３絶縁膜を介して第２ゲート端子を有し、
    前記電荷蓄積層の近傍で発生したホットエレクトロンを前記電荷蓄積層に注入し、又は前記電荷蓄積層から電荷を引き抜くことによりメモリセルのしきい値電圧を変化させる動作を行い、
    前記第１データ長は前記第２データ長よりも短く、
    前記第１の不揮発性メモリは第１制御信号線を有し、前記第１の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第１ゲート端子と第１制御信号線とが電気的に接続可能とされ、前記第１制御信号線は前記第１データ長単位毎にスイッチ回路を介して前記所定数の不揮発性メモリセルの第１ゲート端子と接続され、
    前記第２の不揮発性メモリは第２制御信号線を有し、前記第２の不揮発性メモリを構成する複数の不揮発性メモリセルのうち所定数の不揮発性メモリセルの第１ゲート端子と第２制御信号線とが電気的に接続されることを特徴とするＩＣカード。
26. 前記不揮発性メモリセルは、半導体基板に、ソース領域、ドレイン領域、及び前記ソース領域とドレイン領域に挟まれたチャンネル領域とを有し、前記チャネル領域上には、第１絶縁膜を介して配置されたコントロールゲート電極と、第２絶縁膜及び電荷蓄積性絶縁膜を介して配置され前記コントロールゲート電極と電気的に分離されたメモリゲート電極とを有し、前記コントロールゲート電極のゲート耐圧は前記メモリゲート電極のゲート耐圧よりも低いことを特徴とする請求の範囲第２４項又は２５項記載のＩＣカード。
27. 前記コントロールゲート電極のゲート耐圧は前記ＣＰＵに含まれるＭＯＳトランジスタのゲート耐圧に等しいことを特徴とする請求の範囲第２６項記載のＩＣカード。

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