JP4909670B2

JP4909670B2 - 不揮発性半導体記憶装置及びそれを用いた不揮発性メモリシステム

Info

Publication number: JP4909670B2
Application number: JP2006214203A
Authority: JP
Inventors: 宏行永嶋; 康之福田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-01-24
Filing date: 2006-08-07
Publication date: 2012-04-04
Anticipated expiration: 2026-08-07
Also published as: JP2007226936A; US20070177429A1; US7688632B2; US7881116B2; US20100165740A1

Description

本発明は、ビット線及びワード線の交差部に配設される電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイを具備する不揮発性半導体記憶装置及びそれを用いた不揮発性メモリシステムに関する。

従来、半導体記憶装置の一つとして、電気的書き換えを可能としたＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）が知られている。中でも、メモリセルＭＴｒを複数個直列接続してブロック（ＮＡＮＤセルブロック）を構成するＮＡＮＤセル型ＥＥＰＲＯＭ（ＮＡＮＤ型フラッシュメモリ装置）は、他のメモリ装置と比較して、高集積化、大容量化が期待できるものとして注目されている。従来用いられているＮＡＮＤセル型ＥＥＰＲＯＭ（ＮＡＮＤ型フラッシュメモリ装置）のデータ書き込み及び消去動作は、次のとおりである。

ＮＡＮＤ型フラッシュメモリ装置のデータ書き込み動作は、主にビット線ＢＬから最も離れた位置のメモリセルＭＴｒから順に行う。まず、データ書き込み動作が開始されると、書き込みデータに応じてビット線ＢＬには０Ｖ（“０”データ書き込み）又は電源電圧Ｖｃｃ（“１”データ書き込み）が印加され、選択されたビット線ＢＬ側選択ゲート線にはＶｃｃが与えられる。この場合、ビット線ＢＬが０Ｖのとき、接続された選択ＮＡＮＤセルブロックでは、選択ゲートトランジスタを介してＮＡＮＤセルブロック内のチャネル部が０Ｖに固定される。ビット線ＢＬがＶｃｃのとき、接続された選択ＮＡＮＤセルブロックでは、ＮＡＮＤセルブロック内のチャネル部は、選択ゲートトランジスタを介して［Ｖｃｃ−Ｖｔｓｇ］（ここで、Ｖｔｓｇは、選択ゲートトランジスタの閾値電圧）まで充電された後、フローティング状態となる。

次に、選択ＮＡＮＤセルブロック内の選択メモリセルの制御ゲート線を０ＶからＶｐｇｍ（例えば、２０Ｖ程度：書き込み用高電圧）とし、選択ＮＡＮＤセルブロック内の非選択メモリセルの制御ゲート線を０ＶからＶｍｇ（例えば、１０Ｖ程度：中間電圧）とする。

ここで、ビット線ＢＬが０Ｖのとき、接続されたＮＡＮＤセルブロックでは、ＮＡＮＤセルブロック内のチャネル部が０Ｖに固定されているため、選択ＮＡＮＤセルブロック内の選択メモリセルのゲート（＝Ｖｐｇｍ電位）とチャネル部（＝０Ｖ）とに大きな電位差（例えば、２０Ｖ程度）が発生し、チャネル部から浮遊ゲートに電子注入が生じる。これにより、その選択メモリセルの閾値は、正方向にシフトする。この状態が、データ“０”である。

一方、ビット線ＢＬがＶｃｃのとき、接続された選択ＮＡＮＤセルブロックでは、ＮＡＮＤセルブロック内のチャネル部がフローティング状態であるため、選択ＮＡＮＤセルブロック内の制御ゲート線とチャネル部との間の容量カップリングの影響による制御ゲート線の電圧上昇（０Ｖ→Ｖｐｇｍ、Ｖｍｇ）に伴い、チャネル部の電位がフローティング状態を維持したまま［Ｖｃｃ−Ｖｔｓｇ］電位からＶｍｃｈ（例えば、８Ｖ程度）に上昇する。このときには、選択ＮＡＮＤセルブロック内の選択メモリセルのゲート（＝Ｖｐｇｍ電位）とチャネル部（＝Ｖｍｃｈ電位）との間の電位差が、例えば、１２Ｖ程度と比較的小さいため、電子注入が起こらず、従って選択メモリセルの閾値は変化せず、負の状態に維持される。この状態が、データ“１”である。

ＮＡＮＤ型フラッシュメモリ装置のデータ消去動作は、選択されたＮＡＮＤセルブロック内の全てのメモリセルＭＴｒに対して同時に行われる。即ち、選択されたＮＡＮＤセルブロック内の全ての制御ゲートを０Ｖとし、ビット線ＢＬ、共通ソース線ＳＯＵＲＣＥ、非選択ＮＡＮＤセルブロック中の制御ゲート及び全ての選択ゲートをフローティングとし、ｐ型ウェル（又はｐ型基板）に、例えば、２０Ｖ程度の高電圧を印加する。これにより、選択ＮＡＮＤセルブロック中の全てのメモリセルＭＴｒにおいて浮遊ゲートの電子がｐ型ウェル（又はｐ型基板）に放出され、閾値電圧は、負方向にシフトする。このように、ＮＡＮＤ型フラッシュメモリ装置においては、データ消去動作は、ブロック単位で一括して行われることになる。

ＮＡＮＤ型フラッシュメモリ装置のデータ読み出しは、選択メモリセルの制御データを０Ｖとし、非選択メモリセルの制御ゲート及び選択ゲートを読み出し動作時のストレスから規定される電圧（例えば、５Ｖ）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。

しかしながら、従来の書き込み方式においては、次のような問題があった（特許文献１及び非特許文献１参照）。

書き込み時には、書き込みパルスの形状を「理想的な台形状波形」とするのが好ましいが、書き込みパルス発生回路の都合上、メモリセルアレイと同一チップ上に「理想的な台形状波形」を発生する書き込みパルス発生回路を搭載するのは困難である。そこで、従来の書き込み方式においては、パルス波形を「階段状波形」としている。よって、理想的な台形状波形と比較して書き込みの効率が低下してしまうという問題があった。

また、階段状波形の書き込みパルスのインターバルを小さくすることによって書き込みパルスの形状を「理想的な台形状波形」に近づけることは可能であるが、その分、ベリファイ回数が増え、その結果として、書き込み時間及び消去時間が増加してしまうという問題があった。
特開平７−１６９２８４号公報 G.J.Hemink et al.,Symposium on VLSI Technology Digest of Technical Papers, 1995, pp.129-130

本発明は、このような事情に鑑みてなされたものであり、初期書き込み電圧を短時間で調整することが可能な不揮発性半導体記憶装置及びそれを用いた不揮発性メモリシステムの提供することを目的とする。

前記目的を達成するために、本発明の一実施形態に係る不揮発性半導体記憶装置は、互いに交差するように配設される複数のビット線及びワード線と、前記ビット線及びワード線の交差部に配設される電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、を具備する不揮発性半導体記憶装置であって、前記ワード線毎に初期書き込み電圧のパラメータを求める調整回路と、前記調整回路からの前記初期書き込み電圧のパラメータを受けて記憶する初期書き込み電圧パラメータ記憶部と、前記初期書き込み電圧パラメータ記憶部に記憶された前記初期書き込み電圧のパラメータに基づいて前記メモリセルアレイに対するデータの書き込みを行う制御部と、を具備する構成を採る。

本発明の一実施形態に係る不揮発性半導体記憶装置によれば、ワード線毎に初期書き込み電圧のパラメータを求める調整回路と、前記調整回路からの前記初期書き込み電圧のパラメータを受けて記憶する初期書き込み電圧パラメータ記憶部と、を具備するため、ワード線毎に初期書き込み電圧を短時間で調整することが可能となる。

（本件発明に至る経緯）
ＮＡＮＤ型フラッシュメモリ装置では、通常、“０”データの書き込み後の閾値は、約０Ｖから約４Ｖの間に制御しなければならない。このため、書き込みベリファイが行われ、“０”書き込み不足のメモリセルＭＴｒのみを検出し、“０”データ書き込み不足のメモリセルＭＴｒに対してのみ再書き込みが行われるよう再書き込みデータを設定する（ビット毎ベリファイ）。“０”データ書き込み不足のメモリセルＭＴｒは、選択された制御データを、例えば、０．５Ｖ（ベリファイ電圧）にして読み出すこと（ベリファイ読み出し）で検出される。すなわち、メモリセルＭＴｒの閾値が０Ｖに対してマージンを持って、０．５Ｖ以上になっていないと、選択メモリセルで電流が流れ、“０”データ書き込み不足と検出される。

書き込み動作と書き込みベリファイを繰り返しながらデータ書き込みをすることで個々のメモリセルＭＴｒに対して、書き込み時間が最適化され、“０”データ書き込み後の閾値は、約０Ｖから約４Ｖの間で制御される。

このようなＮＡＮＤ型フラッシュメモリ装置では、書き込み時の書き込み電圧Ｖｐｇｍを一定としているため、電荷蓄積層の電子の量が比較的少ない書き込み初期では、メモリセルＭＴｒの閾値変化は速く、電子注入が行われ電荷蓄積層の電子の量が比較的多い書き込み後期では、メモリセルＭＴｒの閾値変化は遅い。また、書き込み初期では、トンネル電流の流れる層間絶縁膜に印加される電界が強く、書き込み後期では、その電界は弱い。

このため、書き込み速度を速くするため書き込み電圧Ｖｐｇｍを高めると、書き込み後の最大閾値が高く、書き込み後の閾値分布が広くなり、また、トンネル電流の流れる層間絶縁膜に印加される電界が強くなり、信頼性が悪くなる。逆に、書き込み後の閾値分布幅を狭くするためＶｐｇｍを低めると、書き込み速度が遅くなる。言い換えれば、書き込み電圧マージンが狭い。また、書き込み、又は消去が進むにつれ、その効率が低下する。

また、ＮＡＮＤ型フラッシュメモリ装置は、構成上、複数のメモリセルＭＴｒの制御ゲートが接続されるワード線ＷＬ毎に書き込み特性が異なる。具体的には、選択ゲートに隣接するワード線ＷＬとブロックの中央付近のワード線ＷＬとでは、書き込み特性が大きく異なる。しかしながら、ＮＡＮＤ型フラッシュメモリ装置では、ワード線毎に初期書き込み電圧（初期Ｖｐｇｍ）のパラメータを持っていない。ここで、ＮＡＮＤ型フラッシュメモリ装置では、前記オフセット値を設定するパラメータをＮＡＮＤ型フラッシュメモリ装置内で自動的に調整（トリミング）することができない。このため、ＮＡＮＤ型フラッシュメモリ装置では、ワード線ＷＬ毎に前記オフセット値を決めるために外部のテスタのＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇｕｎｉｔ：中央処理装置）やメモリ装置を使って演算処理しなければならず、テスト時間が長くなる。

ここで、本出願人による先の出願（特願２００５−２７７１９号）において、書き込みパルスの１つのシリーズにおいて、書き込みパルス（閾値変動パルスとも言う）の電位を小刻みにステップアップ幅ΔＶｐｇｍずつ高くしながら書き込み動作を行うことにより、書き込み速度を向上し、書き込み時間を短縮することができる書き込み方法（以下、「ステップアップパルス法」と言う）技術が開示されている。このステップアップパルス法とは、最初に、ある初期書き込み電圧（初期Ｖｐｇｍ）の書き込みパルスを印加して書き込みを行い、その後、一定のステップアップ電圧（ΔＶｐｇｍ）ずつＶｐｇｍを高くしながら数度に分けて書き込みパルスを印加する方法である。これによって、メモリセルＭＴｒの閾値を徐々に変動させて閾値分布を制御している。このステップアップパルス法では、書き込み時間（又は書き込みループ回数）が所定の時間（又は回数）に収まるように前記初期Ｖｐｇｍを調整（トリミング）する必要がある。ここで、前記初期Ｖｐｇｍ（初期書き込み電圧）の調整（トリミング）とは、例えば、書き込み時間を目標時間内に調整することや書き込みループ回数を目標回数以内に調整することを言う。

図１４に、ＮＡＮＤ型フラッシュメモリ装置においてワード線（ＷＬ）毎の初期Ｖｐｇｍの調整（トリミング）を行った場合のフローチャートを示す。図示のとおり、まず、ステップ１．１（Ｓ_１．１）において、外部入力装置を用いて、メモリセル（ターゲット）に対する書き込みループ回数のパラメータの設定（セット）及びトリミングするワード線ＷＬのアドレスの設定（セット）が行なわれる。

次に、ステップ１．２（Ｓ_１．２）において、外部入力装置を用いて、初期Ｖｐｇｍ（Ｖｐｇｍ０）のパラメータが設定（セット）される。

次に、ステップ１．３（Ｓ_１．３）において、前記ターゲットのデータの消去が行なわれる。

次に、ステップ１．４（Ｓ_１．４）において、前記ターゲットにデータの書き込みが行なわれる。

次に、ステップ１．５（Ｓ_１．５）において、ベリファイ読み出しが実行される。前記ステップ１．５（Ｓ_１．５）のベリファイ読み出しにおいて、その結果が全てパス（Ｐａｓｓ）ならばデータの書き込みを終了する。一方、フェイル（Ｆａｉｌ）ならばステップ１．６（Ｓ_１．６）に移行する。

前記ステップ１．６（Ｓ_１．６）においては、前記Ｖｐｇｍ０がΔＶｐｇｍだけ高く（インクリメント）される。この動作は、コマンド入力で自動的に行われる。この後、前記ステップ１．３（Ｓ_１．３）に戻り、前記ステップ１．５（Ｓ_１．５）のベリファイ読み出しが全てパス（Ｐａｓｓ）するまで、前記ステップ１．６（Ｓ_１．６）、前記ステップ１．３（Ｓ_１．３）、ステップ１．４（Ｓ_１．４）及び前記ステップ１．５（Ｓ_１．５）が繰り返される。この際、前記Ｖｐｇｍ０をインクリメントした回数（Ｎ１）が、回路内の累積レジスタに格納される。

次に、ステップ２．１（Ｓ_２．１）において、ワード線ＷＬをインクリメントする。ここで、前記ワード線ＷＬのインクリメントとは、前記トリミングするワード線ＷＬをそのビット線ＢＬ側に隣接するワード線ＷＬに変更することを言う。この後、前記ステップ１．２（Ｓ_１．２）から前記ステップ１．６（Ｓ_１．６）までと同様にして、ステップ２．２（Ｓ_２．２）からステップ２．６（Ｓ_２．６）までが実行され、この際、前記Ｖｐｇｍ０をインクリメントした回数（Ｎ２）が、回路内の累積レジスタに格納される。

次に、前記ステップ２．１（Ｓ_２．１）から前記ステップ２．６（Ｓ_２．６）までと同様の操作を、測定したいワード線ＷＬの本数（この例では、ｍ本）と同じ回数に達するまで繰り返す。

次に、ステップｘ（Ｓ_ｘ）において、前記累積レジスタに格納されたＶｐｇｍ０のインクリメント回数を累積し、累積値を測定したワード線ＷＬの本数（この例では、ｍ本）で平均化する（平均値＝Ｎａｖｇ）。

次に、ステップｘ＋１（Ｓ_ｘ＋１）において、前記Ｖｐｇｍ０に平均加算値（Ｎａｖｇ×ΔＶｐｇｍ）を足したものを、新たなチップの初期Ｖｐｇｍとして、パラメータに設定（セット）する（初期Ｖｐｇｍ＝Ｖｐｇｍ０＋Ｎａｖｇ×ΔＶｐｇｍ）。

ここで、ＮＡＮＤ型フラッシュメモリ装置において、ワード線ＷＬ毎に初期Ｖｐｇｍのパラメータを設定しようとした場合には、外部のテスタのＣＰＵやメモリ装置を使って演算処理しなければならない。

次に、本発明の不揮発性半導体記憶装置及び不揮発性メモリシステムの実施形態について説明する。ただし、本発明は、この実施形態に限定されない。

（実施形態１）
図１は、本発明の実施形態１に係る不揮発性メモリシステムの一例を示すブロック図である。図示のとおり、この不揮発性メモリシステムは、不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリ装置１及びメモリ装置コントローラであるフラッシュコントローラ２を有する。

前記フラッシュコントローラ２は、前記ＮＡＮＤ型フラッシュメモリ装置１を制御する。例えば、前記フラッシュコントローラ２は、システム３（例えば、外部ホスト）からの要求に従って前記ＮＡＮＤ型フラッシュメモリ装置１にアクセスし、データの読み出し、データの書き込み、及びデータの消去を制御する。

前記ＮＡＮＤ型フラッシュメモリ装置１は、制御ピンと、入出力ピンとを持つ。前記制御ピンは、基本的に前記フラッシュコントローラ２からの制御信号を受信するためのピンであり、前記入出力ピンは、基本的に前記フラッシュコントローラ２とのデータの送受信、前記フラッシュコントローラ２からのコマンドの受信、及び前記フラッシュコントローラ２へのステータスの送信を行うためのピンである。この例では、前記制御ピンとして/CE（チップイネーブル）、ALE（アドレスラッチイネーブル）、CLE（コマンドラッチイネーブル）、/WE（ライトイネーブル）、/RE（リードイネーブル）、RY／/BY（レディ／ビジー）、/WP（ライトプロテクト）があり、前記入出力ピンとしてＩ／Ｏ１〜Ｉ／Ｏ８がある。これらの制御ピン、及び入出力ピンは、フラッシュコントローラ２に接続されている。また、前記ＮＡＮＤ型フラッシュメモリ装置１は、ＲＯＭヒューズ１１を有する。前記ＲＯＭヒューズ１１は、前記ＮＡＮＤ型フラッシュメモリ装置１の回路動作上のパラメータ（リファレンス電圧、読み出し／書き込み／消去電圧初期値、不良ブロックアドレス情報、不良カラムアドレス情報等）等を記憶する。

図２に、前記ＮＡＮＤ型フラッシュメモリ装置１の構成の一例を示す。図示のとおり、前記ＮＡＮＤ型フラッシュメモリ装置１は、前記制御ピン、前記入出力ピン及びＲＯＭヒューズ１１に加えて、ロジック制御部１２、Ｉ／Ｏ制御回路１３、ステータスレジスタ１４、アドレスレジスタ１５、コマンドレジスタ１６、制御回路１７、高電圧発生回路１８、ロウデコーダ（ロウアドレスバッファデコーダ１９Ａ及びロウアドレスデコーダ１９Ｂ）１９、カラムバッファ２０、カラムデコーダ２１、データレジスタ２２、センスアンプ２３及びメモリセルアレイ２４を有する。前記ＲＯＭヒューズ１１は、例えば、前記メモリセルアレイ２４に集積されたメモリセルと同じ構造を持つメモリセルを用いて形成できる。前記ＲＯＭヒューズ１１に記憶させたデータは、通常のメモリセルに記憶させたデータと同様にして書き換えることができる。

なお、図３に示すように、前記ＲＯＭヒューズ１１は、前記メモリセルアレイ２４の領域内にあってもよい。すなわち、前記メモリセルアレイ２４の一部のメモリセルを、前記ＲＯＭヒューズ１１のメモリセルとして用いてもよい。前記ＲＯＭヒューズ１１に記憶されている情報は、電源投入時に、前記ＲＯＭヒューズ１１のメモリセルからデータレジスタ２２に読み込まれ、ＮＡＮＤ型フラッシュメモリ装置１の動作を最適化する。

図４に、図２及び３に示したメモリセルアレイ２４の一構成例の回路図を示す。図示のとおり、このメモリセルアレイ２４は、合計ｍ個のブロック（ＢＬＯＣＫ０、ＢＬＯＣＫ１、ＢＬＯＣＫ２、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍ）に分割されている。ここでは、「ブロック」とはデータ消去の最小単位である。

また、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれ、図５に代表的に示すブロックＢＬＯＣＫｉのように、ｋ個のＮＡＮＤセルユニット０〜ｋで構成される。本実施形態では、各ＮＡＮＤセルユニットは、３２個のメモリセルＭＴｒ０〜ＭＴｒ３１が直列に接続されて構成され、その一端は選択ゲート線ＳＧＤに接続された選択ゲートトランジスタＴｒ０を介してビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、ＢＬ＿２、ＢＬ＿３、・・・、ＢＬ＿ｋ−１、ＢＬ＿ｋ）に、他端は選択ゲート線ＳＧＳに接続された選択ゲートトランジスタＴｒ１を介して共通ソース線ＳＯＵＲＣＥに接続されている。各々のメモリセルＭＴｒの制御ゲートは、ワード線ＷＬ（ＷＬ０〜ＷＬ３１）に接続されている。本発明は、１本のワード線ＷＬに接続されるｋ個の各メモリセルＭＴｒが電子注入量に応じた複数ビットのデータ（多値ビットデータ）を記憶する多値記憶のＮＡＮＤ型フラッシュメモリ装置に特に好ましく用いられるが、これに限定されるわけではなく、各メモリセルＭＴｒが１ビットのデータを記憶するＮＡＮＤ型フラッシュメモリ装置に用いることも可能である。また、前記ｋ個のメモリセルＭＴｒは、「ページ」という単位を構成する。

図６に、一つのＮＡＮＤセルユニットの前記ビット線ＢＬに沿った断面を示す。前記メモリセルＭＴｒは、ｎ型シリコン基板或いはｎ型ウェル２５に形成された、ｐ型ウェル２６に形成される。前記メモリセルＭＴｒは、隣接するもの同士でソース、ドレイン拡散層２７を共有して、浮遊ゲート２８と制御ゲート２９の積層構造をもって構成される。制御ゲート２９は、同図の面に直交する方向の複数のメモリセルＭＴｒに共通するワード線ＷＬにパターニングされる。メモリセルアレイ２４は、層間絶縁膜３０で覆われる。前記層間絶縁膜３０内部に埋め込まれる、ブロック内の共通ソース線（ＳＯＵＲＣＥ）３１は、前記共通ソース線（ＳＯＵＲＣＥ）側の選択ゲートトランジスタＴｒ１のソース拡散層２７ｂにコンタクトする。前記層間絶縁膜３０上に形成されるビット線（ＢＬ）３２は、前記ビット線ＢＬ側の選択ゲートトランジスタＴｒ２のドレイン拡散層２７ａにコンタクトする。これらの共通ソース線（ＳＯＵＲＣＥ）３１及びビット線（ＢＬ）３２のコンタクトプラグは、隣接するメモリセルＭＴｒで共有される。

この様にＮＡＮＤ型フラッシュメモリ装置１では、ＮＡＮＤセルユニット内で隣接するメモリセルＭＴｒが拡散層を共有し、また隣接するＮＡＮＤセルユニットが配線コンタクトプラグを共有する。詳細説明は省くが、図６の面に直交する方向には、ストライプパターンの素子領域と素子分離領域が交互に配列され、その各素子領域とこれと直交するストライプパターンのワード線ＷＬの各交点にメモリセルＭＴｒが構成される。これらの構造的特徴から、ＮＡＮＤ型フラッシュメモリ装置１は、高密度化、大容量化が容易である。

また、本実施形態１では、メモリセルアレイ２４を構成するブロックの数をｍ個とし、かつ、１つのブロックが、３２個のメモリセルＭＴｒでなるＮＡＮＤセルユニットをｋ個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロックの数、メモリセルＭＴｒの数及びＮＡＮＤセルユニットの数を変更すればよい。また、本実施形態においては、本発明を、１つのＮＡＮＤセルユニットが１つのビット線ＢＬに接続されたＮＡＮＤ型フラッシュメモリ装置に適用した例について説明しているが、本発明を、複数のＮＡＮＤセルユニットが１つのビット線ＢＬを共有する所謂シェアードビット線（ＳｈａｒｅｄＢｉｔＬｉｎｅ）型のＮＡＮＤ型フラッシュメモリ装置に適用するようにしてもよい。

次に、本実施形態１のＮＡＮＤ型フラッシュメモリ装置１における初期Ｖｐｇｍの調整（トリミング）について説明する。まず、図７に、本実施形態のＮＡＮＤ型フラッシュメモリ装置１におけるワード線ＷＬ毎に調整（トリミング）された初期Ｖｐｇｍのパラメータを与える調整回路を示す。この調整回路は、制御回路１７の一部で構成されている。この調整回路は、制御回路１７の制御部により制御される。なお、この調整回路は、制御回路１７とは別に構成されてもよい。図示のとおり、この調整回路は、Ｖｐｇｍインクリメントコマンドレジスタ１０１、トリミング用シフトレジスタ（ＴＳＲ）１０２、インクリメント回数累積レジスタ（ＡＲ）１０３、累積値平均化用シフトレジスタ（ＡＳＲ）１０４、加算器（ＡＤＤＲ）１０５、ＷＬ０用〜ＷＬｍ用の初期Ｖｐｇｍパラメータレジスタ（ＰＲ０〜ＰＲｍ）１０６、１０７、１０８、…、１０ｍ及びレジスタデータ転送コマンドレジスタ１２０を含む。Ｖｐｇｍインクリメントコマンドレジスタ１０１は、書き込み電圧Ｖｐｇｍをインクリメントするコマンドを発する。トリミング用シフトレジスタ（ＴＳＲ）１０２は、書き込み電圧Ｖｐｇｍを高く（インクリメント）する。インクリメント回数累積レジスタ（ＡＲ）１０３は、書き込み電圧Ｖｐｇｍをインクリメントした回数を累積する。累積値平均化用シフトレジスタ（ＡＳＲ）１０４は、累積した値を平均化する。加算器（ＡＤＤＲ）１０５は、初期書き込み電圧Ｖｐｇｍ０に平均化した値を加算する。ワード線ＷＬ毎にこの回路を保持するのは回路増につながるので、本実施形態１においては、この回路を一つだけ用意して、前記ＴＳＲからそれぞれのワード線ＷＬ毎の初期Ｖｐｇｍのパラメータレジスタ（ＰＲ０〜ＰＲｍ）へデータを転送するためのコマンドを用意し、初期Ｖｐｇｍを調整（トリミング）した後、調整（トリミング）した値を初期Ｖｐｇｍパラメータレジスタ（ＰＲ０〜ＰＲｍ）１０６、１０７、１０８、…、１０ｍの各々へ転送するようにしている。初期Ｖｐｇｍパラメータレジスタ（ＰＲ０〜ＰＲｍ）１０６、１０７、１０８、…、１０ｍの各々には、アドレス（Ａｄｄｒｅｓｓ０〜Ａｄｄｒｅｓｓｍ）が割り当てられているので、レジスタデータ転送コマンドレジスタ１２０は、そのアドレスを設定（セット）し、データ転送コマンドを入力することで、各パラメータレジスタ（ＰＲ０〜ＰＲｍ）へのデータの転送が可能となる。ワード線ＷＬ毎に初期Ｖｐｇｍのパラメータを保持するためパラメータ増（回路増）にはなるが、その分、ワード線ＷＬ毎の初期Ｖｐｇｍからの電圧シフト値（オフセット値）が不必要となるので、パラメータ（回路）の増減はない。なお、前記ワード線ＷＬ毎に調整（トリミング）された初期Ｖｐｇｍのパラメータは、必ずしも全てのワード線ＷＬに対して設定する必要はない。例えば、共通ソース線（ＳＯＵＲＣＥ）側の選択ゲートＴｒ１に隣接するワード線ＷＬ用、ビット線（ＢＬ）側の選択ゲートＴｒ０に隣接するワード線ＷＬ用、及びその他のワード線ＷＬ用の３つのパラメータに分けるなど、最適な数のパラメータだけを設定するようにすることで、回路増を最小限にすることが可能である。

次に、図８に、本実施形態に係るＮＡＮＤ型フラッシュメモリ装置１における初期Ｖｐｇｍの調整（トリミング）のフローチャートを示す。図示のとおり、まず、ステップ１．１（Ｓ_１．１）において、正常なブロックのサーチ（ＧｏｏｄＢｌｏｃｋＳｅａｒｃｈ）を行う。前記ＧｏｏｄＢｌｏｃｋＳｅａｒｃｈでは、具体的には、ブロックの消去をした後、当該ブロック内の全てのワード線ＷＬに書き込みを行い、さらに、ベリファイ動作を行ってパス（Ｐａｓｓ）するブロックを探す。なお、前記ＧｏｏｄＢｌｏｃｋＳｅａｒｃｈに関しては、本出願人による特許出願（特開２００２−１１７６９９号公報）に詳細が記載されているので、参照されたい。なお、前記ベリファイ動作をパス（Ｐａｓｓ）しないブロックを排除する機能を設けることで、前記ＧｏｏｄＢｌｏｃｋＳｅａｒｃｈを行わなくてもすむようにすることも可能である。このようにすれば、ブロックをインクリメントするたびごとに前記ＧｏｏｄＢｌｏｃｋＳｅａｒｃｈを行う必要がなくなるため、テスト時間をさらに短縮することが可能となる。

次に、ステップ１．２（Ｓ_１．２）において、外部入力機器を用いて、最初の正常なブロックのメモリセル（ターゲット）に対する書き込みループ回数のパラメータの設定（セット）及びトリミングするワード線ＷＬのアドレスの設定（セット）が行なわれる。なお、前記書き込みループ回数は、任意に設定することができる。書き込みループ回数の前記パラメータの設定値（セット）及びトリミングするワード線ＷＬの前記アドレスの設定値（セット）は、外部入力機器により前記制御ピン、前記入出力ピン及びＩ/Ｏ制御回路１３を介してＲＯＭヒューズ１１（図２及び図３）に与えられて記憶される。

次に、ステップ１．３（Ｓ_１．３）において、外部入力機器を用いて、初期書き込み電圧（Ｖｐｇｍ０）のパラメータがトリミング用シフトレジスタ（ＴＳＲ）１０２に設定（セット）される。前記Ｖｐｇｍ０は、任意に設定することができ、例えば、１４Ｖとすればよい。初期書き込み電圧（Ｖｐｇｍ０）のパラメータは、外部入力機器により入力端子及びＩ/Ｏ制御回路１３を介してＲＯＭヒューズ１１（図２及び図３）に与えられて記憶される。

次に、ステップ１．４（Ｓ_１．４）において、前記調整回路は、ＲＯＭヒューズ１１及びデータレジスタ２２に記憶されている情報に基づいて前記ターゲットのデータの消去を行う。

次に、ステップ１．５（Ｓ_１．５）において、前記調整回路は、ＲＯＭヒューズ１１及びデータレジスタ２２に記憶されている情報に基づいて前記ターゲットにデータの書き込みを行う。

次に、ステップ１．６（Ｓ_１．６）において、前記調整回路は、ＲＯＭヒューズ１１及びデータレジスタ２２に記憶されている情報に基づいてベリファイ読み出しを実行する。前記ステップ１．６（Ｓ_１．６）のベリファイ読み出しにおいて、その結果が全てパス（Ｐａｓｓ）ならばデータの書き込みを終了する。一方、フェイル（Ｆａｉｌ）ならばステップ１．７（Ｓ_１．７）に移行する。

前記ステップ１．７（Ｓ_１．７）においては、前記調整回路は、ＲＯＭヒューズ１１及びデータレジスタ２２に記憶されている情報に基づいて前記Ｖｐｇｍ０をΔＶｐｇｍだけ高く（インクリメント）する。この動作は、コマンド入力で自動的に行うことが可能である。この後、前記ステップ１．４（Ｓ_１．４）に戻り、前記ステップ１．６（Ｓ_１．６）のベリファイ読み出しが全てパス（Ｐａｓｓ）するまで、前記ステップ１．７（Ｓ_１．７）、前記ステップ１．４（Ｓ_１．４）、前記ステップ１．５（Ｓ_１．５）及び前記ステップ１．６（Ｓ_１．６）が繰り返される。この際、前記Ｖｐｇｍ０をインクリメントした回数（Ｎ１）が、回路内のインクリメント回数累積レジスタ（ＡＲ）１０３に格納される。なお、前記ΔＶｐｍは、任意に設定することができ、例えば、０．２〜１．０Ｖの範囲とすることができる。前記ΔＶｐｍは、外部入力機器により前記制御ピン、前記入出力ピン及びＩ/Ｏ制御回路１３を介してＲＯＭヒューズ１１（図２及び図３）に与えられて記憶される。

次に、ステップ２．１（Ｓ_２．１）において、再度、ＧｏｏｄＢｌｏｃｋＳｅａｒｃｈを行い、正常なブロックまでブロックをインクリメントする。この後、前記ステップ１．３（Ｓ_１．３）から前記ステップ１．７（Ｓ_１．７）までと同様にして、ステップ２．２（Ｓ_２．２）からステップ２．６（Ｓ_２．６）までが実行され、この際、前記Ｖｐｇｍ０をインクリメントした回数（Ｎ２）が、回路内のインクリメント回数累積レジスタ（ＡＲ）１０３に格納される。

次に、前記調整回路は、前記ステップ２．１（Ｓ_２．１）から前記ステップ２．６（Ｓ_２．６）までと同様の操作を、測定したいブロックの数（この例では、ｋ個）と同じ回数に達するまで繰り返す。

次に、ステップｘ（Ｓ_ｘ）において、前記インクリメント回数累積レジスタ（ＡＲ）１０３に格納されたＶｐｇｍ０のインクリメント回数を累積する。累積値平均化用シフトレジスタ（ＡＳＲ）１０４は、この累積値を測定したブロックの数（この例では、ｋ個）で平均化する（平均値＝Ｎａｖｇ）。

次に、ステップｘ＋１（Ｓ_ｘ＋１）において、加算器（ＡＤＤＲ）１０５は、初期書き込み電圧Ｖｐｇｍ０に平均加算値（Ｎａｖｇ×ΔＶｐｇｍ）を足したものを生成し、新たなチップの初期Ｖｐｇｍパラメータとして、トリミング用シフトレジスタ（ＴＳＲ）１０２に設定（セット）する（初期Ｖｐｇｍ＝Ｖｐｇｍ０＋Ｎａｖｇ×ΔＶｐｇｍ）。

次に、ステップ_ｘ＋２（Ｓ_ｘ＋２）において、レジスタデータ転送コマンドレジスタ１２０は、トリミングしたワード線ＷＬに対応した初期Ｖｐｇｍパラメータレジスタに前記新たなチップの初期Ｖｐｇｍパラメータのデータを転送する。この動作は、前記初期Ｖｐｇｍパラメータレジスタに対応したアドレス及び転送コマンドの入力のみで実行することが可能である。

次に、ステップｘ＋３（Ｓ_ｘ＋３）において、前記調整回路は、ワード線ＷＬをインクリメントする。ここで、前記ワード線ＷＬのインクリメントとは、前記トリミングするワード線ＷＬをそのビット線ＢＬ側に隣接するワード線ＷＬに変更することを言う。この後、前記調整回路は、前記ステップ１．１（Ｓ_１．１）から前記ステップｘ＋３（Ｓ_ｘ＋３）までと同様の操作を、測定したいワード線ＷＬの本数（例えば、ｍ本）と同じ回数に達するまで繰り返す。

ＷＬ０用〜ＷＬｍ用の初期Ｖｐｇｍパラメータレジスタ（ＰＲ０〜ＰＲｍ）１０６、１０７、１０８、…、１０ｍのＷＬ０用〜ＷＬｍ用の初期Ｖｐｇｍパラメータは、制御回路１７（図２及び図３）の制御部によりＲＯＭヒューズ１１（図２及び図３）に与えられ記憶される。ここで、ＲＯＭヒューズ１１は、前記ＷＬ０用〜ＷＬｍ用の初期Ｖｐｇｍパラメータを記憶する所定の領域を有している。そして、制御回路１７（図２及び図３）の制御部は、ＲＯＭヒューズ１１に記憶された初期Ｖｐｇｍパラメータ及びデータレジスタ２２の情報に基づいて、ＮＡＮＤ型フラッシュメモリ装置１の各部の動作を制御してメモリセルアレイ２４に対するデータの書き込み及び読み出しを行う。

なお、ＷＬ０用〜ＷＬｍ用の初期Ｖｐｇｍパラメータレジスタ（ＰＲ０〜ＰＲｍ）１０６、１０７、１０８、…、１０ｍのＷＬ０用〜ＷＬｍ用の初期Ｖｐｇｍパラメータは、制御回路１７（図２及び図３）の制御部によりＲＯＭヒューズ１１以外のパラメータ記憶部に与えられ記憶されるように構成されてもよい。この場合に、制御回路１７（図２及び図３）の制御部は、前記パラメータ記憶部に記憶された初期Ｖｐｇｍパラメータ及びデータレジスタ２２の情報に基づいて、ＮＡＮＤ型フラッシュメモリ装置１の各部の動作を制御してメモリセルアレイ２４に対するデータの書き込み及び読み出しを行う。

このようにすることで、本実施形態１のＮＡＮＤ型フラッシュメモリ装置においては、ワード線ＷＬ毎に初期Ｖｐｇｍのパラメータの値を自動生成して用意することが可能であるため、外部のテスタのＣＰＵやメモリ装置を使って演算処理する必要はなく、テスト時間を短縮することが可能である。

（実施形態２）
次に、本発明の実施形態２について、図面を参照して詳細に説明する。

本実施形態２は、ワード線ＷＬ毎に調整（トリミング）された初期Ｖｐｇｍのパラメータを与える調整回路及び初期Ｖｐｇｍの調整（トリミング）のシーケンスが一部異なること以外は、上述の実施形態１の不揮発性半導体記憶装置、及び不揮発性メモリシステムと同様であるので、その構成についてはここでは改めて説明しない。

上述の実施形態１は、回路増を防止するために、ワード線ＷＬ毎に調整（トリミング）された初期Ｖｐｇｍのパラメータを与える調整回路を一つだけ用意し、調整結果をそれぞれのワード線ＷＬに対応する初期Ｖｐｇｍパラメータレジスタ（ＰＲ０〜ＰＲｍ）へ転送する構成をとっていた。これに対し、本実施形態２は、前記調整回路をワード線ＷＬ毎に持つようにする。これにより、一回のテストフローにおいて複数の電圧を調整（トリミング）できるようになり、テスト時間をさらに短縮することが可能となる。

図９は、本実施形態２に係るＮＡＮＤ型フラッシュメモリ装置１のワード線ＷＬ毎に調整（トリミング）された初期Ｖｐｇｍのパラメータを与える調整回路を示すブロック図である。この調整回路は、制御回路１７の一部で構成されている。この調整回路は、制御回路１７の制御部により制御される。なお、この調整回路は、制御回路１７とは別に構成されてもよい。図示のとおり、この調整回路は、Ｖｐｇｍインクリメントコマンドレジスタ１０１及び各ワード線用の調整部（ＷＬ０〜ｍ用回路）２０１、２０２、…、２０ｍを含む。前記各ワード線用の調整部（ＷＬ０〜ｍ用回路）２０１〜２０ｍは、それぞれ、ＷＬ０用〜ＷＬｍ用のトリミング用シフトレジスタ（ＴＳＲ０〜ｍ）１０２、インクリメント回数累積レジスタ（ＡＲ０〜ｍ）１０３、累積値平均化用シフトレジスタ（ＡＳＲ０〜ｍ）１０４及び加算器（ＡＤＤＲ０〜ｍ）１０５を含む。なお、本実施形態２においては、ＷＬ０用〜ＷＬｍ用のトリミング用シフトレジスタ（ＴＳＲ０〜ｍ）１０２は、ＷＬ０用〜ＷＬｍ用の初期Ｖｐｇｍパラメータレジスタ（ＰＲ０〜ＰＲｍ）の役割も持つ。なお、ＷＬ０用〜ＷＬｍ用のトリミング用シフトレジスタ（ＴＳＲ０〜ｍ）１０２は、ＷＬ０用〜ＷＬｍ用の初期Ｖｐｇｍパラメータレジスタ（ＰＲ０〜ＰＲｍ）と別であってもよい。本発明の実施形態２に係るトリミング用シフトレジスタ（ＴＳＲ０〜ｍ１０２）、インクリメント回数累積レジスタ（ＡＲ０〜ｍ）１０３、累積値平均化用シフトレジスタ（ＡＳＲ０〜ｍ）１０４、加算器（ＡＤＤＲ０〜ｍ）１０５及び初期Ｖｐｇのパラメータレジスタ１０２の役割は、前述の実施形態１のそれと同様である。

図１０は、本実施形態２に係るＮＡＮＤ型フラッシュメモリ装置１における初期Ｖｐｇｍの調整（トリミング）の動作を説明するためのフローチャートである。ステップ１．１（Ｓ_１．１）は、上述の実施形態１（図８のフローチャート）のそれと同様であるので、ここではその説明を省略する。

次に、ステップ１．２（Ｓ_１．２）において、外部入力機器を用いて、最初の正常なブロックのメモリセル（ターゲット）に対する書き込みループ回数のパラメータを設定（セット）する。なお、前記書き込みループ回数は、任意に設定することができる。書き込みループ回数のパラメータを設定値（セット値）は、外部入力機器により前記制御ピン、前記入出力ピン及びＩ/Ｏ制御回路１３を介してＲＯＭヒューズ１１（図２及び図３）に与えられて記憶される。

次に、ステップ１．３（Ｓ_１．３）において、前記調整回路は、ＲＯＭヒューズ１１及びデータレジスタ２２に記憶されている情報に基づいて、ワード線ＷＬ０に対する初期Ｖｐｇｍ（Ｖｐｇｍ０）の調整（トリミング）を行う。前記ワード線ＷＬ０に対するＶｐｇｍ０の調整（トリミング）は、前述の実施形態１のステップ１．３（Ｓ_１．３）からステップ１．７（Ｓ_１．７）までと同様の操作で行うことができる。この際、ワード線ＷＬ０に対して前記Ｖｐｇｍ０をインクリメントした回数Ｎ１（０）が、調整部２０１のインクリメント回数累積レジスタ（ＡＲ）１０３に格納される。

次に、ステップ１．４（Ｓ_１．４）において、前記調整回路は、ＲＯＭヒューズ１１及びデータレジスタ２２に記憶されている情報に基づいて、前記ステップ１．３（Ｓ_１．３）と同様にして、ワード線ＷＬ１に対する初期Ｖｐｇｍ（Ｖｐｇｍ０）の調整（トリミング）を行う。この後、前記調整回路は、同様の操作を測定したいワード線ＷＬの本数（この例では、ｍ本）と同じ回数に達するまで繰り返す。この際、それぞれのワード線に対して前記Ｖｐｇｍ０をインクリメントした回数（Ｎ１（１）〜Ｎ１（ｍ））が、前記調整回路の内部のインクリメント回数累積レジスタ（ＡＲ）１０３に格納される。

次に、ステップ２．１（Ｓ_２．１）において、前記調整回路は、再度、ＧｏｏｄＢｌｏｃｋＳｅａｒｃｈを行い、正常なブロックまでブロックをインクリメントする。この後、、前記調整回路は、前記ステップ１．３（Ｓ_１．３）から前記ステップ１．ｍ＋３（Ｓ_{１．ｍ＋３}）までと同様にして、ステップ２．２（Ｓ_２．２）からステップ２．ｍ＋２（Ｓ_{２．ｍ＋２}）までを実行する。この際、それぞれのワード線に対して前記Ｖｐｇｍ０をインクリメントした回数（Ｎ２（０）〜Ｎ２（ｍ））が、前記調整部のインクリメント回数累積レジスタ（ＡＲ）１０３に格納される。

次に、ステップｘ（Ｓ_ｘ）において、累積値平均化用シフトレジスタ（ＡＳＲ）１０４は、インクリメント回数累積レジスタ（ＡＲ）１０３に格納されたＶｐｇｍ０のインクリメント回数を累積する。累積値平均化用シフトレジスタ（ＡＳＲ）１０４は、この累積値を測定したブロックの数（この例では、ｋ個）で平均化する（平均値＝Ｎａｖｇ（０）、Ｎａｖｇ（１）、・・・、Ｎａｖｇ（ｋ））。

次に、ステップｘ＋１（Ｓ_ｘ＋１）において、加算器（ＡＤＤＲ）１０５は、初期書き込み電圧Ｖｐｇｍ０に平均加算値（Ｎａｖｇ×ΔＶｐｇｍ）を足したものを生成し、新たなチップの初期Ｖｐｇｍパラメータとして、トリミング用シフトレジスタ（ＴＳＲ）に設定（セット）する（初期Ｖｐｇｍ（０）＝Ｖｐｇｍ０＋Ｎａｖｇ（０）×ΔＶｐｇｍ、初期Ｖｐｇｍ（１）＝Ｖｐｇｍ０＋Ｎａｖｇ（１）×ΔＶｐｇｍ、・・・、初期Ｖｐｇｍ（ｋ）＝Ｖｐｇｍ０＋Ｎａｖｇ（ｋ）×ΔＶｐｇｍ）。

本実施形態２に係るＷＬ０用〜ＷＬｍ用の初期Ｖｐｇｍパラメータレジスタ（ＰＲ０〜ＰＲｍ）のＷＬ０用〜ＷＬｍ用の初期Ｖｐｇｍパラメータは、制御回路１７（図２及び図３）の制御部によりＲＯＭヒューズ１１（図２及び図３）に与えられ記憶される。ここで、ＲＯＭヒューズ１１は、前記ＷＬ０用〜ＷＬｍ用の初期Ｖｐｇｍパラメータを記憶する所定の領域を有している。そして、制御回路１７（図２及び図３）の制御部は、ＲＯＭヒューズ１１に記憶されているＲＯＭヒューズ１１に記憶された初期Ｖｐｇｍパラメータ及びデータレジスタ２２の情報に基づいて、ＮＡＮＤ型フラッシュメモリ装置１の各部の動作を制御してメモリセルアレイ２４に対するデータの書き込み及び読み出しを行う。

なお、本実施形態２に係るＷＬ０用〜ＷＬｍ用の初期Ｖｐｇｍパラメータレジスタ（ＰＲ０〜ＰＲｍ）のＷＬ０用〜ＷＬｍ用の初期Ｖｐｇｍパラメータは、制御回路１７（図２及び図３）の制御部によりＲＯＭヒューズ１１以外のパラメータ記憶部に与えられ記憶されるように構成されてもよい。この場合に、制御回路１７（図２及び図３）の制御部は、前記パラメータ記憶部に記憶された初期Ｖｐｇｍパラメータ及びデータレジスタ２２の情報に基づいて、その後のＮＡＮＤ型フラッシュメモリ装置１の各部の動作を制御してメモリセルアレイ２４に対するデータの書き込み及び読み出しを行う。

なお、本実施形態２においては、前記実施形態１と同じ効果を有し、かつ、トリミング用シフトレジスタ（ＴＳＲ）１０２が初期Ｖｐｇｍのパレメータレジスタとしても使われるため、前述の実施形態１のようなパラメータレジスタへの転送動作は必要ない。

（実施形態３）
次に、本発明の実施形態３について、図面を参照して詳細に説明する。

本実施形態３は、初期Ｖｐｇｍからの電圧シフト値（オフセット値）を設定するパラメータをワード線ＷＬ毎に用意する。これ以外の本実施形態３の構成は、上述の実施形態１の不揮発性半導体記憶装置及び不揮発性メモリシステムと同様である。

図１１は、本実施形態３に係るＮＡＮＤ型フラッシュメモリ装置１のワード線ＷＬ毎に初期Ｖｐｇｍに調整（トリミング）された電圧シフト値（オフセット値）のパラメータを与える調整回路を示すブロック図である。この調整回路は、制御回路１７の一部で構成されている。この調整回路は、制御回路１７の制御部により制御される。なお、この調整回路は、制御回路１７とは別に構成されてもよい。図示のとおり、この調整回路は、対象とするパラメータが、初期Ｖｐｇｍから、初期Ｖｐｇｍからの電圧シフト値（オフセット値）へと変更されたこと以外、前述の実施形態１に係る調整回路（図７の調整回路）と同様である。すなわち、本実施形態３に係る調整回路は、Ｖｐｇｍインクリメントコマンドレジスタ１０１、トリミング用シフトレジスタ（ＴＳＲ）１０２、インクリメント回数累積レジスタ（ＡＲ）１０３、累積値平均化用シフトレジスタ（ＡＳＲ）１０４、加算器（ＡＤＤＲ）１０５、レジスタデータ転送コマンドレジスタ１２０及びＷＬ０用〜ＷＬｍ用のオフセット値ＷＬ₋Ｖｐｇｍのパラメータレジスタ（ＰＲ０〜ＰＲｍ）３００、３０１、３０２、…、３０ｍを含む。

図１２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ装置１における初期Ｖｐｇｍに電圧シフト値（オフセット値）のパラメータを与える調整（トリミング）を説明するためのフローチャートである。ステップ１．１（Ｓ_１．１）は、上述の実施形態１（図８のフローチャート）のそれと同様であるので、ここではその説明を省略する。

次に、ステップ１．２（Ｓ_１．２）において、外部入力機器を用いて、最初の正常なブロックのメモリセル（ターゲット）に対する書き込みループ回数のパラメータを設定（セット）する。なお、前記書き込みループ回数は、任意に設定することができる。前記書き込みループ回数の設定値（セット値）は、外部入力機器により前記制御ピン、前記入出力ピン及びＩ/Ｏ制御回路１３を介してＲＯＭヒューズ１１（図２及び図３）に与えられて記憶される。

次に、前記調整回路は、ブロック内の平均を取った初期Ｖｐｇｍ（Ｖｐｇｍ０）の調整（トリミング）を行う。この動作は、例えば、前述の図１４のフローチャートに示した手法で実施できる。ただし、前述の図１４のフローチャートに示した手法では、前記Ｖｐｇｍ０をワード線ＷＬ毎に用意するため、外部のテスタのＣＰＵやメモリ装置を使って演算処理を行う必要があったが、本実施形態においては、前記Ｖｐｇｍ０をワード線ＷＬ毎に用意するのではなく、ブロック内の全てのワード線ＷＬの平均化された値として用意するため、外部のテスタのＣＰＵやメモリ装置を使って演算処理を行う必要はない。

これ以降のシーケンスは、基本的に上述の実施形態１（図８に示したフローチャート）と同様である。ただし、本実施形態３においては、ワード線ＷＬ毎に初期Ｖｐｇｍからの電圧シフト値（オフセット値）ＷＬ＿Ｖｐｇｍを用意するため、シーケンスの一部が変更される。なお、前記ＷＬ＿Ｖｐｇｍは、マイナスシフト（マイナス値）からプラスシフト（プラス値）までを可能にする数値範囲を有するものであり、特に制限するものではないが、例えば、−８〜＋８Ｖの範囲である。まず、ステップ２．１（Ｓ_２．１）において、トリミングするワード線ＷＬのアドレスを設定（セット）する。

次に、ステップ２．２（Ｓ_２．２）において、前記オフセット値ＷＬ＿Ｖｐｇｍの最小値ＷＬ＿Ｖｐｇｍ０をトリミング用シフトレジスタ（ＴＳＲ）に設定（セット）する。このトリミング用シフトレジスタ（ＴＳＲ）の設定値（セット値）は、外部入力機器により前記制御ピン、前記入出力ピン及びＩ/Ｏ制御回路１３を介してＲＯＭヒューズ１１（図２及び図３）に与えられて記憶される。

次に、ステップ２．３（Ｓ_２．３）において、加算器１０５は、前記Ｖｐｇｍ０と前記ＷＬ＿Ｖｐｇｍ０とを加算する（Ｖｐｇｍ＝Ｖｐｇｍ０＋ＷＬ＿Ｖｐｇｍ０）。

ステップ２．４（Ｓ_２．４）からステップ２．６（Ｓ_２．６）までは、上述の実施形態１（図８のフローチャート）のステップ１．４（Ｓ_１．４）からステップ１．６（Ｓ_１．６）までと同様であるので、ここではその説明を省略する。

ステップ２．７（Ｓ_２．７）においては、トリミング用シフトレジスタ（ＴＳＲ）１０２は、前記ＷＬ＿Ｖｐｇｍ０をΔＶｐｇｍだけ高く（インクリメント）する。この動作は、コマンド入力で自動的に行うことが可能である。この後、前記ステップ２．３（Ｓ_２．３）に戻り、前記ステップ２．６（Ｓ_２．６）のベリファイ読み出しが全てパス（Ｐａｓｓ）するまで、前記ステップ２．７（Ｓ_２．７）、前記ステップ２．３（Ｓ_２．３）、ステップ２．４（Ｓ_２．４）、前記ステップ２．５（Ｓ_２．５）及び前記ステップ２．６（Ｓ_２．６）が繰り返される。この際、前記ＷＬ＿Ｖｐｇｍ０をインクリメントした回数（Ｎ１）が、回路内のインクリメント回数累積レジスタ（ＡＲ）１０３に格納される。

次に、ステップ３．１（Ｓ_３．１）において、前記調整回路は、再度、ＧｏｏｄＢｌｏｃｋＳｅａｒｃｈを行い、正常なブロックまでブロックをインクリメントする。この後、前記ステップ２．１（Ｓ_２．１）から前記ステップ２．７（Ｓ_２．７）までと同様にして、ステップ３．２（Ｓ_３．２）からステップ３．８（Ｓ_３．８）までが実行され、この際、前記ＷＬ＿Ｖｐｇｍ０をインクリメントした回数（Ｎ２）が、回路内のインクリメント回数累積レジスタ（ＡＲ）１０３に格納される。

次に、前記ステップ３．１（Ｓ_３．１）から前記ステップ３．８（Ｓ_３．８）までと同様の操作を、測定したいブロックの数（この例では、ｋ個）と同じ回数に達するまで繰り返す。

次に、ステップｘ（Ｓ_ｘ）において、累積値平均化用シフトレジスタ（ＡＳＲ）１０４は、前記インクリメント回数累積レジスタ（ＡＲ）に格納されたＷＬ＿Ｖｐｇｍ０のインクリメント回数を累積する。累積値平均化用シフトレジスタ（ＡＳＲ）１０４は、この累積値を測定したブロックの数（この例では、ｋ個）で平均化する（平均値＝Ｎａｖｇ）。

次に、ステップｘ＋１（Ｓ_ｘ＋１）において、加算器１０５は、前記最小値に設定（セット）されたＷＬ＿Ｖｐｇｍ０に平均加算値（Ｎａｖｇ×ΔＶｐｇｍ）を足したものを生成し、新たなチップのオフセット値パラメータとして、トリミング用シフトレジスタ（ＴＳＲ）１０２に設定（セット）する（ＷＬ＿Ｖｐｇｍ＝ＷＬ＿Ｖｐｇｍ０＋Ｎａｖｇ×ΔＶｐｇｍ）。

次に、ステップ_ｘ＋２（Ｓ_ｘ＋２）において、レジスタデータ転送コマンドレジスタ１２０は、トリミングしたワード線ＷＬに対応したオフセット値ＷＬ＿Ｖｐｇｍのパラメータレジスタ３００、３０１、３０２、…、３０ｍに前記新たなチップのＷＬ＿Ｖｐｇｍパラメータのデータを転送する。この動作は、前記ＷＬ＿Ｖｐｇｍパラメータレジスタに対応したアドレス及び転送コマンドの入力のみで実行することが可能である。

ＷＬ０用〜ＷＬｍ用のオフセット値ＷＬ＿Ｖｐｇｍのパラメータレジスタ（ＰＲ０〜ＰＲｍ）３００、３０１、３０２、…、３０ｍのＷＬ０用〜ＷＬｍ用のオフセット値ＷＬ₋Ｖｐｇｍのパラメータは、制御回路１７（図２及び図３）の制御部によりＲＯＭヒューズ１１（図２及び図３）に与えられ記憶される。ここで、ＲＯＭヒューズ１１は、前記ＷＬ０用〜ＷＬｍ用のオフセット値ＷＬ₋Ｖｐｇｍのパラメータを記憶する所定の領域を有している。そして、制御回路１７（図２及び図３）の制御部は、ＲＯＭヒューズ１１に記憶されたオフセット値ＷＬ−Ｖｐｇｍのパラメータ及びデータレジスタ２２の情報に基づいて、ＮＡＮＤ型フラッシュメモリ装置１の各部の動作を制御してメモリセルアレイ２４に対するデータの書き込み及び読み出しを行う。

なお、ＷＬ０用〜ＷＬｍ用のオフセット値ＷＬ−Ｖｐｇｍのパラメータレジスタ（ＰＲ０〜ＰＲｍ）３００、３０１、３０２、…、３０ｍのＷＬ０用〜ＷＬｍ用のオフセット値ＷＬ₋Ｖｐｇｍのパラメータは、ＲＯＭヒューズ１１以外のパラメータ記憶部に与えられ記憶されるように構成されてもよい。この場合に、制御回路１７（図２及び図３）の制御部は、前記パラメータ記憶部に記憶されたオフセット値ＷＬ₋Ｖｐｇｍのパラメータ及びデータレジスタ２２の情報に基づいて、ＮＡＮＤ型フラッシュメモリ装置１の各部の動作を制御してメモリセルアレイ２４に対するデータの書き込み及び読み出しを行う。

このようにすることで、本実施形態３のＮＡＮＤ型フラッシュメモリ装置においては、ワード線ＷＬ毎に初期Ｖｐｇｍからの電圧シフト値（オフセット値）のパラメータの値を自動生成して用意することが可能であるため、外部のテスタのＣＰＵやメモリ装置を使って演算処理する必要はなく、テスト時間を短縮することが可能である。

なお、本実施形態３は、上述の実施形態１と同様の回路を用いた場合について説明したが、上述の実施形態２と同様の回路を用いることも可能である。

（実施形態４）
次に、本発明の実施形態４について、図面を参照して詳細に説明する。

本実施形態４は、初期Ｖｐｇｍからの電圧シフト値（オフセット値）を設定するパラメータを偶数ページ及び奇数ページ毎に用意するものである。これ以外の本実施形態４の構成は、上述の実施形態３の不揮発性半導体記憶装置及び不揮発性メモリシステムと同様である。

図１３は、本実施形態４に係るＮＡＮＤ型フラッシュメモリ装置１のワード線ＷＬの偶数ページ及び奇数ページ毎に初期Ｖｐｇｍに調整（トリミング）された電圧シフト値（オフセット値）のパラメータを与える調整回路を示すブロック図である。この調整回路は、制御回路１７の一部で構成されている。この調整回路は、制御回路１７の制御部により制御される。なお、この調整回路は、制御回路１７とは別に構成されてもよい。

図示のとおり、本実施形態４の調整回路は、対象とするパラメータが、ワード線ＷＬの偶数ページ及び奇数ページ毎に初期Ｖｐｇｍに調整（トリミング）された電圧シフト値（オフセット値）のパラメータへと変更されたこと以外、前述の実施形態３に係る調整回路（図１１の調整回路）と同様である。すなわち、本実施形態４に係る調整回路は、Ｖｐｇｍインクリメントコマンドレジスタ１０１、トリミング用シフトレジスタ（ＴＳＲ）１０２、インクリメント回数累積レジスタ（ＡＲ）１０３、累積値平均化用シフトレジスタ（ＡＳＲ）１０４、加算器（ＡＤＤＲ）１０５、レジスタデータ転送コマンドレジスタ１２０並びにＷＬ０用〜ＷＬｍ用偶数ページ及び奇数ページのオフセット値ＷＬ₋Ｖｐｇｍのパラメータレジスタ（ＰＲ０〜ＰＲｍ）４００、４０１、…、４０ｍ及びを含む。

本実施形態４の調整回路の動作は、本実施形態３の調整回路がワード線ＷＬ毎に初期Ｖｐｇｍに調整（トリミング）された電圧シフト値（オフセット値）のパラメータを用意する代わりに、ワード線ＷＬの偶数ページ及び奇数ページ毎に初期Ｖｐｇｍに調整（トリミング）された電圧シフト値（オフセット値）のパラメータを用意する点以外は、本実施形態３の調整回路の動作と同じである。

すなわち、本実施形態４の調整回路は、ワード線ＷＬの偶数ページ及び奇数ページ毎に初期Ｖｐｇｍに調整（トリミング）されたオフセット値のパラメータを、図１２に示すフローのように求めて、ＷＬ０用〜ＷＬｍ用偶数ページ及び奇数ページのオフセット値ＷＬ＿Ｖｐｇｍのパラメータレジスタ（ＰＲ０〜ＰＲｍ）４００、４０１、、…、４０ｍに与えて記憶させる。

ＷＬ０用〜ＷＬｍ用偶数ページ及び奇数ページのオフセット値ＷＬ₋Ｖｐｇｍのパラメータレジスタ（ＰＲ０〜ＰＲｍ）４００、４０１、…、４０ｍのＷＬ０用〜ＷＬｍ用偶数ページ及び奇数ページのオフセット値ＷＬ₋Ｖｐｇｍのパラメータは、制御回路１７（図２及び図３）の制御部によりＲＯＭヒューズ１１（図２及び図３）に与えられ記憶される。ここで、ＲＯＭヒューズ１１は、前記ＷＬ０用〜ＷＬｍ用偶数ページ及び奇数ページのオフセット値ＷＬ₋Ｖｐｇｍのパラメータを記憶する所定の領域を有している。そして、制御回路１７（図２及び図３）の制御部は、ＲＯＭヒューズ１１に記憶されたオフセット値ＷＬ−Ｖｐｇｍのパラメータ及びデータレジスタ２２の情報に基づいて、ＮＡＮＤ型フラッシュメモリ装置１の各部の動作を制御してメモリセルアレイ２４に対するデータの書き込み及び読み出しを行う。

なお、本発明の実施の形態４に係る調整回路は、ＷＬ０〜ＷＬｍの各々の偶数ページと奇数ページのオフセット値ＷＬ＿Ｖｐｇｍのパラメータレジスタ（ＰＲ０〜ＰＲｍ）４００、４０１、…、４０ｍの２つのものを同一のレジスタアドレスを有する１つのレジスタで構成し、当該レジスタの異なる領域にＷＬ０〜ＷＬｍの各々の偶数ページと奇数ページのオフセット値を記憶させるように構成してもよい。この場合には、本発明の実施の形態４は、図１３に示した実施の形態４の場合に比較して、半分のレジスタアドレスを使用し、これらの半分のレジスタアドレスと対応するＲＯＭヒューズのＲＯＭアドレスを使用すればよいため、レジスタアドレス及びＲＯＭアドレスを半分とすることができる。また、この場合に、本発明の実施の形態５は、前記動作に対応する制御（平均値の加算及びレジスタのインクリメント等）が可能である。

また、本発明の実施の形態４は、ＷＬ０用〜ＷＬｍ用偶数ページ及び奇数ページのオフセット値ＷＬ₋Ｖｐｇｍのパラメータレジスタ（ＰＲ０〜ＰＲｍ）４００、４０１、…、４０ｍのＷＬ０用〜ＷＬｍ用偶数ページ及び奇数ページのオフセット値ＷＬ₋Ｖｐｇｍのパラメータが、ＲＯＭヒューズ１１以外のパラメータ記憶部に与えられ記憶されるように構成されてもよい。この場合に、制御回路１７（図２及び図３）の制御部は、前記パラメータ記憶部に記憶されたオフセット値ＷＬ₋Ｖｐｇｍのパラメータ及びデータレジスタ２２の情報に基づいて、ＮＡＮＤ型フラッシュメモリ装置１の各部の動作を制御してメモリセルアレイ２４に対するデータの書き込み及び読み出しを行う。

上述の実施形態１〜４においては、本発明の不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリ装置を例にとって説明したが、本発明は、例えば、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤセル型ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に適用することができる。

本発明の前記実施形態に係る不揮発性半導体記憶装置においては、前記調整回路が、ワード線毎に最適化された初期書き込み電圧のパラメータを与え、かつ、ワード線毎に調整された初期書き込みからの電圧シフト値を設定するパラメータを与えてもよい。

本発明の前記実施形態に係る不揮発性半導体記憶装置は、特に制限するものではないが、ＮＡＮＤ型フラッシュメモリ装置であることが好ましい。ただし、前述のとおり、本発明の半導体記憶装置は、例えば、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤセル型ＥＥＰＲＯＭ等の不揮発性半導体記憶装置としてもよい。

また、本発明によれば、不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置を制御するメモリ装置コントローラとを含む不揮発性メモリシステムであって、前記不揮発性半導体記憶装置が、本発明の不揮発性半導体記憶装置である不揮発性メモリシステムが提供される。

本発明の前記実施形態に係る不揮発性半導体記憶装置においては、前記メモリセルが、電子注入量に応じた複数ビットのデータを記憶することが好ましいが、これに限定されるわけではなく、前記メモリセルが１ビットのデータを記憶してもよい。

本発明の前記実施形態に係る不揮発性半導体記憶装置において、前記ＲＯＭヒューズは、前記メモリセルアレイの一部であってもよい。

本発明の第１の態様に係る不揮発性半導体記憶装置は、互いに交差するように配設される複数のビット線及びワード線と、前記ビット線及びワード線の交差部に配設される電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、を具備する不揮発性半導体記憶装置であって、前記ワード線毎に初期書き込み電圧のパラメータを求める調整回路と、前記調整回路からの前記初期書き込み電圧のパラメータを受けて記憶する初期書き込み電圧パラメータ記憶部と、前記初期書き込み電圧パラメータ記憶部に記憶された前記初期書き込み電圧のパラメータに基づいて前記メモリセルアレイに対するデータの書き込みを行う制御部と、を具備する構成を採る。

本発明の第１の態様によれば、ワード線毎に初期書き込み電圧のパラメータを求める調整回路と、前記調整回路からの前記初期書き込み電圧のパラメータを受けて記憶する初期書き込み電圧パラメータ記憶部と、を具備するため、ワード線毎に初期書き込み電圧を短時間で調整することが可能となる。

本発明の第２の態様に係る不揮発性半導体記憶装置は、互いに交差するように配設される複数のビット線及びワード線と、前記ビット線及びワード線の交差部に配設される電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、を具備する不揮発性半導体記憶装置であって、前記ワード線毎に初期書き込み電圧のパラメータを求める前記ワード線の数と同数の調整部と、前記複数の調整部からの前記初期書き込み電圧のパラメータを受けて記憶する初期書き込み電圧パラメータ記憶部と、前記初期書き込み電圧パラメータ記憶部に記憶された前記初期書き込み電圧のパラメータに基づいて前記メモリセルアレイに対するデータの書き込みを行う制御部と、を具備する構成を採る。

本発明の第２の態様によれば、ワード線毎に初期書き込み電圧のパラメータを求める前記ワード線の数と同数の調整部と、前記複数の調整部からの前記初期書き込み電圧のパラメータを受けて記憶する初期書き込み電圧パラメータ記憶部と、を具備するため、ワード線毎に初期書き込み電圧を短時間で調整することが可能となる。

本発明の第３の態様に係る不揮発性半導体記憶装置は、互いに交差するように配設される複数のビット線及びワード線と、前記ビット線及びワード線の交差部に配設される電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、を具備する不揮発性半導体記憶装置であって、前記ワード線毎に初期書き込み電圧からのオフセット値のパラメータを求める調整回路と、前記調整回路からの前記オフセット値のパラメータを受けて記憶するオフセット値パラメータ記憶部と、前記オフセット値パラメータ記憶部に記憶された前記オフセット値のパラメータに基づいて前記メモリセルアレイに対するデータの書き込みを行う制御部と、を具備する構成を採る。

本発明の第３の態様によれば、ワード線毎に初期書き込み電圧からのオフセット値のパラメータを求める調整回路と、前記調整回路からの前記オフセット値のパラメータを受けて記憶するオフセット値パラメータ記憶部と、を具備するため、ワード線毎に初期書き込み電圧からのオフセット値のパラメータを短時間で調整することが可能となる。

本発明の第４の態様に係る不揮発性半導体記憶装置は、互いに交差するように配設される複数のビット線及びワード線と、前記ビット線及びワード線の交差部に配設される電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、を具備する不揮発性半導体記憶装置であって、前記ワード線毎に偶数ページ及び奇数ページにおける初期書き込み電圧からのオフセット値のパラメータを求める調整回路と、前記調整回路からの前記オフセット値のパラメータを受けて記憶するオフセット値パラメータ記憶部と、前記オフセット値パラメータ記憶部に記憶された前記オフセット値のパラメータに基づいて前記メモリセルアレイに対するデータの書き込みを行う制御部と、を具備する構成を採る。

本発明の第４の態様によれば、ワード線毎に偶数ページ及び奇数ページにおける初期書き込み電圧からのオフセット値のパラメータを求める調整回路と、前記調整回路からの前記オフセット値のパラメータを受けて記憶するオフセット値パラメータ記憶部と、を具備するため、ワード線毎に偶数ページ及び奇数ページにおける初期書き込み電圧からのオフセット値のパラメータを短時間で調整することが可能となる。

本発明の第５の態様に係る不揮発性メモリシステムは、不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置を制御するメモリ装置コントローラとを含む不揮発性メモリシステムであって、前記不揮発性半導体記憶装置が、本発明の第１の態様から本発明の第４の態様のいずれか一に記載の不揮発性半導体記憶装置である構成を採る。

本発明の第５の態様によれば、本発明の第１の態様から本発明の第４の態様のいずれか一の効果を有する不揮発性メモリシステムを提供することができる。

本発明の実施形態１に係る不揮発性メモリシステムの構成の一例を示すブロック図である。本発明の実施形態１に係るＮＡＮＤ型フラッシュメモリ装置の構成の一例を示すブロック図である。本発明の実施形態１に係るＮＡＮＤ型フラッシュメモリ装置のの他の例を示すブロック図である。本発明の実施形態１に係るＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの構成の一例を示すブロック図である。本発明の実施形態１に係るＮＡＮＤ型フラッシュメモリ装置のブロックの構成を示す図である。本発明の実施形態１に係るＮＡＮＤ型フラッシュメモリ装置の一つのＮＡＮＤセルユニットのビット線に沿った断面図である。本発明の実施形態１に係るＮＡＮＤ型フラッシュメモリ装置のワード線ＷＬ毎に調整（トリミング）された初期Ｖｐｇｍのパラメータを与える調整回路を示すブロック図である。本発明の実施形態１に係るＮＡＮＤ型フラッシュメモリ装置における初期Ｖｐｇｍの調整（トリミング）を説明するためのフローチャートである。本発明の実施形態２に係るＮＡＮＤ型フラッシュメモリ装置のワード線ＷＬ毎に調整（トリミング）された初期Ｖｐｇｍのパラメータを与える調整回路を示すブロック図である。本発明の実施形態２に係るＮＡＮＤ型フラッシュメモリ装置における初期Ｖｐｇｍの調整（トリミング）を説明するためのフローチャートである。本発明の実施形態３に係るＮＡＮＤ型フラッシュメモリ装置のワード線ＷＬ毎に調整（トリミング）された初期Ｖｐｇｍからの電圧シフト値（オフセット値）のパラメータを与える調整回路を示すブロック図である。本発明の実施形態３に係るＮＡＮＤ型フラッシュメモリ装置における初期Ｖｐｇｍからの電圧シフト値（オフセット値）の調整（トリミング）を説明するためのフローチャートである。本発明の実施形態４に係るＮＡＮＤ型フラッシュメモリ装置１のワード線ＷＬの偶数ページ及び奇数ページ毎に調整（トリミング）された初期Ｖｐｇｍからの電圧シフト値（オフセット値）のパラメータを与える調整回路を示すブロック図である。ＮＡＮＤ型フラッシュメモリ装置における初期Ｖｐｇｍの調整（トリミング）のフローチャートである。

符号の説明

１ＮＡＮＤ型フラッシュメモリ装置
２フラッシュコントローラ
３システム
１１ＲＯＭヒューズ
１２ロジック制御
１３Ｉ／Ｏ制御回路
１４ステータスレジスタ
１５アドレスレジスタ
１６コマンドレジスタ
１７制御回路
１８高電圧発生回路
１９ロウデコーダ
２０カラムバッファ
２１カラムデコーダ
２２データレジスタ
２３センスアンプ
２４メモリセルアレイ
２５ｎ型シリコン基板（ｎ型ウェル）
２６ｐ型ウェル
２７ソース、ドレイン拡散層
２８浮遊ゲート
２９制御ゲート
３０層間絶縁膜
３１共通ソース線（ＳＯＵＲＣＥ）
３２ビット線（ＢＬ）
１０１Ｖｐｇｍインクリメントコマンドレジスタ
１０２トリミング用シフトレジスタ
１０３インクリメント回数累積レジスタ
１０４累積値平均化用シフトレジスタ
１０５加算器
１０６〜１０ｍ初期Ｖｐｇｍパラメータレジスタ
１２０レジスタデータ転送コマンドレジスタ
２０１、２０２、…、２０ｍ調整部（ＷＬ０〜ｍ用回路）
３００、３０１、３０２、…、３０ｍオフセット値ＷＬ₋Ｖｐｇｍのパラメータレジスタ（ＰＲ０〜ＰＲｍ）
４００、４０１、…、４０ｍＷＬ０用〜ＷＬｍ用偶数ページ及び奇数ページのオフセット値ＷＬ₋Ｖｐｇｍのパラメータレジスタ（ＰＲ０〜ＰＲｍ）

Claims

互いに交差するように配設される複数のビット線及びワード線と、前記ビット線及びワード線の交差部に配設される電気的に書き換え可能な複数のメモリセルを各々有する複数のブロックを有するメモリセルアレイと、を具備する不揮発性半導体記憶装置であって、
前記メモリセルアレイと同一チップ上に配置され、前記各ブロック内の対応する前記ワード線の書き込みインクリメント回数を平均化した値に基づいて初期書き込み電圧からのオフセット値を求める調整回路と、
前記調整回路からの前記オフセット値を受けて記憶するオフセット値パラメータ記憶部と、
前記オフセット値パラメータ記憶部に記憶された前記オフセット値に基づいて前記メモリセルアレイに対するデータの書き込みを行う制御部と、
を具備し、
前記調整回路は、
前記オフセット値パラメータ記憶部に記憶された前記オフセット値に基づいて、前記ブロック内の対応する前記ワード線毎に前記初期書き込み電圧を徐々に増加させるコマンドを出力するインクリメントコマンドレジスタと、
前記インクリメントコマンドレジスタからの前記コマンドに応じて、前記オフセット値パラメータ記憶部に記憶された前記オフセット値に基づき前記ブロック内の対応する前記ワード線毎に前記初期書き込み電圧を調整するトリミングシフトレジスタと、を備えることを特徴とする不揮発性半導体記憶装置。
互いに交差するように配設される複数のビット線及びワード線と、前記ビット線及びワード線の交差部に配設される電気的に書き換え可能な複数のメモリセルを各々有する複数のブロックを有するメモリセルアレイと、を具備する不揮発性半導体記憶装置であって、
前記メモリセルアレイと同一チップ上に配置され、前記各ブロック内の対応する前記ワード線の書き込みインクリメント回数を平均化した値に基づいて前記ワード線の偶数ページ及び奇数ページにおける初期書き込み電圧からのオフセット値を求める調整回路と、
前記調整回路からの前記オフセット値を受けて記憶するオフセット値パラメータ記憶部と、
前記オフセット値パラメータ記憶部に記憶された前記オフセット値に基づいて前記メモリセルアレイに対するデータの書き込みを行う制御部と、
を具備し、
前記調整回路は、
前記オフセット値パラメータ記憶部に記憶された前記オフセット値に基づいて、前記ブロック内の対応する前記ワード線の偶数ページ及び奇数ページ毎に前記初期書き込み電圧を徐々に増加させるコマンドを出力するインクリメントコマンドレジスタと、
前記インクリメントコマンドレジスタからの前記コマンドに応じて、前記オフセット値パラメータ記憶部に記憶された前記オフセット値に基づき前記ブロック内の対応する前記ワード線の偶数ページ及び奇数ページ毎に前記初期書き込み電圧を調整するトリミングシフトレジスタと、を備えることを特徴とする不揮発性半導体記憶装置。
不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置を制御するメモリ装置コントローラとを含む不揮発性メモリシステムであって、前記不揮発性半導体記憶装置が、請求項１又は２に記載の不揮発性半導体記憶装置である不揮発性メモリシステム。
前記調整回路は、
前記インクリメントコマンドレジスタから出力される前記コマンドによる前記初期書き込み電圧からのオフセット値の調整回数を累積するインクリメント回数累積レジスタと、
前記インクリメント回数累積レジスタに累積された前記調整回数を前記ブロック数で平均化する累積値平均化用シフトレジスタと、
前記累積値平均化用シフトレジスタにより平均化された値と前記書込みインクリメントにおけるオフセット値とを乗算した値を前記オフセット値の最小値に加算する加算器と、を備えることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。