JP4920219B2 - 演算増幅器 - Google Patents

Description

本発明は、差動増幅回路から構成されるアンプやコンパレータなどの演算増幅器に関する。

アンプやコンパレータには、入力信号を入力し、その信号を増幅して出力信号を出力する差動増幅回路が一般的に用いられる（例えば、特許文献１参照。）。近年、半導体素子の微細化の進展により、半導体集積回路の高速化が進行し、これに伴って差動増幅回路から構成されるアンプやコンパレータにおいても高速動作が要求されている。

ところが、高速動作を図るために差動増幅回路を構成する半導体素子、例えばＭＯＳトランジスタのゲート長を短くすると、プロセス変動よって発生するゲート長寸法バラツキによるチャネル長変調効果が増大して入力信号の動作点範囲が狭くなるという問題点がある。また、ロードに用いる抵抗或いはトランジスタなどの素子バラツキの増大により、差動増幅回路の電源電圧変動に対するマージンが減少するという問題点がある。
特開２０００−２７８０５３号公報（頁９、図１０）

本発明は、プロセス変動によって発生する素子特性バラツキの影響を抑制できる演算増幅器を提供することにある。

上記目的を達成するために、本発明の一態様の演算増幅器は、高電位側電源側に設けられ、制御電極に入力信号である＋側の入力電圧が入力される第１のトランジスタと、前記高電位側電源側に設けられ、制御電極に前記入力信号である前記＋側の入力電圧とは逆位相の−側の入力電圧が入力され、前記第１のトランジスタと差動対をなす第２のトランジスタと、前記第１及び第２のトランジスタと低電位側電源との間に設けられ、バイアス電流を生成する第１の電流源とを有するアンプ部と、前記高電位側電源側に設けられ、制御電極に前記＋側の入力電圧が入力される第３のトランジスタと、前記高電位側電源側に設けられ、制御電極に前記−側の入力電圧が入力され、前記第３のトランジスタと差動対をなす第４のトランジスタと、前記第３及び第４のトランジスタと前記低電位側電源との間に設けられ、バイアス電流を生成する第２の電流源とを有するレプリカアンプ部と、前記レプリカアンプ部から出力される＋側の出力電圧及び−側の出力電圧を入力し、電圧電流変換して出力電流を出力する電圧電流変換回路と、基準電流と前記電圧電流変換回路から出力される前記出力電流とを入力し、前記基準電流と前記出力電流を比較して差電流を生成し、前記差電流を前記第１の電流源に出力して前記第１の電流源のバイアス電流を制御するバイアス電流制御手段とを具備することを特徴とする。

更に、上記目的を達成するために、本発明の他態様の演算増幅器は、Ｎ段構成（Ｎは２以上の正の整数）で、高電位側電源側に設けられ、制御電極に入力信号である＋側の入力電圧が入力される第１のトランジスタと、前記高電位側電源側に設けられ、制御電極に前記入力信号である前記＋側の入力電圧とは逆位相の−側の入力電圧が入力され、前記第１のトランジスタと差動対をなす第２のトランジスタと、前記第１及び第２のトランジスタと低電位側電源との間に設けられ、バイアス電流を生成する第１の電流源とを有する差動増幅回路をＮ−１段目に備えるアンプ部と、前記高電位側電源側に設けられ、制御電極に前記＋側の入力電圧が入力される第３のトランジスタと、前記高電位側電源側に設けられ、制御電極に前記−側の入力電圧が入力され、前記第３のトランジスタと差動対をなす第４のトランジスタと、前記第３及び第４のトランジスタと前記低電位側電源との間に設けられ、バイアス電流を生成する第２の電流源とを有するレプリカアンプ部と、前記レプリカアンプ部から出力される＋側の出力電圧及び−側の出力電圧を入力し、電圧電流変換して出力電流を出力する電圧電流変換回路と、基準電流と前記電圧電流変換回路から出力される前記出力電流とを入力し、前記基準電流と前記出力電流を比較して差電流を生成し、前記差電流を前記第１の電流源に出力して前記第１の電流源のバイアス電流を制御するバイアス電流制御手段とを具備することを特徴とする。

本発明によれば、プロセス変動によって発生する素子特性バラツキの影響を抑制できる演算増幅器を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る演算増幅器について、図面を参照して説明する。図１は演算増幅器を示す回路図である。本実施例では、演算増幅器をＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いた差動増幅回路で構成している。

図１に示すように、演算増幅器１には、アンプ部２、レプリカアンプ部３、電圧電流変換回路４、基準電流源５、及び比較器６が設けられている。

アンプ部２は、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトランジスタＰＴ２、及びＮｃｈ ＭＯＳトランジスタＮＴ１乃至３から構成される１段の差動増幅回路である。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とも呼称される。

Ｐｃｈ ＭＯＳトランジスタＰＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレインに接続され、ドレインがノードＮ１に接続され、ロードとして、Ｎｃｈ ＭＯＳトランジスタＮＴ１に電流を供給する。

Ｐｃｈ ＭＯＳトランジスタＰＴ２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレインに接続され、ドレインがノードＮ２に接続され、ロードとして、Ｎｃｈ ＭＯＳトランジスタＮＴ２に電流を供給する。

Ｎｃｈ ＭＯＳトランジスタＮＴ１は、ドレインがノードＮ１に接続され、ソースがノードＮ３に接続され、制御電極であるゲートに入力信号としての＋側の入力電圧Ｖｉｎ＋が入力される。Ｎｃｈ ＭＯＳトランジスタＮＴ２は、ドレインがノードＮ２に接続され、ソースがノードＮ３に接続され、制御電極であるゲートに入力信号としての−側の入力電圧Ｖｉｎ−が入力される。ここで、Ｎｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２は差動対をなし、−側の入力電圧Ｖｉｎ−信号は＋側の入力電圧Ｖｉｎ＋信号とは逆位相である。

Ｎｃｈ ＭＯＳトランジスタＮＴ３は、ドレインがノードＮ３に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに図示しないバイアス回路から出力されるバイアス電圧Ｖｂｉａｓが入力される。ノードＮ３には、比較器６から出力される比較電流Ｉｃｏが入力される。

ここで、Ｎｃｈ ＭＯＳトランジスタＮＴ３のゲートにバイアス電圧Ｖｂｉａｓが入力されると、Ｎｃｈ ＭＯＳトランジスタＮＴ３が電流源としてバイアス電流Ｉｂｉａｓを低電位側電源Ｖｓｓ側に流し、アンプ部２が動作する。そして、アンプ部２はノードＮ１から増幅された−側の出力電圧Ｖｏｕｔ−を出力し、ノードＮ２から増幅された＋側の出力電圧Ｖｏｕｔ＋を出力する。バイアス電流Ｉｂｉａｓは、比較器６から出力される比較電流Ｉｃｏにより電流レベルが調整され、一定な値に保たれる。比較電流Ｉｃｏを出力する比較器６は、バイアス電流Ｉｂｉａｓを一定に保つバイアス電流制御手段として機能する。Ｎｃｈ ＭＯＳトランジスタＮＴ３のゲートにバイアス電圧Ｖｂｉａｓが入力されないとき、アンプ部２は動作を停止する。

レプリカアンプ部３は、Ｐｃｈ ＭＯＳトランジスタＰＴ１１、Ｐｃｈ ＭＯＳトランジスタＰＴ１２、及びＮｃｈ ＭＯＳトランジスタＮＴ１１乃至１３から構成される１段の差動増幅回路である。

Ｐｃｈ ＭＯＳトランジスタＰＴ１１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレインに接続され、ドレインがノードＮ４に接続され、ロードとして、Ｎｃｈ ＭＯＳトランジスタＮＴ１１に電流を供給する。

Ｐｃｈ ＭＯＳトランジスタＰＴ１２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレインに接続され、ドレインがノードＮ５に接続され、ロードとして、Ｎｃｈ ＭＯＳトランジスタＮＴ１２に電流を供給する。

Ｎｃｈ ＭＯＳトランジスタＮＴ１１は、ドレインがノードＮ４に接続され、ソースがノードＮ６に接続され、制御電極であるゲートに入力信号としての＋側の入力電圧Ｖｉｎ＋が入力される。Ｎｃｈ ＭＯＳトランジスタＮＴ１２は、ドレインがノードＮ５に接続され、ソースがノードＮ６に接続され、制御電極であるゲートに入力信号としての−側の入力電圧Ｖｉｎ−が入力される。ここで、Ｎｃｈ ＭＯＳトランジスタＮＴ１１及びＮＴ１２は差動対をなす。

Ｎｃｈ ＭＯＳトランジスタＮＴ１３は、ドレインがノードＮ６に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに図示しないバイアス回路から出力されるバイアス電圧Ｖｂｉａｓが入力される。

Ｎｃｈ ＭＯＳトランジスタＮＴ１３のゲートにバイアス電圧Ｖｂｉａｓが入力されると、Ｎｃｈ ＭＯＳトランジスタＮＴ１３が電流源としてバイアス電流Ｉｂｉａｓｒを低電位側電源Ｖｓｓ側に流し、レプリカアンプ部３が動作する。そして、レプリカアンプ部３は、ノードＮ４から増幅された−側の出力電圧Ｖｏｕｔｒ−を出力し、ノードＮ５から増幅された＋側の出力電圧Ｖｏｕｔｒ＋を出力する。Ｎｃｈ ＭＯＳトランジスタＮＴ１３のゲートにバイアス電圧Ｖｂｉａｓが入力されないとき、レプリカアンプ部３は動作を停止する。

ここで、レプリカアンプ部３はアンプ部２と同一回路構成を有しているが、対応するトランジスタのゲート長及びゲート幅がそれぞれ異なってもよい。なお、演算増幅器１の高速動作を達成するために、アンプ部２と同様にレプリカアンプ部３を構成するトランジスタのゲート長は短い寸法で形成するのが好ましい。また、バイアス電流Ｉｂｉａｓｒは、プロセス変動、例えば、トランジスタのゲート長の寸法バラツキによりバイアス電流Ｉｂｉａｓと同様に値が増減するが、必ずしもバイアス電流Ｉｂｉａｓと同一の値に設定する必要はない。更に、アンプ部２及びレプリカアンプ部３のロードにゲートがドレインに接続されたＰｃｈ ＭＯＳトランジスタを用いているが、抵抗、カスコード接続されたＭＯＳトランジスタ、或いはカレントミラー回路などを用いてもよい。なお、アンプ部２のロードとレプリカアンプ部３のロードを別構成、例えば、アンプ部２のロードにゲートがドレインに接続されたＰｃｈ ＭＯＳトランジスタを用い、レプリカアンプ部３のロードに抵抗を用いてもよい。

電圧電流変換回路４は、レプリカアンプ部３と比較器６の間に設けられ、レプリカアンプ部３から出力される＋側の出力電圧Ｖｏｕｔｒ＋及び−側の出力電圧Ｖｏｕｔｒ−を入力し、電圧電流変換された出力電流ＩｒｅｐをノードＮ７へ出力する。ここで、電圧電流変換回路４には、電圧が印加されるとその電圧値に対応した一定な電流を生成するカレントミラー定電流回路やウィルソン定電流回路を用いるのが好ましい。

基準電流源５は、高電位側電源Ｖｄｄと比較器６の間に設けられ、基準電流Ｉｒｅｆを生成し、ノードＮ８へ出力する。ここで、基準電流源５には、例えば、温度や電源電圧が変動しても一定な電圧を生成するＢＧＲ（Band Gap Reference）回路とこの電圧を用いて一定な電流を生成する定電流回路とを用いるのが好ましい。

比較器６は、電圧電流変換回路４及び基準電流源５とアンプ部２の間に設けられ、電圧電流変換回路４から出力される出力電流Ｉｒｅｐ及び基準電流源５から出力される基準電流Ｉｒｅｆを入力し、基準電流Ｉｒｅｆと出力電流Ｉｒｅｐの差を算出し、算出した差電流を比較電流Ｉｃｏとしてアンプ部２のノードＮ３に出力する。例えば、出力電流Ｉｒｅｐが基準電流Ｉｒｅｆよりも大きい場合には負の差電流を出力し、出力電流Ｉｒｅｐが基準電流Ｉｒｅｆよりも小さい場合には正の差電流を出力する。

ここで、＋側の入力電圧Ｖｉｎ＋及び−側の入力電圧Ｖｉｎ−の入力コモンモード電圧Ｖｃｏｍが変化したときのバイアス電流Ｉｂｉａｓ、バイアス電流Ｉｂｉａｓｒ、及び比較電流Ｉｃｏの変化について説明する。

入力コモンモード電圧ＶｃｏｍがＶｃｏｍ１からΔＶｃｏｍ１だけ上昇すると、バイアス電流ＩｂｉａｓがＩｂｉａｓ１からΔＩｂｉａｓ１だけ上昇し、バイアス電流ＩｂｉａｓｒがＩｂｉａｓｒ１からΔＩｂｉａｓｒ１だけ上昇するので、
Vcom=Vcom１+ΔVcom１・・・・・・・・・・・・・・式（１）
Ibias=Ibias１+ΔIbias１・・・・・・・・・・・・・・・・式（２）
Ibiasr=Ibiasr１+ΔIbiasr１・・・・・・・・・・・・・式（３）
と表される。なお、ΔＶｏｃｍ１は入力コモンモード電圧Ｖｃｏｍの電圧増加分、ΔＩｂｉａｓ１はバイアスＩｂｉａｓの電流増加分、ΔＩｂｉａｓｒ１はバイアスＩｂｉａｓｒの電流増加分である。

レプリカアンプ部３のバイアス電流ＩｂｉａｓｒがΔＩｂｉａｓｒ１だけ上昇すると、レプリカアンプ部３のロードであるＰｃｈ ＭＯＳトランジスタＰＴ１１及びＰＴ１２に印加される電圧が変化し、上昇する。この電圧を電圧電流変換回路４でモニターしているので、出力電流ＩｒｅｐはＩｒｅｐ１からΔＩｒｅｐ１だけ上昇し、
Irep=Irep１+ΔIrep１・・・・・・・・・・・・・・・・・・・式（４）
と表される。なお、ΔＩｒｅｐ１は出力電流Ｉｒｅｐの増加分である。

基準電流Ｉｒｅｆと出力電流Ｉｒｅｐ１が同一の値であれば比較器６から出力される比較電流Ｉｃｏは、
Ico＝−ΔIrep１・・・・・・・・・・・・・・・・・・・・・・・・式（５）
と表される。そして、出力電流Ｉｒｅｐの電流増加分であるΔＩｒｅｐ１とバイアス電流Ｉｂｉａｓの電流増加分であるΔＩｂｉａｓ１を同一にするように設計することにより、入力コモンモード電圧ＶｃｏｍがＶｃｏｍ１からΔＶｃｏｍ１上昇しても、バイアス電流Ｉｂｉａｓの電流増加分であるΔＩｂｉａｓ１だけ比較器６側に流れるので、バイアス電流Ｉｂｉａｓの値を一定にすることができる。なお、高電位側電源Ｖｄｄ電圧が上昇した場合でも、出力電流Ｉｒｅｐの電流増加分とバイアス電流Ｉｂｉａｓの電流増加分を同一にするように設計することにより、バイアス電流Ｉｂｉａｓを一定にすることができる。

一方、入力コモンモード電圧ＶｃｏｍがＶｃｏｍ１からΔＶｃｏｍ２だけ減少すると、バイアス電流ＩｂｉａｓがＩｂｉａｓ１からΔＩｂｉａｓ２だけ減少し、バイアス電流ＩｂｉａｓｒがＩｂｉａｓｒ１からΔＩｂｉａｓｒ２だけ減少するので、
Vcom=Vcom１−ΔVcom２・・・・・・・・・・・・・・・式（６）
Ibias=Ibias１−ΔIbias２・・・・・・・・・・・・・・・・式（７）
Ibiasr=Ibiasr１−ΔIbiasr２・・・・・・・・・・・・・式（８）
と表される。なお、ΔＶｏｃｍ２は入力コモンモード電圧Ｖｃｏｍの電圧減少分、ΔＩｂｉａｓ２はバイアスＩｂｉａｓの電流減少分、ΔＩｂｉａｓｒ２はバイアスＩｂｉａｓｒの電流減少分である。

レプリカアンプ部３のバイアス電流ＩｂｉａｓｒがΔＩｂｉａｓｒ２だけ減少すると、レプリカアンプ部３のロードであるＰｃｈ ＭＯＳトランジスタＰＴ１１及びＰＴ１２に印加される電圧が変化し、減少する。この電圧を電圧電流変換回路４でモニターしているので、出力電流ＩｒｅｐはＩｒｅｐ１からΔＩｒｅｐ２だけ減少し、
Irep=Irep１−ΔIrep２・・・・・・・・・・・・・・・・・・・式（９）
と表される。なお、ΔＩｒｅｐ２は出力電流Ｉｒｅｐの減少分である。

基準電流Ｉｒｅｆと出力電流Ｉｒｅｐ１が同一の値であれば比較器６から出力される比較電流Ｉｃｏは、
Ico＝ΔIrep２・・・・・・・・・・・・・・・・・・・・・・・・・・・式（１０）
と表される。そして、出力電流Ｉｒｅｐの電流減少分であるΔＩｒｅｐ２とバイアス電流Ｉｂｉａｓの電流減少分であるΔＩｂｉａｓ２を同一にするように設計することにより、入力コモンモード電圧ＶｃｏｍがＶｃｏｍ１からΔＶｃｏｍ１だけ減少しても、バイアス電流Ｉｂｉａｓの電流減少分であるΔＩｂｉａｓ２だけ比較器６から供給されるのでバイアス電流Ｉｂｉａｓの値を一定にすることができる。なお、高電位側電源Ｖｄｄ電圧が低下した場合でも、出力電流Ｉｒｅｐの電流減少分とバイアス電流Ｉｂｉａｓの電流減少分を同一にするように設計することにより、バイアス電流Ｉｂｉａｓを一定にすることができる。

次に、演算増幅器の特性について図２及び図３を参照して説明する。図２は演算増幅器の入力コモンモード電圧とバイアス電流の関係を示す特性図で、図中実線（ａ）は本実施例の特性を示し、破線（ｂ）は従来の特性を示す。図３は演算増幅器の入力コモンモード電圧に対する利得依存性を示す特性図で、図中実線（ａ）は入力コモンモード電圧小での本実施例の特性を示し、実線（ｂ）は入力コモンモード電圧大での本実施例の特性を示し、波線（ｃ）は入力コモンモード電圧小での従来の特性を示し、波線（ｄ）は入力コモンモード電圧大での従来の特性を示す。ここで、従来とは、レプリカアンプ部を設けないアンプ部のみの演算増幅器である。また、図２のバイアス電流の値は規格化したものである。

図２に示すように、従来では、＋側の入力電圧Ｖｉｎ＋及び−側の入力電圧Ｖｉｎ−の入力コモンモード電圧Ｖｃｏｍが、例えば、所定の電圧（通常動作Ｖｃｏｍ１．５Ｖ）よりも増加すると、電流源としてのＭＯＳトランジスタに流れるバイアス電流は増加し、入力コモンモード電圧Ｖｃｏｍが所定の電圧よりも減少すると、電流源としてのＭＯＳトランジスタに流れるバイアス電流は減少する。このため、入力コモンモード電圧Ｖｃｏｍの許容幅を大きくとれない。

一方、本実施例では、＋側の入力電圧Ｖｉｎ＋及び−側の入力電圧Ｖｉｎ−の入力コモンモード電圧Ｖｃｏｍが所定の電圧（通常動作Ｖｃｏｍ１．５Ｖ）よりも増加しても、バイアス電流Ｉｂｉａｓの増加分だけアンプ部２のノードＮ３から比較器６に出力され、入力コモンモード電圧Ｖｃｏｍが所定の電圧（通常動作Ｖｃｏｍ１．５Ｖ）よりも減少すると、バイアス電流Ｉｂｉａｓの減少分だけ比較器６からアンプ部２のノードＮ３へ供給されるので、電流源としてのＮｃｈ ＭＯＳトランジスタＮＴ３から低電位側電源Ｖｓｓに流れるバイアス電流Ｉｂｉａｓをほぼ一定に保つことができる。このため、入力コモンモード電圧Ｖｃｏｍの許容幅を大きくできる。

図３に示すように、従来では、＋側の入力電圧Ｖｉｎ＋及び−側の入力電圧Ｖｉｎ−の入力コモンモード電圧Ｖｃｏｍが変化、例えば、入力コモンモード電圧Ｖｃｏｍが１．７ｖ（図３破線（ｄ））から１．３ｖ（図３破線（ｃ））に減少すると演算増幅器としての利得が大きく低下し、所定の電圧（通常動作Ｖｃｏｍ１．５Ｖ）以下となると演算増幅器として機能しない。したがって、演算増幅器の入力コモンモード電圧Ｖｃｏｍ依存性が大きく、演算増幅器の動作余裕を大きくとれない。

一方、本実施例では、＋側の入力電圧Ｖｉｎ＋及び−側の入力電圧Ｖｉｎ−の入力コモンモード電圧Ｖｃｏｍが変化、例えば、入力コモンモード電圧Ｖｃｏｍが１．７ｖ（図３実線（ｂ））から１．３ｖ（図３実線（ａ））に減少しても演算増幅器としての利得の低下は抑制できる。したがって、演算増幅器１の入力コモンモード電圧Ｖｃｏｍ依存性が小さく、演算増幅器の動作余裕を大きくとれる。

上述したように、本実施例の演算増幅器では、Ｐｃｈ ＭＯＳトランジスタＰＴ１１、Ｐｃｈ ＭＯＳトランジスタＰＴ１２、及びＮｃｈ ＭＯＳトランジスタＮＴ１１乃至１３から構成され、アンプ部２と同一回路構成のレプリカアンプ部３と、レプリカアンプ部３から出力される＋側の出力電圧Ｖｏｕｔｒ＋及び−側の出力電圧Ｖｏｕｔｒ−を入力し、電圧電流変換された出力電流Ｉｒｅｐを出力する電圧電流変換回路４と、電圧電流変換回路４から出力される出力電流Ｉｒｅｐと基準電流源５から出力される基準電流Ｉｒｅｆとを入力し、基準電流Ｉｒｅｆと出力電流Ｉｒｅｐの差を算出し、算出した差電流を比較電流Ｉｃｏとしてアンプ部２に出力する比較器６とが設けられている。

このため、入力コモンモード電圧Ｖｃｏｍが増加すると、バイアス電流Ｉｂｉａｓの増加分だけアンプ部２のノードＮ３から比較器６に出力され、入力コモンモード電圧Ｖｃｏｍが減少すると、バイアス電流Ｉｂｉａｓの減少分だけ比較器６からアンプ部２のノードＮ３へ供給されるので、電流源としてのＮｃｈ ＭＯＳトランジスタＮＴ３から低電位側電源Ｖｓｓに流れるバイアス電流Ｉｂｉａｓをほぼ一定に保つことができる。

したがって、従来よりも入力コモンモード電圧Ｖｃｏｍ依存性を小さくでき、動作余裕を大きくすることができる。また、電源電圧が変化した場合でもバイアス電流Ｉｂｉａｓの変化分だけ比較器６からアンプ部２のノードＮ３へ供給されるので、従来よりも電源電圧依存性を小さくでき、動作余裕を大きくすることができる。

なお、本実施例では、演算増幅器１をＣＭＯＳで構成しているが、バイポーラトランジスタやＢｉＣＭＯＳで回路構成してもよい。また、アンプ部２及びレプリカアンプ部３を１段構成の差動増幅回路にしているが、アンプ部２及びレプリカアンプ部３を入力段及び増幅段からなる２段構成の差動増幅回路や入力段、増幅段、及び出力段からなる３段構成の差動増幅回路などにしてもよい。更に、ゲート絶縁膜がシリコン酸化膜からなるＭＯＳトランジスタを用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ_３Ｎ_４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳ（Metal Insulator Semiconductor）トランジスタを用いてもよい。

次に、本発明の実施例２に係る演算増幅器について、図面を参照して説明する。図４は演算増幅器を示す回路図、図５は演算増幅回路のアンプ部の増幅段を示す回路図、図６は演算増幅回路のレプリカアンプ部を示す回路図である。本実施例では、アンプ部を入力段、増幅段、及び出力段の３段構成とし、レプリカアンプ部を１段構成としている。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図４に示すように、演算増幅器１ａには、アンプ部２ａ、レプリカアンプ部３ａ、電圧電流変換回路４、基準電流源５、及び比較器６が設けられている。

アンプ部２ａは、入力段１１、増幅段１２、及び出力段１３の３段構成である。入力段１１は、図示しない差動増幅回路から構成され、＋側の入力電圧Ｖｉｎ＋及び−側の入力電圧Ｖｉｎ−信号を入力し、その信号を増幅して出力する。増幅段１２は、入力段１２から出力された信号を入力し、その信号を増幅して出力する。そして、増幅段１２にはバイアス電流Ｉｂｉａｓを一定にするための比較電流Ｉｃｏが比較器６から出力される。出力段１３は、増幅段１２から出力された信号を入力し、その信号を増幅して出力する。

レプリカアンプ部３ａは、＋側の入力電圧Ｖｉｎ＋及び−側の入力電圧Ｖｉｎ−信号を入力し、その信号を増幅して出力する。

電圧電流変換回路４は、レプリカアンプ部３ａと比較器６の間に設けられ、レプリカアンプ部３ａから出力される＋側の出力電圧Ｖｏｕｔｒ＋及び−側の出力電圧Ｖｏｕｔｒ−を入力し、電圧電流変換された出力電流ＩｒｅｐをノードＮ７へ出力する。

比較器６は、電圧電流変換回路４及び基準電流源５とアンプ部２aの増幅段１２の間に設けられ、電圧電流変換回路４から出力される出力電流Ｉｒｅｐ及び基準電流源５から出力される基準電流Ｉｒｅｆを入力し、基準電流Ｉｒｅｆと出力電流Ｉｒｅｐの差を算出し、算出した差電流を比較電流Ｉｃｏとしてアンプ部２aの増幅段１２に出力する。

図５に示すように、増幅段１２は、抵抗Ｒ１、抵抗Ｒ２、及びＮｃｈ ＭＯＳトランジスタＮＴ４乃至６から構成される差動増幅回路である。

抵抗Ｒ１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１１に接続され、ロードとして、Ｎｃｈ ＭＯＳトランジスタＮＴ４に電流を供給する。

抵抗Ｒ２は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１２に接続され、ロードとして、Ｎｃｈ ＭＯＳトランジスタＮＴ５に電流を供給する。

Ｎｃｈ ＭＯＳトランジスタＮＴ４は、ドレインがノードＮ１１に接続され、ソースがノードＮ１３に接続され、ゲートに入力段１１から出力される−側の入力電圧Ｖｉｎ−が入力される。Ｎｃｈ ＭＯＳトランジスタＮＴ５は、ドレインがノードＮ１２に接続され、ソースがノードＮ１３に接続され、ゲートに入力段１１から出力される＋側の入力電圧Ｖｉｎ＋が入力される。ここで、Ｎｃｈ ＭＯＳトランジスタＮ４及びＮＴ５は差動対をなし、−側の入力電圧Ｖｉｎ−信号は＋側の入力電圧Ｖｉｎ＋信号とは逆位相である。

Ｎｃｈ ＭＯＳトランジスタＮＴ６は、ドレインがノードＮ１３に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに図示しないバイアス回路から出力されるバイアス電圧Ｖｂｉａｓが入力される。ノードＮ１３には比較器６から出力される比較電流Ｉｃｏが入力される。

ここで、Ｎｃｈ ＭＯＳトランジスタＮＴ６のゲートにバイアス電圧Ｖｂｉａｓが入力されると、Ｎｃｈ ＭＯＳトランジスタＮＴ６が電流源としてバイアス電流Ｉｂｉａｓを低電位側電源Ｖｓｓ側に流し、増幅段１２が動作する。そして、増幅段１２はノードＮ１１から増幅された＋側の出力電圧Ｖｏｕｔ＋を出力し、ノードＮ１２から増幅された−側の出力電圧Ｖｏｕｔ−を出力する。ここで、バイアス電流Ｉｂｉａｓは比較器６から出力される比較電流Ｉｃｏにより電流レベルが調整され、一定な値に保たれる。Ｎｃｈ ＭＯＳトランジスタＮＴ６のゲートにバイアス電圧Ｖｂｉａｓが入力されないとき、アンプ部２は動作を停止する。

図６に示すように、レプリカアンプ部３ａは、抵抗Ｒ１１、抵抗Ｒ１２、及びＮｃｈ ＭＯＳトランジスタＮＴ１４乃至１６から構成される差動増幅回路である。

抵抗Ｒ１１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１４に接続され、ロードとして、Ｎｃｈ ＭＯＳトランジスタＮＴ１４に電流を供給する。

抵抗Ｒ１２は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１５に接続され、ロードとして、Ｎｃｈ ＭＯＳトランジスタＮＴ１５に電流を供給する。

Ｎｃｈ ＭＯＳトランジスタＮＴ１４は、ドレインがノードＮ１４に接続され、ソースがノードＮ１６に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力される。Ｎｃｈ ＭＯＳトランジスタＮＴ１５は、ドレインがノードＮ１５に接続され、ソースがノードＮ１６に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力される。ここで、Ｎｃｈ ＭＯＳトランジスタＮＴ１４及びＮＴ１５は差動対をなす。

Ｎｃｈ ＭＯＳトランジスタＮＴ１６は、ドレインがノードＮ１６に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに図示しないバイアス回路から出力されるバイアス電圧Ｖｂｉａｓが入力される。

Ｎｃｈ ＭＯＳトランジスタＮＴ１６のゲートにバイアス電圧Ｖｂｉａｓが入力されると、Ｎｃｈ ＭＯＳトランジスタＮＴ１６が電流源としてバイアス電流Ｉｂｉａｓｒを低電位側電源Ｖｓｓ側に流し、レプリカアンプ部３ａが動作する。そして、レプリカアンプ部３ａは、ノードＮ１４から増幅された−側の出力電圧Ｖｏｕｔｒ−を出力し、ノードＮ１５から増幅された＋側の出力電圧Ｖｏｕｔｒ＋を出力する。Ｎｃｈ ＭＯＳトランジスタＮＴ１６のゲートにバイアス電圧Ｖｂｉａｓが入力されないとき、レプリカアンプ部３ａは動作を停止する。

ここで、増幅段１２とレプリカアンプ部３ａは同一回路構成を有しているが、対応するトランジスタのゲート長及びゲート幅がそれぞれ異なってもよい。なお、演算増幅器１ａの高速動作を達成するために、増幅段１２と同様にレプリカアンプ部３ａを構成するトランジスタのゲート長は短い寸法で形成するのが好ましい。また、バイアス電流Ｉｂｉａｓｒは、プロセス変動、例えば、トランジスタのゲート長の寸法バラツキによりバイアス電流Ｉｂｉａｓと同様に値が増減するが、必ずしもバイアス電流Ｉｂｉａｓと同一の値に設定する必要はない。

上述したように、本実施例の演算増幅器では、抵抗Ｒ１１、抵抗Ｒ１２、及びＮｃｈ ＭＯＳトランジスタＮＴ１４乃至１６から構成され、アンプ部２ａの増幅段１２と同一回路構成のレプリカアンプ部３ａと、レプリカアンプ部３ａから出力される＋側の出力電圧Ｖｏｕｔｒ＋及び−側の出力電圧Ｖｏｕｔｒ−を入力し、電圧電流変換された出力電流Ｉｒｅｐを出力する電圧電流変換回路４と、電圧電流変換回路４から出力される出力電流Ｉｒｅｐと基準電流源５から出力される基準電流Ｉｒｅｆとを入力し、基準電流Ｉｒｅｆと出力電流Ｉｒｅｐの差を算出し、算出した差電流を比較電流Ｉｃｏとしてアンプ部２ａの増幅段１２に出力する比較器６とが設けられている。

このため、入力コモンモード電圧Ｖｃｏｍが増加すると、バイアス電流Ｉｂｉａｓの増加分だけ増幅段１２から比較器６に出力され、入力コモンモード電圧Ｖｃｏｍが減少すると、バイアス電流Ｉｂｉａｓの減少分だけ比較器６から増幅段１２へ供給されるので、電流源としてのＮｃｈ ＭＯＳトランジスタＮＴ６から低電位側電源Ｖｓｓに流れるバイアス電流Ｉｂｉａｓをほぼ一定に保つことができる。

したがって、従来よりも入力コモンモード電圧Ｖｃｏｍ依存性を小さくでき、動作余裕を大きくすることができる。また、電源電圧が変化した場合でもバイアス電流Ｉｂｉａｓの変化分だけ比較器６から増幅段１２へ供給されるので、従来よりも電源電圧依存性を小さくでき、動作余裕を大きくすることができる。更に、アンプ部２ａを入力段１１、増幅段１２、及び出力段の３段構成にしているので、実施例１よりも利得を大きくすることができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例２では、アンプ部を入力段、増幅段、及び出力段の３段構成にし、レプリカアンプ部を１段構成にしているが、レプリカアンプ部を入力段及び増幅段の２段構成にして入力段を共有化してもよい。また、アンプ部をＮ段構成にし、レプリカアンプ部を１段構成にし、アンプ部のＮ−１段目とレプリカアンプ部を同一回路構成にしてもよい。そして、実施例では、差動増幅回路の差動対をなすトランジスタにＮｃｈ ＭＯＳトランジスタを用いているが、差動対をなすＮｃｈ ＭＯＳトランジスタと差動対をなすＰｃｈ ＭＯＳトランジスタから構成されるＲａｉｌ ｔｏ Ｒａｉｌ演算増幅器に適用してもよい。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 高電位側電源側に設けられ、制御電極に入力信号である＋側の入力電圧が入力される第１のトランジスタと、前記高電位側電源側に設けられ、制御電極に前記入力信号である前記＋側の入力電圧とは逆位相の−側の入力電圧が入力され、前記第１のトランジスタと差動対をなす第２のトランジスタと、前記第１及び第２のトランジスタと低電位側電源との間に設けられ、バイアス電流を生成する第１の電流源とを有するアンプ部と、前記高電位側電源側に設けられ、制御電極に前記＋側の入力電圧が入力される第３のトランジスタと、前記高電位側電源側に設けられ、制御電極に前記−側の入力電圧が入力され、前記第３のトランジスタと差動対をなす第４のトランジスタと、前記第３及び第４のトランジスタと前記低電位側電源との間に設けられ、バイアス電流を生成する第２の電流源とを有するレプリカアンプ部と、前記レプリカアンプ部から出力される＋側の出力電圧及び−側の出力電圧を入力し、電圧電流変換して出力電流を出力するカレントミラー回路と、基準電流と前記電圧電流変換回路から出力される前記出力電流とを入力し、前記基準電流と前記出力電流を比較して差電流を生成し、前記差電流を前記第１の電流源に出力して前記第１の電流源のバイアス電流を制御する比較器とを具備する演算増幅器。

（付記２） 前記第１乃至４のトランジスタは、ＮＰＮトランジスタから構成され、前記第１及び２の電流源は、ベースにバイアス電圧が入力されるＮＰＮランジスタから構成される演算増幅器。

本発明の実施例１に係る演算増幅器を示す回路図。 本発明の実施例１に係る演算増幅器の入力コモンモード電圧とバイアス電流の関係を示す特性図。 本発明の実施例１に係る演算増幅器の入力コモンモード電圧に対する利得依存性を示す特性図。 本発明の実施例２に係る演算増幅器を示す回路図。 本発明の実施例２に係る演算増幅器のアンプ部の増幅段を示す回路図。 本発明の実施例２に係る演算増幅器のレプリカアンプ部を示す回路図。

符号の説明

１、１ａ 演算増幅器
２、２ａ アンプ部
３、３ａ レプリカアンプ部
４ 電圧電流変換回路
５ 基準電流源
６ 比較器
１１ 入力段
１２ 増幅段
１３ 出力段
Ｉｂｉａｓ、Ｉｂｉａｓｒ バイアス電流
Ｉｃｏ 比較電流
Ｉｒｅｆ 基準電流
Ｉｒｅｐ 出力電流
Ｎ１〜８、Ｎ１１〜１６ ノード
ＮＴ１〜６、ＮＴ１１〜１６ Ｎｃｈ ＭＯＳトランジスタ
ＰＴ１〜２、ＰＴ１１〜１２ Ｐｃｈ ＭＯＳトランジスタ
Ｒ１〜２、Ｒ１１〜１２ 抵抗
Ｖｂａｉｓ バイアス電圧
Ｖｉｎ＋ ＋側の入力電圧
Ｖｉｎ− −側の入力電圧
Ｖｄｄ 高電位側電源
Ｖｏｕｔ＋、Ｖｏｕｔｒ＋ ＋側の出力電圧
Ｖｏｕｔ−、Ｖｏｕｔｒ− −側の出力電圧
Ｖｓｓ 低電位側電源

Claims (5)

1. 高電位側電源側に設けられ、制御電極に入力信号である＋側の入力電圧が入力される第１のトランジスタと、前記高電位側電源側に設けられ、制御電極に前記入力信号である前記＋側の入力電圧とは逆位相の−側の入力電圧が入力され、前記第１のトランジスタと差動対をなす第２のトランジスタと、前記第１及び第２のトランジスタと低電位側電源との間に設けられ、バイアス電流を生成する第１の電流源とを有するアンプ部と、
   前記高電位側電源側に設けられ、制御電極に前記＋側の入力電圧が入力される第３のトランジスタと、前記高電位側電源側に設けられ、制御電極に前記−側の入力電圧が入力され、前記第３のトランジスタと差動対をなす第４のトランジスタと、前記第３及び第４のトランジスタと前記低電位側電源との間に設けられ、バイアス電流を生成する第２の電流源とを有し、前記アンプ部と同一回路を構成するレプリカアンプ部と、
   前記レプリカアンプ部から出力される＋側の出力電圧及び−側の出力電圧を入力し、電圧電流変換して出力電流を出力する電圧電流変換回路と、
   基準電流と前記電圧電流変換回路から出力される前記出力電流とを入力し、前記基準電流と前記出力電流を比較して差電流を生成し、前記差電流を前記第１の電流源に出力して前記第１の電流源のバイアス電流を制御するバイアス電流制御手段と、
   を具備することを特徴とする演算増幅器。
2. Ｎ段構成（Ｎは２以上の正の整数）で、高電位側電源側に設けられ、制御電極に入力信号である＋側の入力電圧が入力される第１のトランジスタと、前記高電位側電源側に設けられ、制御電極に前記入力信号である前記＋側の入力電圧とは逆位相の−側の入力電圧が入力され、前記第１のトランジスタと差動対をなる第２のトランジスタと、前記第１及び第２のトランジスタと低電位側電源との間に設けられ、バイアス電流を生成する第１の電流源とを有する差動増幅回路をＮ−１段目に備えるアンプ部と、
   前記高電位側電源側に設けられ、制御電極に前記＋側の入力電圧が入力される第３のトランジスタと、前記高電位側電源側に設けられ、制御電極に前記−側の入力電圧が入力され、前記第３のトランジスタと差動対をなす第４のトランジスタと、前記第３及び第４のトランジスタと前記低電位側電源との間に設けられ、バイアス電流を生成する第２の電流源とを有し、前記差動増幅回路と同一回路を構成するレプリカアンプ部と、
   前記レプリカアンプ部から出力される＋側の出力電圧及び−側の出力電圧を入力し、電圧電流変換して出力電流を出力する電圧電流変換回路と、
   基準電流と前記電圧電流変換回路から出力される前記出力電流とを入力し、前記基準電流と前記出力電流を比較して差動流を生成し、前記差動流を前記第１の電流源に出力して前記第１の電流源のバイアス電流を制御するバイアス電流制御手段と、
   を具備することを特徴とする演算増幅器。
3. Ｎ段構成（Ｎは２以上の正の整数）で、高電位側電源側に設けられ、制御電極に入力信号である＋側の入力電圧が入力される第１のトランジスタと、前記高電位側電源側に設けられ、制御電極に前記入力信号である前記＋側の入力電圧とは逆位相の−側の入力電圧が入力され、前記第１のトランジスタと差動対をなす第２のトランジスタと、前記第１及び第２のトランジスタと低電位側電源との間に設けられ、バイアス電流を生成する第１の電流源とを有する第１の差動増幅回路をＮ−１段目に備えるアンプ部と、
   Ｎ−１段構成で、前記高電位側電源側に設けられ、制御電極に前記＋側の入力電圧が入力される第３のトランジスタと、前記高電位側電源側に設けられ、制御電極に前記−側の入力電圧が入力され、前記第３のトランジスタと差動対をなす第４のトランジスタと、前記第３及び第４のトランジスタと前記低電位側電源との間に設けられ、バイアス電流を生成する第２の電流源とを有し、前記第１の差動増幅回路と同一回路を構成する第２の差動増幅回路を最終段に備えるレプリカアンプ部と、
   前記第２の差動増幅回路から出力される＋側の出力電圧及び−側の出力電圧を入力し、電圧電流変換して出力電流を出力する電圧電流変換回路と、
   基準電流と前記電圧電流変換回路から出力される前記出力電流とを入力し、前記基準電流と前記出力電流を比較して差電流を生成し、前記差電流を前記第１の電流源に出力して前記第１の電流源のバイアス電流を制御するバイアス電流制御手段と、
   を具備することを特徴とする演算増幅器。
4. 前記第１乃至４のトランジスタは、Ｎｃｈ ＭＯＳトランジスタから構成され、前記第１及び２の電流源は、ゲートにバイアス電圧が入力されるＮｃｈ ＭＯＳトランジスタから構成される請求項１乃至３のいずれか１項に記載の演算増幅器。
5. 前記バイアス電流制御手段は、比較器であることを特徴とする請求項１乃至４のいずれか１項に記載の演算増幅器。

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