JP4925497B2

JP4925497B2 - 半導体装置の組立方法およびｉｉｉ−ｖ族半導体装置

Info

Publication number: JP4925497B2
Application number: JP2000193430A
Authority: JP
Inventors: スティーブン・ディー・レスター; チャング・チェン
Original assignee: フィリップスルミレッズライティングカンパニーリミテッドライアビリティカンパニー
Priority date: 1999-06-28
Filing date: 2000-06-27
Publication date: 2012-04-25
Anticipated expiration: 2020-06-27
Also published as: JP2001053012A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の組立てに関し、さらに詳細には、GaNなどのIII-V族の半導体からなる厚い層、または高不純物濃度の層がサファイアなどの基板上に堆積および結晶化された場合に発生する亀裂を低減する方法とそのようにして組立てられた半導体装置に関する。
【０００２】
【従来の技術】
GaNおよびその他のIII-V族の半導体材料は、青および緑の波長のレーザ・ダイオードおよびLEDを構成する際に特に有効である。発光装置は、ｐ−ｎ境界面に、その層中で正孔および電子を再結合することによって光を発生させる発光層を有するｐ−ｎダイオード構造から構成される。典型的には、ｎ型接点層を、サファイア基板上に成長させる。効率的な装置を得るためには、この接点層の電気的抵抗を可能な限り小さくする必要がある。
【０００３】
【発明が解決しようとする課題】
抵抗を少なくするために、ｎ型接点層は、不純物を多く含ませるか、または非常に厚くするかのいずれかが必要となる。いずれの場合においても、この層は、巨視的亀裂を形成する傾向にある。そのような亀裂は装置の歩留まりを低減するため、回避しなければならない。
【０００４】
一般的に、本発明の目的は、結晶基板上に結晶GaNまたはその他のIII-V族の半導体からなる、厚い層または不純物濃度の高い層を堆積するための改善された方法を提供することである。
【０００５】
さらに、本発明の他の目的は、上述の亀裂を生ずることなく、サファイア上にGaNまたはその他のIII-V族の半導体を堆積する方法を提供することである。
【０００６】
本発明の上述の目的およびその他の目的は、本発明の以下の詳細な説明および添付図面から当業者に明らかとなるであろう。
【０００７】
【問題を解決するための手段】
本発明は、サファイアなどの基板上にGaNなどのIII-V族の半導体材料の層を堆積する方法である。基板の表面には、粗面化処理が施される。その後、その被処理面上に半導体材料が堆積される。その粗面化処理によって、ピットが形成されることが好ましい。この半導体材料は、該材料が最初にピット間の領域に合体してからそのピットを埋めるという工程を使用して堆積されることが好ましい。基板の表面は、その表面上に研削グリットを用いて研磨するなどの機械的方法によって、またはリトグラフで形成されたパターンをエッチングすることによって粗面化可能である。
【０００８】
【発明の実施の形態】
本発明がその利点を提供する方法は、LEDおよびレーザ・ダイオード中で使用される種類の典型的な発光ダイオード構造を参照することによって容易に理解可能となる。発光ダイオード10の構造の簡易断面図を図１に示す。LED10は、基板12上にｎ型接点層14を堆積することによって構成される。発光層16は、ｎ型接点層14上に堆積される。その後、ｐ型接点層18が、発光層16上に堆積される。発光層16は、接点層によって供給される正孔および電子の再結合によって発光する。電気的接続は、電極20および22を介して接点層へ供給される。なお、各層を単層として図面に図示したが、各層は、様々な組成からなる材料から構成される複数個の副層を含むことが可能である。副層の性質は、装置の種類に依存するもので、本説明には関係しない。
【０００９】
一般に、電極20を介して電源にｎ接点を接続するために設けられた電気的接点領域は、ｎ接点領域の小部分である。したがって、ｎ型接点層の抵抗は、装置全体の効率および装置の動作電圧に対して顕著な影響を及ぼす。ｎ型接点層の抵抗は、層を形成するために使用される材料の抵抗率を低くすることによって、またはその厚さを増加させて電極20から発光層とｎ型接点層との境界面上の様々な部分への経路の抵抗を低減することによって、該抵抗を低減することが可能である。そのどちらの方法も、GaNなどのIII-V族の半導体がｎ接点用に使用される場合、ｎ型接点層中に亀裂を発生させる。
【００１０】
以下の説明を簡単にするために、本発明がその利点を実現する方法を、サファイア基板上にGaN層を成長させる場合に関して説明する。本発明は、サファイアの表面がGaNエピタキシャル成長前に粗面化されても、該GaNのエピタキシャル成長や粗面上に成長させたｎ型接点層を有するｐ−ｎダイオードの発光効率に悪影響をおよぼさないという驚くべき結果に基づく。またテクスチャを備えた基板上に成長した膜は極性を有し、半導体装置の組立てに適した滑らかな上面を形成することが見出された。
【００１１】
図２は、GaN層32が成長を始めた粗面基板31の断面図である。図２において、粗さの程度は、GaN層の初期成長が開始時に断続的になるように選択される。その後の成長段階で膜が合体し、図３に示すような連続した非亀裂層33を形成するように成長が進む。図３は、粗面基板上で層が合体した後の成長基板の断面図である。
【００１２】
粗面加工は、数多くの技術のいずれかによって実現可能である。例えば、比較的粗い研削グリットで表面を「研磨」することによって、表面は機械的に粗面化できる。このとき、サファイア・ウェーハを、研削砥石上方に設けた金属円盤に取付けることが可能である。その後、ダイヤモンド研磨グリットを使用して、サファイアを所望の粗さまで「ひっかく」。ダイヤモンド・グリットの大きさは、３〜１５ミクロンの範囲内で、満足な結果を得られるように選択される。
【００１３】
なお、サファイア基板は、切断後、LED基板用に使用する前に、高度に研磨される。従って、従来の基板製造工程中の最終研磨工程を省略することによって粗面加工を実現することも可能である。その場合、本発明により、LEDの総合効率も向上させるつつ基板の製造費用が削減できる。
【００１４】
また、サファイア表面の粗面加工は、表面をエッチングしてピットを形成することによって実現可能である。このエッチングは、フォトレジストまたは誘電性あるいは金属のマスク層を用いてリトグラフによって開口部を形成し、その後、その開口部を通してその下にある基板をエッチングすることによって実行可能である。このエッチングは、リアクティブ・イオン・エッチング、イオン・ミリング、または高温H₃PO₄、高温H₃PO₄とH₂SO₄との混合またはH₂SO₄などの化学エッチング材中で、またはKOHまたはNaOHなどの溶解塩中でのエッチングなどの数多くの従来の方法のいずれかで行なうことが可能である。
【００１５】
サファイアは、従来の方法で成長させる装置に対して、１/４μｍと４μｍの間の深さまでエッチングされることが好ましい。通常、この深さは、亀裂を低減する程度に深く、膜が合体して上面が比較的平面になることが可能な程度に浅い深さが選択される。合体を向上する成長条件は、ELOGに関する技術文献で述べられているもので、Ga対アンモニア流量比の高が高く、（1050Cより高い温度での）高温成長、該層中にMgをドープすることを含んでいる。この条件に関する参考文献として、D. Kapolnek等著の論文、1997年９月、Appl. Phys. Lett 71を挙げる。この文献は、本文書中に参考として取り入れられており、関連する成長条件のより詳細な説明が記載されている。
【００１６】
本発明の上述の実施形態は、サファイア基板上にGaN層を使用したものである。しかしながら、前述の説明から、本発明の方法がその他のIII-V族の半導体に対して適用可能であることが当業者にとって明らかである。上記の説明は、GaNを主成分とするLEDおよびレーザ・ダイオードについて述べたが、GaNを主成分とするLEDおよびレーザ・ダイオードは、Al_xGa_yIn_zN（ただしｘ+ｙ+ｚ＝１）の形態の成分を主成分とした全ての装置を含む。また、LEDのｐ型またはｎ型の層には、AlまたはIｎが含まれなくてもよい。同様に、本発明の教示は、ｐ接点が基板上に堆積される装置を形成するために使用されることが可能である。
【００１７】
本発明の上述の実施形態は、ピット形成を使用して、基板上に粗面を形成した。しかしながら、表面の粗面加工は、本発明の教示から逸脱しないかぎり、いずれの加工形態も使用可能である。本説明の目的上、表面の面部分が、粗面加工前より粗面加工後の方が大きい場合に、その表面が粗くなったと定義される。
【００１８】
前述の説明および添付図面から、本発明に対する様々な修正が当業者にとって明らかであろう。したがって、以下に本発明の実施態様の数例を参考のために記す。
【００１９】
（実施態様１）
基板（31)上にIII-V族の半導体材料からなる層(33)を堆積する方法であって：基板（31)に粗面を設ける工程；および、前記粗面上に前記半導体材料を堆積する工程を含む半導体装置の組立方法。
【００２０】
（実施態様２）
前記粗面を設ける工程が、基板（31)の平滑な表面を処理する工程を含む実施態様１に記載の半導体装置の組立方法。
【００２１】
（実施態様３）
前記処理する工程が、前記平滑な表面上にリトグラフで形成したパターンをエッチングすることを含む実施態様２に記載の半導体装置の組立方法。
【００２２】
（実施態様４）
前記処理する工程が、研削グリットを使用して前記表面を研磨することを含む実施態様２に記載の半導体装置の組立方法。
【００２３】
（実施態様５）
前記基板(31)はサファイアを含む実施態様２に記載の半導体装置の組立方法。
【００２４】
（実施態様６）
前記半導体材料が、GaNを含む実施態様２に記載の半導体装置の組立方法。
【００２５】
（実施態様７）
前記処理する工程は、前記平滑な表面に少なくとも１/４ｍの深さのピットを形成することを含む実施態様２に記載の半導体装置の組立方法。
【００２６】
（実施態様８）
粗面を有する基板（31)と；前記粗面上に堆積されたIII-V族の半導体材料からなる層（33)とを含むIII-V族半導体装置。
【００２７】
（実施態様９）
前記基板（31)は、サファイアを含む実施態様８に記載のIII-V族半導体装置。
【００２８】
（実施態様１０）
前記半導体材料はGaNを含む実施態様８に記載のIII-V族半導体装置。
【００２９】
（実施態様１１）
前記粗面は、該粗面に少なくとも１/４μｍの深さのピットを含む実施態様８に記載のIII-V族半導体装置。
【図面の簡単な説明】
【図１】本発明を使用して構成されることが可能な発光ダイオード構造の簡易断面図である。
【図２】 GaN層が成長を開始した時点での粗面基板の断面図である。
【図３】図２に示した基板の断面図で、GaN層が合体した後の粗面基板の断面図である。
【符号の説明】
１０発光ダイオード
１２基板
１４ｎ型接点層
１６発光層
１８ｐ型接点層
２０，２２電極
３１基板
３２ GaN層
３３非亀裂層

Claims

サファイア基板上にIII-V族の半導体材料からなる層(33)を堆積する方法であって：粗面にされた表面を有するサファイア基板を準備する工程；を有し、前記表面は研削グリッドで処理することにより、１/４μｍ乃至４μｍの深さのピットが形成されるように粗面にされ、さらに、
前記粗面上に前記半導体材料を堆積する工程を含む半導体装置の組立方法。
前記半導体材料が、GaNを含む請求項１に記載の半導体装置の組立方法。
研削グリッドで処理することによって形成された粗面を有するサファイア基板を有し、前記粗面は１/４μｍ乃至４μｍの深さのピットを備え、さらに、
前記粗面上に堆積されたIII-V族の半導体材料からなる層を含むIII-V族半導体装置。
前記半導体材料はGaNを含む請求項３に記載のIII-V族半導体装置。