JP4927401B2

JP4927401B2 - 超接合半導体素子

Info

Publication number: JP4927401B2
Application number: JP2005377001A
Authority: JP
Inventors: 靖宮坂; 龍彦藤平; 泰彦大西; 勝典上野; 進岩本
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1998-11-12
Filing date: 2005-12-28
Publication date: 2012-05-09
Anticipated expiration: 2019-08-24
Also published as: JP2006100862A

Description

本発明は、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなる特別な構造を備えるＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等の半導体素子に関する。

相対向する二つの主面に設けられた電極間に電流が流される縦型半導体素子において、高耐圧化を図るには、両電極間の高抵抗層の厚さを厚くしなければならず、一方そのように厚い高抵抗層をもつ素子では、必然的に両電極間のオン抵抗が大きくなり、損失が増すことになることが避けられなかった。すなわちオン抵抗（電流容量）と耐圧間にはトレードオフ関係がある。このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。またこの問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向とが異なる横型半導体素子についても共通である。

この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オフ状態のときは、空乏化して耐圧を負担するようにした構造の半導体装置が、特許文献１〜３および本発明の発明者らによる特許文献４に開示されている。

なお本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える半導体素子を超接合半導体素子と称することとした。
欧州特許出願公開第００５３８５４号明細書米国特許第５２１６２７５号明細書米国特許第５４３８２１５号明細書特開平９−２６６３１１号公報

しかし、前記の発明はいずれも、試作的な段階で、量産化のための検討がなされているとは言えない。例えば、並列ｐｎ層は、同じ不純物濃度、同じ幅とされている。しかし、実際の素子の製造過程では必ずばらつきを生じる。

また、量産化および製品化において重要であるＬ負荷アバランシェ破壊電流に関する具体的な数値がこれまで規定されていない。製品化のためには定格電流以上のＬ負荷アバランシェ破壊電流であることが望まれる。

このような状況に鑑み本発明の目的は、不純物濃度、幅等について許容される範囲を明らかにすることによって、オン抵抗と耐圧とのトレードオフ関係を大幅に改善しつつ高耐圧を実現し、しかも量産に適した超接合半導体素子を提供することにある。

上記の課題解決のため本発明は、第一と第二の主面と、主面に設けられた第一と第二の主電極と、その主電極間に、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備え、第一の主面と第二導電型仕切り領域との間に設けられた第二導電型のウェル、該ウェルの表面に選択的に設けられたソース領域、ソース領域と接するウェルの表面にゲート絶縁膜を介して設けられたゲート電極、第二の主面と並列ｐｎ層との間に設けられた第一導電型ドレイン層を備えた縦型のＭＩＳ型半導体素子において、第一導電型ドリフト領域の不純物量が第二導電型仕切り領域の不純物量の１１０〜１５０％の範囲内であり、L負荷アバランシェ破壊電流が定格電流の２倍以上であるものとする。

また、第一導電型ドリフト領域の不純物がリンで、第二導電型仕切り領域の不純物がボロンであるのがよい。

また、第一導電型ドリフト領域と第二導電型仕切り領域とがそれぞれほぼ同じ幅のストライプ状であることが有効である。

また、前記ウェルの幅が前記第二導電型仕切り領域の幅より大きいことが有効である。

また、前記ウェルと前記ソース領域とが第一の主面に設けられた第一の電極と電気的に接続されていることが有効である。

また、前記ウェルが前記第一の主面に設けられた第一の電極と電気的に接続される部分に高濃度の第二導電型のコンタクト領域を設けることが有効である。

また、前記ウェルと前記第一の主面に設けられた第一の電極との電気的接続が少なくとも２箇所あり、該２箇所の間のゲート電極の上に絶縁膜を介して前記第一の電極が配置されていることが有効である。

以上説明したように本発明は、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備え、第一の主面と第二導電型仕切り領域との間に設けられた第二導電型のウェル、該ウェルの表面に選択的に設けられたソース領域、ソース領域と接するウェルの表面にゲート絶縁膜を介して設けられたゲート電極、第二の主面と並列ｐｎ層との間に設けられた第一導電型ドレイン層を備えた縦型のＭＩＳ型半導体素子において、第一導電型ドリフト領域の不純物量が第二導電型仕切り領域の不純物量の１１０〜１５０％の範囲内であり、L負荷アバランシェ破壊電流が定格電流の２倍以上であることによって、オン抵抗と耐圧とのトレードオフ関係を大幅に改善しつつ、更にＬ負荷アバランシェ破壊の保証をして、高耐圧の超接合半導体素子の量産化を容易にした。

以下に本発明のためにおこなった実験とその結果について説明する。

［実施例１］
先ず、図３は実験に用いた縦型のｎチャネル型の超接合ＭＯＳＦＥＴの基本的な部分の部分断面図である。他に、主に周縁部分に耐圧を保持するための部分が設けられるが、その部分は、例えばガードリング構造のような一般的な方法で形成される。なお以下でｎまたはｐを冠記した層や領域は、それぞれ電子、正孔を多数キャリアとする層、領域を意味している。また添字の⁺は比較的高不純物濃度の、―は比較的低不純物濃度の領域をそれぞれ意味している。

図３において、１１は低抵抗のｎ⁺ドレイン層、１２はｎドリフト領域１２ａ、ｐ仕切り領域１２ｂとからなる並列ｐｎ層のドリフト層である。ドリフト層１２のうちドリフト電流が流れるのは、ｎドリフト領域１２ａであるが、ここではｐ仕切り領域１２ｂを含めた並列ｐｎ層をドリフト層１２と呼ぶことにする。表面層には、ｎドリフト領域１２ａに接続してｎチャネル領域１２ｄが、ｐ仕切り領域１２ｂに接続してｐウェル領域１３ａがそれぞれ形成されている。ｐウェル領域１３ａの内部にｎ⁺ソース領域１４と高濃度のｐ⁺コンタクト領域１３ｂとが形成されている。ｎ⁺ソース領域１４とｎドリフト領域１２ａとに挟まれたｐウェル領域１３ａの表面上には、ゲート絶縁膜１５を介して多結晶シリコンのゲート電極層１６が、また、ｎ⁺ソース領域１４と高濃度のｐ⁺コンタクト領域１３ｂの表面に共通に接触するソース電極１７が設けられている。ｎ⁺ドレイン層１１の裏面にはドレイン電極１８が設けられている。１９は表面保護および安定化のための絶縁膜であり、例えば、熱酸化膜と燐シリカガラス（ＰＳＧ）からなる。ソース電極１７は、図のように絶縁膜１９を介してゲート電極層１６の上に延長されることが多い。ｎ型分割領域１とｐ型分割領域２の交互配置は、ストライプ状でも、一方を格子状とした他の方法でも良い。ｎドリフト領域１２ａは、例えばエピタキシャル成長により形成される。ｐ仕切り領域１２ｂは、ｎドリフト領域１２ａに設けられた掘り下げ部にエピタキシャル成長により充填して形成する。この製造方法に関しては特願平１０―２０９２６７号で詳細に説明している。

例えば、４００ＶクラスのＭＯＳＦＥＴとして、各部の基準的な寸法および不純物濃度等は次のような値をとる。ｎ⁺ドレイン層１１の比抵抗は０．０１Ω・ｃｍ、厚さ３５０μｍ、ドリフト層１２の厚さ３２μｍ、ｎドリフト領域１２ａおよびｐ仕切り領域１２ｂの幅８μｍ（すなわち、同じ領域の中心間間隔１６μｍ）、不純物濃度３．０×１０¹⁵ｃｍ⁻³、ｐウェル領域１３ａの拡散深さ３μｍ、表面不純物濃度２×１０¹⁷ｃｍ⁻³、ｎ⁺ソース領域１４の拡散深さ０．３μｍ、表面不純物濃度３×１０²⁰ｃｍ⁻³である。

例えば、８００ＶクラスのＭＯＳＦＥＴとして、各部の基準的な寸法および不純物濃度等は次のような値をとる。ｎ⁺ドレイン層１１の比抵抗は０．０１Ω・ｃｍ、厚さ３５０μｍ、ドリフト層１２の厚さ４８μｍ、ｎドリフト領域１２ａおよびｐ仕切り領域１２ｂの幅５μｍ（すなわち、同じ領域の中心間間隔１０μｍ）、不純物濃度３．５×１０¹⁵ｃｍ⁻³、ｐウェル領域１３ａの拡散深さ１μｍ、表面不純物濃度３×１０¹⁸ｃｍ⁻³、ｎ⁺ソース領域１４の拡散深さ０．３μｍ、表面不純物濃度１×１０²⁰ｃｍ⁻³である。
図３の超接合ＭＯＳＦＥＴの動作は、次のようにおこなわれる。ゲート電極層１６に所定の正の電圧が印加されると、ゲート電極層１６直下のｐウェル領域１３ａの表面層に反転層が誘起され、ｎ⁺ソース領域１４から反転層を通じてｎチャネル領域１３ｄに電子が注入される。その注入された電子がｎドリフト領域１２ａを通じてｎ⁺ドレイン層１１に達し、ドレイン電極１８、ソース電極１７間が導通する。

ゲート電極層１６への正の電圧が取り去られると、ｐウェル領域１３ａの表面層に誘起された反転層が消滅し、ドレイン電極１８、ソース電極１７間が遮断される。更に、逆バイアス電圧を大きくすると、各ｐ仕切り領域１２ｂはｐウェル領域１３ａを介してソース電極１７で連結されているので、ｐウェル領域１３ａとｎチャネル領域１２ｄとの間のｐｎ接合Ｊａ、ｎドリフト領域１２ａとｐ仕切り領域１２ｂとの間のｐｎ接合Ｊｂからそれぞれ空乏層がｎドリフト領域１２ａ、ｐ仕切り領域１２ｂ内に広がってこれらが空乏化される。

ｐｎ接合Ｊｂからの空乏端は、ｎドリフト領域１２ａの幅方向に広がり、しかも両側のｐ仕切り領域１２ｂから空乏層が広がるので空乏化が非常に早まる。従って、ｎドリフト領域１２ａの不純物濃度を高めることができる。またｐ仕切り領域１２ｂも同時に空乏化される。ｐ仕切り領域１２ｂも両側のｐｎ接合から空乏層が広がるので空乏化が非常に早まる。ｐ仕切り領域１２ｂとｎドリフト領域１２ａとを交互に形成することにより、隣接するｎドリフト領域１２ａの双方へ空乏端が進入するようになっているので、空乏層形成のためのｐ仕切り領域１２ｂの総占有幅を半減でき、その分、ｎドリフト領域１２ａの断面積の拡大を図ることができる。

［実施例２］
ｐ仕切り領域１２ｂのボロンの不純物量（ドーズ量）を１×１０¹³ｃｍ^-2に固定して、これに対するｎドリフト領域１２ａのリンの不純物量（ドーズ量）を８０〜１５０％の範囲で変えてｎチャネル型ＭＯＳＦＥＴをシミュレーションし、また実際に試作して確認した。

図５は、オン抵抗（Ｒon・Ａ）と発生耐圧（Ｖ_DSS）の不純物量依存性を示す特性図である。横軸は、発生耐圧（Ｖ_DSS）、縦軸はオン抵抗（Ｒon・Ａ）である。ｐ仕切り領域１２ｂの不純物量（ドーズ量）は１×１０¹³ｃｍ^-2に固定し、幅はともに８μｍとし、ドリフト層１２の深さは３２μｍとした。

例えば、ｎドリフト領域１２ａの不純物量を１．０×１０¹³cm^-2（１００％）のとき、発生耐圧は４４５Ｖで、オン抵抗は３８ｍΩ・ｃｍ²となるが、１．３×１０¹³cm^-2（１３０％）とすると発生耐圧は３６５Ｖでオン抵抗は２４ｍΩ・ｃｍ²に、１．５×１０¹³cm^-2（１５０％）とすると発生耐圧は２８０Ｖでオン抵抗は２０ｍΩ・ｃｍ²に低下する。

図から、ｎドリフト領域１２ａの不純物量がｐ仕切り領域１２ｂの不純物量に対して１００〜１５０％になるに従い、発生耐圧（Ｖ_DSS）は低下するものの、オン抵抗（Ｒon・Ａ）が低減されることがわかる。また、この１００〜１５０％の範囲での製品毎のオン抵抗（Ｒon・Ａ）のばらつきは小さいので、量産時には発生耐圧のばらつきのみを考慮して製造すればよくなるので、製造や工程管理が容易となる。また、この実施例は４００Ｖクラスとしたが、どの耐圧クラスでも同じことが言える。

［実施例３］
図６は、Ｌ負荷アバランシェ破壊電流（Ａ）の不純物量依存性を示す特性図である。横軸は、ｎドリフト領域１２ａのリンの不純物量（ドーズ量）、縦軸はＬ負荷アバランシェ破壊電流（Ａ）である。ｐ仕切り領域１２ｂのボロンの不純物量（ドーズ量）を１×１０¹³ｃｍ^-2に固定して、これに対するｎドリフト領域１２ａのリンの不純物量（ドーズ量）を８０〜１５０％の範囲で変えた。設定条件は実施例１と同じである。

例えば、ｎドリフト領域１２ａの不純物量を１．０×１０¹³cm^-2（１００％）のとき、アバランシェ破壊電流（Ａ）は約７Ａとなるが、１．３×１０¹³cm^-2（１３０％）とするとアバランシェ破壊電流（Ａ）は約６３Ａに、１．５×１０¹³cm^-2（１５０％）とするとアバランシェ破壊電流（Ａ）は約７２Ａとなる。

図から、Ｌ負荷アバランシェ破壊電流が定格電流以上、好ましくは２倍以上要求される場合には、ｎドリフト領域１２ａの不純物量（ドーズ量）を１１０％以上にすればよいことがわかる。また、１４０％以上でのＬ負荷アバランシェ破壊電流は飽和傾向であるので、図１での発生耐圧の低下を考慮すると１５０％以下であることが望ましい。また、このＬ負荷アバランシェ破壊電流に関してもどの耐圧クラスでも同じことが言える。

以上の実験により並列ｐｎ層のｎドリフト領域１２ａおよびｐ仕切り領域１２ｂの不純物量の許容される範囲が明らかになったので、これを基に超接合半導体素子を設計すれば、オン抵抗と耐圧とのトレードオフ関係を大幅に改善しつつ、更にＬ負荷アバランシェ破壊の保証をした、高耐圧の超接合半導体素子の量産化が容易にできる。［実施例４］
ｐ仕切り領域１２ｂの不純物濃度Ｃ_Pを変えてｎチャネル型ＭＯＳＦＥＴをシミュレーションし、また実際に試作して確認した。

図１は、耐圧（Ｖ_DSS）の不純物濃度Ｃ_P依存性を示す特性図である。横軸は、ｐ仕切り領域１２ｂの不純物濃度Ｃ_P、縦軸は耐圧（Ｖ_DSS）である。ｎドリフト領域１２ａの不純物濃度Ｃ_nは３．５×１０¹⁵ｃｍ^-3に固定し、幅はともに５μｍとし、ドリフト層１２の深さは４８μｍとした。

例えば、Ｃ_n＝Ｃ_P＝３．５×１０¹⁵ｃｍ^-3のとき、耐圧は最大値９６０Ｖとなるが、Ｃ_P＝３×１０¹⁵ｃｍ^-3とすると耐圧は約７５０Ｖに、２×１０¹⁵ｃｍ^-3とすると更に約３８０Ｖに低下する。

これは、ｎドリフト領域１２ａに十分空乏化しきれない部分を生じるためである。逆にｐ仕切り領域１２ｂの不純物濃度をｎドリフト領域１２ａより高くしたときは、ｐ仕切り領域１２ｂに十分空乏化しきれない部分を生じて、やはり耐圧が低下する。

図から、ｐ仕切り領域１２ｂの不純物濃度Ｃ_Pが、ｎドリフト領域１２ａの不純物濃度Ｃ_nに対して上下８％以内にあるならば、耐圧の低下は１０％程度ですむことがわかる。

この実施例は、ｐ仕切り領域１２ｂの不純物濃度Ｃ_Pを変えた場合であるが、同じことは当然ｎドリフト領域１２ａの不純物濃度Ｃ_nを変えた場合についても言える。また、設定耐圧に関してもどの耐圧クラスでも同じことが言える。［実施例５］
次に、ｎドリフト領域１２ａの幅Ｌ_nを５μｍ一定とし、ｐ仕切り領域１２ｂの幅Ｌ_Pを変えてｎチャネル型ＭＯＳＦＥＴをシミュレーションし、また実際に試作して確認した。

図１は、耐圧（Ｖ_DSS）の寸法依存性を示す特性図である。横軸は、ｐ仕切り領域１２ｂの幅Ｌ_P、縦軸は耐圧（Ｖ_DSS）である。不純物濃度は３．５×１０¹⁵ｃｍ^-3に固定し、ドリフト層１２の深さは４８μｍとした。

例えば、Ｌ_n＝Ｌ_P＝５μｍのとき、耐圧は最大値９６０Ｖとなるが、Ｌ_P＝４μｍとすると耐圧は約５５０Ｖに低下する。

これは、ｎドリフト領域１２ａに十分空乏化しきれない部分を生じるためである。逆にｐ仕切り領域１２ｂをｎドリフト領域１２ａより厚くしたときは、ｐ仕切り領域１２ｂに十分空乏化しきれない部分を生じて、やはり耐圧が低下する。

図から、ｐ仕切り領域１２ｂの幅Ｌ_Pが、ｎドリフト領域１２ａの幅Ｌ_nに対して上下６％以内にあるならば、耐圧の低下は１０％程度ですむことがわかる。

この実施例は、ｐ仕切り領域１２ｂの幅Ｌ_Pを変えた場合であるが、同じことは当然ｎドリフト領域１２ａの幅Ｌ_nを変えた場合についても言える。また、設定耐圧に関してもどの耐圧クラスでも同じことが言える。

以上の実験により並列ｐｎ層のｎドリフト領域１２ａおよびｐ仕切り領域１２ｂの不純物濃度や寸法等の許容される範囲が明らかになったので、これを基に超接合半導体素子を設計すれば、オン抵抗と耐圧とのトレードオフ関係を大幅に改善しつつ、高耐圧の超接合半導体素子の量産化が容易にできる。

［実施例６］
他の製造方法として、エピタキシャル成長の前に部分的に不純物の埋め込み領域を形成しておいてから、高抵抗層をエピタキシャル成長する工程を数回繰り返した後、熱処理により拡散させて並列ｐｎ層を形成することもできる。

図４はそのような方法で製造した縦型のｎチャネル型超接合ＭＯＳＦＥＴの基本的な部分の部分断面図である。

図３の超接合ＭＯＳＦＥＴの断面図と殆ど変わらないが、ｎドリフト領域２２ａ、ｐ仕切り領域２２ｂが均一な不純物濃度でなく、内部に不純物濃度分布があることが違っている。分かり易くするため、点線で等しい不純物濃度の線を示した。等しい不純物濃度の線は、曲線（三次元的には曲面）となっている。これは不純物の埋め込み領域を形成しておいてから、高抵抗層をエピタキシャル成長する工程を数回繰り返した後、熱処理により埋め込まれ不純物源から拡散したためである。十分な拡散時間を経れば、ｎドリフト領域２２ａとｐ仕切り領域２２ｂとの境界は図のような直線（三次元的には平面）となる。

このような場合に、ｎドリフト領域２２ａ、ｐ仕切り領域２２ｂが十分空乏化しきれない部分を生じることが無いようにするには、両領域に埋め込まれた不純物量がほぼ等しいことが重要である。

特に、先に述べたように、ｎドリフト領域２２ａ、ｐ仕切り領域２２ｂの幅が等しい時に、半導体結晶面の利用率が大きくなることから、ｎドリフト領域２２ａ、ｐ仕切り領域２２ｂの平均不純物濃度がほぼ等しいことが重要である。

そして、この例の場合も、実施例３と全く同じく、第一導電型ドリフト領域と第二導電型仕切り領域との内の一方の領域の不純物量が、他方の領域の不純物量の９２〜１０８％の範囲内にあれば、耐圧の低下は１０％程度に抑えられる。

幅が等しいとすれば、第一導電型ドリフト領域と第二導電型仕切り領域との内の一方の領域の平均不純物濃度が、他方の領域の平均不純物濃度の９２〜１０８％の範囲内にあればよいことになる。

また、ｎドリフト領域２２ａ、ｐ仕切り領域２２ｂの幅の許容範囲としても、９４〜１０６％の範囲内にあればよいことになる。

なお、ｎドリフト領域１２ａおよびｐ仕切り領域１２ｂの幅を狭くし、不純物濃度を高くすれば、より一層のオン抵抗の低減、オン抵抗と耐圧とのトレードオフ関係の改善が可能である。

なお、実施例は縦型のＭＯＳＦＥＴの例を掲げたが、この問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向とが異なる横型半導体素子についても共通である。更に、ＩＧＢＴやｐｎダイオード、ショットキーバリアダイオード、バイポーラトランジスタでも同様の効果が得られる。

本発明の超接合ＭＯＳＦＥＴにおける耐圧（Ｖ_DSS）のＬ_P幅依存性を示す特性図耐圧（Ｖ_DSS）の不純物濃度Ｃ_P依存性を示す特性図実施例１の超接合ＭＯＳＦＥＴの基本的な構造部分の部分断面図実施例２の超接合ＭＯＳＦＥＴの基本的な構造部分の部分断面図本発明の超接合ＭＯＳＦＥＴにおけるオン抵抗（Ｒon・Ａ）と発生耐圧（Ｖ_DSS）の不純物量依存性を示す特性図Ｌ負荷アバランシェ破壊電流（Ａ）の不純物量依存性を示す特性図

符号の説明

１１、２１ｎ⁺ドレイン層
１２、２２ドリフト層
１２ａ、２２ａｎドリフト領域
１２ｂ、２２ｂｐ仕切り領域
１３ａ、２３ａｐウェル領域
１３ｂ、２３ｂｐ⁺コンタクト領域
１４、２４ｎ⁺ソース領域
１５ゲート絶縁膜
１６ゲート電極層
１７ソース電極
１８ドレイン電極
１９絶縁膜

Claims

第一と第二の主面と、主面に設けられた第一と第二の主電極と、その主電極間に、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層を備え、第一の主面と第二導電型仕切り領域との間に設けられた第二導電型のウェル、該ウェルの表面に選択的に設けられたソース領域、ソース領域と接するウェルの表面にゲート絶縁膜を介して設けられたゲート電極、第二の主面と並列ｐｎ層との間に設けられた第一導電型ドレイン層を備えた縦型のＭＩＳ型半導体素子において、第一導電型ドリフト領域の不純物量が第二導電型仕切り領域の不純物量の１１０〜１５０％の範囲内であり、L負荷アバランシェ破壊電流が定格電流の２倍以上であることを特徴とする超接合半導体素子。
前記第一導電型ドリフト領域の不純物がリンで、前記第二導電型仕切り領域の不純物がボロンであることを特徴とする請求項１に記載の超接合半導体素子。
前記第一導電型ドリフト領域と前記第二導電型仕切り領域とがそれぞれストライプ状であることを特徴とする請求項１または請求項２に記載の超接合半導体素子。
前記ウェルの幅が前記第二導電型仕切り領域の幅より大きいことを特徴とする請求項１に記載の超接合半導体素子。
前記ウェルと前記ソース領域とが第一の主面に設けられた第一の電極と電気的に接続されていることを特徴とする請求項１に記載の超接合半導体素子。
前記ウェルが前記第一の主面に設けられた第一の電極と電気的に接続される部分に高濃度の第二導電型のコンタクト領域を設けたことを特徴とする請求項５に記載の超接合半導体素子。
前記ウェルと前記第一の主面に設けられた第一の電極との電気的接続が少なくとも２箇所あり、該２箇所の間のゲート電極の上に絶縁膜を介して前記第一の電極が配置されていることを特徴とする請求項５または請求項６に記載の超接合半導体素子。