JP4929538B2

JP4929538B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4929538B2
Application number: JP2001199919A
Authority: JP
Inventors: 仁山口; 純榊原; 理崇野田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-06-29
Filing date: 2001-06-29
Publication date: 2012-05-09
Anticipated expiration: 2021-06-29
Also published as: JP2003017503A

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＳＯＩ基板での半導体層における素子形成島にトレンチゲート型ＭＯＳトランジスタを形成することが知られている（特開平８−３３０６０１号公報、特開平８−２０４１９５号公報等）。
【０００３】
一般的にウエハ加工においてトレンチエッチングは工程負荷が大きくコストダウンを図りたいという要求がある。これに加えて、ドレイン、チャネル、ソースの各領域（不純物拡散領域）に関して、深い拡散層を基板表面からの拡散で形成していたので、電流を深さ方向に均一に流しにくいことに対する改善が求められている。
【０００４】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その第１の目的は、工程コストを下げることができるようにすることにある。第２の目的は、第１の目的に加えて電流を深さ方向に均一に流しやすくすることができるようにすることにある。
【０００５】
【課題を解決するための手段】
請求項１〜４に記載の発明によれば、これまで素子分離用トレンチとゲートトレンチは厚い酸化膜と薄い酸化膜をそれぞれ形成する必要がある等の理由から、別々にエッチングして掘っていたが、本発明により素子分離用トレンチとゲートトレンチを同時に形成することができるようになる。ウエハ加工においてトレンチエッチングは工程負荷が大きく、本発明により大幅なコストダウンを図ることが可能となる。
【０００８】
請求項５〜７に記載の発明によれば、請求項１〜４に記載の発明の作用・効果に加え、トレンチゲート型ＭＯＳトランジスタのソース領域、チャネル領域、ドリフト領域或いはドレイン領域の形成方法として、トレンチを掘って半導体層をエピタキシャル成長させることにより、不純物濃度分布に関して深さ方向に均一な濃度分布が形成可能となり、電流の偏りがない低オン抵抗なパワーＭＯＳとすることが可能となる。
【０００９】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００１０】
図１に本実施形態における半導体装置の縦断面を示す。シリコン基板１の上にシリコン酸化膜（絶縁膜）２を介して薄い単結晶シリコン層（単結晶半導体層）３が形成され、ＳＯＩ基板を構成している。ＳＯＩ層である単結晶シリコン層３は（１１０）面を主面とし、厚さが１〜１００μｍである。単結晶シリコン層３において、絶縁膜２に達する素子分離用トレンチ４が形成され、このトレンチ４にて多数の素子形成島が区画形成されている。素子分離用トレンチ４に関して、トレンチ４の側面にはシリコン酸化膜５が形成されるとともに、シリコン酸化膜５の内方にはポリシリコン膜６が充填されている。また、第1の素子形成島においてはＣＭＯＳトランジスタが形成され、第２の素子形成島においてはＮＰＮトランジスタが形成され、第３の素子形成島においてはトレンチゲート型ＬＤＭＯＳトランジスタが形成されている。
【００１１】
ＣＭＯＳトランジスタに関してＮチャネルＭＯＳとして、Ｎ型シリコン層３の表層部にはＰウェル領域１０が形成され、Ｐウェル領域１０の表層部にはＮ型ソース領域１１とＮ型ドレイン領域１２が形成されている。また、Ｐウェル領域１０の上にはゲート酸化膜（図示略）を介してゲート電極１３が配置されている。一方、ＰチャネルＭＯＳとして、Ｎ型シリコン層３の表層部にはＰ型ソース領域１４とＰ型ドレイン領域１５が形成され、さらに、Ｎ型シリコン層３の上にはゲート酸化膜（図示略）を介してゲート電極１６が配置されている。なお、ＣＭＯＳトランジスタの形成島において、Ｎ型シリコン層３にはＮ⁺埋込層１７が形成されている。
【００１２】
ＮＰＮトランジスタに関して、Ｎ型シリコン層３の表層部にはＰウェル領域２０が形成され、Ｐウェル領域２０の表層部にはＮ型エミッタ領域２１とＰ⁺ベース領域２２が形成されている。また、Ｎ型シリコン層３の表層部にはＮ型コレクタ領域２４とＮ⁺コンタクト領域２５が形成されている。なお、ＮＰＮトランジスタの形成島において、Ｎ型シリコン層３にはＮ⁺埋込層２３が形成されている。
【００１３】
トレンチゲート型ＭＯＳトランジスタの詳細を、図２に示す。図２において、Ｎ型シリコン層３にＮ⁺埋込層３０が形成されている。Ｎ型シリコン層３において表層部にはチャネルＰウェル領域（Ｐ型ベース領域）３１が形成されるとともに、チャネルＰウェル領域３１での表層部にはＰ⁺コンタクト領域３２とＮ型ソース領域３３が形成されている。また、Ｎ型シリコン層３にはゲートトレンチ３４が形成され、このゲートトレンチ３４はＮ型シリコン層３の表面と平行をなす方向および深さ方向においてＮ型ソース領域３３からチャネルＰウェル領域３１を貫通するように形成されている。ゲートトレンチ３４の内壁面にはゲート酸化膜３５が形成されるとともに、ゲート酸化膜３５の内方にはポリシリコンゲート電極３６が充填されている。また、Ｎ型シリコン層３でのチャネルＰウェル領域３１から離間した部位においてＮ⁺ドレイン領域３７が形成されるとともにＮ⁺ドレイン領域３７の表層部にはコンタクト用Ｎ⁺領域３８が形成されている。
【００１４】
なお、シリコン層３のうち、Ｎ⁺埋込層３０、チャネルＰウェル領域３１、Ｐ⁺コンタクト領域３２、Ｎ型ソース領域３３、Ｎ⁺ドレイン領域３７、コンタクト用Ｎ⁺領域３８、ゲートトレンチ３４、ゲート酸化膜３５が形成されていない領域がドリフト領域として用いられる。
【００１５】
そして、図３に示すように、ゲート電極３６に所定の正電圧を印加すると、チャネルＰウェル領域３１のうちのゲートトレンチ３４に隣接している部分全面においてゲート酸化膜３５の近傍に電子が誘起されてチャネルが形成され、このチャネルを通じてソース領域３３からドレイン領域３７に横方向にドレイン電流が流れる。
【００１６】
次に、この種の半導体装置、即ち、ＳＯＩ層にＢｉＣＭＯＳ（ＮＰＮトランジスタとＣＭＯＳ）とゲートトレンチ型パワーＭＯＳトランジスタを集積した複合ＩＣ（ＣＭＯＳ論理素子、バイポーラ素子、パワー素子を有する誘電体分離型半導体集積回路）の製造方法を、特徴部分を中心に図４を用いて説明する。
【００１７】
まず、図４（ａ）に示すように、シリコン基板１の上にシリコン酸化膜２を介して（１１０）面を主面とする単結晶シリコン層３を配置する。このとき、予め素子分離用トレンチを形成する領域に１×１０¹⁸ｃｍ^-3以上のドーパント濃度を有する高濃度層４０，４１をＳＯＩ層３の上面と下面から形成しておく。このように、ＳＯＩ層３における素子分離用トレンチの側面の形成予定領域の不純物濃度を１×１０¹⁸ｃｍ^-3以上にするとともにトレンチゲート型ＭＯＳトランジスタでのゲートトレンチの側面の形成予定領域の不純物濃度を１×１０¹⁸ｃｍ^-3未満にする。
【００１８】
そして、図４（ｂ）に示すように、このＳＯＩ基板の主面から異方性エッチングを行い、側面が（１１１）面となる素子分離用トレンチ４２と、側面が（１００）面となるトレンチゲート型ＭＯＳトランジスタのゲートトレンチ４３を同時に形成する。
【００１９】
なお、この時、パターン幅の設定によりローディング効果を利用して、ゲートトレンチ４３を素子分離用トレンチ４２よりも浅く形成するようにしてもよい。
引き続き、このトレンチ側面に対しライトエッチ或いは犠牲酸化によりダメージ層を除去した後、図４（ｃ）に示すように、濃度差を利用した熱酸化（ゲート酸化）を行うことにより、素子分離用トレンチ４２の側面に厚い酸化膜４４を形成し、同時にゲートトレンチ４３の側面に薄い酸化膜（ゲート酸化膜）４５を形成する。厚い酸化膜４４とは１００〜３００ｎｍであり、薄い酸化膜４５とは５０〜１５０ｎｍである。
【００２０】
さらに、図４（ｄ）に示すように、不純物ドープトポリシリコン膜（符号４６，４７）を成膜するとともにエッチバック及びパターニングする。これにより、トレンチ４２，４３内に不純物ドープトポリシリコン膜４６，４７が配置される（埋め込まれる）。このようにしてゲートトレンチ４３内でのゲート酸化膜４５の内方にゲート電極材料膜としての不純物ドープトポリシリコン膜４７を形成する。さらに、イオン注入と拡散によりＤＭＯＳのソース／チャネル領域４８，４９を形成する。
【００２１】
このようにして、これまで素子分離用トレンチとゲートトレンチは厚い酸化膜と薄い酸化膜をそれぞれ形成する必要から、別々にエッチングして掘っていたが、本実施形態では素子分離用トレンチ４２とゲートトレンチ４３を同時に形成することができるようになる。ウエハ加工においてトレンチエッチングは工程負荷が大きく、本実施形態により大幅なコストダウンを図ることが可能となる。
【００２２】
なお、素子分離用トレンチとゲートトレンチを同時に形成する手法として、不純物濃度管理と結晶面管理を、それぞれ単独に行ってもよい。即ち、
不純物濃度を管理する製造方法として、ＳＯＩ層３における素子分離用トレンチの側面の形成予定領域の不純物濃度を１×１０¹⁸ｃｍ^-3以上にするとともにトレンチゲート型ＭＯＳトランジスタでのゲートトレンチの側面の形成予定領域の不純物濃度を１×１０¹⁸ｃｍ^-3未満にし、その後に、ＳＯＩ層３をエッチングして素子分離用トレンチ４２とトレンチゲート型ＭＯＳトランジスタのゲートトレンチ４３を同時に形成し、さらに、濃度差を利用した熱酸化により素子分離用トレンチ４２の側面に厚い酸化膜４４を、また、ゲートトレンチ４３の側面に薄いゲート酸化膜４５を同時に形成する。そして、ゲートトレンチ４３内でのゲート酸化膜４５の内方にゲート電極材料膜４７を形成する。
一方、結晶面を管理する製造方法として、ＳＯＩ層３をエッチングして、側面が（１１１）面となる素子分離用トレンチ４２と、側面が（１００）面となるトレンチゲート型ＭＯＳトランジスタのゲートトレンチ４３を同時に形成し、その後、面方位の違いを利用した熱酸化により素子分離用トレンチ４２の側面に厚い酸化膜４４を、また、ゲートトレンチ４３の側面に薄いゲート酸化膜４５を同時に形成する。そして、ゲートトレンチ４３内でのゲート酸化膜４５の内方にゲート電極材料膜４７を形成する。
【００２３】
また、図５に示すように（１１０）基板を用いて側面が（１１１）となる素子分離用トレンチと側面が（１００）となるゲートトレンチを形成したが、図６に示すように、（１００）基板を用い、側面が（１１０）となる素子分離用トレンチと側面が（１００）となるゲートトレンチとなるようにレイアウト（配置）することによっても同様の効果が得られる。特に、図６の場合には、（１００）基板を使うので、ＳＯＩ層の主表面にプレーナ型のＣＭＯＳを容易に形成できるようになる。
（第１の比較例）
次に、第１の比較例を、第１の実施の形態との相違点を中心に説明する。
【００２４】
図７（ａ）に示すように、シリコン基板１の上にシリコン酸化膜２を介して単結晶シリコン層３を配置する。そして、ＳＯＩ層３をエッチングしてトレンチゲート型ＭＯＳトランジスタのゲートトレンチ形成領域に単一のトレンチ５０を、また、素子分離用トレンチ形成領域に複数のトレンチ５１を、同時に形成する。図７ではトレンチ５１の幅はゲートトレンチ形成領域のトレンチ５０の幅と同じである。また、図７ではトレンチ５１は３本設けている。
【００２５】
さらに、図７（ｂ）に示すように、熱酸化（ゲート酸化）を行うことにより、素子分離用トレンチ形成領域に形成した複数のトレンチ５１の側面にシリコン酸化膜５２を、また、ゲートトレンチ形成領域に形成したトレンチ５０の側面にゲート酸化膜５３を同時に形成する。
【００２６】
その後、図７（ｃ）に示すように、不純物ドープトポリシリコン膜（符号５４，５５）の成膜およびエッチバックを行う。これにより、素子分離用トレンチ形成領域に形成した複数のトレンチ５１内に不純物ドープトポリシリコン膜５４が、また、ゲートトレンチ形成領域に形成したトレンチ５０内に不純物ドープトポリシリコン膜５５が同時に形成される（配置される）。このようにしてゲートトレンチ形成領域に形成したトレンチ５０内でのゲート酸化膜５３の内方にゲート電極材料膜としての不純物ドープトポリシリコン膜５５が形成される。
【００２７】
その結果、半導体装置の構造として、素子分離用トレンチ形成領域に複数のトレンチ５１を並設するとともに、素子分離用の各トレンチ５１の側面に、ゲートトレンチ５０の側面に形成したゲート酸化膜５３と同一の酸化膜５２を形成し、さらに、素子分離用の各トレンチ５１の内部を、ゲートトレンチ５０の内部のポリシリコンゲート電極（ゲート電極材料膜）５５と同一のポリシリコン膜５４で充填したものが得られる。
【００２８】
このようにして、これまで素子分離用トレンチとゲートトレンチは別々にエッチングして掘っていたが、本比較例により素子分離用トレンチとゲートトレンチを同時に形成することができるようになる。ウエハ加工においてトレンチエッチングは工程負荷が大きく、本比較例により大幅なコストダウンを図ることが可能となる。
【００２９】
また、３本のゲートトレンチ（図７（ｃ）において符号５１で示すトレンチ）を並設して素子分離用トレンチを構成することにより、ゲート耐圧の６倍の耐圧（素子分離耐圧）を持たせることができる。具体的には、ゲート耐圧を１０ボルト以上、素子分離耐圧を６０ボルト以上にすることが可能となる。
【００３０】
なお、トレンチ５１の幅はゲートトレンチ形成領域のトレンチ５０の幅と異なっていてもよく、また、トレンチ５１の本数は３本以外の任意の数でもよい。
第１の実施形態と第１の比較例を組み合わせて実施してもよい。つまり、ＳＯＩ層３における素子分離用トレンチの側面の形成予定領域の不純物濃度を１×１０^１８ｃｍ^−３以上にするとともにトレンチゲート型ＭＯＳトランジスタでのゲートトレンチの側面の形成予定領域の不純物濃度を１×１０^１８ｃｍ^−３未満にし、その後、ＳＯＩ層３をエッチングして、トレンチゲート型ＭＯＳトランジスタのゲートトレンチ形成領域に側面が（１１０）面となる単一のトレンチ５０を、また、素子分離用トレンチ形成領域に側面が（１１１）面または（１１０）面となるトレンチ５１を複数並べたものを、同時に形成し、さらに、熱酸化により素子分離用トレンチ形成領域に形成した複数のトレンチ５１の側面に厚い酸化膜を、また、ゲートトレンチ形成領域に形成したトレンチ５０の側面に薄いゲート酸化膜を同時に形成する。そして、ゲートトレンチ形成領域に形成したトレンチ５０内でのゲート酸化膜の内方にゲート電極材料膜５５を形成する。
（第２の比較例）
次に、第２の比較例を、第１の実施の形態との相違点を中心に説明する。
【００３１】
図８（ａ）に示すように、シリコン基板１の上にシリコン酸化膜２を介して単結晶シリコン層３を配置する。そして、図８（ｂ）に示すように、異方性ドライエッチングによりＳＯＩ層３に素子分離用トレンチ６０とトレンチゲート型ＭＯＳトランジスタのゲートトレンチ６１を同時に形成する。ここで、例えば、素子分離用トレンチ６０の幅を２μｍとし、ゲートトレンチ６１の幅を０．５μｍとする。
【００３２】
このトレンチ６０，６１の側面に対しライトエッチング或いは犠牲酸化によりダメージ層を除去した後、図８（ｃ）に示すように、素子分離用トレンチ６０とゲートトレンチ６１に対しトレンチ側面に酸化膜６２を形成するとともに、その内方に不純物ドープトポリシリコン膜（電極材料膜）６３をデポする。この際、トレンチ幅の違いから、ゲートトレンチ６１側が完全に埋まり、素子分離用トレンチ６０側が埋まらないようにする（ポリシリコン膜厚及びトレンチ幅を設計する）。ここで、例えば、酸化膜６２の膜厚は５０〜１５０ｎｍであり、不純物ドープトポリシリコン膜６３の膜厚は０．３〜１．０μｍである。
【００３３】
引き続き、不純物ドープトポリシリコン膜６３をエッチバックして、図９（ａ）に示すように、ＳＯＩ層３の上面および素子分離用トレンチ６０の内部の不純物ドープトポリシリコン膜６３を除去するとともにゲートトレンチ６１の内部の不純物ドープトポリシリコン膜６３を残す。そして、図９（ｂ）に示すように、ＣＶＤ酸化膜のデポ及びエッチバックにより、素子分離用トレンチ６０の内部を酸化膜６４で埋め込む。さらに、イオン注入と拡散によりＤＭＯＳのチャネルＰ領域６５やＮ⁺ソース領域６６等を形成する。
【００３４】
なお、電極材料膜として不純物ドープトポリシリコン膜６３の代わりに金属膜を用いてもよい。
このように、素子分離用トレンチ６０とゲートトレンチ６１に酸化膜６２を形成し、その上にポリシリコン膜６３を成長させる際に、トレンチ幅の違いからゲートトレンチ６１側は埋め込まれ、素子分離用トレンチ６０側は埋め込まれないようにポリシリコン膜厚及びトレンチ幅を設計し、この後のポリシリコンエッチバック工程により素子分離用トレンチ６０側のみポリシリコン膜６３を除去し、酸化膜６４を埋め込む。その結果、これまで素子分離用トレンチとゲートトレンチは別々にエッチングして掘っていたが、本比較例により素子分離用トレンチ６０とゲートトレンチ６１を同時に形成することができるようになる。ウエハ加工においてトレンチエッチングは工程負荷が大きく、本比較例により大幅なコストダウンを図ることが可能となる。
（第３の比較例）
次に、第３の比較例を、第１の実施の形態との相違点を中心に説明する。
【００３５】
本比較例においては、図１での素子分離用トレンチとトレンチゲート型ＭＯＳトランジスタのゲートトレンチとＮ型ドレイン領域とＮＰＮトランジスタのＮ型コレクタ領域をより簡便に形成することができるようにしたものである。この手法は、素子分離用トレンチとトレンチゲート型ＭＯＳトランジスタのゲートトレンチとドレイン領域をより簡便に形成しようとする場合に適用してもよい（例えば、バイポーラトランジスタが集積化されていない場合）。
【００３６】
図１０（ａ）に示すように、ＳＯＩ基板のＳＯＩ層３に対し、その上面にパターニングしたシリコン酸化膜７０を配置し、このシリコン酸化膜７０をマスクとしてＳＯＩ層３をエッチングして素子分離用トレンチ７１とトレンチゲート型ＭＯＳトランジスタのゲートトレンチ７２とドレイン領域用トレンチ７３（図示は省略したがバイポーラトランジスタのコレクタ領域用トレンチもトレンチ７３と同様）を同時に形成する。
【００３７】
そして、図１０（ｂ）に示すように、各トレンチに対し側面に酸化膜７４を形成する。その後に、ウェットエッチングにより不要箇所の酸化膜７４を除去する。このウェットエッチングおいて、図１０（ｃ）に示すように、素子分離用トレンチ７１内とドレイン領域用トレンチ（コレクタ領域用トレンチも同様）７３内の酸化膜７４についてはウェットエッチング液が回り込み、ゲートトレンチ７２内の酸化膜７４についてはウェットエッチング液が回り込まないようにしてトレンチ７１と７３内の酸化膜７４を除去する。即ち、図１０（ａ）でのトレンチ形成工程においてゲートトレンチ７２の幅を細い寸法とする。
【００３８】
さらに、図１０（ｄ）に示すように、トレンチ内を含むＳＯＩ層３の上面に電極材料膜としての不純物ドープトポリシリコン膜（または金属膜）７５を成膜する。このとき、ゲートトレンチ７２の内部およびドレイン領域用トレンチ（コレクタ領域用トレンチも同様）７３の内部が埋まり、素子分離用トレンチ７１の内部が埋まらないようにする。そして、図１１（ａ）に示すように、ＣＶＤ酸化膜７６を形成して素子分離用トレンチ７１の内部をＣＶＤ酸化膜７６で埋め込む。
【００３９】
引き続き、図１１（ｂ）に示すように、酸化膜７６のエッチバックまたはＣＭＰで平坦化する。さらに、図１１（ｃ）に示すように、熱処理をすることにより、ドレイン領域用トレンチ（コレクタ領域用トレンチも同様）７３の内部の不純物ドープトポリシリコン膜７５における不純物と素子分離用トレンチ７１の内部の不純物ドープトポリシリコン膜７５における不純物をシリコン層３に拡散させる。これにより、Ｎ型のドレイン領域７８（コレクタ領域も同様）が形成される。
【００４０】
このように本比較例によれば、これまで素子分離用トレンチとゲートトレンチとドレイン領域用トレンチとコレクタ領域用トレンチは、厚い酸化膜と薄い酸化膜、及び、酸化膜なしで不純物ドープトポリシリコン膜をそれぞれ形成する必要から、別々にエッチングして掘っていたが、この比較例により素子分離用トレンチ７１とゲートトレンチ７２とドレイン領域用トレンチ７３とコレクタ領域用トレンチを同時に形成することができるようになる。ウエハ加工においてトレンチエッチングは工程負荷が大きく、本比較例により大幅なコストダウンを図ることが可能となる。
【００４１】
別の例として次のようにしてもよい。図１０（ｄ）の状態から不純物ドープトポリシリコン膜７５をエッチバックしてトレンチ７１内の不純物ドープトポリシリコン膜７５を除去し、引き続き、図１２（ａ）に示すように、ＣＶＤ酸化膜７６を形成して素子分離用トレンチ７１内をＣＶＤ酸化膜７６で埋め込む。そして、図１２（ｂ）に示すように、酸化膜７６のエッチバックまたはＣＭＰで平坦化する。さらに、図１２（ｃ）に示すように、熱処理をすることによりＮ型のドレイン領域７８（コレクタ領域も同様）を形成する。
（第４の比較例）
次に、第４の比較例を、第３の比較例との相違点を中心に説明する。
【００４２】
図１３（ａ）に示すように、ＳＯＩ基板のＳＯＩ層３に対しパターニングした酸化膜８０をマスクとして用いてＳＯＩ層３をエッチングして素子分離用トレンチ８１とトレンチゲート型ＭＯＳトランジスタのゲートトレンチ８２とドレイン領域用トレンチ８３（図示は省略したがバイポーラトランジスタのコレクタ領域用トレンチもトレンチ８３と同様）を同時に形成する。
【００４３】
そして、図１３（ｂ）に示すように、各トレンチに対しドレイン領域用トレンチ８３（コレクタ領域用トレンチも同様）の内部のみが埋まるようにトレンチ側面に酸化膜８４を形成する。換言すれば、そうなるように各トレンチの幅を設計する。さらに、図１３（ｃ）に示すように、ゲートトレンチ８２の内部が埋まり、素子分離用トレンチ８１の内部が埋まらないように不純物ドープトポリシリコン膜（ゲート電極材料膜）８５を成膜する。換言すれば、そうなるようにゲートトレンチ８２の幅と不純物ドープトポリシリコン膜８５の膜厚を設計する。そして、図１３（ｄ）に示すように、エッチバックすると、トレンチ８２内には不純物ドープトポリシリコン膜８５が残り、トレンチ８１内からは除去される。
【００４４】
引き続き、図１４（ａ）に示すように、ＣＶＤ酸化膜８６をデポして素子分離用トレンチ８１の内部をＣＶＤ酸化膜８６で埋め込む。そして、ＣＶＤ酸化膜８６のエッチバックまたはＣＭＰで平坦化する。さらに、図１４（ｂ）に示すように、ウェットエッチングによりドレイン領域用トレンチ８３（コレクタ領域用トレンチについても同様）の内部の酸化膜を除去する。そして、図１４（ｃ）に示すように、ドレイン領域用トレンチ８３（コレクタ領域用トレンチについても同様）の内部に金属膜（電極材料膜）８７を充填する。即ち、金属膜８７を埋め込んでドレイン・コレクタ電極とする。
【００４５】
このように本比較例によっても、素子分離用トレンチ８１とゲートトレンチ８２とドレイン領域用トレンチ８３とコレクタ領域用トレンチを同時に形成することができるようになる。
【００４６】
本比較例においても、素子分離用トレンチとトレンチゲート型ＭＯＳトランジスタのゲートトレンチとドレイン領域をより簡便に形成しようとする場合に適用してもよい（例えば、バイポーラトランジスタが集積化されていない場合）。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態および第１〜第４の比較例との相違点を中心に説明する。
【００４７】
本実施の形態は、第１の実施の形態および第１〜第４の比較例での各製造方法に加えて、図１でのトレンチゲート型ＭＯＳトランジスタのチャネル領域とソース領域の製造方法に特徴がある。図１に代わる本実施形態における半導体装置を図１５に示す。図１５の半導体装置におけるトレンチゲート型ＭＯＳトランジスタは図１６に示す構成となっている。
【００４８】
図１６において、（１１０）面を主面とするＮ型シリコン層（厚さ１〜１００μｍ）３にチャネルＰ領域９２が形成されるとともに、チャネルＰ領域９２での表面側（内部側）にＮ⁺ソース領域９３が形成されている。このチャネルＰ領域９２とＮ⁺ソース領域９３には、エピタキシャル成長による不純物ドープトシリコン層を用いている。また、チャネルＰ領域９２の表層部にはＰ⁺コンタクト領域９４が形成されている。さらに、Ｎ型シリコン層３（及び埋め込んでエピ層）にはゲートトレンチ９５が形成され、ゲートトレンチ９５の側面にはゲート酸化膜９６が形成されるとともに、ゲート酸化膜９６の内方にはポリシリコンゲート電極９７が充填されている。Ｎ型シリコン層３でのチャネルＰ領域９２から離間した部位においてＮ⁺ドレイン領域９１が形成されている。
【００４９】
次に、製造方法について説明する。
図１７（ａ）に示すように、Ｎ^-シリコン基板１００の表層部にｉ層１０１を形成する。そして、図１７（ｂ）に示すように、イオン注入と熱拡散によりシリコン基板１００に深い拡散領域（１×１０¹⁸ｃｍ^-3以上のドーパント濃度）１０２を形成するとともに所定領域に浅い拡散領域（埋込Ｎ⁺層）１０３を形成する。さらに、図１７（ｃ）に示すように、この基板１００の上下を逆にし、シリコン基板１０４の上に絶縁膜１０５を介してシリコン基板１００を貼り合わせる。そして、シリコン基板１００を薄膜化することにより、ＳＯＩ基板が得られる。
【００５０】
引き続き、図１８（ａ）に示すように、ＳＯＩ層１００に対し異方性ウェットエッチング（例えばＴＭＡＨエッチ）またはドライエッチングを行いトレンチ１０６を形成する。トレンチ１０６を形成する領域は、トレンチゲート型ＭＯＳトランジスタのチャネル領域およびソース領域となる部位である。さらに、図１８（ｂ）に示すように、連続したエピタキシャル成長にてトレンチ１０６内にチャネルＰ領域（エピ拡散層）１０７とＮ⁺ソース領域（エピ拡散層）１０８を形成し、引き続き、ＣＭＰ（研磨）により表面を平坦化する。
【００５１】
その後、図１８（ｃ）に示すように、イオン注入と熱拡散によりシリコン層１００に対し深いＮ⁺拡散領域１０２に達する拡散領域１１０を形成する。さらに、図１９（ａ）に示すように、各トレンチ（素子分離用トレンチ１１１ａ、ゲートトレンチ１１１ｂ）を形成するとともに各トレンチ内に酸化膜１１２を介してポリシリコン膜１１３を充填する。即ち、ＳＯＩ基板の主面から、側面が（１１１）となる素子分離用トレンチ１１１ａと、側面が（１００）となるゲートトレンチ１１１ｂを異方性ドライエッチングにより同時に形成し、このトレンチ側面に対しライトエッチ或いは犠牲酸化によりダメージ層を除去した後、ゲート酸化を行うことにより、素子分離用トレンチ側の酸化膜を１００ｎｍ〜３００ｎｍ形成し、同時にゲートトレンチ側の酸化膜を５０〜１５０ｎｍ形成する。そして、トレンチ内に不純物ドープトポリシリコン膜を埋め込み、エッチバック及びパターニングによりゲート電極を形成する。
【００５２】
そして、図１９（ｂ）に示すように、所望の拡散処理を行う。即ち、表面からのイオン注入、拡散によりＣＭＯＳとバイポーラトランジスタとトレンチゲートＬＤＭＯＳの拡散層を形成する。この図１９（ｂ）においてＳＯＩ層３でのバイポーラトランジスタとＣＭＯＳの底部に、１×１０¹⁸ｃｍ^-3以上のドーパント濃度を有する領域１０１，１０３が在る。
【００５３】
このように、第１の実施の形態および第１〜第４の比較例での各製造方法に加えて、素子分離用トレンチとゲートトレンチを形成する前に、単結晶半導体層３におけるトレンチゲート型ＭＯＳトランジスタのチャネル領域およびソース領域となる部位に異方性ウェットエッチング或いはドライエッチングにより別のトレンチ１０６を形成し、連続したエピタキシャル成長によりトレンチ１０６内に不純物ドープトシリコン層（不純物ドープト半導体層）１０７，１０８を形成してチャネル領域およびソース領域とした。よって、トレンチゲート型ＭＯＳトランジスタ（横型トレンチゲートパワーＭＯＳ）のソース領域、チャネル領域の形成方法として、トレンチを掘って半導体層をエピタキシャル成長させることにより、不純物濃度分布に関して深さ方向に均一な濃度分布が形成可能となり、電流の偏りがない低オン抵抗なパワーＭＯＳとすることが可能となる。また、チャネル領域やソース領域をイオン注入による不純物拡散層で形成する場合には拡散層の横拡がりにより占有面積が大きくなりやすいが、エピ層にて構成すると小型化することが可能となる。
【００５４】
別の例として、図２０に示すように、トレンチゲートＬＤＭＯＳにおけるドレイン領域１５０を、図１０，１１を用いて説明した手法を利用して図２０のトレンチ１５１内の不純物ドープトポリシリコン膜１５２での不純物を熱処理により拡散させることにより形成してもよい。このようにすると、図１５での上下両面からのイオン注入によりドレイン領域９１を形成する場合に比べ、横方向のドレイン領域の拡がりを抑えることが可能となり素子の小型化を図ることができる。
【００５５】
他の別例として、図２１に示すように、素子分離用トレンチとゲートトレンチを形成する前に、ＳＯＩ層３におけるトレンチゲート型ＭＯＳトランジスタのドリフト領域の一部（符号１２０で表す箇所）、チャネル領域（符号９２で表す箇所）およびソース領域（符号９３で表す箇所）となる部位に異方性ウェットエッチング或いはドライエッチングにより別のトレンチ１２１を形成し、連続したエピタキシャル成長によりトレンチ１２１内に不純物ドープト半導体層１２０，９２，９３を形成してドリフト領域の一部、チャネル領域およびソース領域としてもよい。なお、エピ成長後はＣＭＰにより表面を平坦化する。
【００５６】
あるいは、図２２に示すように、素子分離用トレンチとゲートトレンチを形成する前に、単結晶半導体層におけるトレンチゲート型ＭＯＳトランジスタのドレイン領域（符号１３０で表す箇所）、ドリフト領域（符号１３１で表す箇所）、チャネル領域（符号９２で表す箇所）およびソース領域（符号９３で表す箇所）となる部位に異方性ウェットエッチング或いはドライエッチングにより別のトレンチ１３２を形成し、連続したエピタキシャル成長によりトレンチ１３２内に不純物ドープト半導体層１３０，１３１，９２，９３を形成してドレイン領域、ドリフト領域、チャネル領域およびソース領域としてもよい。なお、エピ成長後はＣＭＰにより表面を平坦化する。
【図面の簡単な説明】
【図１】第１の実施の形態における半導体装置の縦断面図。
【図２】パワートランジスタの詳細図。
【図３】パワートランジスタの動作説明のための図。
【図４】第１の実施の形態での製造工程を説明するための縦断面図。
【図５】面方位を説明するための図。
【図６】面方位を説明するための図。
【図７】第１の比較例での製造工程を説明するための縦断面図。
【図８】第２の比較例での製造工程を説明するための縦断面図。
【図９】第２の比較例での製造工程を説明するための縦断面図。
【図１０】第３の比較例での製造工程を説明するための縦断面図。
【図１１】第３の比較例での製造工程を説明するための縦断面図。
【図１２】別例の製造工程を説明するための縦断面図。
【図１３】第４の比較例での製造工程を説明するための縦断面図。
【図１４】第４の比較例での製造工程を説明するための縦断面図。
【図１５】第２の実施の形態における半導体装置の縦断面図。
【図１６】パワートランジスタの詳細図。
【図１７】第２の実施の形態での製造工程を説明するための縦断面図。
【図１８】第２の実施の形態での製造工程を説明するための縦断面図。
【図１９】第２の実施の形態での製造工程を説明するための縦断面図。
【図２０】変形例の半導体装置の縦断面図。
【図２１】変形例におけるパワートランジスタの縦断面図。
【図２２】変形例におけるパワートランジスタの縦断面図。
【符号の説明】
１…シリコン基板、２…シリコン酸化膜、３…単結晶シリコン層、４０…高濃度層、４１…高濃度層、４２…素子分離用トレンチ、４３…ゲートトレンチ、４４…酸化膜、４５…ゲート酸化膜、５０…トレンチ、５１…ゲートトレンチ、５２…酸化膜、５３…ゲート酸化膜、６０…素子分離用トレンチ、６１…ゲートトレンチ、６２…酸化膜、６３…ポリシリコン膜、７１…素子分離用トレンチ、７２…ゲートトレンチ、７３…ドレイン領域用トレンチ、７４…酸化膜、７５…不純物ドープトポリシリコン膜、８１…素子分離用トレンチ、８２…ゲートトレンチ、８３…ドレイン領域用トレンチ、８４…酸化膜、８５…不純物ドープトポリシリコン膜、８７…金属電極膜、９２…チャネル領域、９３…ソース領域、１０６…トレンチ、１０７…エピ層（チャネル領域）、１０８…エピ層（ソース領域）、１２０…エピ層（ドリフト領域の一部）、１２１…トレンチ、１３０…エピ層（ドレイン領域）、１３１…エピ層（ドリフト領域）、１３２…トレンチ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device. To the law It is related.
[0002]
[Prior art]
It is known to form a trench gate type MOS transistor on an element formation island in a semiconductor layer on an SOI substrate (Japanese Patent Laid-Open Nos. 8-330601 and 8-204195).
[0003]
In general, in wafer processing, trench etching has a large process load and requires a cost reduction. In addition to this, since the deep diffusion layer is formed by diffusion from the substrate surface for each of the drain, channel, and source regions (impurity diffusion regions), there is an improvement in that it is difficult to flow the current uniformly in the depth direction. It has been demanded.
[0004]
[Problems to be solved by the invention]
The present invention has been made under such a background, and a first object thereof is to make it possible to reduce process costs. The second object is to make it easy to flow a current uniformly in the depth direction in addition to the first object.
[0005]
[Means for Solving the Problems]
Claims 1 to 4 According to the invention described in the above, the element isolation trench and the gate trench have been dug by etching separately because of the necessity of forming a thick oxide film and a thin oxide film, respectively. The element isolation trench and the gate trench can be formed simultaneously. In wafer processing, trench etching has a large process load, and the present invention can achieve a significant cost reduction.
[0008]
Claim 5 ~ 7 According to the invention described in claim 1, 4 In addition to the functions and effects of the invention described in (1), as a method for forming the source region, channel region, drift region or drain region of the trench gate type MOS transistor, the semiconductor layer is epitaxially grown by digging the trench, thereby deepening the impurity concentration distribution. A uniform concentration distribution can be formed in the vertical direction, and a low on-resistance power MOS without current bias can be obtained.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
[0010]
FIG. 1 shows a longitudinal section of a semiconductor device according to this embodiment. A thin single crystal silicon layer (single crystal semiconductor layer) 3 is formed on a silicon substrate 1 via a silicon oxide film (insulating film) 2 to constitute an SOI substrate. The single crystal silicon layer 3 which is an SOI layer has a (110) plane as a main surface and a thickness of 1 to 100 μm. In the single crystal silicon layer 3, an element isolation trench 4 reaching the insulating film 2 is formed, and a large number of element formation islands are defined in the trench 4. Regarding the element isolation trench 4, a silicon oxide film 5 is formed on the side surface of the trench 4, and a polysilicon film 6 is filled inside the silicon oxide film 5. A CMOS transistor is formed on the first element formation island, an NPN transistor is formed on the second element formation island, and a trench gate type LDMOS transistor is formed on the third element formation island.
[0011]
As an N channel MOS for the CMOS transistor, a P well region 10 is formed in the surface layer portion of the N type silicon layer 3, and an N type source region 11 and an N type drain region 12 are formed in the surface layer portion of the P well region 10. Yes. A gate electrode 13 is disposed on the P well region 10 via a gate oxide film (not shown). On the other hand, as a P-channel MOS, a P-type source region 14 and a P-type drain region 15 are formed in the surface layer portion of the N-type silicon layer 3, and a gate oxide film (not shown) is formed on the N-type silicon layer 3. A gate electrode 16 is disposed via the. In the island where the CMOS transistor is formed, the N-type silicon layer 3 has N ⁺ A buried layer 17 is formed.
[0012]
Regarding the NPN transistor, a P well region 20 is formed in the surface layer portion of the N type silicon layer 3, and an N type emitter region 21 and a P well region are formed in the surface layer portion of the P well region 20. ⁺ A base region 22 is formed. Further, the surface layer of the N-type silicon layer 3 has an N-type collector region 24 and N ⁺ A contact region 25 is formed. In the NPN transistor formation island, the N-type silicon layer 3 has N ⁺ A buried layer 23 is formed.
[0013]
Details of the trench gate type MOS transistor are shown in FIG. In FIG. 2, N-type silicon layer 3 has N ⁺ A buried layer 30 is formed. In the N-type silicon layer 3, a channel P well region (P-type base region) 31 is formed in the surface layer portion, and P in the surface layer portion in the channel P well region 31. ⁺ A contact region 32 and an N-type source region 33 are formed. A gate trench 34 is formed in the N-type silicon layer 3, and the gate trench 34 extends from the N-type source region 33 to the channel P well region 31 in the direction parallel to the surface of the N-type silicon layer 3 and in the depth direction. It is formed to penetrate. A gate oxide film 35 is formed on the inner wall surface of the gate trench 34, and a polysilicon gate electrode 36 is filled inside the gate oxide film 35. Further, at a part of the N-type silicon layer 3 away from the channel P well region 31, N ⁺ A drain region 37 is formed and N ⁺ The surface layer of the drain region 37 has a contact N ⁺ Region 38 is formed.
[0014]
Of the silicon layer 3, N ⁺ Buried layer 30, channel P well region 31, P ⁺ Contact region 32, N-type source region 33, N ⁺ Drain region 37, contact N ⁺ A region where the region 38, the gate trench 34, and the gate oxide film 35 are not formed is used as a drift region.
[0015]
As shown in FIG. 3, when a predetermined positive voltage is applied to the gate electrode 36, electrons are induced in the vicinity of the gate oxide film 35 on the entire surface of the channel P well region 31 adjacent to the gate trench 34. Thus, a channel is formed, and a drain current flows from the source region 33 to the drain region 37 in the lateral direction through the channel.
[0016]
Next, this type of semiconductor device, ie, a composite IC (CMOS logic element, bipolar element, power element having a BiCMOS (NPN transistor and CMOS) and a gate trench type power MOS transistor integrated in an SOI layer) An integrated circuit manufacturing method will be described with reference to FIG.
[0017]
First, as shown in FIG. 4A, a single crystal silicon layer 3 having a (110) plane as a main surface is disposed on a silicon substrate 1 with a silicon oxide film 2 interposed therebetween. At this time, in the region where the element isolation trench is formed in advance, 1 × 10 ¹⁸ cm ^-3 High concentration layers 40 and 41 having the above dopant concentration are formed from the upper surface and the lower surface of the SOI layer 3. In this way, the impurity concentration of the region to be formed on the side surface of the element isolation trench in the SOI layer 3 is set to 1 × 10. ¹⁸ cm ^-3 In addition to the above, the impurity concentration of the region to be formed on the side surface of the gate trench in the trench gate type MOS transistor is 1 × 10 ¹⁸ cm ^-3 Less than.
[0018]
Then, as shown in FIG. 4B, anisotropic etching is performed from the main surface of the SOI substrate, and the element isolation trench 42 whose side surface is the (111) plane and the trench whose side surface is the (100) plane. The gate trench 43 of the gate type MOS transistor is formed at the same time.
[0019]
At this time, the gate trench 43 may be formed shallower than the element isolation trench 42 by utilizing the loading effect by setting the pattern width.
Subsequently, after the damaged layer is removed by light etching or sacrificial oxidation on the side surface of the trench, as shown in FIG. 4C, thermal oxidation (gate oxidation) using a concentration difference is performed, whereby an element isolation trench. A thick oxide film 44 is formed on the side surface of 42, and at the same time, a thin oxide film (gate oxide film) 45 is formed on the side surface of the gate trench 43. The thick oxide film 44 is 100 to 300 nm, and the thin oxide film 45 is 50 to 150 nm.
[0020]
Further, as shown in FIG. 4D, an impurity-doped polysilicon film (reference numerals 46 and 47) is formed and etched back and patterned. As a result, impurity-doped polysilicon films 46 and 47 are disposed (embedded) in the trenches 42 and 43. In this way, an impurity doped polysilicon film 47 as a gate electrode material film is formed inside the gate oxide film 45 in the gate trench 43. Further, DMOS source / channel regions 48 and 49 are formed by ion implantation and diffusion.
[0021]
Thus, until now, the element isolation trench and the gate trench have been etched separately because of the need to form a thick oxide film and a thin oxide film, respectively, but in this embodiment, the element isolation trench 42 and the gate trench have been dug. The trench 43 can be formed simultaneously. In wafer processing, trench etching has a large process load, and this embodiment can significantly reduce costs.
[0022]
As a method for simultaneously forming the element isolation trench and the gate trench, impurity concentration management and crystal plane management may be performed independently. That is,
As a manufacturing method for managing the impurity concentration, the impurity concentration of the region to be formed on the side surface of the element isolation trench in the SOI layer 3 is set to 1 × 10 5. ¹⁸ cm ^-3 In addition to the above, the impurity concentration of the region to be formed on the side surface of the gate trench in the trench gate type MOS transistor is 1 × 10 ¹⁸ cm ^-3 After that, the SOI layer 3 is etched to form the element isolation trench 42 and the gate trench 43 of the trench gate type MOS transistor at the same time, and further, the side surface of the element isolation trench 42 is formed by thermal oxidation utilizing the concentration difference. A thick oxide film 44 and a thin gate oxide film 45 are simultaneously formed on the side surfaces of the gate trench 43. Then, a gate electrode material film 47 is formed inside the gate oxide film 45 in the gate trench 43.
On the other hand, as a manufacturing method for managing the crystal plane, the SOI layer 3 is etched, and the element isolation trench 42 whose side surface is the (111) plane and the gate trench of the trench gate type MOS transistor whose side surface is the (100) plane 43 is simultaneously formed, and then a thick oxide film 44 is formed on the side surface of the element isolation trench 42 and a thin gate oxide film 45 is formed simultaneously on the side surface of the gate trench 43 by thermal oxidation utilizing a difference in plane orientation. Then, a gate electrode material film 47 is formed inside the gate oxide film 45 in the gate trench 43.
[0023]
Further, as shown in FIG. 5, an element isolation trench having a side surface of (111) and a gate trench having a side surface of (100) are formed using a (110) substrate. The same effect can also be obtained by using a substrate and laying out (arranging) the element isolation trench having the side surface of (110) and the gate trench having the side surface of (100). In particular, in the case of FIG. 6, since a (100) substrate is used, a planar type CMOS can be easily formed on the main surface of the SOI layer.
( First Comparative example)
next, First A comparative example will be described focusing on the differences from the first embodiment.
[0024]
As shown in FIG. 7A, a single crystal silicon layer 3 is disposed on a silicon substrate 1 with a silicon oxide film 2 interposed therebetween. Then, the SOI layer 3 is etched to simultaneously form a single trench 50 in the gate trench formation region of the trench gate type MOS transistor and a plurality of trenches 51 in the element isolation trench formation region. In FIG. 7, the width of the trench 51 is the same as the width of the trench 50 in the gate trench formation region. In FIG. 7, three trenches 51 are provided.
[0025]
Further, as shown in FIG. 7B, by performing thermal oxidation (gate oxidation), silicon oxide films 52 are formed on the side surfaces of the plurality of trenches 51 formed in the element isolation trench formation region, and gate trench formation is performed. A gate oxide film 53 is simultaneously formed on the side surface of the trench 50 formed in the region.
[0026]
Thereafter, as shown in FIG. 7C, an impurity-doped polysilicon film (reference numerals 54 and 55) is formed and etched back. Thereby, the impurity doped polysilicon film 54 is simultaneously formed in the plurality of trenches 51 formed in the element isolation trench formation region, and the impurity doped polysilicon film 55 is simultaneously formed in the trench 50 formed in the gate trench formation region. (Arranged). Thus, an impurity-doped polysilicon film 55 as a gate electrode material film is formed inside the gate oxide film 53 in the trench 50 formed in the gate trench formation region.
[0027]
As a result, as a structure of the semiconductor device, a plurality of trenches 51 are arranged in parallel in the element isolation trench formation region, and the gate oxide film 53 formed on the side surface of the gate trench 50 is formed on the side surface of each element isolation trench 51. The same oxide film 52 is formed, and the inside of each element isolation trench 51 is filled with the same polysilicon film 54 as the polysilicon gate electrode (gate electrode material film) 55 inside the gate trench 50 Is obtained.
[0028]
Thus, until now, the element isolation trench and the gate trench have been etched separately. Comparative example Thus, the element isolation trench and the gate trench can be formed simultaneously. In wafer processing, trench etching has a large process load, Comparative example This makes it possible to significantly reduce costs.
[0029]
In addition, by providing three gate trenches (a trench denoted by reference numeral 51 in FIG. 7C) in parallel to form an element isolation trench, a gate breakdown voltage (element isolation breakdown voltage) is provided. be able to. Specifically, the gate breakdown voltage can be 10 volts or more and the element isolation breakdown voltage can be 60 volts or more.
[0030]
The width of the trench 51 may be different from the width of the trench 50 in the gate trench formation region, and the number of the trenches 51 may be any number other than three.
With the first embodiment First You may implement combining a comparative example. That is, the impurity concentration of the region to be formed on the side surface of the element isolation trench in the SOI layer 3 is 1 × 10. ¹⁸ cm ^-3 In addition to the above, the impurity concentration of the region to be formed on the side surface of the gate trench in the trench gate type MOS transistor is 1 × 10 ¹⁸ cm ^-3 After that, the SOI layer 3 is etched to form a single trench 50 whose side surface is a (110) surface in the gate trench formation region of the trench gate type MOS transistor, and a side surface in the element isolation trench formation region. A plurality of trenches 51 arranged in a (111) plane or (110) plane are simultaneously formed, and a thick oxide film is formed on the side surfaces of the plurality of trenches 51 formed in the element isolation trench formation region by thermal oxidation. A thin gate oxide film is simultaneously formed on the side surface of the trench 50 formed in the gate trench formation region. Then, a gate electrode material film 55 is formed inside the gate oxide film in the trench 50 formed in the gate trench formation region.
(Second Comparative example )
Next, the second Comparative example Will be described with a focus on differences from the first embodiment.
[0031]
As shown in FIG. 8A, a single crystal silicon layer 3 is disposed on a silicon substrate 1 with a silicon oxide film 2 interposed therebetween. Then, as shown in FIG. 8B, the element isolation trench 60 and the gate trench 61 of the trench gate type MOS transistor are simultaneously formed in the SOI layer 3 by anisotropic dry etching. Here, for example, the width of the element isolation trench 60 is 2 μm, and the width of the gate trench 61 is 0.5 μm.
[0032]
After the damaged layer is removed from the side surfaces of the trenches 60 and 61 by light etching or sacrificial oxidation, an oxide film 62 is formed on the side surfaces of the trenches for the element isolation trench 60 and the gate trench 61 as shown in FIG. At the same time, an impurity-doped polysilicon film (electrode material film) 63 is deposited inside. At this time, due to the difference in the trench width, the gate trench 61 side is completely filled and the element isolation trench 60 side is not filled (designing the polysilicon film thickness and trench width). Here, for example, the thickness of the oxide film 62 is 50 to 150 nm, and the thickness of the impurity-doped polysilicon film 63 is 0.3 to 1.0 μm.
[0033]
Subsequently, the impurity-doped polysilicon film 63 is etched back to remove the upper surface of the SOI layer 3 and the impurity-doped polysilicon film 63 inside the element isolation trench 60 as shown in FIG. 9A. The impurity-doped polysilicon film 63 inside the gate trench 61 is left. Then, as shown in FIG. 9B, the inside of the element isolation trench 60 is filled with an oxide film 64 by deposition and etchback of the CVD oxide film. Further, the channel P region 65 and N of the DMOS are formed by ion implantation and diffusion. ⁺ A source region 66 and the like are formed.
[0034]
A metal film may be used instead of the impurity-doped polysilicon film 63 as the electrode material film.
As described above, when the oxide film 62 is formed in the element isolation trench 60 and the gate trench 61 and the polysilicon film 63 is grown thereon, the gate trench 61 side is buried due to the difference in the trench width. The polysilicon film thickness and the trench width are designed so that the trench 60 side is not buried, and the polysilicon film 63 is removed only on the element isolation trench 60 side by a subsequent polysilicon etch-back process, and the oxide film 64 is buried. As a result, the isolation trench and the gate trench have been etched separately until now. Comparative example Thus, the element isolation trench 60 and the gate trench 61 can be formed simultaneously. In wafer processing, trench etching has a large process load, Comparative example This makes it possible to significantly reduce costs.
(Third Comparative example )
Next, the third Comparative example Will be described with a focus on differences from the first embodiment.
[0035]
Book Comparative example In FIG. 1, the element isolation trench, the gate trench of the trench gate type MOS transistor, the N type drain region, and the N type collector region of the NPN transistor can be more easily formed. This technique may be applied to the case where the element isolation trench and the gate trench and drain region of the trench gate type MOS transistor are to be formed more easily (for example, when the bipolar transistor is not integrated).
[0036]
As shown in FIG. 10A, a patterned silicon oxide film 70 is arranged on the upper surface of the SOI layer 3 of the SOI substrate, and the SOI layer 3 is etched using the silicon oxide film 70 as a mask for element isolation. The trench 71, the gate trench 72 of the trench gate type MOS transistor, and the drain region trench 73 (not shown, but the collector region trench of the bipolar transistor is also the same as the trench 73) are formed simultaneously.
[0037]
Then, as shown in FIG. 10B, an oxide film 74 is formed on the side surface of each trench. Thereafter, the unnecessary oxide film 74 is removed by wet etching. In this wet etching, as shown in FIG. 10C, the wet etching solution circulates in the oxide film 74 in the element isolation trench 71 and the drain region trench (similarly for the collector region trench) 73, and the gate As for the oxide film 74 in the trench 72, the oxide film 74 in the trenches 71 and 73 is removed so that the wet etching solution does not enter. That is, in the trench formation step in FIG. 10A, the width of the gate trench 72 is made narrow.
[0038]
Further, as shown in FIG. 10D, an impurity doped polysilicon film (or metal film) 75 as an electrode material film is formed on the upper surface of the SOI layer 3 including the inside of the trench. At this time, the inside of the gate trench 72 and the inside of the drain region trench (as well as the collector region trench) 73 are filled, and the inside of the element isolation trench 71 is prevented from being filled. Then, as shown in FIG. 11A, a CVD oxide film 76 is formed and the inside of the element isolation trench 71 is filled with the CVD oxide film 76.
[0039]
Subsequently, as shown in FIG. 11B, the oxide film 76 is planarized by etch back or CMP. Furthermore, as shown in FIG. 11C, by performing heat treatment, impurities in the impurity-doped polysilicon film 75 inside the drain region trench (similarly for the collector region trench) 73 and the element isolation trench 71 Impurities in the internal impurity-doped polysilicon film 75 are diffused into the silicon layer 3. As a result, an N-type drain region 78 (same for the collector region) is formed.
[0040]
Book like this Comparative example According to the above, the trench for element isolation, the gate trench, the trench for the drain region, and the trench for the collector region need to form a thick oxide film, a thin oxide film, and an impurity doped polysilicon film without an oxide film, respectively. I was digging by etching separately, but this Comparative example Thus, the element isolation trench 71, the gate trench 72, the drain region trench 73, and the collector region trench can be formed simultaneously. In wafer processing, trench etching has a large process load, Comparative example This makes it possible to significantly reduce costs.
[0041]
Another example may be as follows. 10D, the impurity-doped polysilicon film 75 is etched back to remove the impurity-doped polysilicon film 75 in the trench 71. Subsequently, as shown in FIG. 76 is formed, and the element isolation trench 71 is filled with a CVD oxide film 76. Then, as shown in FIG. 12B, the oxide film 76 is planarized by etch back or CMP. Further, as shown in FIG. 12C, heat treatment is performed to form an N-type drain region 78 (the same applies to the collector region).
(Fourth Comparative example )
Next, the fourth Comparative example The third Comparative example The difference will be mainly described.
[0042]
As shown in FIG. 13A, the SOI layer 3 is etched by using the oxide film 80 patterned on the SOI layer 3 of the SOI substrate as a mask so as to etch the element isolation trench 81 and the gate trench 82 of the trench gate type MOS transistor. And a drain region trench 83 (not shown, but the collector region trench of the bipolar transistor is also the same as the trench 83).
[0043]
Then, as shown in FIG. 13B, an oxide film 84 is formed on the side surface of the trench so that only the inside of the drain region trench 83 (the same applies to the collector region trench) is filled in each trench. In other words, the width of each trench is designed to be so. Further, as shown in FIG. 13C, an impurity doped polysilicon film (gate electrode material film) 85 is formed so that the inside of the gate trench 82 is filled and the inside of the element isolation trench 81 is not filled. In other words, the width of the gate trench 82 and the film thickness of the impurity-doped polysilicon film 85 are designed so as to be so. Then, as shown in FIG. 13D, when etch back is performed, the impurity-doped polysilicon film 85 remains in the trench 82 and is removed from the trench 81.
[0044]
Subsequently, as shown in FIG. 14A, the CVD oxide film 86 is deposited and the inside of the element isolation trench 81 is filled with the CVD oxide film 86. Then, the CVD oxide film 86 is planarized by etch back or CMP. Further, as shown in FIG. 14B, the oxide film inside the drain region trench 83 (the same applies to the collector region trench) is removed by wet etching. Then, as shown in FIG. 14C, a metal film (electrode material film) 87 is filled in the drain region trench 83 (the same applies to the collector region trench). That is, the metal film 87 is buried to form drain / collector electrodes.
[0045]
Book like this Comparative example As a result, the element isolation trench 81, the gate trench 82, the drain region trench 83, and the collector region trench can be formed simultaneously.
[0046]
Book Comparative example However, the present invention may be applied to a case where the element isolation trench and the gate trench and drain region of the trench gate type MOS transistor are to be formed more simply (for example, when the bipolar transistor is not integrated).
(No. 2 Embodiment)
Next 2 The embodiment of the first 1's Embodiment and 1st to 4th The difference from the comparative example will be mainly described.
[0047]
This embodiment is the first 1's Embodiment and 1st to 4th In addition to each manufacturing method in the comparative example, the channel region and source region manufacturing method of the trench gate type MOS transistor in FIG. 1 is characterized. FIG. 15 shows a semiconductor device according to this embodiment which replaces FIG. The trench gate type MOS transistor in the semiconductor device of FIG. 15 has the configuration shown in FIG.
[0048]
In FIG. 16, a channel P region 92 is formed in an N-type silicon layer (thickness 1 to 100 μm) 3 having a (110) plane as a main surface, and N is formed on the surface side (inside) of the channel P region 92. ⁺ A source region 93 is formed. This channel P region 92 and N ⁺ For the source region 93, an impurity-doped silicon layer by epitaxial growth is used. Further, the surface layer portion of the channel P region 92 has P ⁺ A contact region 94 is formed. Further, a gate trench 95 is formed in the N-type silicon layer 3 (and the buried epi layer), a gate oxide film 96 is formed on the side surface of the gate trench 95, and a poly oxide is formed inside the gate oxide film 96. A silicon gate electrode 97 is filled. N at the portion of the N-type silicon layer 3 away from the channel P region 92 ⁺ A drain region 91 is formed.
[0049]
Next, a manufacturing method will be described.
As shown in FIG. ^- The i layer 101 is formed on the surface layer portion of the silicon substrate 100. Then, as shown in FIG. 17B, a deep diffusion region (1 × 10 6) is formed in the silicon substrate 100 by ion implantation and thermal diffusion. ¹⁸ cm ^-3 The above dopant concentration 102 is formed, and a shallow diffusion region (buried N) is formed in a predetermined region. ⁺ Layer) 103 is formed. Further, as shown in FIG. 17C, the substrate 100 is turned upside down, and the silicon substrate 100 is bonded onto the silicon substrate 104 via the insulating film 105. Then, by reducing the thickness of the silicon substrate 100, an SOI substrate can be obtained.
[0050]
Subsequently, as shown in FIG. 18A, anisotropic wet etching (for example, TMAH etching) or dry etching is performed on the SOI layer 100 to form a trench 106. The region where the trench 106 is formed is a portion that becomes a channel region and a source region of the trench gate type MOS transistor. Further, as shown in FIG. 18B, a channel P region (epi diffusion layer) 107 and N in trench 106 are formed by continuous epitaxial growth. ⁺ A source region (epi diffusion layer) 108 is formed, and then the surface is planarized by CMP (polishing).
[0051]
After that, as shown in FIG. 18C, a deep N is formed with respect to the silicon layer 100 by ion implantation and thermal diffusion. ⁺ A diffusion region 110 reaching the diffusion region 102 is formed. Further, as shown in FIG. 19A, each trench (element isolation trench 111a and gate trench 111b) is formed, and each trench is filled with a polysilicon film 113 through an oxide film 112. That is, from the main surface of the SOI substrate, an element isolation trench 111a whose side surface is (111) and a gate trench 111b whose side surface is (100) are simultaneously formed by anisotropic dry etching, and light is written to the side surface of the trench. After removing the damaged layer by etching or sacrificial oxidation, gate oxidation is performed to form an oxide film on the element isolation trench side of 100 to 300 nm, and simultaneously, an oxide film on the gate trench side is formed to 50 to 150 nm. Then, an impurity-doped polysilicon film is embedded in the trench, and a gate electrode is formed by etch back and patterning.
[0052]
Then, as shown in FIG. 19B, a desired diffusion process is performed. That is, diffusion layers of CMOS, bipolar transistor, and trench gate LDMOS are formed by ion implantation and diffusion from the surface. In FIG. 19B, a bipolar transistor in the SOI layer 3 and the bottom of the CMOS are 1 × 10 ¹⁸ cm ^-3 There are regions 101 and 103 having the above dopant concentrations.
[0053]
Thus, the second 1's Embodiment and 1st to 4th In addition to each manufacturing method in the comparative example, before forming the element isolation trench and the gate trench, anisotropic wet etching is performed on the single crystal semiconductor layer 3 to become the channel region and the source region of the trench gate type MOS transistor. Alternatively, another trench 106 is formed by dry etching, and impurity-doped silicon layers (impurity-doped semiconductor layers) 107 and 108 are formed in the trench 106 by continuous epitaxial growth to form a channel region and a source region. Therefore, as a method for forming the source region and the channel region of the trench gate type MOS transistor (lateral trench gate power MOS), the semiconductor layer is epitaxially grown by digging the trench, thereby providing a uniform concentration distribution in the depth direction with respect to the impurity concentration distribution. It becomes possible to form a power MOS having a low on-resistance without current bias. Further, when the channel region or the source region is formed by an impurity diffusion layer formed by ion implantation, the occupied area tends to increase due to the lateral expansion of the diffusion layer. However, if the channel region and the source region are formed by an epi layer, the size can be reduced.
[0054]
As another example, as shown in FIG. 20, the drain region 150 in the trench gate LDMOS is replaced with an impurity-doped polysilicon film 152 in the trench 151 of FIG. 20 using the method described with reference to FIGS. The impurity may be diffused by heat treatment. In this way, compared with the case where the drain region 91 is formed by ion implantation from both the upper and lower surfaces in FIG. 15, the lateral extension of the drain region can be suppressed, and the device can be miniaturized.
[0055]
As another example, as shown in FIG. 21, before forming the element isolation trench and the gate trench, a part of the drift region of the trench gate type MOS transistor in the SOI layer 3 (location indicated by reference numeral 120), channel Another trench 121 is formed by anisotropic wet etching or dry etching in the region (location indicated by reference numeral 92) and the source region (location indicated by reference numeral 93), and the impurity doped semiconductor is formed in the trench 121 by continuous epitaxial growth. The layers 120, 92, and 93 may be formed as part of the drift region, the channel region, and the source region. Note that the surface is planarized by CMP after the epi growth.
[0056]
Alternatively, as shown in FIG. 22, before forming the element isolation trench and the gate trench, the drain region (location indicated by reference numeral 130) and the drift region (represented by reference numeral 131) of the trench gate type MOS transistor in the single crystal semiconductor layer. ), Another trench 132 is formed by anisotropic wet etching or dry etching at a portion that becomes a channel region (location shown by reference numeral 92) and a source region (location shown by reference numeral 93), and the inside of the trench 132 is formed by continuous epitaxial growth. The impurity doped semiconductor layers 130, 131, 92, and 93 may be formed in the drain region, the drift region, the channel region, and the source region. Note that the surface is planarized by CMP after the epi growth.
[Brief description of the drawings]
[Figure 1] First 1 is a longitudinal sectional view of a semiconductor device in an embodiment.
FIG. 2 is a detailed view of a power transistor.
FIG. 3 is a diagram for explaining the operation of a power transistor.
FIG. 4 is a longitudinal sectional view for explaining a manufacturing process in the first embodiment.
FIG. 5 is a diagram for explaining a plane orientation.
FIG. 6 is a diagram for explaining a plane orientation.
[Fig. 7] First The longitudinal cross-sectional view for demonstrating the manufacturing process in a comparative example.
FIG. 8 shows the second Comparative example The longitudinal cross-sectional view for demonstrating the manufacturing process in FIG.
FIG. 9 shows the second Comparative example The longitudinal cross-sectional view for demonstrating the manufacturing process in FIG.
FIG. 10 shows the third Comparative example The longitudinal cross-sectional view for demonstrating the manufacturing process in FIG.
FIG. 11 shows the third Comparative example The longitudinal cross-sectional view for demonstrating the manufacturing process in FIG.
FIG. 12 is a longitudinal sectional view for explaining another manufacturing process.
FIG. 13 shows the fourth Comparative example The longitudinal cross-sectional view for demonstrating the manufacturing process in FIG.
FIG. 14 shows the fourth Comparative example The longitudinal cross-sectional view for demonstrating the manufacturing process in FIG.
FIG. 15 Second 1 is a longitudinal sectional view of a semiconductor device in an embodiment.
FIG. 16 is a detailed view of a power transistor.
FIG. 17 2 The longitudinal cross-sectional view for demonstrating the manufacturing process in embodiment of this.
FIG. 18 2 The longitudinal cross-sectional view for demonstrating the manufacturing process in embodiment of this.
FIG. 19 2 The longitudinal cross-sectional view for demonstrating the manufacturing process in embodiment of this.
FIG. 20 Modified example The longitudinal cross-sectional view of the semiconductor device of FIG.
FIG. 21 Modified example The longitudinal cross-sectional view of the power transistor in FIG.
FIG. 22 Modified example The longitudinal cross-sectional view of the power transistor in FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Silicon oxide film, 3 ... Single crystal silicon layer, 40 ... High concentration layer, 41 ... High concentration layer, 42 ... Element isolation trench, 43 ... Gate trench, 44 ... Oxide film, 45 ... Gate Oxide film, 50 ... trench, 51 ... gate trench, 52 ... oxide film, 53 ... gate oxide film, 60 ... element isolation trench, 61 ... gate trench, 62 ... oxide film, 63 ... polysilicon film, 71 ... element isolation Trench, 72 ... gate trench, 73 ... drain region trench, 74 ... oxide film, 75 ... impurity doped polysilicon film, 81 ... element isolation trench, 82 ... gate trench, 83 ... drain region trench, 84 ... Oxide film, 85 ... Impurity doped polysilicon film, 87 ... Metal electrode film, 92 ... Channel region, 93 ... Source region, 106 ... Trench, 107 Epi layer (channel region), 108 ... Epi layer (source region), 120 ... Epi layer (part of drift region), 121 ... Trench, 130 ... Epi layer (drain region), 131 ... Epi layer (drift region), 132 ... trench.

Claims

A single crystal semiconductor layer is formed on the substrate via an insulating film, and an element isolation trench reaching the insulating film is formed in the single crystal semiconductor layer, and a trench gate is formed on the element formation island partitioned by the trench. A method of manufacturing a semiconductor device in which a type MOS transistor is formed,
In the single-crystal semiconductor layer disposed on the substrate via an insulating film, the impurity concentration of the region to be formed on the side surface of the element isolation trench is set to 1 × 10 ¹⁸ cm ⁻³ or more and the trench gate type MOS transistor A step of ^reducing the impurity concentration of the region to be formed on the side surface of the gate trench to less than 1 × 10 ¹⁸ cm ⁻³ ;
Etching the single crystal semiconductor layer to simultaneously form a trench for element isolation and a gate trench of a trench gate type MOS transistor;
Simultaneously forming a thick oxide film on the side surface of the element isolation trench by thermal oxidation and a thin gate oxide film on the side surface of the gate trench;
Forming a gate electrode material film inside the gate oxide film in the gate trench;
A method for manufacturing a semiconductor device, comprising:

A single crystal semiconductor layer is formed on the substrate via an insulating film, and an element isolation trench reaching the insulating film is formed in the single crystal semiconductor layer, and a trench gate is formed on the element formation island partitioned by the trench. A method of manufacturing a semiconductor device in which a type MOS transistor is formed,
A single-crystal semiconductor layer disposed on a substrate via an insulating film is etched to form an element isolation trench whose side surface is a (111) plane or a (110) plane, and a trench gate type whose side surface is a (100) plane Simultaneously forming a gate trench of a MOS transistor;
Simultaneously forming a thick oxide film on the side surface of the element isolation trench by thermal oxidation and a thin gate oxide film on the side surface of the gate trench;
Forming a gate electrode material film inside the gate oxide film in the gate trench;
A method for manufacturing a semiconductor device, comprising:

A single crystal semiconductor layer is formed on the substrate via an insulating film, and an element isolation trench reaching the insulating film is formed in the single crystal semiconductor layer, and a trench gate is formed on the element formation island partitioned by the trench. A method of manufacturing a semiconductor device in which a type MOS transistor is formed,
In the single-crystal semiconductor layer disposed on the substrate via an insulating film, the impurity concentration of the region to be formed on the side surface of the element isolation trench is set to 1 × 10 ¹⁸ cm ⁻³ or more and the trench gate type MOS transistor A step of ^reducing the impurity concentration of the region to be formed on the side surface of the gate trench to less than 1 × 10 ¹⁸ cm ⁻³ ;
Etching the single crystal semiconductor layer to simultaneously form an element isolation trench whose side surface is a (111) plane or a (110) plane and a gate trench of a trench gate type MOS transistor whose side surface is a (100) plane When,
Simultaneously forming a thick oxide film on the side surface of the element isolation trench by thermal oxidation and a thin gate oxide film on the side surface of the gate trench;
Forming a gate electrode material film inside the gate oxide film in the gate trench;
A method for manufacturing a semiconductor device, comprising:

A single crystal semiconductor layer is formed on the substrate via an insulating film, and an element isolation trench reaching the insulating film is formed in the single crystal semiconductor layer, and a trench gate is formed on the element formation island partitioned by the trench. A method of manufacturing a semiconductor device in which a type MOS transistor is formed,
In the single-crystal semiconductor layer disposed on the substrate via an insulating film, the impurity concentration of the region to be formed on the side surface of the element isolation trench is set to 1 × 10 ¹⁸ cm ⁻³ or more and the trench gate type MOS transistor A step of ^reducing the impurity concentration of the region to be formed on the side surface of the gate trench to less than 1 × 10 ¹⁸ cm ⁻³ ;
The single crystal semiconductor layer is etched to form a single trench having a (100) plane in the gate trench formation region of the trench gate MOS transistor and a (111) plane in the element isolation trench formation region. A step of simultaneously forming a plurality of trenches to be (110) planes;
Forming a thick oxide film on the side surfaces of the plurality of trenches formed in the element isolation trench formation region by thermal oxidation, and simultaneously forming a thin gate oxide film on the side surfaces of the trenches formed in the gate trench formation region;
Forming a gate electrode material film inside the gate oxide film in the trench formed in the gate trench formation region;
A method for manufacturing a semiconductor device, comprising:

In the manufacturing method of the semiconductor device given in any 1 paragraph of Claims 1-4 ,
Before forming the trench, another trench is formed by anisotropic wet etching or dry etching at a portion to be a channel region and a source region of the trench gate type MOS transistor in the single crystal semiconductor layer, and the other trench is formed by epitaxial growth. A method for manufacturing a semiconductor device, wherein an impurity-doped semiconductor layer is formed in a channel region and a source region.

In the manufacturing method of the semiconductor device given in any 1 paragraph of Claims 1-4 ,
Before forming the trench, another trench is formed by anisotropic wet etching or dry etching in a portion of the drift region of the trench gate type MOS transistor in the single crystal semiconductor layer, a channel region and a source region, A method of manufacturing a semiconductor device, wherein an impurity-doped semiconductor layer is formed in the another trench by epitaxial growth to form part of a drift region, a channel region, and a source region.

In the manufacturing method of the semiconductor device given in any 1 paragraph of Claims 1-4 ,
Before forming the trench, another trench is formed by anisotropic wet etching or dry etching at a portion to be the drain region, drift region, channel region and source region of the trench gate type MOS transistor in the single crystal semiconductor layer, A method of manufacturing a semiconductor device, wherein an impurity doped semiconductor layer is formed in the another trench by epitaxial growth to form a drain region, a drift region, a channel region, and a source region.