JP4939738B2

JP4939738B2 - ローカルｓｏｎｏｓ型メモリ素子及びその製造方法

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Publication number: JP4939738B2
Application number: JP2004260896A
Authority: JP
Inventors: 容碩崔; 勝範尹; 成均金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-09-09
Filing date: 2004-09-08
Publication date: 2012-05-30
Anticipated expiration: 2024-09-08
Also published as: US7037781B2; JP2005086209A; KR20050026315A; KR100518594B1; US7256444B2; US20060148172A1; US20050054167A1

Description

本発明はローカルＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型メモリ素子及びその製造方法に係り、より詳細には、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）膜とコントロールゲートとが自己整合的に形成されたローカルＳＯＮＯＳ型不揮発性メモリ素子及びその製造方法に関する。

不揮発性メモリ素子は電気的にデータの消去と保存が可能であり、電源が供給されなくてもデータの保存が可能であるので、移動通信システム、メモリカード等を含む多様な分野でその応用が増加する趨勢にある。これまでフローティングゲート型セルを有する構造が広く利用されてきたが、最近、高集積化の急速な進行に伴ってこれ以上のセル縮小及びパターニングが難しくなっており、限界に達してきた。このような理由でフローティングゲート型セルに替わる構造としてＳＯＮＯＳセルを持つ不揮発性メモリ素子（以下、ＳＯＮＯＳ型メモリ素子）が提案された。ＳＯＮＯＳ型メモリ素子は製造が容易で、集積回路の周辺領域及び／またはロジック領域と容易に一体化できるという長所を有する。

図１は、従来の一般的なＳＯＮＯＳ型メモリ素子の断面図である。
図１に示したように、ドーピングされたソース及びドレイン領域３０ａ、３０ｂを有するシリコン基板１０上にトンネル酸化膜１２、トンネル酸化膜１２上の窒化膜１４、及び窒化膜１４上の上部酸化膜１６からなるＯＮＯ膜２０が形成されている。ＯＮＯ膜２０の上部にはコントロールゲート２５が形成されている。このようなＳＯＮＯＳ型メモリ素子はスタックＳＯＮＯＳ型メモリ素子と呼ばれる。

ここで、窒化膜１４はメモリ（ストレージ）層であって、トラップサイト内に電荷をトラップしたりあるいはトラップされた電荷を放出したりすることによってセルのしきい電圧（Ｖｔｈ）を制御してメモリ機能を有するものであり、上部酸化膜１６は充電電荷の損失を防止するブロックキング膜である。
スタックＳＯＮＯＳ型セルは次のように駆動される。まず、コントロールゲート２５及びドレイン領域３０ｂのそれぞれに所定の陽の電圧を印加してソース領域３０ａを接地させれば、ソース及びドレイン領域３０ａ及び３０ｂ間に形成される反転領域からトンネル酸化膜１２に電子が注入され、窒化膜１４はトンネル酸化膜１２を貫通した電子をトラップする。これがメモリセルにデータを書込みまたはプログラミングする動作である。ここで、図面のＡ部分は電子がトラップされた領域を示す。一方、コントロールゲート２５を陰に帯電させてソース領域３０ａに所定電圧を印加すれば、シリコン基板１０内のホールがトンネル酸化膜１２を貫通して窒化膜１４にトラップされ、トラップされたホールは窒化膜１４に先にトラップされた電子と再結合する。これが書込まれたデータを消去する方法である。

このようなスタックＳＯＮＯＳ型メモリ素子は電荷が窒化膜１４の一部分（図面のＡ領域）のみに保存されるにもかかわらず、コントロールゲート２５とシリコン基板１０との間に全面的にＯＮＯ膜２０が介在している。このために、高い初期しきい電圧（そしてこれによる高い電力消耗）と高いプログラム電流とを有する。従って、高いしきい電圧のため、低い初期しきい電圧を有した一般的なロジック製品とスタックＳＯＮＯＳ型セルとを一つのチップに一体化し難い問題がある。のみならず、窒化膜１４内にトラップされた電子は窒化膜１４に沿って水平方向に動くことができ、これにより消去動作が完全に行われない。プログラミング動作と消去動作とが反復的に行われれば、初期しきい電圧を増加できるが、これはデータリテンションタイムを減少させる。

このような問題を解決するために、電荷トラップ層、すなわち窒化膜をコントロールゲートと局部的にオーバーラップするように配置するローカルＳＯＮＯＳ型メモリ素子が提案された。従来のローカルＳＯＮＯＳ型メモリ素子及びその製造方法を図２Ａから図２Ｃを参照して説明する。
図２Ａに示すように、シリコン基板５０上部にトンネル酸化膜５２、窒化膜５４及び上部酸化膜５６を順次積層する。その後、上部酸化膜５６、窒化膜５４及びトンネル酸化膜５２をパターニングするため、第１フォトレジストパターン５８を形成する。第１フォトレジストパターン５８の形態通りに、上部酸化膜５６、窒化膜５４及びトンネル酸化膜５２をパターニングする。

図２Ｂに示したように、第１フォトレジストパターン５８を除去した後、シリコン基板５０上部にゲート酸化膜６０を形成する。これにより、シリコン基板５０の一部分はゲート酸化膜６０によって被覆され、他の部分はＯＮＯ膜６２により被覆される。続いて、ゲート酸化膜６０及びＯＮＯ膜６２の上部にコントロールゲート用導電膜、例えばポリシリコン膜６５を蒸着する。ポリシリコン膜６５の上部にコントロールゲートの長さを定義するための第２フォトレジストパターン６６を形成する。

図２Ｃに示すように、第２フォトレジストパターン６６の形態通りにポリシリコン膜６５及びＯＮＯ膜６２をパターニングして、コントロールゲート６５ａ及びＯＮＯ膜６２の長さを限定する。その後、第２フォトレジストパターン６６を除去する。この時、コントロールゲート６５ａはゲート酸化膜６０及びＯＮＯ膜６２とそれぞれオーバーラップする。その次に、シリコン基板５０に不純物を注入してソース及びドレイン領域６８ａ及び６８ｂを形成する。

このようなローカルＳＯＮＯＳ型セルは、ＯＮＯ膜６２がコントロールゲート６５ａと局部的にオーバーラップするように形成されることによって、初期しきい電圧を下げることができて消去速度を下げることができるという長所がある。しかし、ローカルＳＯＮＯＳ型セルはフォトリソグラフィ工程によってコントロールゲート６５ａの長さ及びＯＮＯ膜６２の長さＬが限定される。ところが、フォト工程ではローディング現象、及び相当なオーバーラップ変動を招く誤整列が起きうる。

例えば、コントロールゲート６５ａを限定するための第２フォトレジストパターン６６に、図２Ｂのようにフォト工程中に誤整列が発生すると、ＯＮＯ膜６２の長さが変化する。すなわち、図２Ｂの誤整列が発生した第２フォトレジストパターン６６’でポリシリコン膜６５及びＯＮＯ膜６２をパターニングすれば、図３のようにそれぞれのメモリセル別に、ＯＮＯ膜６２の長さ（あるいは、コントロールゲート６５ａとのオーバーラップ長さ：Ｌ１、Ｌ２）が相異する。

ローカルＳＯＮＯＳ型セルの動作特性、例えば消去速度、消去効率及び初期しきい電圧はＯＮＯ膜６２とコントロールゲート６５ａとのオーバーラップ長さに依存するが、その長さは窒化膜５４の長さとほぼ同じである。従って、ＯＮＯ膜６２とコントロールゲート６５ａとがオーバーラップする部分の長さ変動を最小化することが重要である。例えば、図２Ｃに示す整列した場合のＬ＝１５０ｎｍならば、ひどい誤整列の場合、図３に示すＬ１が約２００ｎｍで、Ｌ２が約１００ｎｍになりうる。オーバーラップ長さにおけるこのような変動は、ローカルＳＯＮＯＳ型セルが示すしきい電圧の変動を招き、例えばセルがオーバーラップ長さＬ１を有するかまたはＬ２を有するかに依存する変動を招く。そして、フォトリソグラフィ工程によってパターニングするので、フォト装備の露光限界により素子の縮小が制限される問題がある。

このような問題点を改善するために、自己整合的にコントロールゲートを形成する方法が提案され、このような方法は例えば特許文献１を参考にできる。前記特許文献１は自己整合されたコントロールゲートを達成することによって、素子の集積度及び素子の効率を増加させるフラッシュメモリに関する。

本発明が解決しようとする技術的課題は、各セルのＯＮＯ膜の長さが均一でありセル縮少に有利であるローカルＳＯＮＯＳ型メモリ素子を提供するところにある。
本発明が解決しようとする他の技術的課題は、フォトリソグラフィによる誤整列問題のないローカルＳＯＮＯＳ型メモリ素子の製造方法を提供するところにある。

前記の技術的課題を達成するために本発明によるローカルＳＯＮＯＳ型メモリ素子は、シリコン基板と前記シリコン基板上にパターニングされた絶縁膜パターンとの間の前記シリコン基板全面に形成されたゲート酸化膜と、前記絶縁膜パターンおよび前記ゲート酸化膜上に形成される導電性膜を異方性エッチングすることにより、前記ゲート酸化膜上の前記絶縁膜パターンの側壁に形成され曲面が外側を向いて互いに離隔されている導電性スペーサ及びダミースペーサとを備える。また、前記絶縁膜パターンを除去した後、前記導電性スペーサ、前記ダミースペーサおよび前記ゲート酸化膜上に形成されている絶縁膜を異方性エッチングすることにより、前記導電性スペーサと前記ダミースペーサとの対向する側壁に接して一対の絶縁膜スペーサが形成されている。前記一対の絶縁膜スペーサの内側には、自己整合的に形成されたＯＮＯ膜と、前記ＯＮＯ膜上に自己整合的に形成されて前記導電性スペーサと電気的に連結され、コントロールゲートを構成する導電膜と、が形成されている。前記導電性スペーサ及び前記ダミースペーサの外側の前記シリコン基板内にはソース及びドレイン領域が形成されている。

この時、前記導電性スペーサは前記曲面の反対側に前記ゲート酸化膜を一部覆う延長部を有する構造でありうる。そのような場合、前記導電性スペーサの大きさはスペーサ状に形成された部分と前記延長部とを合せた長さになる。そして、前記延長部は前記導電性スペーサの側壁に接している前記絶縁膜スペーサの長さ程度に延びている。前記導電性スペーサの外側に形成されたソース及びドレイン領域は前記導電性スペーサにオーバーラップし、前記ダミースペーサの外側に形成されたソース及びドレイン領域は前記導電膜にオーバーラップしていることが望ましい。前記ゲート酸化膜は熱酸化膜、前記導電性スペーサ及び前記導電膜はポリシリコン、そして前記絶縁膜スペーサは酸化膜スペーサでありうる。

のみならず、このような構造のローカルＳＯＮＯＳ型メモリ素子が、前記ダミースペーサの外側に形成されたソース及びドレイン領域に垂直な鏡像対称でさらに形成されうる。
前記他の技術的課題を達成するために本発明によるローカルＳＯＮＯＳ型メモリ素子の製造方法では、シリコン基板上にパターニングされた絶縁膜パターンを形成した後、前記シリコン基板と前記絶縁膜パターンとの間のシリコン基板上にゲート酸化膜を形成する。次に、前記絶縁膜パターンおよび前記ゲート酸化膜上に導電性膜を形成し、前記導電性膜を異方性エッチングすることにより前記ゲート酸化膜上前記絶縁膜パターンの側壁に曲面が外側を向いて互いに離隔された導電性スペーサ及びダミースペーサを形成する。次に、記絶縁膜パターンを除去した後、前記導電性スペーサ、前記ダミースペーサ及び前記ゲート酸化膜上に絶縁膜を形成する。次に、前記絶縁膜を異方性エッチングすることにより前記導電性スペーサとダミースペーサとが対向する側壁に一対の絶縁膜スペーサを形成する。前記一対の絶縁膜スペーサの内側に自己整合的にＯＮＯ膜及び導電膜を形成した後、前記導電性スペーサ及び前記ダミースペーサの外側の前記シリコン基板内にソース及びドレイン領域を形成する。前記導電性スペーサは前記導電膜と電気的に連結されてコントロールゲートを構成する。

前記導電性スペーサは前記曲面の反対側に前記ゲート酸化膜を一部覆う延長部を有するように形成でき、そのような場合、前記導電性スペーサの大きさはスペーサ状に形成された部分及び前記延長部の長さをそれぞれ調節して変更しうる。前記一対の絶縁膜スペーサを形成した後には、前記ダミースペーサを除去する段階をさらに含んでもよい。特に、前記一対の絶縁膜スペーサの内側に自己整合的にＯＮＯ膜及び導電膜を形成する段階は、前記一対の絶縁膜スペーサの上にＯＮＯ膜を形成する段階と、前記一対の絶縁膜スペーサの内側にＯＮＯ膜が残るようにパターニングする段階と、前記パターニングされたＯＮＯ膜上に導電膜を形成する段階と、及び前記一対の絶縁膜スペーサの内側に導電膜が残るようにパターニングする段階とを含んでもよい。

前記他の技術的課題を達成するために本発明による他のローカルＳＯＮＯＳ型メモリ素子の製造方法では、シリコン基板上に開口部を介して互いに分離された絶縁膜パターンを形成する。前記絶縁膜パターンの前記開口部と反対側の下端を一部除去して凹溝を形成した後、前記シリコン基板と前記絶縁膜パターンとの間の前記シリコン基板全面にゲート酸化膜を形成する。次に、前記絶縁膜パターンおよび前記ゲート酸化膜上に導電性膜を形成した後、前記導電性膜を異方性エッチングすることにより前記ゲート酸化膜上の前記絶縁膜パターンの側壁に導電性スペーサ及びダミースペーサを形成してから、前記絶縁膜パターンを除去する。次に、前記開口部の部位にイオン注入を実施して第１ソース及びドレイン領域を形成する。続いて前記導電性スペーサ、前記ダミースペーサ及び前記ゲート酸化膜上に絶縁膜を形成した後、前記絶縁膜を異方性エッチングすることにより前記導電性スペーサと前記ダミースペーサとの対向する側壁に一対の絶縁膜スペーサを形成して、前記一対の絶縁膜スペーサの内側に自己整合的にＯＮＯ膜及び導電膜を形成する。次に、前記導電性スペーサの外側にイオン注入を実施して前記シリコン基板内に第２ソース及びドレイン領域を形成する。前記導電性スペーサと前記導電膜とを電気的に連結してコントロールゲートを構成する。

望ましくは、前記絶縁膜パターンは酸化膜と窒化膜との積層膜で形成して前記凹溝は前記酸化膜をウェットエッチングすることにより形成する。前記導電性スペーサは前記凹溝を埋めるように形成する。前記導電性スペーサの大きさを調節するために前記凹溝の深さを調節する。前記ゲート酸化膜は熱酸化膜で、前記導電性スペーサはポリシリコンで、前記絶縁膜スペーサは酸化膜でそれぞれ形成しうる。前記ＯＮＯ膜中の窒化膜は５０Åから２００Åの厚さで形成しうる。前記第１ソース及びドレイン領域を前記導電膜にオーバーラップさせる段階をさらに含むことが望ましい。前記導電膜はポリシリコン、シリサイド、ポリサイドまたは金属層で形成でき、前記シリサイドの種類としてはタングステンシリサイド、コバルトシリサイドまたはチタンシリサイドを例として挙げられる。

本発明によれば、誤整列が発生しがちのフォトリソグラフィ技術の代りに自己整合技術を使用するので、コントロールゲート及びＯＮＯ膜の長さ、そしてこれらのオーバーラップ長さでの公差または変動が相当改善されうる。従って、セルごとに均一な特性を持つことができ、良好な動作特性を確保しうる。
更にはコントロールゲートの一部を構成する導電性スペーサの形成時に、スペーサ方式を利用してフォト装備の影響を受けないので、導電性スペーサの大きさがフォト装備の露光限界により制限されることがなく、セルの縮小に有利である。導電性スペーサの大きさはスペーサの大きさ及び／または延長部の長さを調節して変更しうる。

以下、添付した図面を参照して本発明によるローカルＳＯＮＯＳ型メモリ素子、及びその製造方法についての望ましい実施例について説明する。しかし、本発明は以下で開示される実施例だけに限定されずに相異なる多様な形態で具現されるものであり、単に本実施例は本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものであり、本発明は特許請求の範囲のみにより定義される。図面で同じ参照符号は同じ要素を示す。また、後続する詳細な説明で多数の特定細部は本発明の完全な理解を助けるために提供されるものである。しかし、当業者であれば、これら特定細部がなくても本発明が実施できることが明確に分かるであろう。

図４から図１４は本発明の第１実施例によるローカルＳＯＮＯＳ型メモリ素子、及びその製造方法を説明するための断面図である。
まず図４に示すように、シリコン基板１１０上に開口部１１５を介して互いに分離された絶縁膜パターン１３０を形成する。絶縁膜パターン１３０はエッチング選択比の異なる少なくとも二種の膜の積層膜で形成しうる。望ましくは、絶縁膜パターン１３０は酸化膜１２０と窒化膜１２５との積層膜で形成する。このような絶縁膜パターン１３０を形成するために、酸化膜１２０及び窒化膜１２５をシリコン基板１１０上に全面的に蒸着した後、開口部１１５を定義する第１フォトレジストパターン（図示せず）を形成して通常のフォトリソグラフィ工程を利用してパターニングし、その第１フォトレジストパターンをアッシング及びストリップで除去する。ここで、窒化膜１２５の代わりに酸化窒化膜を形成してもよい。後続して絶縁膜パターン１３０の側壁に形成する導電性スペーサは、絶縁膜パターン１３０の厚さによってその高さが左右される。従って、形成しようとする導電性スペーサの高さを考慮して、絶縁膜パターン１３０を構成する酸化膜１２０及び窒化膜１２５の厚さを決定する必要がある。

酸化膜１２０はシリコン酸化膜で形成でき、通常的な蒸着方法、例えばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ（Ｓｕｂ−ＡｔｍｏｓｐｈｅｒｉｃＣＶＤ）、ＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅＣＶＤ）またはＰＥＣＶＤ（ＰｌａｓｍａＥｎｈａｎｃｅｄＣＶＤ）によるか、または熱酸化法による。ＣＶＤを利用する場合、ＳｉＨ₄、Ｓｉ₂Ｈ₆及びＮ₂Ｏガスを反応ガスとして使用してＭＴＯ（ｍｉｄｄｌｅｔｅｍｐｅｒａｔｕｒｅｏｘｉｄｅ）に形成できる。酸化膜１２０は形成しようとする導電性スペーサの高さ、素子の規模などを考慮して適正な厚さで形成するが、例えば５００Åから１０００Å程度の厚さに形成する。

窒化膜１２５はシリコン窒化膜等で形成でき、５００℃から８５０℃の温度でＳｉＨ4及びＮＨ3の反応を利用したＬＰＣＶＤ法によって形成しうる。窒化膜１２５の厚さも形成しようとする導電性スペーサの高さ、素子の規模などを考慮して決定するが、例えば約１０００Åから３０００Å程度に形成する。
次に、図５に示したように、酸化膜１２０の開口部１１５側の部位を保護する第２フォトレジストパターン１３５を形成した後、酸化膜１２０の開口部１１５の反対側に露出した部位をウェットエッチングして凹溝１４０を形成する。例えば、酸化膜１２０の側壁をフッ酸（以下、ＨＦ）希釈液に露出させることで凹溝１４０を形成する。ＨＦ希釈液はＨＦと脱イオン水（Ｈ₂Ｏ）との混合比率が１：５から１０００のものを使用しうる。ＨＦ希釈液の代りにＢＯＥ（ＢｕｆｆｅｒｅｄＯｘｉｄｅＥｔｃｈａｎｔ）を使用してもよい。窒化膜１２５と酸化膜１２０はエッチング選択比の相異なる膜であるので、ウェットエッチングにより窒化膜１２５はエッチングされず、酸化膜１２０だけがエッチングされて凹溝１４０が形成される。特に、凹溝１４０内には後続して導電性スペーサの一部分が形成される。従って、凹溝１４０の深さは導電性スペーサの大きさを定義するのに利用されるので、その深さを考慮して形成することが望ましい。本実施例では例えば５０ｎｍから１００ｎｍ程度の深さで凹溝１４０を形成する。凹溝１４０を形成した後、第２フォトレジストパターン１３５を除去する。
なお、凹溝１４０を形成するために、必ずしも絶縁膜パターン１３５が酸化膜と窒化膜との積層膜で形成されねばならないものではない。絶縁膜パターン１３５が一層の絶縁膜で形成された場合ならば、凹溝１４０は絶縁膜パターン１３５の下端一部を除去して形成する。

続いて図６に示すように、シリコン基板１１０と絶縁膜パターン１３０間のシリコン基板１１０の全面にゲート酸化膜１４５を形成する。ゲート酸化膜１４５は熱酸化膜で形成することが望ましい。その次に、結果物の全面にポリシリコン膜１５０を形成する。この時、ポリシリコン膜１５０は凹溝１４０を埋めるように形成する。ＬＰＣＶＤ法等でポリシリコンを蒸着すると、段差塗布性に優れるので凹溝１４０を埋めることができる。そして、ポリシリコン膜１５０は後続して異方性エッチングによりスペーサ状に形成するためのものであるので、開口部１１５を完全に埋めない程度の厚さで形成せねばならない。また、ポリシリコン膜１５０を異方性エッチングして形成するスペーサの幅は、前記凹溝１４０の深さと同様に、後続して形成する導電性スペーサの大きさの定義に用いられる。つまりポリシリコン膜１５０の厚さがスペーサの幅を決定するので、所望の大きさの導電性スペーサを形成するためには適正な厚さのポリシリコン膜１５０を形成する必要がある。例えば約１０００Åから３０００Å程度で形成する。ここで、ポリシリコン膜１５０は蒸着と同時にインサイチュでドーピングして形成しうる。これと違い、非ドーピングのポリシリコンを先に形成し、後で不純物を注入してドーピングすることもある。この時、不純物注入工程は例えば、３０ＫｅＶのエネルギーで２．７×１０¹⁴ｉｏｎｓ／ｃｍ²の燐（Ｐ）を注入する工程でありうる。

次に、異方性エッチングを利用してポリシリコン膜１５０をエッチングすることにより、絶縁膜パターン１３０の側壁に図７のような導電性スペーサ１５０ａ及びダミースペーサ１５０ｂを形成する。ポリシリコン膜１５０をエッチングする時にはＨＢｒ、ＨｅＯ₂、Ｎ₂及びＣＦ₄ガスの混合ガスを使用しうる。シリコン基板１１０側にバイアスを加えてエッチングガスの直進性を更に大きくしうる。図示したように、開口部１１５の反対側に形成された導電性スペーサ１５０ａは凹溝１４０を埋めるように形成される。このような本実施例の導電性スペーサ１５０ａはフォトリソグラフィによりパターニングされるものではないので、フォト装備の露光限界による影響を受けない。従って、導電性スペーサ１５０ａの大きさをフォト装備の露光限界以下にさらに小さくすることができ、セル縮小に当たって有利である。

次に、図８に示した通り、絶縁膜パターン１３０を除去する。それにより、導電性スペーサ１５０ａがゲート酸化膜１４５の一部を覆う延長部１５０ｃを有していることがよく表される。導電性スペーサ１５０ａの大きさはスペーサ状に形成された部分とこの延長部１５０ｃとの長さを合わせた値となり、スペーサの大きさ及び／または延長部１５０ｃの長さ、すなわち凹溝１４０の深さを調節することにより、導電性スペーサ１５０ａの大きさを調節しうる。続いて、開口部１１５部位を露出させる第３フォトレジストパターン１５５を形成し、これをイオン注入マスクとして用いたイオン注入１６０を実施して開口部１１５内に第１ソース及びドレイン領域１６５を形成する。

次に、図９に示すように第３フォトレジストパターン１５５を除去した後、５００Å〜２０００Å程度の酸化膜を全面的に形成してから異方性エッチングする。このようにすることで、導電性スペーサ１５０ａとダミースペーサ１５０ｂとの対向する側壁に接する一対の絶縁膜スペーサ１７０が形成される。導電性スペーサ１５０ａの延長部（図８の１５０ｃ）は導電性スペーサ１５０ａの側壁に接した絶縁膜スペーサ１７０の長さ程度に延びている。ダミースペーサ１５０ｂは導電性スペーサ１５０ａを形成する間に自然的に形成されるもので、何らの電気的作用をしない。このようなダミースペーサ１５０ｂを除去せずに残す理由は、その内側面に絶縁膜スペーサ１７０を形成して一対の絶縁膜スペーサ１７０を形成するためであり、この一対の絶縁膜スペーサ１７０は後続してＯＮＯ膜を自己整合させるところに用いられる。一対の絶縁膜スペーサ１７０を形成した後にはダミースペーサ１５０ｂを除去しても良い。

次に、ＯＮＯ膜を構成するために一対の絶縁膜スペーサ１７０の上に窒化膜１７２及び酸化膜１７４を形成する。これらは下部のゲート酸化膜１４５と合わせられてＯＮＯ膜１７５を形成する。しかし、ゲート酸化膜１４５の上に酸化膜（図示せず）をさらに形成した後に窒化膜１７２及び酸化膜１７４を形成しても良い。窒化膜１７２はＬＰＣＶＤにより５０Åから２００Åの厚さで形成しうる。酸化膜１７４もＣＶＤによる蒸着、または熱酸化法で形成できる。酸化膜を蒸着した後には１０００℃で約３０分間熱処理して信頼性を高めることが望ましい。図８に示す段階で形成された第１ソース及びドレイン領域１６５は、窒化膜１７２及び酸化膜１７４を形成する間に持続的に熱的環境におかれる。従って、漸進的に拡散して、例えば絶縁膜スペーサ１７０にオーバーラップする程に拡散することがある。

図１０に示すように、一対の絶縁膜スペーサ１７０の内側にＯＮＯ膜１７５のパターニングのための第４フォトレジストパターン１７６を形成した後、第４フォトレジストパターン１７６の形態通りに、露出したＯＮＯ膜１７５をエッチングする。これにより、一対の絶縁膜スペーサ１７０の内側に自己整合的にＯＮＯ膜１７５がパターニングされる。ＯＮＯ膜１７５は絶縁膜スペーサ１７０間に整列されつつ形成される。ここでのパターニングは隣接するセル間のＯＮＯ膜１７５を分離するための目的で実施するだけで、これによりＯＮＯ膜１７５の長さが定義されるものではない。従って、パターニング時に誤整列が発生しても、絶縁膜スペーサ１７０間に形成されるＯＮＯ膜１７５の長さはセルごとに同一である。従って、誤整列が発生してもＯＮＯ膜１７５の長さは均一であり、従来のようなセル間特性差の問題はない。

図１１に示すように、第４フォトレジストパターン１７６を除去した後、ポリシリコン、シリサイド、ポリサイドまたは金属層のような導電膜１８０を全面的に形成する。導電膜１８０の厚さは２０００Å程度にしうる。ここで用いられるシリサイドの種類には、タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等がある。コバルトシリサイド及びチタニウムシリサイドはポリシリコンを蒸着した上にコバルトまたはチタニウムを蒸着した後、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）により反応させて形成する。コバルト層を形成した場合ならば、ポリシリコンとコバルトとが反応するように４００℃から５００℃で、窒素ガス雰囲気下で５０秒内外１次ＲＴＡを行う。この過程でＣｏＳｉ相からなる層が生じる。次に、ＣｏＳｉ₂のようにさらに低抵抗の相が形成されるように結果物を８００℃から９００℃で、窒素ガス雰囲気で３０秒程度２次ＲＴＡする。ニッケル層を形成したならば、低温の１段階の熱処理を通じてＮｉＳｉ相が得られる。タングステンシリサイドはＣＶＤを用いて直接蒸着しうる。ポリサイドはポリシリコンとこのようなシリサイドとの積層構造からなるものである。第１ソース及びドレイン領域１６５はさらに広がって、絶縁膜スペーサ１７０を超えて広がる。

次に導電膜１８０のパターニングのために第５フォトレジストパターン１８２を形成した後、第５フォトレジストパターン１８２の形態通りに、露出した導電膜１８０をエッチングして第５フォトレジストパターン１８２を除去する。その結果物は図１２の通りである。パターニングされた導電膜１８０ａは絶縁膜スペーサ１７０間に整列されつつ、ＯＮＯ膜１７５とのオーバーラップの長さが一定に形成される。ここでのパターニングは隣接するセル間の導電膜１８０を分離するための目的で実施するだけである。導電膜１８０ａは後続工程で導電性スペーサ１５０ａと電気的に連結されてコントロールゲートを構成する。従って、パターニング時に誤整列が発生しても、導電膜１８０ａとＯＮＯ膜１７５とのオーバーラップの長さ、すなわちＯＮＯ膜１７５とコントロールゲートとのオーバーラップの長さ、コントロールゲートの有効チャンネル長さＬはセルごとに同一である。従って、誤整列が発生しても従来のようなセル間特性差の問題はない。

第１ソース及びドレイン領域１６５は導電膜１８０ａにオーバーラップされる。このように第１ソース及びドレイン領域１６５を導電膜１８０ａにオーバーラップさせれば、そうでない場合にダミースペーサ１５０ｂ及び絶縁膜スペーサ１７０により生じるチャンネルオフ領域を除去しうる。第１ソース及びドレイン領域１６５はセルのソース領域として使われる。

次に、図１３に示すように、導電性スペーサ１５０ａの外側を露出させる第６フォトレジストパターン１８５を形成した後、これをイオン注入マスクとするイオン注入を実施してシリコン基板１１０内に第２ソース及びドレイン領域１９５を形成する。第６フォトレジストパターン１８５を除去した後に、熱処理をさらに実施して第２ソース及びドレイン領域１９５を導電性スペーサ１５０ａにオーバーラップさせることが望ましい。第２ソース及びドレイン領域１９５には、後続してビットラインが連結される。

図１４は、導電性スペーサ１５０ａと導電膜１８０ａとを電気的に連結して一つのコントロールゲートとして使用するために、導電性スペーサ１５０ａと導電膜１８０ａとをコンタクトプラグ２００のような手段で電気的に連結した状態を示す（層間絶縁膜などは図示せず）。
図１４に示したように、本実施例によるローカルＳＯＮＯＳ型メモリ素子は、シリコン基板１１０上に形成されたゲート酸化膜１４５を含む。ゲート酸化膜１４５上には曲面が外側を向いて互いに離隔された導電性スペーサ１５０ａ及びダミースペーサ１５０ｂが形成されている。導電性スペーサ１５０ａとダミースペーサ１５０ｂとの対向する側壁に接するように一対の絶縁膜スペーサ１７０が形成されている。一対の絶縁膜スペーサ１７０の内側に形成されたＯＮＯ膜１７５及び導電膜１８０ａは、一対の絶縁膜スペーサ１７０により自己整合的に形成されたものである。導電性スペーサ１５０ａ及びダミースペーサ１５０ｂの外側のシリコン基板１１０内には、ソース及びドレイン領域１９５及び１６５が形成されている。導電性スペーサ１５０ａの外側に形成された第２ソース及びドレイン領域１９５は導電性スペーサ１５０ａにオーバーラップしており、ダミースペーサ１５０ｂの外側に形成された第１ソース及びドレイン領域１６５は導電膜１８０ａにオーバーラップしている。導電膜１８０ａは、導電性スペーサ１５０ａと電気的に連結されてコントロールゲートを構成する。のみならず、前記ローカルＳＯＮＯＳ型メモリ素子はダミースペーサ１５０ｂの外側に形成された第１ソース及びドレイン領域１６５に垂直な鏡像対称構造である。

図１５は、本発明の第２実施例によるローカルＳＯＮＯＳ型メモリ素子の断面図である。この第２実施例では、導電性スペーサ１５０ａが延長部（図８の１５０ｃ参照）を含まずに単純なスペーサ状に形成されている。スペーサだけで十分な導電性スペーサの長さが確保されるならば、図５を参照して説明したような凹溝１４０を形成する段階なしに、前記第１実施例で説明した方法を実施することにより図１５の構造が得られる。特に、この場合には絶縁膜パターンを２つ以上の膜の積層膜で構成しなくてもよい。

図１６は、本発明の第３実施例によるローカルＳＯＮＯＳ型メモリ素子の断面図である。この第３実施例では、第１実施例において一対の絶縁膜スペーサ１７０を形成した後、ダミースペーサ、図９の１５０ｂを除去した場合の最終構造を示す。他の事項は第１実施例と同一である。特にダミースペーサは一対の絶縁膜スペーサ１７０を形成した後ならば、いかなる段階で除去しても構わない。

図１７は、本発明の第４実施例によるローカルＳＯＮＯＳ型メモリ素子の断面図である。第１実施例では自己整合的にＯＮＯ膜１７５及び導電膜１８０をパターニングする際、図９から図１２を参照して説明したように、ＯＮＯ膜１７５を先にパターニングした後に導電膜１８０をパターニングする。しかし、ＯＮＯ膜１７５及び導電膜１８０を全部形成した後、一回のフォトリソグラフィ工程で同時にパターニングすることもでき、そのような場合、図１７のようにＯＮＯ膜１７５とパターニングされた導電膜１８０ａとが並んでいる側壁を有する。

図１８は、本発明の第１から第４実施例によるローカルＳＯＮＯＳ型メモリ素子のレイアウト図である。図１８で、参照符号”１１２”は素子分離膜である。図示したように、実線で表示した導電性スペーサ１５０ａ、導電膜１８０ａ、ソース及びドレイン領域１９５及び１６５が配置され、点線で表示したダミースペーサ１５０ｂは最終構造で省くことができる。図１８のＡ−Ａ’線に沿って切断した断面が図１４から図１７に対応する。

以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は前記の実施例に限定されず、本発明の技術的な思想内で当業者によって多数の変形が可能であることは明らかである。
（産業上の利用可能性）
本発明によるローカルＳＯＮＯＳ型メモリ素子は一対の絶縁膜スペーサの内側に自己整合的にＯＮＯ膜の長さを限定しうるので、フォトリソグラフィを用いる素子に比べてフォト装備の露光限界による影響を受けない。従って、セル縮小が容易な構造であるので高集積素子に用いられる。

一般的なＳＯＮＯＳ型不揮発性メモリ素子を示す断面図である。従来のローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を示す断面図である。従来のローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を示す断面図である。従来のローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を示す断面図である。従来の、誤整列が発生したローカルＳＯＮＯＳ型不揮発性メモリ素子を示す断面図である。本発明の第１実施例によるローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を示す断面図である。本発明の第１実施例によるローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を示す断面図である。本発明の第１実施例によるローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を示す断面図である。本発明の第１実施例によるローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を示す断面図である。本発明の第１実施例によるローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を示す断面図である。本発明の第１実施例によるローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を示す断面図である。本発明の第１実施例によるローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を示す断面図である。本発明の第１実施例によるローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を示す断面図である。本発明の第１実施例によるローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を示す断面図である。本発明の第１実施例によるローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を示す断面図である。本発明の第１実施例によるローカルＳＯＮＯＳ型不揮発性メモリ素子及びその製造方法を示す断面図である。本発明の第２実施例によるローカルＳＯＮＯＳ型不揮発性メモリ素子を示す断面図である。本発明の第３実施例によるローカルＳＯＮＯＳ型不揮発性メモリ素子を示す断面図である。本発明の第４実施例によるローカルＳＯＮＯＳ型不揮発性メモリ素子を示す断面図である。本発明の第１から第４実施例によるローカルＳＯＮＯＳ型不揮発性メモリ素子のレイアウト図である。

符号の説明

１１０シリコン基板、１４５ゲート酸化膜、１５０ａ導電性スペーサ、１５０ｂダミースペーサ、１６５第１ソース及びドレイン領域、１７０絶縁膜スペーサ、１７２窒化膜、１７４酸化膜、１７５ＯＮＯ膜、１８０ａ導電膜、１９５第２ソース及びドレイン領域、２００コンタクトプラグ

Claims

シリコン基板と前記シリコン基板上にパターニングされた絶縁膜パターンとの間の前記シリコン基板全面に形成されるゲート酸化膜と、
前記絶縁膜パターンおよび前記ゲート酸化膜上に形成される導電性膜を異方性エッチングすることにより、前記ゲート酸化膜上の前記絶縁膜パターンの側壁に形成され、曲面が外側を向いて互いに離隔されている導電性スペーサ及びダミースペーサと、
前記絶縁膜パターンを除去した後、前記導電性スペーサ、前記ダミースペーサおよび前記ゲート酸化膜上に形成されている絶縁膜を異方性エッチングすることにより、前記導電性スペーサと前記ダミースペーサとの対向する側壁に接して形成される一対の絶縁膜スペーサと、
前記一対の絶縁膜スペーサの内側に自己整合的に形成されたＯＮＯ膜と、
前記一対の絶縁膜スペーサの内側の前記ＯＮＯ膜上に自己整合的に形成されて前記導電性スペーサと電気的に連結され、コントロールゲートを構成する導電膜と、
前記導電性スペーサ及び前記ダミースペーサの外側のシリコン基板内に形成されたソース及びドレイン領域と、
を備えることを特徴とするローカルＳＯＮＯＳ型メモリ素子。
シリコン基板上にパターニングされた絶縁膜パターンを形成する段階と、
前記シリコン基板と前記絶縁膜パターンとの間の前記シリコン基板全面にゲート酸化膜を形成する段階と、
前記絶縁膜パターンおよび前記ゲート酸化膜上に導電性膜を形成する段階と、
前記導電性膜を異方性エッチングすることにより前記ゲート酸化膜上の前記絶縁膜パターンの側壁に曲面が外側を向いて互いに離隔された導電性スペーサ及びダミースペーサを形成する段階と、
前記絶縁膜パターンを除去する段階と、
前記導電性スペーサ、前記ダミースペーサ及び前記ゲート酸化膜上に絶縁膜を形成する段階と、
前記絶縁膜を異方性エッチングすることにより前記導電性スペーサと前記ダミースペーサとの対向する側壁に一対の絶縁膜スペーサを形成する段階と、
前記一対の絶縁膜スペーサの内側に自己整合的にＯＮＯ膜及び導電膜を形成する段階と、
前記導電性スペーサ及び前記ダミースペーサの外側の前記シリコン基板内にソース及びドレイン領域を形成する段階と、
前記導電性スペーサと前記導電膜とを電気的に連結してコントロールゲートを構成する段階と、
を含むことを特徴とするローカルＳＯＮＯＳ型メモリ素子の製造方法。
前記導電性スペーサは、前記曲面の反対側に前記ゲート酸化膜を一部覆う延長部を有するように形成されることを特徴とする請求項２に記載のローカルＳＯＮＯＳ型メモリ素子の製造方法。
前記一対の絶縁膜スペーサの内側に自己整合的に前記ＯＮＯ膜及び前記導電膜を形成する段階は、
前記一対の絶縁膜スペーサの上に前記ＯＮＯ膜を形成する段階と、
前記一対の絶縁膜スペーサの内側に前記ＯＮＯ膜が残るようにパターニングする段階と、
前記パターニングされたＯＮＯ膜上に前記導電膜を形成する段階と、
前記一対の絶縁膜スペーサの内側に前記導電膜が残るようにパターニングする段階と、
を含むことを特徴とする請求項２に記載のローカルＳＯＮＯＳ型メモリ素子の製造方法。
前記一対の絶縁膜スペーサを形成した後、前記ダミースペーサを除去する段階をさらに含むことを特徴とする請求項２に記載のローカルＳＯＮＯＳ型メモリ素子の製造方法。
シリコン基板上に開口部を介して互いに分離された絶縁膜パターンを形成する段階と、
前記絶縁膜パターンの前記開口部と反対側の下端を一部除去して凹溝を形成する段階と、
前記シリコン基板と前記絶縁膜パターンとの間の前記シリコン基板全面にゲート酸化膜を形成する段階と、
前記絶縁膜パターンおよび前記ゲート酸化膜上に導電性膜を形成する段階と、
前記導電性膜を異方性エッチングすることにより前記ゲート酸化膜上の前記絶縁膜パターンの側壁に導電性スペーサ及びダミースペーサを形成する段階と、
前記絶縁膜パターンを除去する段階と、
前記開口部にイオン注入を実施して第１ソース及びドレイン領域を形成する段階と、
前記導電性スペーサ、前記ダミースペーサ及び前記ゲート酸化膜上に絶縁膜を形成する段階と、
前記絶縁膜を異方性エッチングすることにより前記導電性スペーサと前記ダミースペーサとの対向する側壁に一対の絶縁膜スペーサを形成する段階と、
前記一対の絶縁膜スペーサの内側に自己整合的にＯＮＯ膜及び導電膜を形成する段階と、
前記導電性スペーサの外側にイオン注入を実施して第２ソース及びドレイン領域を形成する段階と、
前記導電性スペーサと前記導電膜とを電気的に連結してコントロールゲートを構成する段階と、
を含むことを特徴とするローカルＳＯＮＯＳ型メモリ素子の製造方法。
前記絶縁膜パターンは、エッチング選択比の異なる少なくとも二種類の膜の積層膜で形成され、前記凹溝は最下層膜をエッチングすることにより形成されることを特徴とする請求項６に記載のローカルＳＯＮＯＳ型メモリ素子の製造方法。
前記絶縁膜パターンは、酸化膜と窒化膜との積層膜で形成され、前記凹溝は前記酸化膜をウェットエッチングすることにより形成されることを特徴とする請求項６に記載のローカルＳＯＮＯＳ型メモリ素子の製造方法。
前記導電性スペーサは、前記凹溝を埋めるように形成されることを特徴とする請求項６に記載のローカルＳＯＮＯＳ型メモリ素子の製造方法。
前記導電性スペーサの大きさを調節するために前記凹溝の深さを調節することを特徴とする請求項９に記載のローカルＳＯＮＯＳ型メモリ素子の製造方法。
前記ゲート酸化膜は熱酸化膜で形成されることを特徴とする請求項６に記載のローカルＳＯＮＯＳ型メモリ素子の製造方法。
前記一対の絶縁膜スペーサの内側に自己整合的に前記ＯＮＯ膜及び前記導電膜を形成する段階は、
前記一対の絶縁膜スペーサの上に前記ＯＮＯ膜を形成する段階と、
前記一対の絶縁膜スペーサの内側に前記ＯＮＯ膜が残るようにパターニングする段階と、
前記パターニングされたＯＮＯ膜上に前記導電膜を形成する段階と、
前記一対の絶縁膜スペーサの内側に前記導電膜が残るようにパターニングする段階と、
を含むことを特徴とする請求項６に記載のローカルＳＯＮＯＳ型メモリ素子の製造方法。
請求項２から１２のいずれか一項に記載のローカルＳＯＮＯＳ型メモリ素子の製造方法により製造されたローカルＳＯＮＯＳ型メモリ素子であって、
前記シリコン基板上に形成された前記ゲート酸化膜と、
前記ゲート酸化膜上の前記絶縁膜パターンの側壁に形成され、曲面が外側を向いて互いに離隔されている前記導電性スペーサ及び前記ダミースペーサと、
前記導電性スペーサと前記ダミースペーサとの対向する側壁に接して形成されている前記一対の絶縁膜スペーサと、
前記一対の絶縁膜スペーサの内側に自己整合的に形成された前記ＯＮＯ膜と、
前記一対の絶縁膜スペーサの内側の前記ＯＮＯ膜上に自己整合的に形成されて前記導電性スペーサと電気的に連結され、前記コントロールゲートを構成する前記導電膜と、
前記導電性スペーサ及び前記ダミースペーサの外側の前記シリコン基板内に形成されたソース及びドレイン領域と、
を備えることを特徴とするローカルＳＯＮＯＳ型メモリ素子。
前記導電性スペーサは、前記曲面の反対側に前記ゲート酸化膜を一部覆う延長部を有することを特徴とする請求項１または１３に記載のローカルＳＯＮＯＳ型メモリ素子。
前記延長部は前記導電性スペーサの側壁に接している前記絶縁膜スペーサの長さ程度に延びていることを特徴とする請求項１４に記載のローカルＳＯＮＯＳ型メモリ素子。
前記導電性スペーサの外側に形成されたソース及びドレイン領域は前記導電性スペーサにオーバーラップし、前記ダミースペーサの外側に形成されたソース及びドレイン領域は前記導電膜にオーバーラップしていることを特徴とする請求項１または１３に記載のローカルＳＯＮＯＳ型メモリ素子。
前記導電性スペーサは、ポリシリコンであることを特徴とする請求項１または１３に記載のローカルＳＯＮＯＳ型メモリ素子。
前記絶縁膜スペーサは、酸化膜スペーサであることを特徴とする請求項１または１３に記載のローカルＳＯＮＯＳ型メモリ素子。
前記ダミースペーサの外側に形成されたソース及びドレイン領域に垂直な鏡像対称でローカルＳＯＮＯＳ型メモリ素子がさらに形成されていることを特徴とする請求項１または１３に記載のローカルＳＯＮＯＳ型メモリ素子。