JP4940726B2 - クロック遅延補正回路 - Google Patents

Description

本発明は、クロック遅延補正回路に関し、更に詳しくは、ＬＳＩ内のクロック分配回路のクロック位相の補正に好適なクロック遅延補正回路に関する。

ＬＳＩでは、ＰＬＬ回路で生成されたクロックを、クロック分配回路で各回路部分に分配して供給している。クロック分配回路では、主としてクロック配線の長さの違いや回路素子の駆動特性の差に起因し、クロック分配経路上でクロックの遅延ばらつきが発生する。従来、クロック分配経路上で生じる遅延ばらつきの補正は、遅延補正の基準となる基準クロックを分配クロックとは別に供給するか、または、分配クロック自身を基準クロックとする場合には、分配経路の末端で電圧制御発振回路（ＶＣＯ）を使用して分配クロックを再生成している。しかし、ＶＣＯで分配クロックを再生成すると、高精度の水晶発振器等で生成したクロックに比べてジッタ量が大きいという問題がある。

特許文献１は、基準クロックによって分配クロックの位相を補正する位相ロック・ループを記載している。これを図８に示した。位相ロック・ループは、周波数ｆ１を有する第１のクロック信号（分配クロック）ＣＬＫ１の位相を、周波数ｆ２を有する第２のクロック信号（基準クロック）ＣＬＫ２の位相に合致させる目的で配設される。ローカル位相比較装置５１は、クロックＣＬＫ２の位相を、修正された出力クロックＣＬＫ１Ｃの位相と比較し、その比較結果に基づいて遅延制御信号を発生する。ローカル位相比較装置５１の出力を受けるセレクタ５２は、一連の遅延制御信号に応答して、複数の遅延信号を発生する。

セレクタ５２の出力を受ける可変遅延線回路５３は、クロックＣＬＫ１を受け取り、ＣＬＫ１を上記一連の遅延信号が決定した時間量だけ遅延させて、出力クロックＣＬＫ１Ｃを発生する。リセット位相比較装置５４は、出力ＣＬＫ１Ｃの位相を基準クロックＣＬＫ２の基準位相と比較して、これらの位相が合致したときにリセット信号を発生する。セレクタ５２は、リセット位相比較装置５４からのリセット号に応答して、ＣＬＫ１の遅延時間量を予定の量へ調整するための遅延信号を発生する。
特公平７−７９２３６号公報（図１）

上記特許文献１に記載のクロック遅延補正回路は、回路構成が複雑である。このため、回路構成がより簡素化されたクロック遅延補正回路が望まれている。

また、上記特許文献のクロック遅延補正回路では、２つの位相比較回路５１、５４を有し、各位相比較回路の一方の入力には、可変遅延素子で遅延された信号が入力される。双方の可変遅延素子を含む信号伝播回路で、可変遅延素子以外の回路部分で信号に伝播時間があると、その伝播時間は最終的に出力される出力クロックの位相誤差に現れる。このクロック遅延補正回路では、このような位相誤差を除くため、３つの固定時間遅延素子（固定遅延素子）４２、４３、４６を使用している。これら固定遅延素子４２、４３、４６の遅延時間の設定に際しては、遅延検証の必要があり、このため設計上で高度の遅延検証が必須となる。

更に、固定遅延素子４２、４３、４６の遅延時間を設計上で一致させ得たとしても、回路内の各クロックは、それぞれ伝播経路の回路構成が異なるので、ＬＳＩの製造プロセスや、ＬＳＩ動作時の周囲温度、電源電圧等のばらつきによって生ずる遅延ばらつきの影響が大きい。このため、シフトレジスタのリセット時に、良好な位相精度が得られ難いという問題もある。

本発明は、上記に鑑み、従来のクロック遅延回路を改良し、より簡素化された構成を有するクロック遅延補正回路を提供することを目的とする。

更に、本発明は、可変遅延素子以外の信号伝播時間に起因する位相誤差を抑制し、位相誤差を調整するために必要な固定遅延素子を除くことにより、簡易に設計可能であり、且つ、ＬＳＩの製造プロセスや、ＬＳＩの動作時の周囲温度、電源電圧等のばらつきに起因する遅延ばらつきを低減することで、出力クロックの位相精度が高く得られるクロック遅延回路を提供することをも目的とする。

上記目的を達成するために、本発明の第１の態様に係るクロック遅延補正回路は、入力クロック信号と、該入力クロック信号の周波数よりも低く、且つ、該入力クロック信号の周波数の１／２より高い周波数を有する基準クロック信号とを受信し、前記入力クロック信号から生成する出力クロック信号の位相を前記基準クロック信号の位相と同期させるクロック遅延補正回路において、
前記入力クロック信号の周期を検出し、該周期を示す周期データを生成する周期データ生成手段と、
可変遅延時間を持ち、前記入力クロック信号から少なくとも該可変遅延時間だけ遅延した出力クロック信号を生成する第１の可変遅延回路と、前記出力クロック信号の位相と前記基準クロック信号の位相とを比較する第１の位相比較回路と、前記第１の位相比較回路により前記出力クロック信号の位相が前記基準クロック信号の位相より進んでいるとの比較結果が得られるとカウントＵＰし、カウント値が前記周期データが示す周期に対応する値に一致すると、該カウント値をリセットする第１のカウンタとを有し、前記第１の可変遅延回路の可変遅延時間が、前記第１のカウンタのカウント値に比例する時間に制御される位相補正手段と、
を備えることを特徴とする。

また、本発明の第２の態様に係るクロック遅延補正回路は、入力クロック信号と、該入力クロック信号の周波数よりも低く、且つ、該入力クロック信号の周波数の１／２より高い周波数を有する基準クロック信号とを受信し、前記入力クロック信号から生成する出力クロック信号の位相を前記基準クロック信号の位相と同期させるクロック遅延補正回路において、
前記入力クロック信号の周期を検出し、該周期を示す周期データを生成する周期データ生成手段と、
可変遅延時間を持ち、前記入力クロック信号から少なくとも該可変遅延時間だけ遅延した第１のクロック信号を生成する第１の可変遅延回路と、可変遅延時間を持ち、前記入力クロック信号から少なくとも該可変遅延時間だけ遅延した第２のクロック信号を生成する第２の可変遅延回路と、選択信号に基づいて前記第１又は第２のクロック信号を選択して、出力クロック信号として出力する選択回路と、前記出力クロック信号の位相と前記基準クロック信号の位相とを比較する第１の位相比較回路と、前記第１の位相比較回路により前記出力クロック信号の位相が前記基準クロック信号の位相より進んでいるとの比較結果が得られるとカウントＵＰし、カウント値が前記周期データが示す周期に対応する値に一致すると、該カウント値をリセットする第１のカウンタと、前記第１のカウンタのリセットに応答して前記選択信号を切り替える切替信号生成手段とを有し、前記第１の可変遅延回路の可変遅延時間が、前記第１のカウンタのカウント値に比例する時間に制御される位相補正手段と、を備えることを特徴とする。

本発明のクロック遅延補正回路では、入力クロックの周期を検出する周期データ生成手段を備え、この周期データに基づいてカウンタのリセットを判定する構成を採用したことにより、回路構成が簡素化できる。

本発明の第１の態様に係るクロック遅延補正回路の好ましい態様では、前記周期データ生成手段は、可変遅延時間を持ち、前記入力クロック信号を遅延して第１のクロック信号を生成する第２の可変遅延回路と、前記入力クロック信号の位相と前記第１のクロック信号の位相とを比較する第２の位相比較回路と、前記第２の位相比較回路の比較結果に基づいてカウントＵＰ又はカウントＤＯＷＮし、カウント値を前記周期データとして出力する第２のカウンタとを備え、前記第２の可変遅延回路の可変遅延時間が、前記第２のカウンタのカウント値に従って制御される。

上記構成を採用すると、周期データ生成手段と、その他の回路とが同様な回路構成を有するので、双方の回路間で伝播遅延時間の整合が容易であり、固定遅延回路を使用しなくとも、伝播遅延時間の整合が容易である。この場合には、第１のカウンタをＵＰ／ＤＯＷＮカウンタとして構成することも好ましい。なお、この構成を採用する場合には、第１の可変遅延回路は、入力クロック信号を直接に遅延させてもよく、或いは、第２の可変遅延回路が遅延させた入力クロック信号を更に遅延させても良い。

本発明の第２の態様に係るクロック遅延補正回路の好ましい態様では、前記位相補正手段は、前記選択回路によって選択されていないクロック信号を生成する第１又は第２の可変遅延回路の可変遅延時間を、前記カウント値に拘わらず、０にリセットするリセット手段を更に有する。

上記好ましい態様では、切替手段で選択されていない可変遅延回路の出力を遅延量０に保持しておき、切替手段で選択された後に遅延調整を開始する。このため、カウンタがそのカウント値をリセットするときに、選択された可変遅延回路から、ヒゲ状の波形が出力することがない。

以下、図面を参照し、本発明の実施形態について詳細に説明する。図１は、本発明の第１の実施形態に係るクロック遅延補正回路を示すブロック図である。クロック遅延補正回路１０は、周期データ生成手段１１と、位相補正手段１２とを有する。周期データ生成手段１１は、可変遅延回路１１１と、位相比較回路１１２と、カウンタ１１３とを有する。位相補正手段１２は、可変遅延回路１２１と、位相比較回路１２２と、カウンタ１２３とを有する。本構成のクロック遅延補正回路１０は、例えばＬＳＩ内のクロック分配回路に沿って多数が配設され、各クロック遅延補正回路が、その分配回路部分で分配されるクロックから出力クロックを生成し、その出力クロックの位相を基準クロックの位相と整合させる。

基準クロックＣＲＥＦ１は、高精度の水晶発振器等で生成された後に、ＬＳＩ内の各クロック遅延補正回路１０に供給される、遅延補正の基準となる基準クロックである。発振源１０１は、基準クロックＣＲＥＦ１と同じか又は僅かに高い周波数の分配クロックＣＬＫ１を生成する高精度の水晶発振器、及び、その出力を分配する分配回路で構成される。

周期データ生成手段１１は、発振源１０１で生成された分配クロックＣＬＫ１の１周期分の遅延データを生成する。位相補正手段１２は、発振源１０１で生成された分配クロックＣＬＫ１の位相を基準クロックＣＲＥＦ１の位相に合わせ込み、ＣＯＵＴ１として出力する。複数のクロック遅延補正回路１０をＬＳＩ内に配設し、高精度の水晶発振器等で生成された分配クロックの位相を基準クロックの位相に合わせ込んでいる。これにより、ＬＳＩでは、クロック分配回路に付加するハード量およびジッタの増加を最小限に抑えつつ、クロック分配経路上で生じる遅延ばらつきを精度高く補正する。

分配クロックＣＬＫ１の発振源１０１は、高精度の水晶発振器等で構成されるものの、基準クロックＣＲＥＦ１とは別の発振源であるため、分配クロックと基準クロックとを完全に同じ周波数とすることは実質的に不可能であり、両者の間には必ず僅かな周波数差が生じる。このため、発振源１０１には、基準クロックＣＲＥＦ１の周波数に比して僅かに高い周波数で発振するような発振源を選定する。

周期データ生成手段１１内の位相比較回路１１２は、発振源１０１から供給される分配クロック内の或るクロックパルスＣ１の位相と、その１周期前のクロックパルスであって可変遅延回路１１１で遅延されたクロックパルスＣ１’の位相とを比較する。位相比較回路１１２は、遅延された先のクロックパルスＣ１’の位相が、後続するクロックパルスＣ１の位相よりも進んでいる場合には、カウンタ１１３に対してカウントＵＰを指示し、遅延された先のクロックパルスＣ１’の位相が、後続するクロックパルスＣ１の位相よりも遅れている場合には、カウントＤＯＷＮを指示する。可変遅延回路１１１は、カウンタ１１３のカウント値Ｔ１に従って遅延量を増減させる。つまり、カウント値Ｔ１が大きくなれば遅延時間を増やし、カウント値が小さくなれば遅延時間を減らす。

上記作用により、カウンタ１１３のカウント値Ｔ１は可変遅延回路１１１がちょうど分配クロックの１周期分の遅延量となる値に調整され、遅延された先のクロックパルスＣ１’の位相が、後続するクロックパルスＣ１の位相と一致する。

位相補正手段１２内の位相比較回路１２２は、基準クロックＣＲＥＦ１内の或るクロックパルスＣＲ１の位相と、発振源１０１から供給される分配クロックが可変遅延回路１２１を通過した出力クロックＣＯＵＴ１の或るクロックパルスＣＲ１’の位相とを比較する。位相比較回路１２２は、クロックパルスＣＲ１’の位相がクロックパルスＣＲ１の位相よりも進んでいる場合には、カウンタ１２３に対してカウントＵＰを指示し、クロックパルスＣＲ１’の位相がクロックパルスＣＲ１よりも遅れている場合にはカウンタ１２３に対してカウントＤＯＷＮを指示する。可変遅延回路１２１は、カウンタ１２３のカウント値Ｐ１に従って遅延量を増減させる。つまり、カウント値Ｐ１が大きくなれば遅延時間を増やし、カウント値が小さくなれば遅延時間を減らす。

分配クロックは、基準クロックＣＲＥＦ１に対して僅かに高い周波数であるため、カウンタ１２３はクロックＣＲ１’の位相をクロックＣＲ１の位相に合わせ込むため常時カウントＵＰする。カウンタ１２３のカウント値Ｐ１が、周期データ生成手段１１内のカウンタ１１３のカウント値Ｔ１と一致したら、カウント値Ｐ１を０にリセットし、分配クロックＣＲ１’の位相をちょうど１周期分前の位相に調整する。これにより、出力クロックＣＯＵＴ１の或るクロックパルスＣＲ１’の位相と基準クロックＣＲＥＦ１の或るクロックパルスＣＲ１の位相とが一致した状態がキープされる。

上記様子を図５のタイミングチャートに示した。クロックパルスＣ１の位相は、カウント値Ｔ１に対応する遅延時間だけ遅延されてクロックパルスＣ１’の位相となる。遅延された先のクロックパルスＣ１’の位相と後続するクロックパルスＣ１の位相とが一致した状態で、所定のカウント値Ｔ１が維持される。このため、カウント値Ｔ１に対応する遅延時間は、分配クロックの１周期と一致する。

クロックパルスＣＲ１’は、クロックパルスＣ１からカウント値Ｐ１に対応する遅延時間だけ遅れたクロックパルスである。分配クロックは基準クロックＣＲＥＦ１に対し僅かに高い周波数であるため、カウンタ１２３は遅延クロックパルスＣＲ１’の位相を基準クロックパルスＣＲ１の位相に合わせ込むために常時カウントＵＰし、カウント値Ｐ１は時間の経過と共に大きくなる。このため、クロックパルスＣＲ１’の遅延量は時間の経過と共に増大する。カウント値Ｐ１が周期データ生成手段１１内のカウンタ１１３のカウント値Ｔ１と一致したらカウント値Ｐ１を０にリセットし、分配クロックＣＲ１’の位相を基準クロックの位相と合わせ込む。これにより、出力クロックＣＯＵＴ１の或るクロックパルスＣＲ１’の位相と基準クロックＣＲＥＦ１の或るクロックパルスＣＲ１の位相とが一致した状態がキープされる。

上記実施形態では、高精度の水晶発振器等で生成された分配クロックＣ１の位相を基準クロックＣＲＥＦ１の位相に合わせ込んでいるので、ジッタの増加を最小限に抑えて、クロック分配経路上で生じる分配クロックＣ１の遅延ばらつきを補正している。本実施形態のクロック遅延補正回路１０では、２つの可変遅延回路１１１と１２１のみを有すること、及び、周期データ生成手段１１と位相補正手段１２の回路構成が実質的に同じであることから、設計が簡単になる。また、双方の手段１１、１２の回路構成が同じであるため、ＬＳＩの製造プロセスやＬＳＩの動作時の周囲温度や電源電圧等のばらつきに起因する遅延ばらつきが抑えられ、カウンタのリセット時のクロック位相の精度が向上する。

図２は、本発明の第２の実施形態に係るクロック遅延補正回路２０を示し、図６はその動作を示すタイムチャートである。図２の実施形態のクロック遅延補正回路２０は、位相補正手段２２の可変遅延回路２２１の入力が、周期データ生成手段２１の可変遅延回路２１１の出力に接続されている点を除いて図１の実施形態と同様である。

基準クロックＣＲＥＦ２は、高精度の水晶発振器等で生成された後に、ＬＳＩ内の各クロック遅延補正回路に供給される、遅延補正の基準となるクロックである。発振源２０１は、基準クロックＣＲＥＦ２と同じか又は僅かに高い周波数の分配クロックＣＬＫ２を生成する発振源で、高精度の水晶発振器等で構成される。

周期データ生成手段２１は、発振源２０１で生成された分配クロックＣＬＫ２の１周期分の遅延データを生成する。位相補正手段２２は、発振源２０１で生成された分配クロックＣＬＫ２の位相を基準クロックＣＲＥＦ２の位相に合わせ込み、ＣＯＵＴ２として出力する。複数のクロック遅延補正回路２０をＬＳＩ内に配設し、高精度の水晶発振器等で生成された分配クロックＣＬＫ２の位相を基準クロックＣＲＥＦ２の位相に合わせ込む。これにより、ＬＳＩでは、クロック分配回路に付加するハード量およびジッタの増加を最小限に抑えつつ、クロック分配経路上で生じる遅延ばらつきを補正する。

分配クロックＣＬＫ２の発振源２０１は、高精度の水晶発振器等で構成されるものの、基準クロックＣＲＥＦ２とは別の発振源であるため、分配クロックＣＬＫ２と基準クロックＣＲＥＦ２とを完全に同じ周波数とすることは実質的に不可能であり、両者の間には必ず僅かな周波数差が生じる。このため、発振源２０１には、基準クロックＣＲＥＦ２に対し僅かに高い周波数で発振するような発振源を選定する。

図６を参照し、本実施形態の遅延補正回路２０の動作を説明する。可変遅延回路２１１は、カウンタ２１３の値に従って遅延量を増減させる。これにより、カウンタ２１３のカウント値Ｔ２は可変遅延回路２１１がちょうど分配クロックＣＬＫ２の１周期分の遅延量となる値に調整され、Ｃ２’の位相がＣ２の位相と一致する。位相補正手段２２内の位相比較回路２２２は、基準クロックＣＲＥＦ２の或るクロックパルスＣＲ２の位相と、発振源２０１から供給される分配クロックＣＬＫ２が可変遅延回路２１１および可変遅延回路２２１を通過した出力クロックＣＯＵＴ２の或るクロックパルスＣＲ２’の位相とを比較する。その比較において、クロックパルスＣＲ２’の位相がクロックパルスＣＲ２の位相よりも進んでいる場合には、カウンタ２２３に対してカウントＵＰを指示し、また、クロックパルスＣＲ２’の位相がクロックパルスＣＲ２の位相よりも遅れている場合には、カウンタ２２３に対してカウントＤＯＷＮを指示する。

可変遅延回路２２１は、カウンタ２２３のカウント値Ｐ２に従って遅延量を増減させる。このとき、分配クロックＣＬＫ２は基準クロックＣＲＥＦ２に比して僅かに高い周波数であるため、カウンタ２２３はクロックパルスＣＲ２’の位相をクロックパルスＣＲ２の位相に合わせ込むために常時カウントＵＰする。カウント値Ｐ２が周期データ生成手段２１内のカウンタ２１３のカウント値Ｔ２と一致したら、カウント値Ｐ２を０にリセットし、分配クロックＣＲ２’の位相を基準クロックＣＲＥＦ２の位相と合わせ込む。これにより、出力クロックＣＯＵＴ２の或るクロックパルスＣＲ２’の位相と基準クロックＣＲＥＦ２の或るクロックパルスＣＲ２の位相とが一致した状態がキープされる。

第１の実施形態では、発振源１０１の出力を周期データ生成手段１１及び位相補正手段１２の双方に供給する必要があったのに比して、第２の実施形態では、発振源２０１の出力を周期データ生成手段２１にだけ供給すればよい。このため、物理的な構成が幾らか簡素になる。

第１及び第２の実施形態の双方において、可変遅延回路２１１と２２１とを１つの遅延回路として回路構成し、使用時に分割して使い分けることとすると、別々の遅延回路として回路構成するよりも、遅延量のばらつきを抑えることが出来る。第２の実施形態では、発振源２０１の出力を周期データ生成手段２１にだけ供給するので、このような回路構成が第１の実施形態に比してより容易に採用可能である。

なお、第２の実施形態では、発振源２０１から出力端子までの間に、出力クロックＣＯＵＴ２が、可変遅延回路２１１及び２２１の双方を通過しているので、第１の実施形態に比して、通過するゲートの段数が多くなる。このため、ノイズの発生量に依存するものの、ジッタが増加しやすいという欠点がある。

図３は、本発明の第３の実施形態に係るクロック遅延補正回路３０の構成を示し、図４は図３に示した位相補正手段３２の詳細を示す。また、図７はクロック遅延補正回路３０の動作を示すタイムチャートである。

図３を参照すると、クロック遅延補正回路３０は、周期データ生成手段３１と、位相補正手段３２とを有する。位相補正手段３２は、第１の位相調整手段３２０、第２の位相調整手段３２１、位相差検出手段３２２、切替信号生成手段３２３、切替手段３２４、及び、固定遅延手段３２５、３２６を有する。図４を参照すると、第１の位相調整手段３２０は、インバータ（ＮＯＴ回路）３３１と、ＡＮＤ回路３３２と、可変遅延回路３３３とを有する。また、第２の位相調整手段３２１は、ＡＮＤ回路３４１と、可変遅延回路３４２とを有する。

図３及び４において、ＬＳＩの基準クロックＣＲＥＦ３は、第１及び第２の実施形態と同様に、高精度の水晶発振器等で生成された後、ＬＳＩ内の各遅延補正回路に供給される、遅延補正の基準となるクロックである。分配クロックの発振源３０１は、基準クロックＣＲＥＦ３に対し僅かに高い周波数で発振するものを選定している。周期データ生成手段３１は、図１の周期データ生成手段１１と同様の構成を有し、分配クロックＣＬＫ３の１周期分の遅延量となるカウント値Ｔ３を出力する。

位相差検出手段３２２内の位相比較回路３５１は、基準クロックＣＲＥＦ３の或るクロックパルスＣＲ３の位相と、発振源３０１から供給される分配クロックが第１の位相調整手段３２０または第２の位相調整手段３２１と切替手段３２４とを通過した出力クロックＣＯＵＴ３の或るクロックパルスＣＲ３’の位相とを比較する。この比較において、ＣＲ３’の位相がＣＲ３の位相よりも進んでいる場合には、カウンタ３５２に対してカウントＵＰを指示する。ここで、分配クロックは、基準クロックＣＲＥＦ３に比して僅かに高い周波数であるため、カウンタ３５２は、クロックパルスＣＲ３’の位相を基準クロックＣＲＥＦ３のクロックパルスＣＲ３の位相に合わせ込むために常時カウントＵＰする。

切替信号生成手段３２３は、カウンタ３５２のカウント値Ｐ３が、周期データ生成手段３１が出力する分配クロック１周期分の遅延量となるカウント値Ｔ３と一致する度に、選択信号ＳＥＬの値“０／１”を切り替える。切替手段３２４は、選択信号ＳＥＬが“１”のときは、第２の可変遅延回路３４２からのクロックＣ３０を出力クロックＣＯＵＴ３として選択し、ＳＥＬが“０”のときは、第１の可変遅延回路３３３からのクロックＣ３０を出力クロックＣＯＵＴ３として選択する。

第１の位相調整手段３２０内のＡＮＤ回路３３２は、切替信号生成手段３２３の選択信号ＳＥＬが“０”のときは、カウンタ３５２のカウント値Ｐ３をそのまま可変遅延回路３３３に送り、ＳＥＬが“１”のときは、カウント値Ｐ３の可変遅延回路３３３への出力を阻止する。また、第２の位相調整手段３２１のＡＮＤ回路３４１は、切替信号生成手段３２３の選択信号ＳＥＬが“１”のときは、カウンタ３５２のカウント値Ｐ３を可変遅延回路３３３に送り、ＳＥＬが“０”のときはカウント値Ｐ３の可変遅延回路３４２への出力を阻止する。

上記クロック遅延補正回路３０の動作を、図７を参照して説明する。切替信号生成手段３２３の出力である選択信号ＳＥＬが“０”のとき、切替手段３２４は、第１の可変遅延回路３３３からのクロックＣ３０を選択している。可変遅延回路３４２に入力されるカウンタ３５２カウント値Ｐ３は、ＡＮＤ回路３４１によって抑止され、第２の可変遅延回路３４２からのクロックＣ３１の遅延量０の状態が保持される。この状態からカウンタ３５２のリセットが発生すると、その信号が切替信号生成手段３２３に入力され、選択信号が“０”から“１”に切り替わり、切替手段３２４は、クロックＣ３０に代えて、第２の可変遅延回路３４２からのクロックＣ３１を、出力クロックＣＯＵＴ３として選択する。次いで、固定遅延手段３２５を経てＡＮＤ回路３３２に入力されるカウント値Ｐ３が０に変化する。このため、クロックＣ３０の遅延量が０になる。その後、固定遅延手段３２６を経てＡＮＤ回路３４１に入力される選択信号ＳＥＬが“０”から“１”に切り替わる。このため、第２の可変遅延回路３４２には、カウンタ３５２のカウント値Ｐ３が入力され、第２の可変遅延回路３４２の遅延量がカウント値Ｐ３によって制御される。

その後、切替信号生成手段３２３からの選択信号が“１”を継続する限り、第１の可変遅延回路３３３は、入力されるカウント値Ｐ３がＡＮＤ回路３３２によって抑止されるので、遅延量０の状態を維持する。次にカウンタ３５２がリセットすると、選択信号ＳＥＬが“０”に変化し、切替手段３２４は、クロックＣ３１に代えて、第１の可変遅延回路３３３からのクロックＣ３０を、出力クロックＣＯＵＴ３として選択する。次いで、固定遅延手段３２５を経てＡＮＤ回路３４１に入力されるカウント値Ｐ３が０に変化し、第２の可変遅延回路３４２からのクロックＣ３１の遅延量を０にする。その後、固定遅延手段３２６を経てＡＮＤ回路３３２に入力される選択信号／ＳＥＬが“０”から“１”に切り替わる。このため、第１の可変遅延回路３３３には、カウンタ３５２のカウント値Ｐ３が入力され、第１の可変遅延回路３３３の遅延量がカウント値Ｐ３によって制御される。

上記のように、切替手段３２４は、切替信号生成手段３２３からの選択信号ＳＥＬが“０”のときは第１の位相調整手段３２０を通過したクロックＣ３０（実線部分）を選択してＣＯＵＴ３として出力する。また、切替信号生成手段３２３からの選択信号ＳＥＬが“１”のときは第２の位相調整手段３２１を通過したクロックＣ３１（実線部分）を選択してＣＯＵＴ３として出力する。これにより、出力クロックＣＯＵＴ３の或るクロックパルスＣＲ３’の位相と基準クロックＣＲＥＦ３の或るクロックパルスＣＲ３の位相とが一致した状態がキープされる。

第３の実施形態では、切替手段３２４で選択されていない可変遅延回路３３３又は３４２の出力を遅延量０に保持しておき、切替手段３２４で選択されると同時に遅延調整を開始している。先の実施形態では、カウンタ１２３又は２２３のリセット時に、可変遅延回路１２１又は２２１通過中のクロック波形が、出力クロックＣＯＵＴ１又はＣＯＵＴ２から誤ってヒゲ状に出力されることがあり、このヒゲ状の出力をガードする手段が必要になる。しかし、本実施形態では、先に切替手段３２４で出力クロックを切り替えた後に遅延調整を開始するので、ヒゲ状の波形が出力することはなく、このようなガード手段が不要になる。

なお、本実施形態においても、可変遅延回路３３３、３４２は、入力クロックＣＬＫ３を直接に遅延するのではなく、周期データ生成手段３１の可変遅延回路の出力を遅延してもよい。また、出力クロックＣＯＵＴ３として選択されていない出力を有する可変遅延回路３３３、３４２の遅延時間は、０に限るものではなく、任意の値に設定してもよい。

以上、本発明をその好適な実施態様に基づいて説明したが、本発明のクロック遅延補正回路は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の第１の実施形態に係るクロック遅延補正回路のブロック図。 本発明の第２の実施形態に係るクロック遅延補正回路のブロック図。 本発明の第３の実施形態に係るクロック遅延補正回路のブロック図。 図３のクロック遅延補正回路における位相補正手段の詳細を示すブロック図。 図１のクロック遅延補正回路の動作を示すタイミング図。 図２のクロック遅延補正回路の動作を示すタイミング図。 図３のクロック遅延補正回路の動作を示すタイミング図。 従来のクロック遅延補正回路のブロック図。

符号の説明

１０：クロック遅延補正回路
１１：周期データ生成手段
１１１：可変遅延回路
１１２：位相比較回路
１１３：カウンタ
１２：位相補正手段
１２１：可変遅延回路
１２２：位相比較回路
１２３：カウンタ
２０：クロック遅延補正回路
２１：周期データ生成手段
２１１：可変遅延回路
２１２：位相比較回路
２１３：カウンタ
２２：位相補正手段
２２１：可変遅延回路
２２２：位相比較回路
２２３：カウンタ
３０：クロック遅延補正回路
３１：周期データ生成手段
３２：位相補正手段
３２０、３２１：位相調整手段
３２２：位相差検出手段
３２３：切替信号生成手段
３２４：切替手段
３２５、３２６：固定遅延手段
３３１：インバータ
３３２、３４１：ＡＮＤ回路
３３３、３４２：可変遅延回路
３５１：位相比較回路
３５２：カウンタ

Claims (9)

1. 入力クロック信号と、該入力クロック信号の周波数よりも低く、且つ、該入力クロック信号の周波数の１／２より高い周波数を有する基準クロック信号とを受信し、前記入力クロック信号から生成する出力クロック信号の位相を前記基準クロック信号の位相と同期させるクロック遅延補正回路において、
   前記入力クロック信号の周期を検出し、該周期を示す周期データを生成する周期データ生成手段と、
   可変遅延時間を持ち、前記入力クロック信号から少なくとも該可変遅延時間だけ遅延した出力クロック信号を生成する第１の可変遅延回路と、前記出力クロック信号の位相と前記基準クロック信号の位相とを比較する第１の位相比較回路と、前記第１の位相比較回路により前記出力クロック信号の位相が前記基準クロック信号の位相より進んでいるとの比較結果が得られるとカウントＵＰし、カウント値が前記周期データが示す周期に対応する値に一致すると、該カウント値をリセットする第１のカウンタとを有し、前記第１の可変遅延回路の可変遅延時間が、前記第１のカウンタのカウント値に比例する時間に制御される位相補正手段と、
   を備えることを特徴とするクロック遅延補正回路。
2. 前記周期データ生成手段は、可変遅延時間を持ち、前記入力クロック信号を遅延して第１のクロック信号を生成する第２の可変遅延回路と、前記入力クロック信号の位相と前記第１のクロック信号の位相とを比較する第２の位相比較回路と、前記第２の位相比較回路の比較結果に基づいてカウントＵＰ又はカウントＤＯＷＮし、カウント値を前記周期データとして出力する第２のカウンタとを備え、前記第２の可変遅延回路の可変遅延時間が、前記第２のカウンタのカウント値に従って制御される、請求項１に記載のクロック遅延補正回路。
3. 前記第１の可変遅延回路は、前記入力クロック信号を直接に遅延させる、請求項２に記載のクロック遅延補正回路。
4. 前記第１の可変遅延回路は、前記第２の可変遅延回路が遅延した入力クロック信号を更に遅延させる、請求項２に記載のクロック遅延補正回路。
5. 入力クロック信号と、該入力クロック信号の周波数よりも低く、且つ、該入力クロック信号の周波数の１／２より高い周波数を有する基準クロック信号とを受信し、前記入力クロック信号から生成する出力クロック信号の位相を前記基準クロック信号の位相と同期させるクロック遅延補正回路において、
   前記入力クロック信号の周期を検出し、該周期を示す周期データを生成する周期データ生成手段と、
   可変遅延時間を持ち、前記入力クロック信号から少なくとも該可変遅延時間だけ遅延した第１のクロック信号を生成する第１の可変遅延回路と、可変遅延時間を持ち、前記入力クロック信号から少なくとも該可変遅延時間だけ遅延した第２のクロック信号を生成する第２の可変遅延回路と、選択信号に基づいて前記第１又は第２のクロック信号を選択して、出力クロック信号として出力する選択回路と、前記出力クロック信号の位相と前記基準クロック信号の位相とを比較する第１の位相比較回路と、前記第１の位相比較回路により前記出力クロック信号の位相が前記基準クロック信号の位相より進んでいるとの比較結果が得られるとカウントＵＰし、カウント値が前記周期データが示す周期に対応する値に一致すると、該カウント値をリセットする第１のカウンタと、前記第１のカウンタのリセットに応答して前記選択信号を切り替える切替信号生成手段とを有し、前記第１の可変遅延回路の可変遅延時間が、前記第１のカウンタのカウント値に比例する時間に制御される位相補正手段と、
   を備えることを特徴とするクロック遅延補正回路。
6. 前記位相補正手段は、前記選択回路によって選択されていないクロック信号を生成する第１又は第２の可変遅延回路の可変遅延時間を、前記カウント値に拘わらず、０にリセットするリセット手段を更に有する、請求項５に記載のクロック遅延補正回路。
7. 前記周期データ生成手段は、可変遅延時間を持ち、前記入力クロック信号を遅延して第３のクロック信号を生成する第３の可変遅延回路と、前記入力クロック信号の位相と前記第３のクロック信号の位相とを比較する第２の位相比較回路と、前記第２の位相比較回路の比較結果に基づいてカウントＵＰ又はカウントＤＯＷＮし、カウント値を前記周期データとして出力する第２のカウンタとを備え、
   前記第３の可変遅延回路の可変遅延時間が、前記第２のカウンタのカウント値に従って制御される、請求項５又は６に記載のクロック遅延補正回路。
8. 前記第１及び第２の可変遅延回路は、前記入力クロック信号を直接に遅延させる、請求項５〜７の何れか一に記載のクロック遅延補正回路。
9. 前記第１及び第２の可変遅延回路は、前記第３の可変遅延回路が遅延した入力クロック信号を更に遅延させる、請求項５〜７の何れか一に記載のクロック遅延補正回路。

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